JPH0191460A - High-speed switching thyristor - Google Patents

High-speed switching thyristor

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JPH0191460A
JPH0191460A JP24947887A JP24947887A JPH0191460A JP H0191460 A JPH0191460 A JP H0191460A JP 24947887 A JP24947887 A JP 24947887A JP 24947887 A JP24947887 A JP 24947887A JP H0191460 A JPH0191460 A JP H0191460A
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region
anode short
regions
gate
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潤一 西澤
Naoshige Tamamushi
玉蟲 尚茂
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Abstract

PURPOSE:To enable high speed switching without increasing ON-voltage, by arranging the anode short regions of an anode short structure, under a gate low concentration region or in the vicinity of said region. CONSTITUTION:Anode short regions 12 are arranged only beneath gate low concentration regions formed between each gate 2, or arranged beneath said regions and only in the vicinity of said regions. The position of an anode 11 side, which electrons passing through channels 10 reach, is restricted to the position beneath the channels 10 or its vicinity. Since the anode short regions 12 are arranged at the above-mentioned positions, the majority of electrons, which travel from the cathode 3 side with drift velocity at the time of turn-OFF, do not reach the anode region 11 but reach the anode short regions 12 with the intact velocity, to be quickly led out to an anode electrode 9. Thereby enabling high speed switching without increasing ON-voltage.

Description

【発明の詳細な説明】 〔概  要〕 本発明は、アノードショート構造を有する高速スイッチ
ングサイリスタに関し、上記アノードショート構造のア
ノードショート領域をゲート低濃度領域下(もしくはそ
の近傍を含む)にのみ設けることにより、オン電圧を増
加させることなくスイッチング速度の高速化を可能にし
たものである。
[Detailed Description of the Invention] [Summary] The present invention relates to a high-speed switching thyristor having an anode short structure, in which the anode short region of the anode short structure is provided only under (or including near) the gate low concentration region. This makes it possible to increase the switching speed without increasing the on-voltage.

〔産業上の利用分野〕[Industrial application field]

本発明は、静電誘導サイリスク(Slサイリスク)やG
TO(ゲートターンオフサイリスク)等を含む高速スイ
ッチングサイリスタに係り、特にはそのアノードショー
ト構造の改良に関する。
The present invention is based on electrostatic induction cyrisk (Sl thyrisk) and G
The present invention relates to high-speed switching thyristors including TO (gate turn-off thyristors) and the like, and particularly relates to improvements in the anode short structure thereof.

〔従 来 技 術〕[Traditional technique]

上述したSlサイリスクは、I)nl)n4i構造で構
成される通常のサイリスクと比ベスイソチング速度が速
いという利点を有するが、ターンオフ時間を一層短縮し
スイッチング損失を低減させる目的で、いわゆるアノー
ドショート構造を取入れているものがある。その−例と
して、従来のプレーナ型srサイリスクの概略断面構成
を第4図に示す。
The above-mentioned SI risk has the advantage of faster isotching speed compared to the normal SI risk composed of the I)nl)n4i structure, but in order to further shorten the turn-off time and reduce switching loss, it has a so-called anode short structure. There are some things that are incorporated. As an example, a schematic cross-sectional configuration of a conventional planar type SR silisk is shown in FIG.

同図に示した81サイリスクは、n−形半導体石からな
るベース層1にp+形半導体層からなるゲート2を埋込
み、その上に04″形半導体層からなるカソード3を形
成した、いわゆる埋込みゲート構造を有している。なお
、ゲート2の互いに隣り合ったp“領域に挾まれたn″
″″領域、キャリアの通り路であるチャネルIOが形成
される。
The 81 Sirisk shown in the figure is a so-called buried gate in which a gate 2 made of a p+ type semiconductor layer is buried in a base layer 1 made of an n-type semiconductor stone, and a cathode 3 made of a 04'' type semiconductor layer is formed thereon. It has a structure of "n" sandwiched between mutually adjacent p" regions of gate 2.
In the ``'' region, a channel IO, which is a path for carriers, is formed.

また、ゲート2にはコンタクト用の四部4を介してゲー
) Ti Ffg 5が形成されると共に、カソード3
上にはカソード1!極6が形成されている。
In addition, a gate (Ga) Ti Ffg 5 is formed on the gate 2 via the four contact portions 4, and a cathode 3 is formed on the gate 2.
Cathode 1 on top! A pole 6 is formed.

一方、ベース層1の反対側の面には、p+形半導体層か
らなるアノード(アノードtIJl域)7とn1形半導
体層からなる7ノードシツート領域8とをアノード電!
!!i89上の全域に亘って交互に配設゛してなるアノ
ードショート構造を有している。ここで、ショート率(
7ノードシ9−ト領域8の幅/アノード7の@)は例え
ば20〜30%程度に設定され、またアノードショート
間隔(互いに隣り合う2つのアノードショート領域8間
の距別)dは数100μm程度となっている。
On the other hand, on the opposite surface of the base layer 1, an anode (anode tIJl region) 7 made of a p+ type semiconductor layer and a 7-node sit region 8 made of an n1 type semiconductor layer are provided as an anode electrode.
! ! It has an anode short structure in which the anodes are alternately arranged over the entire area on the i89. Here, the short rate (
The width of the 7-node sheet region 8/the width of the anode 7 is set to, for example, about 20 to 30%, and the anode short interval (distance between two adjacent anode short regions 8) d is about several hundred μm. It becomes.

このようなアノードショート構造においては、電子に対
するポテンシャルがアノード(p+領領域7よりもアノ
ードショート領域(n”vi域)8で低くなる。このた
め、ターンオフ時、ベース層1内をカソード3側からア
ノード7側に流れて来た電子は、アノードショート領域
8を介しアノード電極9に流れ込むことができる。よっ
て、アノードショート構造を持たないものと比較して、
ターンオフ時間を大きく短縮することができる。
In such an anode short structure, the potential for electrons is lower in the anode short region (n"vi region) 8 than in the anode (p+ region 7). Therefore, at turn-off, the inside of the base layer 1 is moved from the cathode 3 side. The electrons that have flowed to the anode 7 side can flow into the anode electrode 9 via the anode short region 8. Therefore, compared to the case where there is no anode short structure,
Turn-off time can be greatly reduced.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述したアノードショート構造を有する従来のSrサイ
リスタでは、第4図に示すように、ベース層l内をドリ
フト速度v4  で移動して7ノード7の中央付近に到
達した電子は、7ノード7の面方向に沿って非常に遅い
拡散速度vb  (べVj )で移動してから、アノー
ドショート領域8を介してアノード電極9に引抜かれる
。この場合、アノードショート間隔dが艮いため、電子
がアノード7r1!f49に引を友かれるまで比較的多
くの時間を要し、よってスイ・ノチング速度には自ら限
界が生じることになった。
In the conventional Sr thyristor having the above-mentioned anode short structure, as shown in FIG. After moving along the direction at a very slow diffusion speed vb (beVj), it is extracted to the anode electrode 9 via the anode short region 8. In this case, since the anode short distance d is large, electrons are transferred to the anode 7r1! It took a relatively long time for the f49 to stop pulling, so there was a limit to the speed of the switch notching.

また、オン状態においては、アノード7からのみホール
が注入され、アノードショートgJ域8からは注入され
ない。そのため、ホールの注入面位は7ノードシヨート
領域8の占めている領域分だけ減少する。このことから
、従来のようにアノード電1翫9の全域に亘ってアノー
ドショート構造を待つものでは、ホールの注入面位が非
常に少なくなり、それに伴ってオン電圧が増加してしま
うという問題点もあった。
Further, in the on state, holes are injected only from the anode 7 and not from the anode short gJ region 8. Therefore, the hole injection surface level is reduced by the area occupied by the seven-node short region 8. For this reason, in the conventional system that waits for the anode short structure to occur over the entire area of the anode electrode 1, there is a problem that the hole injection surface area becomes extremely small, and the on-state voltage increases accordingly. There was also.

本発明は、上記問題点に鑑み、オン電圧を増加さゼろこ
となく、しかもスイッチング速度の一層の高連化を可能
にする高速スイッチングサイリスタ(Srサイリスタ及
びGTOを含む)を提供することを目的とする。
In view of the above-mentioned problems, an object of the present invention is to provide a high-speed switching thyristor (including Sr thyristor and GTO) that enables even higher switching speeds without increasing the on-voltage. shall be.

Ci:!!3点を解決するための手段〕本発明の高速ス
イッチングサイリスタは、各ゲート間に形成されるゲー
ト低濃度(Srサイリスタではチャネル)の下方位置(
もしくはその近傍を含む)にのみアノードショート領域
を設けたことを特徴とするものである。
Ci:! ! Means for Solving the Three Points] The high-speed switching thyristor of the present invention has a gate low concentration formed between each gate (channel in Sr thyristor) at a lower position (
This feature is characterized in that an anode short region is provided only in the anode short region (or the vicinity of the anode short region).

〔作  用〕[For production]

Srサイリスタについて説明すれば、一般にターンオフ
時には、電子はカソード賄域から出てチャネル(ゲート
低濃度)を通過し、その下方へ向けて流れ、アノード側
に達する。すなわち、チャネルを通過した電子が到達す
るアノード側の位置は、はとんどチャネルの下方位置も
しくはその近傍に限定される0本発明では、この位置に
のみ7ノードシタート領域を設けているため、ターンオ
フ時、カソード側からドリフト速度で移動してきた電子
のほとんどはアノード領域に達することなく、はぼその
ままの速度でアノードショート1+Jj 域に達し、7
ノードTi極へ素早く引抜かれる。すなわち、従来と比
べ、スイッチング速度の著しい高連化が可能になる。
Regarding the Sr thyristor, generally when it is turned off, electrons leave the cathode area, pass through the channel (gate low concentration), flow downward, and reach the anode side. In other words, the position on the anode side that the electrons that have passed through the channel reach is mostly limited to the lower position of the channel or its vicinity. In the present invention, since the 7-node sit region is provided only at this position, the turn-off At this time, most of the electrons moving from the cathode side at a drift speed do not reach the anode region, but reach the anode short region 1 + Jj at almost the same speed, and 7
It is quickly pulled out to the node Ti pole. In other words, it is possible to achieve a significantly higher switching speed than in the past.

また、本発明ではアノードショート領域をチャネルの下
方位置(もしくはその近傍を含む)にのみ設け、それ以
外の無駄な位置(すなわちターンオフ時の電子の流れに
関係のない位置)にはアノードショート領域を設けてい
ない。そのため、従来と比べてアノードショート領域の
面積が著しく減少し、その分だけオン状態におけるホー
ルの注入面積が増えることになる。すると、これに伴っ
てオン電圧が低下する。
Furthermore, in the present invention, the anode short region is provided only at a position below the channel (or in the vicinity thereof), and the anode short region is provided at other useless positions (i.e., positions unrelated to the flow of electrons during turn-off). Not provided. Therefore, the area of the anode short region is significantly reduced compared to the conventional case, and the hole injection area in the on state increases accordingly. Then, the on-voltage decreases accordingly.

従って、本発明によれば、オン電圧を増加させることな
く、より一眉の高速スイッチングが可能になる。このこ
とは、Slサイリスクのみならず、GTOについても言
えることである。
Therefore, according to the present invention, even faster switching can be achieved without increasing the on-voltage. This applies not only to Slisrisk but also to GTO.

〔実 施 例〕〔Example〕

以下、本発明の実施例について、図面を参照しながら説
明する。
Embodiments of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例であるプレーナ型S■サイリ
スクの要部構成を示す断面斜視図であり、第2図はそれ
を模式的に示した断面図である。
FIG. 1 is a cross-sectional perspective view showing the main part structure of a planar type S-circle silisk according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view schematically showing it.

同図に示したSlサイリスクは、第4図に示したものと
同様な埋込みゲート構造を有し、すなわちn−形半導体
層からなるベース層1にp+形半導体層からなるゲート
2を埋込み、その上にn+形半導体層からなるカソード
3を形成した構造を有している。この構造によれば、ゲ
ート2における互いに隣り合うp+領領域挾まれたn−
領域には、チャネル10ができる。また、ゲート2には
コンタクト用の凹部4を介してゲート電極5を形成する
と共に、カソード3上にはカソード電極6を形成する。
The Sl silicon risk shown in the same figure has a buried gate structure similar to that shown in FIG. It has a structure in which a cathode 3 made of an n+ type semiconductor layer is formed thereon. According to this structure, n-
A channel 10 is formed in the area. Further, a gate electrode 5 is formed on the gate 2 via a contact recess 4, and a cathode electrode 6 is formed on the cathode 3.

一方、ベース層1の反対側の面には本実施例の特徴とす
るアノードショート構造を有している。
On the other hand, the opposite surface of the base layer 1 has an anode short structure which is a feature of this embodiment.

このアノードショート構造は、n+形半導体層からなる
アノードショート領域12をアノード電極9上であって
上記チャネル10の下方位置にのみ配設すると共に、そ
れ以外の位置にはp1形半導体層からなるアノード(ア
ノード領域)11を配設したものである。また、アノー
ドショート領域12の幅をチャネル10の幅とほぼ等し
くすると共に、アノード11、アノードショート領域1
2のそれぞれの深さを例えば15μm、3μmに設定す
る。
In this anode short structure, an anode short region 12 made of an n+ type semiconductor layer is provided only on the anode electrode 9 and below the channel 10, and an anode made of a p1 type semiconductor layer is provided at other positions. (Anode region) 11 is arranged. Further, the width of the anode short region 12 is made almost equal to the width of the channel 10, and the anode 11 and the anode short region 1
The respective depths of 2 are set to, for example, 15 μm and 3 μm.

次に、上記構成からなるSlサイリスクの製造工程を第
3図(a)〜(g+に基づき説明する。
Next, the manufacturing process of the Sl silisk having the above structure will be explained based on FIGS. 3(a) to (g+).

まず同図<alに示すように、ベース層となるSi等の
n−基板20の上下面から、マスクを介してホウ素(B
)等の不純物を拡散させることにより、ゲートとなるp
+領域21およびアノードとなるp+領域22を同時に
形成する。この際、p+領域21間のチャネル形成領域
21aの下方位置にはp+領域22が形成されないよう
にし、それ以外の位置には均一にn1領域22が形成さ
れるようにする。続いて、第3図(blに示すように、
pゝ領域21の形成されたn″″基板20上に、n−基
板20と同じn−−3i等をエピタキシャル成長させて
、n−[23を形成する。更に第3図(C)に示すよう
に、n″″層23の上面には均一に、またn−基板20
の下面にはマスクを介して、リン(P)等の不純物を拡
散させることにより、カソードとなるn+領域24およ
びアノードショート領域となるn+領域25を形成する
。この際、n+領域25がチャネル形成領域21aとほ
ぼ等しい幅でその下方位置にのみ配設されるようにする
。このことにより、p+領域22とn+領域25が、p
+領域21aとチャネル形成領域21aに対応するよう
に交互に配設される。
First, as shown in FIG.
) by diffusing impurities such as p
A + region 21 and a p+ region 22 which will become an anode are formed at the same time. At this time, the p+ region 22 is not formed at a position below the channel forming region 21a between the p+ regions 21, and the n1 region 22 is uniformly formed at other positions. Next, as shown in Figure 3 (bl),
On the n'''' substrate 20 on which the p region 21 is formed, the same n-3i as the n- substrate 20 is epitaxially grown to form an n-[23. Furthermore, as shown in FIG. 3(C), the upper surface of the n'' layer 23 is uniformly coated with
By diffusing an impurity such as phosphorus (P) through a mask on the lower surface of the substrate, an n+ region 24 serving as a cathode and an n+ region 25 serving as an anode short region are formed. At this time, the n+ region 25 is arranged only at a position below the channel forming region 21a and having a width approximately equal to that of the channel forming region 21a. This allows p+ region 22 and n+ region 25 to
+ regions 21a and channel forming regions 21a are alternately arranged.

その後第3図(d)に示すように、n+領域24および
n−523を選択的にエツチングすることにより、ゲー
トとなるp+領域21の周辺領域上にコンタクト用の凹
部、tを形成する。続いて第3図telに示すように、
四部4内に露出したn1領域21の表面部に対し、オー
ミックコンタクトを得るためにホウ素(B)等の不純物
を更に拡散する(斜線部)。その後、p+領域21、n
1領域24、並びにp+領域22およびn+領域25に
対し、第3図(f)のようにAj2等からなるゲート電
極5、カソード電極6、アノード電極9を蒸着もしくは
スパッタ等を利用して形成する。このようにして得られ
たn−基板20、p+領域21、n+領域24、p+領
域22、n+領域25は、それぞれ、第1図および第2
図に示したベース眉1、ゲート2、カソード3、アノー
ド11、アノードショート領域12に対応する。そして
最後に、第3図fg)に示すように、電極5および6上
のポンディングパッド領域を残して、表面部を5i02
等からなるパッシベーション膜26で被覆する。
Thereafter, as shown in FIG. 3(d), by selectively etching the n+ region 24 and the n-523, a recess t for a contact is formed on the peripheral region of the p+ region 21, which will become the gate. Next, as shown in Figure 3, tel.
In order to obtain ohmic contact, an impurity such as boron (B) is further diffused into the surface portion of the n1 region 21 exposed in the fourth part 4 (shaded area). After that, p+ region 21, n
1 region 24, p+ region 22 and n+ region 25, a gate electrode 5, a cathode electrode 6, and an anode electrode 9 made of Aj2 etc. are formed using vapor deposition or sputtering as shown in FIG. 3(f). . The n- substrate 20, p+ region 21, n+ region 24, p+ region 22, and n+ region 25 thus obtained are shown in FIGS. 1 and 2, respectively.
This corresponds to the base eyebrow 1, gate 2, cathode 3, anode 11, and anode short region 12 shown in the figure. Finally, as shown in FIG.
It is covered with a passivation film 26 made of, etc.

次に、本実施例のSlサイリスクの主要な動作、特にア
ノードショート構造に係るターンオフ時およびオン時の
作用について、第2図を参照して以下に説明する。
Next, with reference to FIG. 2, the main operations of the Sl silicon risk of this embodiment, particularly the operations during turn-off and on-time related to the anode short structure, will be described below.

第2図中のアノードショート構造では、n+領領域ある
アノードショート領域12はp1領域であるアノード1
1よりも電子に対するポテンシャルが低い。しかも、ア
ノードショート領域12はチャネル10の下方位置に設
けられている。これらのことから、ターンオフ時、カソ
ード3から出てチャネル10を通過した電子は、−アノ
ードショート領域12へ向かってドリフト速度Vd で
流れる。そして、それらの電子のほとんどは、アノード
11に達することな(はぼそのままの速度(ドリフト速
度)でアノードショート領域12に達し、ここから素早
くアノード電極9へ引抜かれる。このように本実施例で
は、電子が従来のようにアノード11の前面を拡散速度
v、 (<<v、1)で移動するということがなく、素
早く引を友かれるため、サイリスクで問題になるテール
電流が低減され、ターンオフ時間が著しく短縮される。
In the anode short structure shown in FIG. 2, the anode short region 12, which is an n+ region, is the
The potential for electrons is lower than 1. Furthermore, the anode short region 12 is provided below the channel 10. For these reasons, at turn-off, the electrons that have exited the cathode 3 and passed through the channel 10 flow toward the -anode short region 12 at a drift velocity Vd. Then, most of those electrons do not reach the anode 11 (they reach the anode short region 12 at almost the same speed (drift speed) and are quickly extracted from there to the anode electrode 9. In this way, in this embodiment, , the electrons do not move across the front surface of the anode 11 at the diffusion speed v, (<<v, 1) as in the conventional case, but are quickly pulled away, reducing the tail current that is a problem with silage and reducing turn-off. The time is significantly reduced.

すなわち、スイッチング速度が一段と向上する。In other words, the switching speed is further improved.

また、オン状態においては、それぞれカソード3から電
子、アノード11からホールがベース層1内に注入され
ることによって導電変調が起り、オン電圧が下がる。こ
の際、アノードショート領域12がチャネル10の下方
にのみ存在することから、従来と比べてホールの注入面
積が増大する。
Furthermore, in the on state, conductivity modulation occurs as electrons are injected from the cathode 3 and holes are injected from the anode 11 into the base layer 1, and the on-state voltage decreases. At this time, since the anode short region 12 exists only below the channel 10, the hole injection area is increased compared to the conventional method.

このことにより、ホールの注入効率が高まり、よってオ
ン電圧を従来よりも一段と低く抑えることができる。
This increases the hole injection efficiency, making it possible to suppress the on-voltage to a much lower level than in the past.

従って本実施例によれば、オン電圧を低く抑えたまま、
スイッチング速度のより一層の高速化を図ることができ
る。
Therefore, according to this embodiment, while keeping the on-voltage low,
The switching speed can be further increased.

なお、アノードショート領域12はn1領域に限定され
ることはなく、n−あるいはn領域としてもよい。また
、アノード11とアノードショート領域12の互いの深
さの関係も任意であり、上記実施例で示した数値はほん
の一例である。
Note that the anode short region 12 is not limited to the n1 region, and may be an n- or n region. Furthermore, the relationship between the mutual depths of the anode 11 and the anode short region 12 is arbitrary, and the numerical values shown in the above embodiments are just examples.

また、ターンオフ時にカソード領域から出た電子の到達
するアノード側の位置はほとんどチャネル領域下である
が、電子の一部には、横方向への拡散によりチャネル領
域下よりも拡散長だけずれた位置に到達するものもある
。このことから、アノードショート領域をチャネル領域
下の近傍(好ましくは拡散長しだけ広い領域)まで広く
設けることも本発明の範113であり、このようにする
ことによりターンオフ時間を一層短縮することができる
In addition, the position on the anode side that the electrons emitted from the cathode region reach during turn-off is almost always below the channel region, but due to lateral diffusion, some of the electrons are located at a position that is shifted by the diffusion length from below the channel region. Some reach . From this, it is also within the scope of the present invention to provide the anode short region as wide as possible near the bottom of the channel region (preferably a region as wide as the diffusion length), and by doing so, the turn-off time can be further shortened. can.

なお、nおよびpのいずれのチャネルを持つSlサイリ
スクに対しても本発明を適用しろるのは、もちろんのこ
とである。更には、前述したような埋込みゲート構造の
Slサイリスクに限定されることもない。また、本発明
はGTOにも適用できる。
It goes without saying that the present invention can be applied to Sl silices having either n-channel or p-channel. Furthermore, the present invention is not limited to the buried gate structure of the Sl silicon silicon as described above. Further, the present invention can also be applied to GTO.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、アノードショー
ト領域をゲート低濃度(チャネル)領域下にのみ設けて
無駄なアノードショート領域をなくしたことにより、ア
ノードショート構造の採用に起因するオン電圧の増加を
極めて低く抑え、しかもスイッチング速度の著しい高速
化を実現できる。
As explained above, according to the present invention, the anode short region is provided only under the gate low concentration (channel) region to eliminate unnecessary anode short regions, thereby reducing the on-voltage caused by the adoption of the anode short structure. It is possible to suppress the increase to an extremely low level and achieve a significant increase in switching speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例の要部構成を示す断面斜視図
、 第2図は同実施例の概略構成を示す模式断面図、第3図
(al〜(幻は同実施例の製造工程図、第4図は従来の
Stサイリスタの概略構成を示す模式断面図である。 2 ・ ・ ・ゲート、 3・・・カソード、 9・・・アノード電極、 10・・チャネル、 11・・・アノード(アノード領域)、12・ ・ ・
アノードショート領域。 特許出願人   財団法人 半導体研究振興合本跡8へ
の一実施fり弓の未え団百不AJぐ第2図 (G)           (e) (C)              (9)(d) 不発明の一寅施倚jの製造り哩 従来のStプサイスクの#、、岨7措−戚第4図
Fig. 1 is a cross-sectional perspective view showing the main part configuration of one embodiment of the present invention, Fig. 2 is a schematic sectional view showing the schematic structure of the same embodiment, and Fig. 3 The process diagram and FIG. 4 are schematic cross-sectional views showing the schematic structure of a conventional St thyristor. 2. Gate, 3. Cathode, 9. Anode electrode, 10. Channel, 11. Anode (anode area), 12...
Anode short area. Patent Applicant Foundation Semiconductor Research Promotion Association 8 Implementation of the Fukuyumi no Miedan Hyakufu AJ Figure 2 (G) (e) (C) (9) (d) A Tribute to Invention Traditional manufacturing site of St.

Claims (1)

【特許請求の範囲】 1)アノード電極上にアノード領域とアノードショート
領域とを交互に配設したアノードショート構造を有する
高速スイッチングサイリスタにおいて、 前記アノードショート領域を各ゲート間に形成されるゲ
ート低濃度の下方位置のみ、あるいは該下方位置および
その近傍のみに設けたことを特徴とする高速スイッチン
グサイリスタ。 2)前記近傍は前記下方位置よりもキャリアの拡散長だ
け広い領域である特許請求の範囲第1項記載の高速スイ
ッチングサイリスタ。 3)前記アノードショート領域の幅が前記ゲート低濃度
の幅にほぼ等しい特許請求の範囲第1項または第2項記
載の高速スイッチングサイリスタ。 4)前記アノードショート領域の厚さが前記アノード領
域の厚さよりも薄い特許請求の範囲第1項乃至第3項の
いずれか1つに記載の高速スイッチングサイリスタ。
[Claims] 1) A high-speed switching thyristor having an anode short structure in which an anode region and an anode short region are alternately arranged on an anode electrode, wherein the anode short region is a gate low concentration formed between each gate. A high-speed switching thyristor characterized in that it is provided only at a lower position, or only at and near the lower position. 2) The high-speed switching thyristor according to claim 1, wherein the vicinity is a region wider than the lower position by a carrier diffusion length. 3) The high-speed switching thyristor according to claim 1 or 2, wherein the width of the anode short region is approximately equal to the width of the gate low concentration. 4) The high-speed switching thyristor according to any one of claims 1 to 3, wherein the thickness of the anode short region is thinner than the thickness of the anode region.
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