JPH0146914B2

JPH0146914B2 -

Info

Publication number: JPH0146914B2
Application number: JP25495984A
Authority: JP
Inventors: Takayoshi Yoshida
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1984-12-04
Filing date: 1984-12-04
Publication date: 1989-10-11
Also published as: JPS61133482A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、ラスタースキヤンCRT上に三次
元図形を高速表示するためのマルチプロセツサシ
ステムに関する。

（従来の技術）従来このような三次元図形表示用マルチプロセ
ツサで、隠面消去や色彩、陰影を施した三次元動
画像をリアルタイム（毎秒約30フレーム）または
それに近い速度で生成しようとするものとして、
フライトシミユレータ（IEEE Spectrum、
march 1981、pp34−38）及びEXPERTSシステ
ム（情報処理学会「グラフイツクスとCADシン
ポジウム論文集、58.12.1、pp181−188）がある。
これらのシステムでは次のような方法で画像生成
を行う。三次元世界座標系内に点、線分、多角形
のような図形要素で構成される場面を記述し、こ
れを計算機内部に記憶する。視点と投影面が与え
られると、対象となる図形をすべて、世界座標系
から画面座標系に変換する。この場合、表示すべ
き範囲として投影面上の矩形の窓とCRT画面上
の矩形の表示枠を対応づけ、投影面からの奥行き
の範囲や投影法（中心投影か平行投影か）が指定
される。第２図は世界座標系O_w−x_wy_wz_w内で視
点Ｐより投影面上の矩形の窓ABCDを通して眺
めたとき、中心投影によつて表示すべき範囲が点
Ｐを頂点とする角錐台ABCDEFGHの内部であ
ることを示している。矩形EFGHは投影面から一
定の距離だけ隔れた平面内にある。（三次元）画
面座標系O_s−x_sy_sz_sは第３図のように表示画面上
の画素の座標（x_s、y_s）及び奥行き座標z_sから作
られる左手系の直角座標系であり、表示枠をA_s
O_sC_sD_sとすれば第２図の角錐台ABCDEFGHが
第３図の直方体A_sO_sC_sD_sE_sF_sG_sH_sに写像される
ように座標変換が行われる。この直方体の内部に
ある図形はx_s−y_s平面に正射影することにより表
示される。第３図にはこの直方体内部の三角形
A₁A₂A₃が正射影を受けて三角形A₁′A₂′A₃′とし
て表示された例を示している。

ここで、複数の図形が画面上で重なりを生ずる
場合には、視点側に最も近い、すなわちz_s座標値
の最も小さい図形を優先的に表示する必要があ
り、この優先関係を調べる処理は隠面消去と呼ば
れる。隠面消去には幾つかの手法があるが、その
うち画面座標系内に置かれた多数の多角形（以下
ポリゴンと呼ぶ）に対して隠面消去を行う方法と
して、スキヤンライン法とＺバツフア法とがよく
使われる。表示画面は画素（ピクセル）の二次元
配列として表わされ、横１行分の画素列を走査線
（スキヤンライン）と呼ぶ。スキヤンライン法は、
三次元画面座標系内のすべてのポリゴンをy_s値の
一定な一枚のスキヤンライン平面で切断し、その
断面に表われるポリゴンの交差線分（これをセグ
メントと呼ぶ）のリストを作成し、これらのセグ
メントの両端点のx_s座標値によつてスキヤンライ
ンを多くの区間に分割し、各々の区間で最優先と
なるポリゴンを見出そうとする方法である。第４
図はスキヤンライン法による隠面消去の簡単な例
を図示したものであり、四角形A₁A₂A₃A₄及び三
角形B₁B₂B₃がスキヤンライン平面と、それぞれ
セグメントP₁P₂及びP₃P₄で交差し、これらのセ
グメントがスキヤンライン上の線分P₁′P₂′及び
P₃′P₄′に射影される。スキヤンラインはP₁′，P₃′，
P₂′，P₄′の分点で５つの区間に分割され、各区間
で表示すべきポリゴンを決定する。図から明らか
なように区間P₃′P₂′においては、セグメントP₁P₂
とP₃P₄が重なつていて前者の優先度が高いから、
ポリゴンA₁A₂A₃A₄の色と輝度でこのスキヤンラ
イン区間に属する画素を塗ればよい。また、両ポ
リゴンの境界点である点P₂′に位置する画素、及
び点P₁′，P₄′に位置する画素については、その両
側のポリゴンまたは背景の色と輝度を適当な割合
で混合して塗ることが必要になる。この処理はポ
リゴンの境界に生ずるジヤグを除去する効果を有
する。

スキヤンライン法による隠面消去は、ポリゴン
の画素への分解処理（これをスキヤンコンバージ
ヨンと呼ぶ）及びジヤグの除去処理を行いなが
ら、画面の上から下へ（または下から上へ）向か
うスキヤンラインの順に隠面消去と塗りつぶしを
行い一画面を生成する。前述したフライトシミユ
レータ及びEXPERTSシステムではスキヤンラ
イン法による隠面消去をマルチプロセツサを用い
て実行している。例えばEXPERTSシステムで
は全画面領域を二次元的に分割し、各々の矩形の
小領域に属する部分画像に対して二次元的に配置
されたマルチプロセツサを用いて並列処理する手
法を採つている。スキヤンライン法の特長はz_s値
の比較回数が少ない、最終的に消去されるポリゴ
ン画素に対する無駄な輝度計算をしなくて済む；
ジヤグの除去が容易である；等の理由により全処
理量が少ないことである。スキヤンライン法の欠
点としては、表示すべきポリゴンデータをすべて
入力した後に、スキヤンライン平面との交差を求
めるための前処理として、これらのポリゴンのリ
ストに対し、y_s値によるソーテイングが必要なこ
と、及びスキヤンライン平面との交差であるセグ
メントのリストに対し、x_s値によるソーテイング
が必要なことである。このソーテイングの処理量
はポリゴンの個数の増加に対し非線形に増加する
ため、多数のポリゴンから成る複雑な画像の生成
のためには高機能のプロセツサを必要とし、多く
の処理時間を要する。マルチプロセツサを用いて
実行する場合、このような高機能プロセツサを数
多く配置することはコスト面から限界を生ずる。
またスキヤンライン法で並列処理する場合に、図
形が画面の一部に集中すると、マルチプロセツサ
を構成するプロセツサエレメント間に不均一な負
荷を生ずるので、均等負荷分散のための動的な制
御が必要となる。

これに対してＺバツフア法による隠面消去は、
三次元画面座標系内のポリゴンをスキヤンコンバ
ートして画素（これをポリゴン画素と呼ぶことが
ある）まで分解し、画面上の同一の画素に射影さ
れる複数のポリゴン画素をそのz_s座標値を比較し
て表示優先度を決定する方法であり、単純で並列
性の高いアルゴリズムである。実際にＺバツフア
法で隠面消去を行うには、画面上の画素（x_s、
y_s）毎に三原色（r_M、g_M、b_M）と輝度I_M、及びz_s
座標値z_Mを有する画像メモリ（これらを総称して
Ｚバツフアと呼ぶ）を使用し、予めr_M、g_M、b_M、
I_Mを背景となる色と輝度で塗りつぶしておき、z_M
を最大値z_nax（第３図参照）で満たしておく。三
次元画面座標系のポリゴンをスキヤンコンバート
してポリゴン画素の列（x_i、y_i、z_i、r_i、g_i、b_i、
I_i）ｉ＝１、２、３、…に展開する。画素（x_i、
y_i）におけるＺバツフアメモリの値z_M（x_i、y_i）と
z_iとを比較し、z_i＜z_Mのときに限り、z_M（x_i、y_i）
をz_iで、I_M（x_i、y_i）をI_iで、r_M（x_i、y_i）をr_iで、g_M
（x_i、y_i）をg_iで、b_M（x_i、y_i）をb_iで置き換える。
以上をすべてのポリゴンのすべてのポリゴン画素
について順次実行すれば最終的に隠面消去された
画像がr_M、g_M、b_M、I_Mに得られる。このＺバツフ
ア法は単純なためにハードウエア化が容易であ
り、Ｚバツフアメモリや隠面消去機構を備えたグ
ラフイツクデイスプレイ装置も商品化されてい
る。

（発明が解決しようとする問題点）しかし、Ｚバツフア法の並列性を利用した本格
的なマルチプロセツサを実現した例は従来見られ
ない。

従つて、本発明の目的は、隠面消去アルゴリズ
ムとしてＺバツフア法を適用し、これを効率よく
実行するマルチプロセツサを提供することにあ
る。

（問題点を解決するための手段）本発明の特徴は、ラスタースキヤン型表示面に
三次元図形を表示する図形表示用マルチプロセツ
サにおいて、順次入力される多角形のポリゴンデ
ータに少なく共座標変換処理及びポリゴンの周囲
画素を求める処理を行なうｍ個（ｍは自然数）の
ポリゴンプロセツサと、ポリゴンプロセツサの出
力に対しセグメントの両端点から内部画素を求め
るＭ×ｎ個（Ｍ≧ｍ、ｎは自然数）のセグメント
プロセツサと、セグメントプロセツサの出力に対
し画像メモリの飛び越しパターンに位置する画素
を分割して保有しセグメントプロセツサで求めら
れた画素をＺバツフアによる隠面消去を行ないな
がら画像メモリに書込むＭ×Ｎ個（Ｎ≧ｎ）のピ
クセルプロセツサと、ポリゴンプロセツサからセ
グメントプロセツサにデータ分配を行う第１のデ
ストリビユータと、セグメントプロセツサからピ
クセルプロセツサにデータ分配を行うＭ個の第２
のデストリビユータとを有し、前記画像メモリの
内容を表示する図形表示用マルチプロセツサにあ
る。

（作用）本発明はＺバツフア法を用いるので、ポリゴン
の優先関係を調べるソーテイング処理が不要で、
ポリゴン単位の並列処理が可能である。この並列
性を利用するために３種類のプロセツサエレメン
トを階層的に接続する構成が採用される。各プロ
セツサエレメントの処理内容は単純なのでハード
ウエア化に適し、その個数を増大させれば画像処
理の機能は飛躍的に増大する。

（実施例）第１図はこの発明の実施例を示すブロツク図で
あつて、ホストプロセツサ１はバス９を経由して
ｍ個のポリゴンプロセツサ２−１，２−２，…，
２−ｍに接続され、これらｍ個のポリゴンプロセ
ツサは、ｍ入力Ｍ出力の第１のデストリビユータ
３に接続され、第１のデストリビユータのＭ本の
出力端子の内、１番目の出力端子はバス１０−１
を経由してｎ個のセグメントプロセツサ４−１−
１，４−１−２，…，４−１−ｎに、以下同様に
Ｍ番目の出力端子はバス１０−Ｍを経由してｎ個
のセグメントプロセツサ４−Ｍ−１，４−Ｍ−
２，…，４−Ｍ−ｎに接続される。ｎ個のセグメ
ントプロセツサ４−１−１，４−１−２，…，４
−１−ｎは、ｎ入力Ｎ出力の第２のデストリビユ
ータ５−１に接続され、この第２のデストリビユ
ータのＮ本の出力端子はＮ個のピクセルプロセツ
サ６−１−１，６−１−２，…，６−１−Ｎに接
続される。以下同様にｎ個のセグメントプロセツ
サ４−Ｍ−１，４−Ｍ−２，…，４−Ｍ−ｎは、
ｎ入力Ｎ出力の第２のデストリビユータ５−Ｍに
接続され、この第２のデストリビユータのＮ本の
出力端子はＮ個のピクセルプロセツサ６−Ｍ−
１，６−Ｍ−２，…，６−Ｍ−Ｎに接続される。
このように、本マルチプロセツサシステムは、ｍ
個のポリゴンプロセツサ、Ｍ×ｎ個のセグメント
プロセツサ、Ｍ×Ｎ個のピクセルプロセツサが、
１個の第１のデストリビユータとＭ個の第２のデ
ストリビユータを介して階層構造的に接続されて
いる。Ｍ×Ｎ個のピクセルプロセツサの出力端子
はバス１１で１本化されてビデオ発生器７に接続
され、その出力はCRT表示器８に接続されてい
る。なお、ＭとＮは２のべき乗とし、ｍ、ｎは１
ｍＭ、１ｎＮとなるように選ぶものとす
る。

このマルチプロセツサを用いて画像生成を行う
方法を以下に述べる。ホストプロセツサ１では世
界座標系内での場面を構成するポリゴンデータを
順次発生する。１つのポリゴンデータは、その頂
点座標（x_w、y_w、z_w）の系列、ポリゴンの色
（ｒ、ｇ、ｂ）及び輝度Ｉで表わされる。色はポ
リゴン内部全域に適用されるが、輝度Ｉはポリゴ
ン内部全域に一定値を適用する場合（コンスタン
トシエーデイング）と、各頂点毎に輝度Ｉを与え
て内部を線形補間する場合（スムーズシエーデイ
ング）とが考えられる。輝度Ｉは第５図のように
曲面上の点A₁における単位法線ベクトルをN₁、
点光源Ｐに向かう単位ベクトルをL₁とすると、
点A₁における輝度はI₁＝ｋ（N₁、L₁）＝kcosθ₁に
よつて計算される。ここでｋは定数、θ₁はN₁と
L₁のなす角である。曲面を多数の小さなポリゴ
ンで近似する場合には、第５図に示すようにポリ
ゴンの頂点A₁，A₂，A₃の各点で輝度I₁＝kcosθ₁、
I₂＝kcosθ₂、I₃cosθ₃を求め、ポリゴンの周囲と内
部の点における輝度Ｉを、それぞれポリゴンプロ
セツサ及びセグメントプロセツサにおいて後に述
べる方法により線形補間する。ポリゴンが曲面の
近似でない場合はポリゴンの法線ベクトルから共
通の輝度を算出し、輝度の補間処理を省略する。
ホストプロセツサの発生するポリゴンデータの系
列はバス９に出力され、１つのポリゴンデータは
ｍ個のポリゴンプロセツサ２−１，２−２，…，
２−ｍのいずれか１つに転送される。ポリゴンプ
ロセツサではポリゴンの頂点座標（x_w、y_w、z_w）
を画面座標（x_s、y_s、z_s）に変換する。この変換
は次式で表わされる。

すなわち４成分ベクトル〔x_w、y_w、z_w、１〕
にa_ijを要素とする４行４列の変換行列を乗じて、
その結果の４成分ベクトル〔px_s、py_s、pz_s、ｐ〕
の第４成分ｐで第１、２、３成分を除算すれば
x_s、y_s、z_sが求められる。ｐは平行投影の場合に
は１であり除算は不要である。座標変換の結果、
ポリゴンの全部または一部が視野外（第２図の直
方体A_sO_sC_sD_sE_sF_sG_sH_sの外部）にあればこれを
除去するクリツピング処理が必要である。それに
は上記直方体を囲む６つの平面の各々について順
に、ポリゴンとの交差線分を求め、この交差線分
より明らかに視野外となるポリゴン部分を除去し
て行く。次に、クリツピング処理されたポリゴン
の頂点座標からその周囲エツジを次のように求め
る。以下の説明では画面座標（x_s、y_s、z_s）の添
字ｓを省略する。第６図に示すようなポリゴン
A₁A₂A₃A₄A₅があるとき、その頂点のｙ座標の最
小値と最大値から最下頂点A₁と最上頂点A₄を求
め、左エツジ頂点列A₁A₂A₃A₄と右エツジ頂点列
A₁A₅A₄を定める。ここでは両エツジ頂点列のｙ
座標値は単調に増加するものと仮定する。最下頂
点A₁を通過するスキヤンラインSL１より出発し、
順次上昇するスキヤンラインSLに対し、左エツ
ジ頂点列により作られる折れ線A₁A₂A₃A₄との交
点P₁及び右エツジ頂点列により作られる折れ線
A₁A₅A₄との交点P₂における（ｘ、ｙ、ｚ、Ｉ）
の値を並行して求めて行く。それには各エツジに
おいて、初期値（x₁、y₁、z₁、I₁）と終値（x₂、
y₂、z₂、I₂）から、dx／dy＝x₂−x₁／y₂−y₁、dz／dy＝ z₂−z₁／y₂−y₁、dI／dy＝I₂−I₁／y₂−y₁を算出してお
き、（x₁、 y₁、z₁、I₁）を初期値とし、（dx／dy、１、dz／dy、 dI／dy）を増分とする累加演算を各成分に対して行えばよい。交点の対P₁，P₂が求められる毎に、
このデータが第１のデストリビユータ３に入力さ
れ、P₁とP₂を通過するスキヤンラインのｙ座標
の２進数表現における下位log₂Mビツトによつて
決まる番号をもつ第１のデストリビユータ３の出
力端子に出力される。例えばＭ＝８＝2³の場合、
ｙ座標の下位３ビツトが000ならバス１０−１に、
111ならバス１０−８に出力される。いま、交点
の対P₁，P₂のデータがバス１０−１に出力され
たとすると、このデータはｎ個のセグメントプロ
セツサ４−１−１，４−１−２，…，４−１−ｎ
のいずれか１つに転送される。セグメントプロセ
ツサでは、点P₁と点P₂を両端とする線分（セグ
メント）の内部画素のｘ座標、ｚ座標、輝度Ｉを
左エツジP₁に位置する画素から右エツジP₂に位
置する画素に向かつて順に求める。それにはP₁
（x₁、z₁、I₁）とP₂（x₂、z₂、I₂）とからdz／dx＝ z₂−z₁／x₂−x₁、dI／dx＝I₂−I₁／x₂−x₁を算出してお
き、（x₁、 z₁、I₁）を初期値とし（１、dz／dx、dI／dx）を増分とする累加演算を各成分について行えばよい。しか
し、dz／dx、dI／dxを算出するには除算を必要とするのでこの計算をセグメントプロセツサで行うこと
を避けるためにポリゴンプロセツサでdz／dx及び dI／dxを算出し、これをセグメントデータの一部としてセグメントプロセツサに転送する方法が考え
られる。この方法には大きな利点がある。それは
１つのポリゴンから得られるどのセグメントにつ
いてもdz／dx、dI／dxは一定であると考えてよいからである。例えば三角形A₁A₂A₃の頂点データをA₁
（x₁、y₁、z₁、I₁）、A₂（x₂、y₂、z₂、I₂）、A₃（x₃、
y₃、z₃、I₃）とすれば、三角形内部におけるdz／dx 及びdI／dxは次式により算出される。

dz／dx＝（y₂−y₁）（z₃−z₁）−（y₃−y₁）（z₂−z₁）／（y₂−y₁）（x₃−x₁）−（y₃−y₁）（x₂−x₁）
dI／dx＝（y₂−y₁）（I₃−I₁）−（y₃−y₁）（I₂−I₁）／（y₂−y₁）（x₃−x₁）−（y₃−y₁）（x₂−x₁）
セグメントプロセツサ４−１−１，４−１−
２，…，４−１−ｎで求められた各画素データは
第２のデストリビユータ５−１に入力され、その
画素のｘ座標の２進数表現における下位log₂Nビ
ツトによつて決まる番号をもつ第２のデストリビ
ユータ５−１の出力端子に接続されたピクセルプ
ロセツサに転送される。例えば、Ｎ＝８＝2³の場
合、ｘ座標の下位３ビツトが000ならピクセルプ
ロセツサ６−１−１に、111ならピクセルプロセ
ツサ６−１−８に転送される。

各々のピクセルプロセツサは一画面を構成する
全画素のうち、ｙ方向にＭ個毎に、ｘ方向にＮ個
毎に飛び越した画素について、その色（ｒ、ｇ、
ｂ）と輝度Ｉ、奥行きＺを記憶するＺバツフアメ
モリを有している。いま、y_nax＝Ｐ×Ｑ、x_nax＝
Ｑ×Ｎ、一画面全体の画素数をy_nax×x_nax＝PM
×QNとし、Ｍ＝Ｎ＝４とすれば、ピクセルプロ
セツサ４−１−１は第７図の黒丸で示すＰ×Ｑ個
の画素をもつており、またピクセルプロセツサ２
−１−２は黒丸の右隣に位置するＰ×Ｑ個の画素
をもつている。従つてＭ×Ｎ個のピクセルプロセ
ツサによつて画面全体が覆われる。ピクセルプロ
セツサでは、セグメントプロセツサから送られた
画像データ（x_i、y_i、z_i、r_i、ｇ、b_i、I_i）に対し、
y_i＝My_i′＋m′（０m′＜Ｍ）、x_i＝Nx_i′＋n′（０

n′＜Ｎ）によつて決まるy_i′及びx_i′をアドレスと
してそのピクセルプロセツサ内部のＺバツフアメ
モリをアクセスする。y_i′はy_iの２進数表現におけ
る下位log₂Mビツトm′を取り除いた値であり、
x_i′はx_iの２進数表現における下位log₂Nビツト
n′を取り除いた値である。アクセスされたＺバツ
フアメモリの値を（z_M、r_M、g_M、b_M、I_M）とし、
z_i＜z_Mのときに限りz_Mをz_iで、r_Mをr_iで、g_Mをg_i
で、b_Mをg_iで、I_MをI_iで置き換える。一方、Ｍ×
Ｎ個のピクセルプロセツサに分散して記憶された
Ｚバツフアメモリのうちr_M、g_M、b_M、I_Mは常時周
期的に読み出され、バス１１、ビデオ発生器７を
通じてCRT表示器８に表示される。

三次元場面は通常数百〜数万のポリゴンによつ
て構成されており、ホストプロセツサ１によつて
次々と発生されるポリゴンの系列は、ｍ個のポリ
ゴンプロセツサにおいて相互干渉なく並列処理さ
れると共に、１個のポリゴンプロセツサ内部にお
いてもポリゴン間の相互干渉を考慮することなく
パイプライン的に処理することができる。ポリゴ
ンは多数のセグメントに分解されて第１のデスト
リビユータを通じてＭ系統のセグメントプロセツ
サ系に分配される。第１のデストリビユータはｍ
個のポリゴンプロセツサの発生するセグメントデ
ータを同時並行的に分配する機構を有している。
分解が進むにつれて処理量は増大するが、同時に
処理内容は単純化するので多数の専用化されたプ
ロセツサエレメントを二次元的に多数配置するこ
とによつて高性能を達成し、異なるプロエレメン
ト間の処理速度の均衡を保つている。ｎ個のセグ
メントプロセツサから成るセグメントプロセツサ
系では、多数のセグメントを並列処理してさらに
多数の画素に分解し、第２のデストリビユータを
通じてＮ個のピクセルプロセツサに分配し、画像
メモリに書き込む。画面の解像度を1000×1000と
すると、この分解処理によつて作られるポリゴン
画素の総数は数百万に達するのが普通であり、リ
アルタイム動画像として表示するためにはこの処
理を1/30秒以内に実行する必要がある。本発明に
よるマルチプロセツサはこの分解処理に最も適し
た高度並列処理方式を適用することによつて上記
性能要求を達成しようとするものである。

以上が本発明によるマルチプロセツサの全体的
な構成と動作である。以下に各部の構成と動作を
詳細に説明する。

第１のデストリビユータ３は、ｍ入力Ｍ出力の
データパスで第８図の様にＭビツト幅の並列桁移
動器（シフタ）１２、桁移動数を指示するシフト
カウンタ１３、ビツトカウンタ１４を用いて実現
される。データ入力端子１５−１，１５−２，
…，１５−ｍは第１図におけるｍ個のポリゴンプ
ロセツサ２−１，２−２，…，２−ｍの出力端子
にそれぞれ接続されており、データ出力端子１６
−１，１６−２，…，１６−Ｍは第１図における
Ｍ本のバス１０−１，１０−２，…，１０−Ｍと
同じものである。この動作を説明するのにまず１
個のポリゴンプロセツサの発生するデータの転送
のみを考える。１つのポリゴンはｙ座標の連続し
たセグメントデータの系列に分解され、第１のデ
ストリビユータを通じてＭ系統のセグメントプロ
セツサ系に順次分配される。従つて出力端子番号
をカウントするＭ進のシフトカウンタ１３によつ
て桁移動数を指示された巡回桁移動器１２を用い
て桁移動することにより、セグメントデータの系
列がそれぞれ目的とする出力端子に送られる。１
つのセグメントデータ（以下セグメントブロツク
と呼ぶ）はその両端点のｘ、ｙ、ｚ座標値、輝度
Ｉ、それらの増分値等から成る一定の形式の固定
長ビツト数をもつデータであつて、これをビツト
毎に直列に転送する場合は、そのビツト数をビツ
トカウンタ１４に設定しておき、１ビツト転送す
る毎にカウント入力１７よりパルスを入力して下
降カウントし、これが０になるまで続けることに
よりセグメントブロツクを転送する。セグメント
ブロツクの転送を終了する毎にシフトカウンタ１
３を１だけ増加させる。１つのポリゴンから生成
されるこのようなセグメントの系列はそのポリゴ
ンを貫く走査線の本数だけ継続し、１つのポリゴ
ンの処理を終了すると別のポリゴンの分解処理に
移る。この時点で送出すべき出力端子番号の系列
は不連続的に変化するが、シフトカウンタ１３は
基本的には一様な速度で上昇カウントを続けるも
のとし、従つてこの不連続となる期間だけポリゴ
ンプロセツサ側に待ち時間を生ずる。それには次
のポリゴンの最初のセグメントのｙ座標の下位
log₂Mビツトがシフトカウンタの内容に一致し、
目的とする出力端子が見出されるまで待てばよ
い。このように１つのポリゴンプロセツサの発生
するセグメントデータはシフタ１２を通じて断続
的に転送される。ｍ個のポリゴンプロセツサが同
時に働いている場合は、第８図から明らかな様
に、ｍ個の入力端子は巡回的に連続するｍ個の出
力端子に接続されているので、ｍ系統のセグメン
トデータを並列に転送することができる。この場
合第８図のようなビツトシリアルの転送では長時
間を要し、また入出力端子に接続されたポリゴン
プロセツサ及びセグメントプロセツサとの同期制
御が難しく、これらのプロセツサの稼動率を低下
させるおそれがある。これらの問題点を解消する
方法及び転送制御を行う具体的な方法を第９図を
用いて説明する。第９図は第８図のシフタを例え
ば８個並列に並べて１時に１バイトづつ転送で
き、かつ入出力段にそれぞれ１バイト幅のFIFO
（先入れ先出しメモリ）１９及び２０をそう入し
たもので、簡単のため入出力とも最初の１系統の
み示してある。バイトカウンタ１８はセグメント
ブロツクの転送制御に使われるカウンタであり、
１セグメントブロツクが例えば７バイトであれば
７進のカウンタである。ポリゴンプロセツサ２−
１で発生するセグメントブロツクは入力端子１５
−１よりFIFO１９に次々と書き込まれるが、
FIFO１９より１セグメントブロツクが読み出し
可能な状態にあるかどうかをＦ／Ｆ（フリツプフ
ロツプ）２３が示している。また、FIFO２０か
らはセグメントブロツクがｎ台のセグメントプロ
セツサ４−１−１，４−１−２，…，４−１−ｎ
によつて次々に読み出されるが、FIFO２０が１
セグメントブロツクを書き込み可能な状態にある
かどうかをＦ／Ｆ２４が示している。また、ポリ
ゴンの最初のセグメントブロツクを転送開始する
タイミングを決めるために、FIFOの出力端子２
５に現われたｙ座標の下位log₂Mビツトとシフト
カウンタのlog₂Mビツトとの一致検出回路２１
と、この一致信号によつて１にセツトされるＦ／
Ｆ２２がある。このＦ／Ｆ２２は、シフタの入力
端子２５からセグメントデータが出力側に転送可
能な状態にあることを示しており、通常はポリゴ
ンの最終セグメントブロツクの転送が終了した時
点で０にリセツトされる。以上のような機構を各
入出力端子毎に設けるものとして転送制御方法を
説明する。まず、ポリゴンプロセツサの処理速度
が十分に速く、セグメントデータの供給が滞るこ
とがなければ、Ｆ／Ｆ２３は常に１にセツトされ
ており、またセグメントプロセツサの処理速度が
十分に速ければ、Ｆ／Ｆ２４も常に１にセツトさ
れている。すべての入出力端子がこのような状態
にあれば、ｍ系統の並列転送が可能であり、各系
統はＦ／Ｆ２２によつて個別に転送制御を受け
る。すなわちＦ／Ｆ２２が１の状態の期間では転
送を行い、０の状態の期間では転送を行わない。
この場合、入力側にあるＦ／Ｆ２２の状態を順次
変化する行先の出力端子側に知らせるには、シフ
タ１２と同じ１ビツト分のシフタを追加するか、
またはシフタ１２の１ビツト分を一時的に使用す
ればよい。次に、ポリゴンプロセツサの処理が滞
つてＦ／Ｆ２３が０にリセツトされた場合は、
Ｆ／Ｆ２２を０にリセツトしてその系統の転送を
停止するとともに、一致回路２１の作動を抑制す
る。ポリゴンプロセツサの処理内容を考えると、
このような処理の停滞はポリゴンのセグメントデ
ータ系列を発生する前の初期化処理において、及
び第６図における頂点A₂，A₃，A₅のようなエツ
ジの変更点において生ずる可能性があり、後者に
よる処理の停滞時間は小さいのでFIFO１９によ
つて吸収されると考えられるが、前者による処理
の停滞時間は長く、FIFO１９によつて吸収し得
ない場合もあると考えられるので、以上述べたよ
うに系統別の転送制御を行うのが妥当である。こ
れに対して、セグメントプロセツサの処理が滞つ
てＭ個の出力端子側に設けられたＦ／Ｆ２４が１
つ以上０にリセツトされた場合には、ｍ系統すべ
ての転送を一時中断し、出力側全体の回復を待つ
て転送再開するように制御するのが妥当である。
その理由は、Ｍ系統のセグメントプロセツサ系に
は多数のセグメントデータが偏ることなく分配さ
れ、セグメントブロツクに対する処理も簡単なの
で、処理が停滞するとしてもＭ系統について一様
に起こる可能性が高いからである。以上述べたよ
うな第１のデストリビユータの構成法と転送制御
法を採ることによつてセグメントデータが効率的
に転送される。

次にセグメントプロセツサ、第２のデストリビ
ユータ、ピクセルプロセルプロセツサについて詳
細に説明する。第１０図は第１図におけるセグメ
ントプロセツサ４−１−１、デストリビユータ５
−１の一部、ピクセルプロセツサ６−１−１、及
びその周辺回路を示したものである。セグメント
プロセツサ４−１−１はセグメントの両端点から
内部を補間して画素列を求めるが、具体的には以
下のような処理を行う。第１１図はセグメントの
１例を拡大して描いたもので、三角形A₁A₂A₃と
２本の水平線ｙ＝y₁、ｙ＝y₁＋１とで囲まれた台
形P₁Q₁Q₂P₂の内部がセグメントを表わしている。
セグメントは正方形状の画素の系列に分解される
が、このセグメントの場合はさらに、左エツジ
P₁Q₁と交差する左エツジ画素の系列、左右両エ
ツジと交差しない内部画素の系列、右エツジ
P₂Q₂と交差する右エツジ画素の系列に分解され
る。第１２図にセグメントプロセツサの入力デー
タａと出力データｂを示し、第１３図に演算内容
を示す。これらの図表において、ｙはセグメント
のｙ座標を、ｒ、ｇ、ｂはセグメントの色を、
xl、zl、Ilはそれぞれ点P₁におけるｘ座標、ｚ座
標、輝度Ｉを、Δz、ΔIはｘ方向に１画素進んだ
ときのｚ座標と輝度Ｉの増分を、x_rは右エツジ
P₂Q₂の左端点Q₂のｘ座標を、hlは左エツジP₁Q₁
の水平距離を、hrは右エツジP₂Q₂の水平距離を、
n_sはセグメントを構成する画素の個数を示してい
る。これらの数値を使つてセグメントの左端から
右端に向かつて画素毎にｘ座標、ｚ座標、輝度
Ｉ、画素専有率αを第１３図のように算出する。
ｘはxlの整数部分〔xl〕を初期値として順次１を
加えることによつて、ｚはzlを初期値として順次
Δzを加えることによつて、ＩはIlを初期値として
順次ΔIを加えることによつて求められる。αは
０α１の値であり、ジヤグの除去のために使
用される。第１１図からわかるようにαは左エツ
ジ画素では０から１に向かつて増加し、内部画素
ではα＝１を保ち、右エツジ画素では１から０に
向かつて減少する。αの値は幾何学的計算によつ
ても求められるが、セグメントプロセツサでの乗
除算を避けるため、加減算と表演算によつて求め
る方法を以下に示す。左エツジP₁Q₁においてP₁，
Q₁のｘ座標をそれぞれxl、xl＋hlとし、hl０と
する。ここでxlの小数部分をｐ＝ｘ−〔ｘ〕とし、
ｐ＋hl＝ｑとすれば、０ｐ＜１、ｑｐが成立
し、左エツジ画素の個数は〔ｑ〕＋１となる。ｐ
とｑの値からαの系列αl₀、αl₁、…、αl〔_q〕が求
められるが、αの値に最大1/8の誤差を許すとし
て、第１４図のように４つの場合に分けて考え
る。０ｑ＜１の場合は第１４図ａのようにαl₀
＝１−ｐ＋ｑ／２を計算すればよい。１ｑ＜３の場合は第１４図ｂのように、ｐ及びｑ−１を1/8
精度で近似し、図の黒丸で示した最も近くの点に
近似する。このｐとｑ−１とから数表によつて
αl₀、αl₁、αl₂、αl₃が求められる。３ｑ＜７の
場合は第１４図ｃのようにｐ及びｑ−３を1/4精
度で近似し、同様に数表によつてαl₀、αl₁、…、
αl₆を求める。ｑ７の場合は第１４図ｄのよう
にｐ、ｑをそれぞれ1/2、〔ｑ〕＋1/2で近似し、hl
＝ｑ−ｐとしてαl₀＝０、αl₁＝１／hl、αl₂＝２／hl
、 …、αl〔_q〕＝１とする。これは０を初期値とし
て順次１／hlを加えて１に達するまで続ければよい。

１／hlは数表で求める。

左エツジP₁Q₁において点Q₁が点P₁の左方にあ
る場合にはQ₁，P₁のｘ座標をそれぞれxl、xl＋hl
とすれば以上に述べた方法によつてαの系列が求
められる。また、右エツジ画素のαの系列を求め
るには、第１１図の右エツジP₂Q₂の左端点と右
端点のｘ座標をそれぞれx_r、x_r＋h_rとし、以上に
述べたと同じ方法によりαの系列を求めた後、α
の各項において１−αを算出することにより求め
られる。

以上のように求められた画素データは第１２図
ｂに示すような形式でセグメントプロセツサ４−
１−１の出力端子３４から出力され、FIFO２６
に順次書き込まれる。１画素分のデータはｘ座標
値の下位log₂Nビツトによつて決まるピクセルプ
ロセツサに転送されるが、１つのセグメントはｘ
座標の連続した画素の系列に分解されるから、第
１のデストリビユータ３と同様の構成をもつ第２
のデストリビユータ５−１を通じてＮ個のピクセ
ルプロセツサ６−１−１，６−１−２，…，６−
１−ｎに順次分配される。すなわち第２のデスト
リビユータ５−１は第８図のシフタと同様のＮビ
ツト幅の巡回桁移動器（シフタ）を例えば８個
（１バイト分）並列に並べたものであり、出力端
子番号をカウントするシフトカウンタ２７によつ
て桁移動数を指示され、バイトカウンタ２８によ
つて１バイト単位の転送制御が行われる。その動
作と制御方法は第１のデストリビユータと同様で
ある。第２のデストリビユータ５−１の出力端子
３６から出力された１画素分のデータはピクセル
プロセツサ６−１−１の内部にあるバツフアレジ
スタ２９に書き込まれる。バツフアレジスタ２９
のx_i、y_iは前述した方法によりＺバツフアメモリ
３２のアドレスを指示し、z_i、r_i、g_i、b_i、I_iはＺ
バツフアメモリ３２に書き込まれるべきデータで
あり、α_iは色と輝度の混合比として使われる。ピ
クセルプロセツサではα_i＝１の内部画素について
はz_iとz_Mを比較器３０で比較し、z_i＜z_Mであれば
Ｚバツフアメモリの更新を行う。０＜α₁＜１のエ
ツジ画素についてはジヤグの除去を行う必要があ
る。その方法を第１５図に示す表示例を用いて説
明する。第１５図はエツジA₂A₃を共有する２つ
の三角形A₁A₂A₃とB₁A₂A₃及びその背後に四角
形C₁C₂C₃C₄があるものとしてこれを表示した図
である。三角形A₁A₂A₃の覆う画素のうち画素の
一部のみを占めるエツジ画素を正方形で描いてあ
る。エツジ画素は複数のポリゴンまたは背景（こ
れらを面と総称する）によつて共有されているか
ら、複数個の面の色と輝度とを適当な比率で混合
する必要がある。このジヤグの除去処理を正しく
行うには多くの計算を必要とするので、ここでは
簡単のため２つの可視の面に共有される画素に限
定し、その面積比による比率で混合してジヤグの
除去処理を行うものとする。いま画像生成処理の
過程において三角形B₁A₂A₃と四角形C₁C₂C₃C₄が
すでに処理されているものとし、三角形A₁A₂A₃
の背後にある面の色と輝度及びｚ座標がＺバツフ
アメモリ３２のr_M、g_M、b_M、I_M、z_Mとしてすでに
記憶されているものとする。三角形A₁A₂A₃のエ
ツジ画素のうち、エツジA₂A₃上の画素は三角形
B₁A₂A₃の色で、エツジA₁D₁及びA₁D₂上の画素
は四角形C₁C₂C₃C₄の色で、エツジA₂D₁及びA₃D₂
上の画素は背景色で塗られている。その後に三角
形A₁A₂A₃を処理する場合、内部画素は三角形
A₁A₂A₃の色で塗りつぶすことになるが、エツジ
画素については、画素専有率αi（０＜αi＜１）の
面積をもつ部分（斜線部分）が三角形A₁A₂A₃の
内部にあるから、その色と輝度r_i、g_i、b_i、I_iのそ
れぞれに対して、 α_ir_i＋（１−α_i）r_M α_ig_i＋（１−α_i）g_M α_ib_i＋（１−α_i）b_M α_iI_i＋（１−α_i）I_M なる混合計算を混合器３１において行い、これら
の値でr_M、g_M、b_M、I_Mを更新すれば正しく表示さ
れる。次に第１１図において三角形A₁A₂A₃が三
角形B₁A₂A₃及び四角形C₁C₂C₃C₄より以前に処理
される場合は、混合すべき相手の面の色と輝度が
Ｚバツフアメモリに記憶されていないので混合計
算は不可能である。この問題を解決するには、最
初は内部画素に対する処理のみを行い、エツジ画
素に対する混合計算をすべて後処理として行えば
よい。この場合、２つのポリゴンの共有エツジ上
の画素については、一方のポリゴンに属するエツ
ジ画素を内部画素として取り扱う必要がある。例
えば共有エツジA₂A₃上の画素は、三角形B₁A₂A₃
に対しては内部画素とみなしてこれを塗りつぶ
し、三角形A₁A₂A₃に対してはエツジ画素とみな
して後処理の段階で混合計算を行えばよい。

最後にビデオ発生器７の構成と動作を説明す
る。ビデオ発生器７は第１６図のように画面アド
レスを発生するカウンタ４０、ｒ、ｇ、ｂ入力と
Ｉ入力との積を求めるROM４１−１，４１−
２，４１−３、及びDA変換器４２−１，４２−
２，４２−３から構成されている。カウンタ４０
はＮ進カウンタn_c′、Ｑ進カウンタx_c′、Ｍ進カウ
ンタm_c′、Ｐ進カウンタy_c′から成つておりNx_c′
＋n_c′が画面のｘ座標を、My_c′＋m_c′がｙ座標を
表わしている。n_c′及びm_c′はＭ×Ｎ個のピクセ
ルプロセツサのいずれか１つを選択し、x_c′及び
y_c′はＺバツフアメモリのアドレスとして使われ、
第１０図のアドレス入力端子３８を通じてＺバツ
フアメモリをアクセスする。第１０図のデータ出
力端子３９からＺバツフアメモリの内容I_M、r_M、
g_M、b_Mが読み出され第１６図のＩ、ｒ、ｇ、ｂ
入力端子に転送される。ビデオ発生器ではＲ＝ｒ
×Ｉ、Ｇ＝ｇ×Ｉ、Ｂ＝ｂ×Ｉの乗算をROM４
１−１，４１−２，４１−３において行いその結
果をDA変換してそれぞれＲ、Ｇ、Ｂ出力端子に
出力する。

（発明の効果）この発明はＺバツフア法による隠面消去アルゴ
リズムを並列処理するマルチプロセツサであつて
以下の利点を有する。まず、Ｚバツフア法の特徴
として、多数のポリゴンの優先関係を調べるソー
テイング処理が不要でポリゴン単位の並列処理が
可能であるから、ポリゴン数の多い複雑な三次元
場面の表示処理において、スキヤンライン法にお
けるように処理量が非線形に増大することがな
い。ポリゴンを分解したセグメントやピクセルの
レベルでも高度の並列処理が可能で、本マルチプ
ロセツサシステムはこれらの並列性を十分に利用
して効率よく実行する構成法を採つている。二次
元的に配置されたセグメントプロセツサ及びピク
セルプロセツサは処理内容が単純なため比較的単
純に構成でき、ハードウエア化、LSI化に適して
おり、これらを多数配置することができる。これ
らのプロセツサには画面上の走査線及び画素の飛
び越しパタンを割り当てるので、特別な制御を行
わなくても、処理量が偏ることなく均等な負荷分
散が達成され、画像メモリへのアクセス競合を起
こすことなく高い嫁動率で作動する。ポリゴンプ
ロセツサとセグメントプロセツサは必要に応じて
その個数を増減することができ、その個数を増大
することにより、極めて高性能な画像生成用マル
チプロセツサを実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は世界座標系内の視野を示す図、第３図は三
次元画面座標系を示す図、第４図は従来のスキヤ
ンライン法の説明図、第５図はポリゴンの頂点上
の輝度を求める方法を示す図、第６図はポリゴン
の周囲を求める方法を示す図、第７図は画素の飛
び越しパタンを示す図、第８図は第１のデストリ
ビユータの構成図、第９図は第１のデイストリビ
ユータの詳細な構成図、第１０図はセグメントプ
ロセツサからピクセルプロセツサに至る詳細な構
成図、第１１図はセグメントの拡大図、第１２図
はセグメントプロセツサの入出力データ形式を示
す図、第１３図はセグメントプロセツサの処理内
容を示す図、第１４図はαの求め方を示す図、第
１５図はジヤグの除去方法の説明図、第１６図は
ビデオ発生器の構成図である。（符号の説明）、第１図；１はホストプロセツ
サ、２−１，２−２，…，２−ｍはポリゴンプロ
セツサ、３は第１のデストリビユータ、４−１−
１，４−１−２，…，４−１−ｎ，…，４−Ｍ−
１，４−Ｍ−２，…，４−Ｍ−ｎは計Ｍ×ｎ個の
セグメントプロセツサ、５−１，５−２，…，５
−Ｍは第２のデストリビユータ、６−１−１，６
−１−２，…，６−１−Ｎ，…，６−Ｍ−１，６
−Ｍ−２，…，６−Ｍ−Ｎは計Ｍ×Ｎ個のピクセ
ルプロセツサ、７はビデオ発生器、８はCRT表
示器、９，１０−１，１０−２，…，１０−Ｍ，
１１はデータバスである。第８図；１２はシフ
タ、１３はシフトカウンタ、１４はビツトカウン
タ、１５−１，１５−２，…，１５−ｍはデータ
入力端子、１６−１，１６−２，…，１６−Ｍは
出力端子、１７はカウント入力端子である。第９
図；１８はバイトカウンタ、１９，２０はFIFO、
２１は一致検出回路、２２，２３，２４はフリツ
プフロツプ、２５はシフタ入力端子である。第１
０図；２６はFIFO、２７はシフトカウンタ、２
８はバイトカウンタ、２９はバツフアレジスタ、
３０は比較器、３１は混合器、３２はＺバツフア
メモリ、３３はセグメントプロセツサ入力端子、
３４はセグメントプロセツサ出力端子、３５は第
２のデストリビユータ入力端子、３６は第２のデ
ストリビユータ出力端子、３７はカウント入力端
子、３８はＺバツフアメモリアドレス入力端子、
３９はＺバツフアメモリ出力端子である。第１４
図；４０は画面アドレスカウンタ、４１−１，４
１−２，４１−３はROM、４２−１，４２−
２，４２−３はDA変換器である。

Claims

【特許請求の範囲】

１ラスタースキヤン型表示面に三次元図形を表
示する図形表示用マルチプロセツサにおいて、順
次入力される多角形のポリゴンデータに少なく共
座標変換処理及びポリゴンの周囲画素を求める処
理を行なうｍ個（ｍは自然数）のポリゴンプロセ
ツサと、ポリゴンプロセツサの出力に対しセグメ
ントの両端点から内部画素を求めるＭ×ｎ個（Ｍ
≧ｍ、ｎは自然数）のセグメントプロセツサと、
セグメントプロセツサの出力に対し画像メモリの
飛び越しパターンに位置する画素を分割して保有
しセグメントプロセツサで求められた画素をＺバ
ツフア法による隠面消去を行ないながら画像メモ
リに書込むＭ×Ｎ個（Ｎ≧ｎ）のピクセルプロセ
ツサと、ポリゴンプロセツサからセグメントプロ
セツサにデータ分配を行う第１のデストリビユー
タと、セグメントプロセツサからピクセルプロセ
ツサにデータ分配を行うＭ個の第２のデストリビ
ユータとを有し、前記画像メモリの内容を表示す
ることを特徴とする図形表示用マルチプロセツ
サ。