JPH0129470B2 - - Google Patents
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- JPH0129470B2 JPH0129470B2 JP58182591A JP18259183A JPH0129470B2 JP H0129470 B2 JPH0129470 B2 JP H0129470B2 JP 58182591 A JP58182591 A JP 58182591A JP 18259183 A JP18259183 A JP 18259183A JP H0129470 B2 JPH0129470 B2 JP H0129470B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は時分割多重通信方式のフレーム同期に
関する。特に、位相不確定性の存在する２相位相
変復調方式を使用する場合のフレーム同期回路の
改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to frame synchronization in a time division multiplex communication system. In particular, the present invention relates to an improvement in a frame synchronization circuit when using a two-phase phase modulation/demodulation method in which phase uncertainty exists.
本発明の対象とする時分割多重通信方式は、１
個の同期信号タイムスロツトと、これに連続する
複数のタイムスロツトとを１個のフレームとし、
このフレームの複数個からなりかつ前記同期信号
とマルチフレーム同期信号とを交互に割当てる時
分割多重信号が、２相位相変復調方式により伝送
される方式である。
The time division multiplex communication system targeted by the present invention is 1
synchronous signal time slots and a plurality of consecutive time slots as one frame,
In this method, a time division multiplexed signal consisting of a plurality of frames and in which the synchronization signal and the multiframe synchronization signal are alternately assigned is transmitted by a two-phase phase modulation/demodulation method.
本発明が対象とする時分割多重通信方式につい
てそのフレーム構成例を第１図に示す。１マルチ
フレームMFは数個から数百個程度のフレームＦ
から成り、１フレームＦは１ビツトの同期信号
F′またはMF′と、数ビツトから数十ビツト程度の
多重データＤとから構成される。フレーム同期信
号F′とマルチフレーム同期信号MF′は交互にフレ
ームＦの先頭ビツトに挿入され、１マルチフレー
ムMF中に含まれるフレーム同期ビツトF′とマル
チフレーム同期ビツトMF′のビツト数は同じであ
る。 FIG. 1 shows an example of the frame structure of the time division multiplex communication system targeted by the present invention. One multi-frame MF consists of several to several hundred frames F.
1 frame F is a 1-bit synchronization signal
It consists of F' or MF' and multiplexed data D of several to several tens of bits. The frame synchronization signal F' and multiframe synchronization signal MF' are inserted alternately into the first bit of frame F, and the number of bits of frame synchronization bit F' and multiframe synchronization bit MF' included in one multiframe MF is the same. be.
フレーム同期信号F′は「０」または「１」に固
定され、マルチフレーム同期信号MF′は１マルチ
フレームMF周期の特定パターンが用いられる。
このような信号に位相不確定性が存在する場合に
は、従来方式では送信側でいわゆる差動符号化を
行い、受信側で差動信号化を行つて、その位相不
確定性を除去してからフレーム同期を確立する方
式が広く行われている。 The frame synchronization signal F' is fixed to "0" or "1", and the multiframe synchronization signal MF' uses a specific pattern of one multiframe MF period.
If there is phase uncertainty in such a signal, conventional methods perform so-called differential encoding on the transmitting side and perform differential signaling on the receiving side to remove the phase uncertainty. A widely used method is to establish frame synchronization from
第２図に従来例のフレーム同期回路を示す。こ
れは受信側に設けられる回路であつて、２相位相
復調された受信信号は入力端子１から差動復号化
回路２に入力されて差動復号化され、出力信号と
して同期信号分離回路３に入力される。１フレー
ムのビツト数をＮビツトとすると、同期信号分離
回路３は、与えられた信号の中の2Nビツト毎に
入力信号を取出し、これを同期制御回路４に与え
る。
FIG. 2 shows a conventional frame synchronization circuit. This is a circuit provided on the receiving side, and the received signal that has been subjected to two-phase phase demodulation is inputted from the input terminal 1 to the differential decoding circuit 2, differentially decoded, and sent to the synchronizing signal separation circuit 3 as an output signal. is input. Assuming that the number of bits in one frame is N bits, the synchronization signal separation circuit 3 extracts an input signal every 2N bits from the applied signal and supplies it to the synchronization control circuit 4.
同期制御回路４はこの信号を入力してフレーム
同期判定および制御を行うもので、フレーム同期
が確立していない時は、同期分離回路３に対し
て、逆にシフトパルスＳを出力する。同期信号分
離回路３ではこのシフトパルスＳを入力すると、
これに従つて出力信号を取出すタイミングを１ク
ロツクづつ遅らせる。同期制御回路４では、フレ
ーム同期が確立されたと判断すると、シフトパル
スＳの送出を止める。 The synchronization control circuit 4 inputs this signal to perform frame synchronization determination and control, and conversely outputs a shift pulse S to the synchronization separation circuit 3 when frame synchronization is not established. When this shift pulse S is input to the synchronization signal separation circuit 3,
Accordingly, the timing at which the output signal is taken out is delayed one clock at a time. When the synchronization control circuit 4 determines that frame synchronization has been established, it stops sending out the shift pulse S.
フレーム同期が確立すると、第１図に示したフ
レーム構成より、同期分離回路３の入力信号の中
のマルチフレーム同期信号の時間位置は明らかで
あるので、同期信号分離回路３は、その入力信号
の中からマルチフレーム同期信号を取出し、これ
をゲート回路（エクスクル―シブオア回路）５の
一方の入力に与える。この他方の入力にはパター
ン発生回路６の出力信号が入力される。パターン
発生回路６はマルチフレーム同期信号と同一のパ
ターンを正しいクロツクに従つて発生する回路で
ある。ゲート回路５の出力は同期制御回路７に与
えられる。 When frame synchronization is established, the time position of the multi-frame synchronization signal in the input signal of the synchronization separation circuit 3 is clear from the frame structure shown in FIG. A multi-frame synchronization signal is taken out from inside and applied to one input of a gate circuit (exclusive OR circuit) 5. The output signal of the pattern generation circuit 6 is input to this other input. The pattern generation circuit 6 is a circuit that generates the same pattern as the multi-frame synchronization signal in accordance with the correct clock. The output of the gate circuit 5 is given to a synchronous control circuit 7.
同期制御回路７はマルチフレーム同期の判定お
よび制御を行うもので、マルチフレーム同期が確
立していない時はシフトパルスＳをパターン発生
回路６に対して出力し、パターン発生回路６の出
力信号を１クロツクづつ遅らせる。これによりゲ
ート回路５の入力で両信号のパターンが一致する
と、同期制御回路７はマルチフレーム同期が確立
したものと判断してシフトパルスＳの送出を止め
る。また、同期制御回路７には同期制御回路４か
らのフレーム同期状態信号が与えられるように構
成されこれが入力されない時はゲート回路５から
の信号を受付けず、マルチフレーム同期外れ状態
になつている。出力端子８からは差動復号化回路
２の出力が送出される。 The synchronization control circuit 7 determines and controls multi-frame synchronization, and when multi-frame synchronization is not established, it outputs a shift pulse S to the pattern generation circuit 6, and changes the output signal of the pattern generation circuit 6 to 1. Delay clock by clock. As a result, when the patterns of both signals at the input of the gate circuit 5 match, the synchronization control circuit 7 determines that multi-frame synchronization has been established and stops sending out the shift pulse S. Further, the synchronization control circuit 7 is configured to receive a frame synchronization state signal from the synchronization control circuit 4, and when this is not input, it does not accept the signal from the gate circuit 5, and is in a multi-frame synchronization state. The output of the differential decoding circuit 2 is sent out from the output terminal 8.
このように差動符号化および復号化を行つて位
相不確定性を除去してからフレーム同期を確立す
る従来の方法は、フレーム同期を確立することが
できるが以下に述べる欠点がある。すなわち、差
動復号化回路の入力信号のビツト誤り率をPA、
出力信号のビツト誤り率をPBとすると、この間
には
PB＝2PA（１―PA）
なる関係が成立する。一般に運用されている状態
では、
PA≪１
であるから
PB＝2PA
である。これは差動復号化回路の入力信号に１ビ
ツトの誤りがあると、出力信号は２ビツト誤るこ
とを示している。すなわち差動符号化および復号
化を行うと、誤りが２倍に増加することを意味す
る。特に、この回路の後段に誤り訂正回路を用い
る場合には、１ビツトの誤りが２ビツトの誤りに
拡大されるので、その誤り訂正が不可能になるこ
とが多くなつて、誤り訂正回路が機能しなくな
る。
Although the conventional method of performing differential encoding and decoding to remove phase uncertainty and then establishing frame synchronization can establish frame synchronization, it has the following drawbacks. That is, the bit error rate of the input signal of the differential decoding circuit is P A ,
If the bit error rate of the output signal is P B , then the following relationship holds true: P B =2P A (1-P A ). Under normal operation, P A <<1, so P B =2P A. This shows that if there is a 1-bit error in the input signal of the differential decoding circuit, the output signal will have 2-bit errors. This means that differential encoding and decoding doubles the error. In particular, when an error correction circuit is used at the subsequent stage of this circuit, a 1-bit error is expanded to a 2-bit error, so it is often impossible to correct the error, and the error correction circuit is unable to function properly. I won't.
本発明の目的は位相不確定性の存在する２相変
復調方式を使用した時分割多重通信方式において
誤りの拡大することのないフレーム同期回路を提
供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a frame synchronization circuit in which errors do not increase in a time division multiplex communication system using a two-phase modulation/demodulation system in which phase uncertainty exists.
本発明の回路では、フレーム同期信号F′を
「０」または「１」に固定し、差動検出によりフ
レーム同期を確立した後に、受信フレーム同期信
号の極性を監視して基準位相を検出する。次に検
出した基準位相により受信マルチフレーム同期信
号の位相不確定性を除去し、マルチフレーム同期
を確立することを特徴とする。また、２相位相復
調回路において位相スリツプによるデータの極性
反転が生じても同期を維持させるため、マルチフ
レーム同期外れの検出にはフレーム同期と同様に
差動検出を用いる。さらに受信多重信号の位相不
確定性除去は、受信フレーム同期信号の監視に加
え、受信マルチフレーム同期信号も監視して基準
位相を検出して行うことを特徴とする。
In the circuit of the present invention, after fixing the frame synchronization signal F' to "0" or "1" and establishing frame synchronization by differential detection, the polarity of the received frame synchronization signal is monitored to detect the reference phase. Next, the phase uncertainty of the received multi-frame synchronization signal is removed using the detected reference phase, and multi-frame synchronization is established. Further, in order to maintain synchronization even if polarity reversal of data occurs due to a phase slip in the two-phase phase demodulation circuit, differential detection is used in the same way as frame synchronization to detect multi-frame synchronization loss. Furthermore, the phase uncertainty removal of the received multiplexed signal is performed by monitoring the received multi-frame synchronization signal and detecting the reference phase in addition to monitoring the received frame synchronization signal.
第３図は本発明実施例回路構成図である。第３
図において第２図と同一の符号のブロツクは同一
の回路機能をもつものである。同期信号は従来と
同様（第１図）であつて、フレーム同期信号F′は
ここでは「０」に固定され、マルチフレーム同期
信号MF′は１マルチフレーム周期の特定パターン
である。
FIG. 3 is a circuit configuration diagram of an embodiment of the present invention. Third
In the figure, blocks with the same symbols as in FIG. 2 have the same circuit functions. The synchronization signals are the same as in the prior art (FIG. 1); the frame synchronization signal F' is fixed at "0" here, and the multiframe synchronization signal MF' has a specific pattern of one multiframe period.
第３図に示すように本発明の回路では入力端子
１に入力される位相不確定性のある受信信号は差
動復号化回路を経由することなく直接に同期信号
分離回路３に与えられる。この同期信号分離回路
３は入力端子１から入力される位相不確定性の存
在する受信信号の中の2Nビツト毎の受信フレー
ム同期信号F′を取出し、差動検出回路９に与え
る。差動検出回路９はこの入力信号を差動検出
し、同期制御回路４へその出力を与える。同期制
御回路４はこれによりフレーム同期判定および制
御を行う。これは従来例回路と同様で、フレーム
同期が確立していない時はシフトパルスＳを出力
し、これを同期信号分離回路３に与える。フレー
ム同期が確立している時はシフトパルスＳを止め
る。 As shown in FIG. 3, in the circuit of the present invention, a received signal with phase uncertainty inputted to the input terminal 1 is directly applied to the synchronization signal separation circuit 3 without passing through the differential decoding circuit. The synchronization signal separation circuit 3 extracts a received frame synchronization signal F' for every 2N bits from the received signal input from the input terminal 1 and having phase uncertainty, and supplies it to the differential detection circuit 9. The differential detection circuit 9 differentially detects this input signal and provides its output to the synchronous control circuit 4. The synchronization control circuit 4 thereby performs frame synchronization determination and control. This is similar to the conventional circuit, and when frame synchronization has not been established, a shift pulse S is output and this is applied to the synchronization signal separation circuit 3. When frame synchronization is established, shift pulse S is stopped.
次にマルチフレーム同期の確立について説明す
ると、同期信号分離回路３の送出する受信マルチ
フレーム同期信号MF′には位相不確定性が存在す
るため、パターン発生回路６の発生する信号と直
接比較してマルチフレーム同期を確立することは
できない。一方前述のようにフレーム同期信号
F′は「０」に固定されているから、同期信号分離
回路３の送出する受信フレーム同期信号F′の極性
を監視すれば、、受信基準位相を検出することが
できる。位相不確定性除去回路１０は同期信号分
離回路３の送出する受信フレーム同期信号F′とマ
ルチフレーム同期信号MF′を入力し、この信号
F′の極性を監視し、例えばこれに連続Ｌ回の
「１」を検出した時には入力のマルチフレーム同
期信号MF′を反転して出力し、「０」を検出した
時には入力のマルチフレーム同期信号MF′をその
まま出力する。 Next, to explain the establishment of multi-frame synchronization, since there is phase uncertainty in the received multi-frame synchronization signal MF' sent out by the synchronization signal separation circuit 3, it is difficult to directly compare it with the signal generated by the pattern generation circuit 6. Multiframe synchronization cannot be established. While the frame synchronization signal as mentioned above
Since F' is fixed at "0", the reception reference phase can be detected by monitoring the polarity of the reception frame synchronization signal F' sent out by the synchronization signal separation circuit 3. The phase uncertainty removal circuit 10 inputs the received frame synchronization signal F' and the multi-frame synchronization signal MF' sent out from the synchronization signal separation circuit 3, and converts this signal into
The polarity of F' is monitored and, for example, when "1" is detected L times in a row, the input multi-frame synchronization signal MF' is inverted and output, and when "0" is detected, the input multi-frame synchronization signal MF' is output. Output MF′ as is.
位相不確定性除去回路１０の出力信号はパター
ン発生回路６の出力信号とゲート回路（エクスク
ル―シブオア回路）５で比較される。この出力は
同期制御回路１１に与えられて、マルチフレーム
同期判定および制御が行われる。この同期制御回
路１１は、同期制御回路４からフレーム同期状態
信号が入力されると、ゲート回路５の出力信号を
監視して、マルチフレーム同期が確立するまでシ
フトパルスＳをパターン発生回路６へ出力する。
マルチフレーム同期が確立したことを判断する
と、シフトパルスＳを止める。パターン発生回路
６は、シフトパルスＳを入力している間は１クロ
ツクづつその出力信号を遅らせる。 The output signal of the phase uncertainty removal circuit 10 is compared with the output signal of the pattern generation circuit 6 in a gate circuit (exclusive OR circuit) 5. This output is given to the synchronization control circuit 11 to perform multi-frame synchronization determination and control. When the frame synchronization state signal is input from the synchronization control circuit 4, the synchronization control circuit 11 monitors the output signal of the gate circuit 5 and outputs shift pulses S to the pattern generation circuit 6 until multi-frame synchronization is established. do.
When it is determined that multi-frame synchronization has been established, the shift pulse S is stopped. The pattern generation circuit 6 delays its output signal by one clock while the shift pulse S is being input.
さらに本発明の回路では、パターン発生回路６
の出力、および前記同期信号分離回路３の送出す
るマルチフレーム同期信号MF′を入力とする、ゲ
ード回路（エクスクル―シブオア回路）１２を設
け、この出力を差動検出回路１３に与える。この
差動検出回路１３の出力は同期制御回路１１に与
えられる。また、入力端子１と出力端子８の間
に、位相不確定性回路１４を挿入し、この回路に
前記ゲート回路１２の出力信号と、前記同期信号
分離回路３の送出する受信フレーム同期信号F′を
与える。 Further, in the circuit of the present invention, the pattern generation circuit 6
A gate circuit (exclusive OR circuit) 12 is provided, which receives as input the output of the synchronization signal separation circuit 3 and the multi-frame synchronization signal MF' sent out from the synchronization signal separation circuit 3, and supplies this output to a differential detection circuit 13. The output of this differential detection circuit 13 is given to the synchronous control circuit 11. Further, a phase uncertainty circuit 14 is inserted between the input terminal 1 and the output terminal 8, and the output signal of the gate circuit 12 and the received frame synchronization signal F' sent out from the synchronization signal separation circuit 3 are sent to this circuit. give.
この回路構成についての動作を説明すると、マ
ルチフレーム同期確立後に位相スリツプにより端
子１に与えられる入力信号の極性が反転すると、
位相不確定性除去回路１０ではこの極性の反転を
検出する。しかしこれには、少なくとも2Lフレ
ームの時間がかかり、ゲート回路５では連続的に
Ｌ回にわたり両入力が不一致となる。同期制御回
路１１がマルチフレーム同期外れの検出をゲート
回路５の出力信号の監視により行い、かつ位相ス
リツプが起きマルチフレーム同期を崩さないよう
にするには、連続Ｌ回の不一致でもマルチフレー
ム同期を維持する同期保護を必要とする。しか
し、同期保護を強化すれば同期復帰時間が長くな
るから、簡単な同期保護で済むように、位相スリ
ツプによる不一致の回数を小さく押える必要があ
る。 To explain the operation of this circuit configuration, when the polarity of the input signal applied to terminal 1 is reversed due to a phase slip after multiframe synchronization is established,
The phase uncertainty removal circuit 10 detects this polarity reversal. However, this takes at least 2L frames of time, and in the gate circuit 5, the two inputs become inconsistent L times in succession. In order for the synchronization control circuit 11 to detect loss of multiframe synchronization by monitoring the output signal of the gate circuit 5 and to prevent phase slip from breaking multiframe synchronization, multiframe synchronization must be performed even if there are L consecutive mismatches. Requires synchronization protection to be maintained. However, if the synchronization protection is strengthened, the synchronization recovery time becomes longer, so it is necessary to keep the number of mismatches due to phase slips small so that simple synchronization protection is sufficient.
本発明では、マルチフレーム同期外れ検出に差
動検出回路１３の出力信号を用いている。この出
力信号はパターン発生回路６の出力信号と前記マ
ルチフレーム同期信号MF′とを比較した出力信号
を差動検出回路１３で差動検出した信号であり、
位相スリツプにより前記マルチフレーム同期信号
MF′が反転すると、差動検出回路１３の出力信号
としては１個のパルスが出力される。これを同期
制御回路１１が利用する。 In the present invention, the output signal of the differential detection circuit 13 is used for multi-frame out-of-sync detection. This output signal is a signal obtained by differentially detecting the output signal of the pattern generation circuit 6 and the multi-frame synchronization signal MF' by the differential detection circuit 13,
The multi-frame synchronization signal is
When MF' is inverted, one pulse is output as the output signal of the differential detection circuit 13. The synchronization control circuit 11 utilizes this.
入力端子１と出力端子８との間に挿入された位
相不確定性除去回路１４は、同期信号分離回路３
の出力信号F′とゲート回路１２の出力信号Ｘとの
極性を監視して、入力端子１に到来する信号の位
相不確定性を除去する。この二つの信号F′とＸと
から連続してＬ回「０」または「１」を検出した
ときに、入力端子１に到来する信号の極性を決定
するように制御する。二つの信号F′とＸとは交互
に入力するので、極性の検出に要する時間は、位
相不確定性除去回路１０の検出に要する時間の半
分の時間、すなわちＬフレームの時間でよいこと
になる。 The phase uncertainty removal circuit 14 inserted between the input terminal 1 and the output terminal 8 is connected to the synchronization signal separation circuit 3.
The polarities of the output signal F' of the gate circuit 12 and the output signal X of the gate circuit 12 are monitored to remove phase uncertainty of the signal arriving at the input terminal 1. Control is performed so that the polarity of the signal arriving at the input terminal 1 is determined when "0" or "1" is detected L times in succession from these two signals F' and X. Since the two signals F′ and .
位相不確定の除去された信号は端子２から後段
に向けて送出される。 The signal from which the phase uncertainty has been removed is sent out from terminal 2 toward the subsequent stage.
本発明のフレーム同期回路では、後段へ送出す
る信号の通路に差動復号化回路が入らないので、
誤りを２倍に拡大するようなことはない。差動復
号化回路を用いなくとも、位相不確定性の存在す
る時分割多重信号を入力してフレーム同期を確立
し、位相スリツプが生じて極性反転があつてもフ
レーム同期外れを起すことがなく、受信された時
分割多重信号から位相の不確定性を除去すること
ができる。本発明の回路によれば、誤りが拡大さ
れないので、後段に誤り訂正回路を使用すると
き、その能力を充分に発揮することができる。
In the frame synchronization circuit of the present invention, since the differential decoding circuit is not included in the path of the signal sent to the subsequent stage,
There is no such thing as doubling the error. Even without using a differential decoding circuit, frame synchronization can be established by inputting a time division multiplexed signal with phase uncertainty, and frame synchronization will not occur even if a phase slip occurs and polarity is reversed. , phase uncertainty can be removed from the received time division multiplexed signal. According to the circuit of the present invention, errors are not magnified, so when an error correction circuit is used in the subsequent stage, its ability can be fully utilized.
第１図は本発明の対象とする時分割多重通信方
式のフレーム構成例を示す図。第２図は従来例回
路の構成図。第３図は本発明実施例回路の構成
図。
１…入力端子、２…差動復号化回路、３…同期
信号分離回路、４…同期制御回路、５…ゲート回
路、６…パターン発生回路、７…同期制御回路、
８…出力端子、９…差動検出回路、１０…位相不
確定性除去回路、１１…同期制御回路、１２…ゲ
ート回路、１３…差動検出回路、１４…位相不確
定性除去回路。
FIG. 1 is a diagram showing an example of a frame structure of a time division multiplex communication system to which the present invention is applied. FIG. 2 is a configuration diagram of a conventional circuit. FIG. 3 is a configuration diagram of a circuit according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Input terminal, 2... Differential decoding circuit, 3... Synchronous signal separation circuit, 4... Synchronous control circuit, 5... Gate circuit, 6... Pattern generation circuit, 7... Synchronous control circuit,
8... Output terminal, 9... Differential detection circuit, 10... Phase uncertainty removal circuit, 11... Synchronization control circuit, 12... Gate circuit, 13... Differential detection circuit, 14... Phase uncertainty removal circuit.
Claims (1)
する複数のタイムスロツトとを１個のフレームと
し、このフレームの複数個からなりかつ前記同期
信号タイムスロツトにフレーム同期信号とマルチ
フレーム同期信号とを交互に割当てる時分割多重
信号が、２相位相変復調方式により伝送される時
分割多重通信方式のフレーム同期回路において、 受信され復調された前記時分割多重信号から前
記フレーム同期信号と前記マルチフレーム同期信
号とを分離する同期信号分離回路３と、 この同期信号分離回路により分離されたフレー
ム同期信号を差動検出する第一の差動検出回路９
と、 この差動検出回路の出力信号により前記フレー
ム同期信号の同期判定を行う第一の同期制御回路
４と、 前記同期信号分離回路の出力に得られるフレー
ム同期信号の極性により前記同期信号分離回路の
出力に得られるマルチフレーム同期信号の位相不
確定性を除去する第一の位相不確定性除去回路１
０と、 正しいクロツク信号に従つてマルチフレーム同
期信号と同一パターンの信号を発生するパターン
発生回路６と、 このパターン発生回路の出力信号と前記第一の
位相不確定性除去回路の出力信号とを入力とする
エクスクル―シブオア回路による第一のゲート回
路５と、 前記パターン発生回路の出力信号と前記同期信
号分離回路の出力に得られるマルチフレーム同期
信号とを入力とするエクスクル―シブオア回路に
よる第二のゲート回路１２と、 この第二のゲート回路の出力信号を差動検出す
る第二の差動検出回路１３と、 この差動検出回路の出力信号と前記第一のゲー
ト回路の出力信号とに前記マルチフレーム同期信
号の同期判定を行う第二の同期制御回路１１と、 前記同期信号分離回路の出力に得られるフレー
ム同期信号の極性と前記第二のゲート回路の出力
信号との極性により受信復調された時分割多重信
号の位相不確定性を除去する第二の位相不確定性
除去回路１４とを備えたことを特徴とするフレー
ム同期回路。[Claims] 1. One synchronization signal time slot and a plurality of consecutive time slots are considered to be one frame, and a frame is composed of a plurality of frames, and a frame synchronization signal and multiple In a frame synchronization circuit of a time division multiplex communication system in which a time division multiplexed signal that alternately assigns a frame synchronization signal and a frame synchronization signal is transmitted by a two-phase phase modulation/demodulation method, A synchronization signal separation circuit 3 that separates the multi-frame synchronization signal; and a first differential detection circuit 9 that differentially detects the frame synchronization signal separated by the synchronization signal separation circuit.
a first synchronization control circuit 4 that determines synchronization of the frame synchronization signal based on the output signal of the differential detection circuit; A first phase uncertainty removal circuit 1 that removes phase uncertainty of a multi-frame synchronization signal obtained at the output of
0, a pattern generation circuit 6 that generates a signal with the same pattern as the multi-frame synchronization signal in accordance with a correct clock signal, and an output signal of this pattern generation circuit and an output signal of the first phase uncertainty removal circuit. A first gate circuit 5 with an exclusive OR circuit as input, and a second gate circuit with an exclusive OR circuit as input with the output signal of the pattern generation circuit and the multi-frame synchronization signal obtained from the output of the synchronization signal separation circuit. a gate circuit 12, a second differential detection circuit 13 that differentially detects the output signal of the second gate circuit, and an output signal of the differential detection circuit and an output signal of the first gate circuit. a second synchronization control circuit 11 for determining synchronization of the multi-frame synchronization signal; and reception demodulation based on the polarity of the frame synchronization signal obtained from the output of the synchronization signal separation circuit and the polarity of the output signal of the second gate circuit. 1. A frame synchronization circuit comprising: a second phase uncertainty removal circuit 14 for removing phase uncertainty of a time division multiplexed signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182591A JPS6074856A (en) | 1983-09-30 | 1983-09-30 | Frame synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182591A JPS6074856A (en) | 1983-09-30 | 1983-09-30 | Frame synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074856A JPS6074856A (en) | 1985-04-27 |
| JPH0129470B2 true JPH0129470B2 (en) | 1989-06-12 |
Family
ID=16120961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182591A Granted JPS6074856A (en) | 1983-09-30 | 1983-09-30 | Frame synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074856A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3727283B2 (en) * | 2001-11-26 | 2005-12-14 | 松下電器産業株式会社 | Wireless transmission device, wireless reception device, and wireless transmission method |
-
1983
- 1983-09-30 JP JP58182591A patent/JPS6074856A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074856A (en) | 1985-04-27 |
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