JPH01281515A

JPH01281515A - メモリ制御装置

Info

Publication number: JPH01281515A
Application number: JP63110884A
Authority: JP
Inventors: Koichi Odawara; 小田原　孝一; Tadashi Kaneko; 正金古
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-07
Filing date: 1988-05-07
Publication date: 1989-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［１要］メモリ制御信号の制御タイミングを設定するメ（＝ｌＪ
ｉｉｌｌｔｌｌＶ７ｔｉｌニＩＩＩＬ、メモリ制御信号
のタイミング情報を変更可能に設定することができるタ
イミングレジスタを設けることにより、スペースを充分
確保することができ、また、信号ピン数を削減すること
ができ、かつシステム自体でタイミング情報を変更する
ことができるメモリＩ制御装置を提供することを目的と
し、システムプロセッサの制御によりメモリ制御信号のタイ
ミング情報が変更可能に設定されるタイミングレジスタ
と、源クロックにより順次遅延するクロックを生成する
クロック生成部と、前記タイミングレジスタからのタイ
ミング情報により前記クロック生成部からのクロックの
１つを選択するクロック選択部と、該クロック選択部の
出力信号のタイミングでメモリ素子を制御するメモリ制
御信号を生成するタイミング生成部と、で構成した。

［産業上の利用分野］本発明は、メモリ制御信号の１ＩｉｌＪＩＩｌタイミン
グを設定するメモリｖ制御装置に関する。

メモリ素子は、ＲＡＳ信号、ＣＡＳ信号、ＭＰＸ信号、
およびＷＥ信号などのメモリ＠御信号により制御される
。

これらのメモリｖＩＷＪ信号はメモリ制御装置（メモリ
制御１ＬＳ　Ｉ　”）で生成されるが、使用するメモリ
素子が変更されても同一のメモリ制御ＬＳＩを使用する
ことができるように、メモリｍｍ信量の生成タイミング
を変更することができるようにする必要がある。

［従来の技術］従来のこの種のメモリ制御装置としては、第８図に示す
ようなものがある。

第８図において、１はメモリ制御ＬＳＩであり、メモリ
制御Ｌｓ　Ｉ　１は、クロック生成部２と、クロック選
択部３と、タイミング生成部４と、を有している。

メモリ制ｔｌＬｓ　Ｉ　１の外部にはメモリ制御信号の
タイミング情報を設定することができるスイッチ５を設
け、マニアル操作によりこのスイッチ５からのタイミン
グ情報をメモリ制ｔｌｌＬｓ　Ｉ　１に入力じ、ＲＡＳ
、ＣＡＳ％ＭＰＸ、ＷＥなどのメモリ制御信号を生成し
ていた。

この場合、使用するメモリ素子６が変更されても同一の
メモリ制御１ＬＳ　Ｉ　１を使用することができるよう
に、スイッチ５に設定するタイミング情報をマニアル操
作で変更してメモリ制御信号の生成タイミングを調整し
ていた。

［発明が解決しようとするＷ１題］しかしながら、このような従来のメモリ制ｔｉ＋装置に
あっては、メモリ制ｔｌＬｓＩの外部にスイッチを設け
るようにしたため、スイッチ用のスペースが主記憶装置
内に必要となり、またタイミング情報用信号をメモリ制
ｍＬｓＩへ入力するようにしているため、メモリ制ｍＬ
ｓＩの信号ビン数が増加するという問題点があった。

ざらに、タイミング情報を変更するには、外部スイッチ
の操作によらねばならず、システム自体で変更すること
ができないという問題点もあった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、メモリｔｓｍ信号のタイミング情報を変更
可能に設定することができるタイミングレジスタを設け
ることにより、スペースを充分確保することができ、ま
た、信号ビン数を削減することができ、かつシステム自
体でタイミング情報を変更することができるメモリｔｓ
ｍ装−を提供することを目的としていた。

［１題を解決するための手段］第１図は本発明の基本構成図である。

第１図において、１３はタイミングレジスタであり、シ
ステムプロセッサの制御によりメモリ制御信号のタイミ
ング情報が変更可能に設定される。

３４はクロック生成部であり、源クロックにより順次遅
延するクロックを生成する。３６はクロック選択部であ
り、前記タイミングレジスタ１３からのタイミング情報
により前記クロック生成部３４からのクロックの１つを
選択する。３７はタイミンク生成部であり、クロック選
択部３６の出力のタイミングでメモリ素子１２を制御す
るメモリｔｓｍ信号を生成する。

［作用］本発明においては、タイミングレジスタ１３は電源投入
時にのみクリアされ、メモリ初期設定モードとなる。こ
のメモリ初期設定モード時のみ、タイミングレジスタ１
３はライト可能となり、システムプロセッサのファーム
ウェアにより複数個のメモリ制御信号のタイミング情報
が変更可能に設定される。

メモリ動作時にはタイミングレジスタ１３のタイミング
情報により所定のタイミングのメモリ制御信号が生成さ
れ、これらのメモリＩＩＩｍ信号によりメモリ素子１２
が制御される。

したがって、従来例で設けられていたスイッチが不要と
なり、主記憶装置のスペースを充分確保することができ
、またメモリ制ｔｉｌＬｓ　Ｉのタイミング情報用信号
が不要となるため、メモリ制ｗＪＬＳＩのビン数を削減
することができる。

さらに、タイミング情報は、使用するメモリ素子１２に
よりタイミングレジスタ１３の設定値を変更すれば良い
ので、メモリ素子１２が変更になってもファームウェア
の変更だけで対応することができる。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図〜第７図は本発明の一実施例を示す図である。

まず、構成を説明すると、第２図および第３図において
、１１はメモリ制御装置（メモリＭＩｊＬＳＩ）であり
、メモ＋）＠ｍＬｓ　Ｉ　１１　ＬｔＲＡＳ（ｆｉ号（
ロウアドレスストローブ信号）、ＣＡＳ信号（コラムア
ドレスストローブ信号）、ＭＰＸ信号（ロウ／コラムア
ドレス切換信号）およびＷＥ信号（ライトイネーブル信
号）の４つのメモリ制御信号を生成して、メモリ素子１
２を制御する。

１３が設けられ、主記憶装置が接続されているシステム
プロセッサ１４の電源１５が投入されると、パワーオン
リセット信号１６が一定時間オンとなり、タイミングレ
ジスタ１３はクリアされる。また、システムプロセッサ
１４の初期レジスタ１７からのメモリ初ＷＪ股定信＠１
８がオンのときにのみ、システムプロセッサ１４のファ
ームウェアによるライトアクセスにより、マイクロプロ
セッサ１９がｔｓｍするアドレス変換部２０からアドレ
スバス２１を介してアドレスがデコーダ２２でデコード
され、アンド回路２３を介してタイミングレジスタ１３
に出力され、データバス２４からのタイミング情報がマ
ルチプレクサ２５およびデータバッファ２６を介してタ
イミングレジスタ１３にセットされる。

タイミングレジスタ１３は、第４図に示すように、例え
ば１６ビツトで構成され、ＲＡＳ信号、ＣＡＳ信号、Ｍ
ＰＸ信号およびＷε信号の４つのメモリＩＩＩＩ！ｌ信
号ごとに３ピツトが割当てられ、それぞれ８段階にデイ
レ−値を調整することができるようになっている。

タイミングレジスタ１３に対するタイミング情報は、第
３図に示すように、システムプロセッサ１４に接続され
ているディスク装置Ｆ２７またはディスク２８内に収納
したファームウェアの設定情報をＩ１０制ｔｉｔ＋装［
２９を介してメモリ３０の所定のエリア３１に格納し、
マイクロプロセッサ１９の指示により、前記データバッ
フ？２６を介してタイミングレジスタ１３内に設定され
る。

タイミング情報の設定変更は、ファームウェアを変更す
るようにすれば良い。なお、３２はＲＯＭ、３３はパネ
ルである。

一方、３４はメモリ制御ＬＳ１１１に設けられたクロッ
ク生成部であり、クロック生成部３４は源クロック３５
を分周し、内部デイレ−により順次遅延するクロックＣ
ＬＫＯＯ〜０７．１０〜１７を生成してクロック選択部
３６に出力する。

クロック選択部３６は、タイミングレジスタ１３からの
タイミング情報によりクロックＣＬＫＯ０〜０７．１０
〜１７のうち１つをそれぞれ選択し、ＲＣＫ信号、ＣＣ
Ｋ信号、ＭＣＫ信号、およびＷＣＫ信号をタイミング生
成部３７に出力する。

タイミング生成部３７は、これらのＲＣＫ信号、ＣＣＫ
信号、ＭＣＫ信号およびＷＣＫ信号に基づいて所定のタ
イミングのＲＡＳ信号、ＣＡＳ信号およびＷＥ信号を生
成してメモリ素子１２を制御する。

なお、アドレスバス２１を介してアドレスラッチ３８に
ラッチされたアドレスは、タイミング生成部３７から出
力されるＭＰＸ信号で１ＩＩＩ御されるマルチプレクサ
３９によりロウアドレス、またはコラムアドレスに切換
えられる。

次に、作用を説明する。

まず、タイミングレジスタ１３は電源投入時にのみパワ
ーオンリセット信号１６が一定時間オンとなり、クリア
され、メモリ初期設定信号１８によりメモリ初期設定モ
ードとなる。このメモリ初期設定モード時のみタイミン
グレジスタ１３はライト可能となり、システムプロセッ
サ１４の）７−ムラエアによりメモリ制御信号のタイミ
ング情報が設定される。

次に、メモリ動作時には、タイミングレジスタ１３から
のＲＡＳタイミング情報によりクロック生成部３４で生
成したクロックＣＬＫＯＯ〜０７のうち１つがクロック
選択部３６で選択され、ＲＣＫ信号となる（第５図、参
照）。

ＲＣＫ信号は再びクロック生成部３４に再入力し、内部
デイレ−により次々に遅延するクロックＣＬＫ１０〜２
７が生成される（第６図、参照）。

また、タイミングレジスタ１３からのＣＡＳタイミング
情報によりクロックＣＬＫ１０〜１７のうちの１つがク
ロック選択部３６で選択され、ＣＣＫ信号となる。また
、タイミングレジスタ１３からのＭＰＸタイミング情報
によりクロックＣＬＫ１０〜１７のうちの１つがクロッ
ク選択部３６で選択され、ＭＣＫ信号となる。

また、タイミングレジスタ１３からのＷＥタイミング情
報によりＲＣＫ信号と同様にクロックＣＬＫＯＯ〜０７
のうちの１つがクロック選択部３６で選択されＷＣＫ信
号となる。

次に、システムプロセッサ１４からのメモリアクセスの
指示により、タイミング生成部３４で前記ＲＣＫ信号の
タイミングでＲＡＳ信号を生成し、メモリ素子１２に出
力する。これによりアドレスラッチ３８からマルチプレ
クサ３９を介してロウアドレスがメモリ素子１２に入る
。次に、ＭＣＫ信号のタイミングでタイミング生成部３
７はＭＰＸ信号をマルチプレクサ３９に出力し、ロウア
ドレスからコラムアドレスに切換える。

次に、ＣＣＫ信号のタイミングでタイミング生成部３７
はＣＡＳ信号を生成し、メモリ素子１２に出力する。こ
れによりアドレスラッチ３８からマルチプレクサ３９を
介してコラムアドレスがメモリ素子１２に入る。そして
ライト時のみＷＣＫ信号のタイミングでＷＥ倍信号オン
とし、データバス２４からデータバッファ２６を介して
データをメモリ素子１２に格納する。また、リード時に
はメモリ素子１２からデータがデータバス２４に読み出
される。

以上のように、本発明においては、従来例で設けられて
いたスイッチが不要となるため、主記憶装置のスペース
を充分確保することができ、またメモリ！ＩＪｔ！ＵＬ
ＳＩに入るタイミングｍ報用信号が不要となるので、メ
モリ制御ＬＳＩのビン数を削減することができる。その
結果、主記憶装置のコストダウンを図ることが可能とな
る。

また、タイミング情報は、使用するメモリ素子１２によ
りタイミングレジスタ１３の設定値を変更すれば良いの
で、メモリ素子１２が変更してもファームウェアの変更
だけで対応することができる。

なお、タイミングレジスタ１３は、メモリ初期設定モー
ド時のみライトが可能であるため、メモリ動作中にシス
テムプロセッサ１４が誤ってタイミングレジスタ１３を
アクセスしてもタイミングレジスタ１３のタイミング情
報が変更されることはない。

［発明の効＠］以上説明してきたように、本発明によれば、メモリ素子
の制御に必要な複数のメモリ制御信号の生成タイミング
をタイミングレジスタに設定した情報の切換えによりメ
モリ素子をＷｌｎｌ）するようにしたため、従来例で設
けられていたスイッチが不要となり、主記憶装置のスペ
ースを充分確保することができ、またメモリ制ｔ［１Ｌ
ｓＩに入力するタイミング情報用信号が不要となるため
、メモリ制御ＬｓＩのビン数を削減することができ、そ
の結果、主記憶装置のコストダウンを図ることができる
。

また、ファームウェアの変更するだけでタイミングレジ
スタに設定するタイミング情報を変更することができ、
メモリ素子を変更しても容易に対応することができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は本発明の一実施例を示す回路ブロック図、第３図はシステムプロセッサの構成図、第４図はタイミ
ングレジスタの構成図、第５図および第６図はクロック
生成部の各タイムチャート、第７図はメモリ制御信号のタイムチャート、第８図は従
来例を示す回路ブロック図である。図中、１１・・・メモリ制御ＬＳＩ（メモリ制御装置）、１２
・・・メモリ素子、１３・・・タイミングレジスタ、１４・・・システムプロセッサ、１５・・・電源、１６・・・パワーオンリセット信号、１７・・・初期レジスタ、１８・・・メモリ初期設定信号、１９・・・マイクロプロセッサ、２０・・・アドレス変換部、２１・・・アドレスバス、２２・・・デコーダ、２３・・・アンド回路、２４・・・データバス、２５・・・マルチプレクサ、２６・・・データバッフ？、２７・・・ディスク装置、２８・・・ディスク、２９・−Ｉ１０制御！ｔｌＬｓ　Ｉ、３０・・・メモリ、３１・・・タイミング情報設定エリア、３２・・・ＲＯ
Ｍ。３３・・・パネル、３４・・・クロック生成部、３５・・・源クロック、３６・・・クロック選択部、３７・・・タイミング生成部、３８・・・アドレスラッチ、３９・・・マルチプレクサ。本免明の纂畜鷹成図第１図システムプロセッサの構ｇ図第３図タイミング　レジスタの構成図第４図

Claims

【特許請求の範囲】

システムプロセッサの制御によりメモリ制御信号のタイ
ミング情報が変更可能に設定されるタイミングレジスタ
（１３）と、源クロックにより順次遅延するクロックを
生成するクロック生成部（３４）と、前記タイミングレ
ジスタ（１３）からのタイミング情報により前記クロッ
ク生成部（３４）からのクロックの１つを選択するクロ
ック選択部（３６）と、該クロック選択部（３６）の出
力信号のタイミングでメモリ素子（１２）を制御するメ
モリ制御信号を生成するタイミング生成部（３７）と、
を備えたことを特徴とするメモリ制御装置。