JPH01263747A - Memory control system - Google Patents

Memory control system

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Publication number
JPH01263747A
JPH01263747A JP63091322A JP9132288A JPH01263747A JP H01263747 A JPH01263747 A JP H01263747A JP 63091322 A JP63091322 A JP 63091322A JP 9132288 A JP9132288 A JP 9132288A JP H01263747 A JPH01263747 A JP H01263747A
Authority
JP
Japan
Prior art keywords
memory
address
writing
write
reading
Prior art date
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Pending
Application number
JP63091322A
Other languages
Japanese (ja)
Inventor
Kenji Yamanaka
健次 山中
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63091322A priority Critical patent/JPH01263747A/en
Publication of JPH01263747A publication Critical patent/JPH01263747A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To improve the use efficiency of a memory and to shorten a reading time by writing to the memory and simultaneously, making the writing data into the reading data when a writing address is coincident with a sequential reading address. CONSTITUTION:The reading from a memory 20 is executed by holding the reading data from a memory at a reading register 20 by a clock CLK5. On the other hand, the writing is executed by giving the writing data outputted on a memory data bus to the memory 20 by the timing of a writing enable signal WE. Since the writing data are held at the reading register 20 by the clock CLK5 at the time of writing, reading is executed simultaneously from a memory address written as a result. Thus, only by sending an address sequentially for the memory, a sequential reading and a random writing can be executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリの書込・読出制御方式に係り、特にシ
ーケンシャル読出が常時性なわれているメモリに対しラ
ンダム書込を行なう場合でのメモリ制御方式に関するも
のである。
[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a memory write/read control system, and particularly to a memory write/read control method, particularly when random writing is performed to a memory in which sequential reading is always performed. This relates to memory control methods.

〔従来の技術〕[Conventional technology]

これまでにあっては「ディジタル交換方式」(社団法人
電子通信学会編、発行(昭和61年3月15日初版発行
))の第91.92頁に記載されているように、書込−
読出交互方式や読出−話方式のメモリ制御方式が知られ
ている。例えば第4図に示すように、メモIJ K対し
ては読出サイクル(R)と書込サイクル(W)とが交互
に割付されるようになっている。なお、斜線表示の書込
サイクルは書込オーダがその時点で存在していなく、し
たがって、有効な書込が実際に行なわれなかったことを
示す。
Until now, as described on pages 91 and 92 of ``Digital Exchange System'' (edited and published by the Institute of Electronics and Communication Engineers (first edition published on March 15, 1986)), writing-
Memory control methods such as an alternating read method and a read-talk method are known. For example, as shown in FIG. 4, a read cycle (R) and a write cycle (W) are alternately assigned to the memo IJK. Note that a write cycle displayed with diagonal lines indicates that no write order exists at that time, and therefore no valid write was actually performed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、書込オーダが殆ど発生しなかったシ、あ
るいは散発的に発生する場合を想定すれば、書込サイク
ルでは書込が殆ど行なわれていないことKなる。即ち、
メモリ使用効率が良好でなく、メモリからの読出は書込
サイクルの存在によって遅れるといった不具合があった
ものである。
However, if we assume that write orders rarely occur or occur sporadically, then almost no writing is performed in the write cycle. That is,
The memory usage efficiency was not good, and reading from the memory was delayed due to the existence of a write cycle.

本発明の目的は、常時シーケンシャルアドレスによって
読出が行なわれているメモリに対する散発的な書込が、
効率的に行なわれ得るメモリ制御方式を供するにるる。
An object of the present invention is to prevent sporadic writes to a memory that is constantly read using sequential addresses.
The present invention provides a memory control method that can be performed efficiently.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的は、書込アドレスがシーケンシャル読出アドレ
スに一致した時点で、メモリに対し書込を行なうと同時
に、書込データを読出データとすることで達成される。
The above object is achieved by writing into the memory and simultaneously converting the write data into read data when the write address matches the sequential read address.

〔作用〕[Effect]

外部から書込オーダがあった場合は、そのオーダに含ま
れている書込アドレスが一時保持されたつ、t、これと
シーケンシャル読出アドレスとが比較されるようになっ
ているものである。アドレスが一致した時点でメモリに
対し書込を行なうと同時に、その際での書込データtR
出データとして用いるようにすれば、恰もシーケンシャ
ル読出が行なわれている最中に書込が行なわれることに
なり、その書込に影響されることなくシーケンシャル読
出が支障なく行なわれることになるものである。
When a write order is received from outside, the write address included in that order is temporarily held and compared with the sequential read address. When the addresses match, write to the memory and write data tR at the same time.
If it is used as output data, writing will be performed while sequential reading is being performed, and sequential reading will be performed without any problems without being affected by the writing. be.

〔実施例〕〔Example〕

以下、本発明を第1図から第3図によシ説明する。 The present invention will be explained below with reference to FIGS. 1 to 3.

先ず本発明に係るメモリ制御回路について説明すれば、
第1図はその一具体的構成をメモリとともに示したもの
である。図において11はクロックCLKI Kもとづ
きシーケンシャルアドレスヲ発生するカウンタ、12は
シーケンシャルアドレスと書込アドレスを比較するアド
レス−散積出回路、13は書込アドレスをオーダ起動信
号により保持したうえアドレス−散積出回路12へ出力
する書込アドレスレジスタ、14は書込データをオーダ
起動信号により保持、出力する書込データレジスタ、1
5はオーダ起動信号自体を保持したうえオーダ検出信号
としてアドレス−散積出回路12に出力するオーダ検出
レジスタ、16はカウンタ11からのシーケンシャルア
ドレスをクロックCLK2で保持したうえメモリ19に
メモリアドレスとして出力するシーケンシャルアドレス
レジスタ、17はアドレス−散積出回路12からのアド
レス一致信号によりメモリ19に書込イネーブル信号W
E+を出力する書込制御レジスタ、18はアドレス−散
積出回路12からのアドレス一致信号からデータゲート
21を制御する信号を作成する書込データ出力制御レジ
スタ、20はメモリデータバス上の読出データを保持す
る読出レジスタである。
First, the memory control circuit according to the present invention will be explained.
FIG. 1 shows a specific configuration thereof together with a memory. In the figure, 11 is a counter that generates a sequential address based on the clock CLKIK, 12 is an address-scattering output circuit that compares the sequential address and the write address, and 13 is an address-scattering output circuit that holds the write address by the order activation signal and A write address register 14 outputs to the output circuit 12, a write data register 14 holds and outputs write data in response to an order activation signal.
5 is an order detection register that holds the order activation signal itself and outputs it as an order detection signal to the address-scattering output circuit 12; 16 holds the sequential address from the counter 11 using clock CLK2 and outputs it to the memory 19 as a memory address. A sequential address register 17 outputs a write enable signal W to the memory 19 by an address match signal from the address-scattering output circuit 12.
A write control register outputs E+, 18 is a write data output control register that creates a signal to control the data gate 21 from the address match signal from the address-scattering output circuit 12, and 20 is read data on the memory data bus. This is a read register that holds .

さて、書込オーダは書込アドレス、書込データおよびオ
ーダ起動信号より構成されているが、オーダ起動信号は
書込アドレス、書込データをそれぞれ書込アドレスレジ
スタ13、書込データレジスタ14に取υ込むクロック
として機能する他、この信号自体はオーダ検出レジスタ
15に保持されたうえオーダ検出信号としてアドレス−
散積出回路12へ送出されるようになっている。このオ
ーダ検出信号は書込オーダが到来してからメモリ19に
データ書込が終了するまで出力されるものとなっている
Now, a write order is composed of a write address, write data, and an order activation signal, and the order activation signal is used to load the write address and write data into the write address register 13 and the write data register 14, respectively. In addition to functioning as an input clock, this signal itself is held in the order detection register 15 and is also sent to the address as an order detection signal.
It is designed to be sent to a scattering product output circuit 12. This order detection signal is outputted from the time the write order arrives until the data writing to the memory 19 is completed.

一方、アドレス−散積出回路12ではカウンタ11から
のシーケンシャルアドレスと、書込アドレスレジスタ1
5からの書込アドレスとが比較されておシ、オーダ検出
信号がオーダ検出レジスタ15より送出されている場合
に限りアドレスの一致をアドレス一致信号として出力す
るようになっている。書込制御レジスタ17および書込
データ出力制御レジスタ18ではアドレス−散積出回路
12からのアドレス一致信号をそれぞれクロックCLK
3.CLK4で保持したうえ書込イネーブル信号WE、
書込データ出力制御信号を作成するようになっている。
On the other hand, the address-scattering output circuit 12 receives the sequential address from the counter 11 and the write address register 1.
5 is compared with the write address from 5, and only when an order detection signal is sent from the order detection register 15, a match of the addresses is output as an address match signal. The write control register 17 and the write data output control register 18 each receive the address match signal from the address-integration output circuit 12 using the clock CLK.
3. CLK4 and write enable signal WE,
A write data output control signal is created.

メモリアドレスはシーケンシャルアドレスレジスタ16
からクロックCLK2のタイミングで送出されているこ
とから、クロックCLK5、CLK4はメモリアドレス
の出力タイミングに応じデータ書込が可能となるタイミ
ングとなっている。
Memory address is sequential address register 16
Since the clocks CLK5 and CLK4 are sent at the timing of the clock CLK2 from the memory address, the clocks CLK5 and CLK4 are timings at which data can be written in accordance with the output timing of the memory address.

他方、読出レジスタ20では通常メモリ19からの読出
データをクロックCLK5で保持したうえ読出データと
して出力しているが、メモリ19へのデータ書込動作中
にはメモリデータバス上にはデータゲート21より書込
データが出力されているので、クロックCLK5でこれ
を読出レジスタ20に保持したうえ読出データとして出
力していることから、メモリ19がデータ書込中にあっ
てもその書込に影響されることなくデータ読出が行ない
得ることになるものである。
On the other hand, the read register 20 normally holds the read data from the memory 19 using the clock CLK5 and outputs it as read data. Since write data is being output, it is held in the read register 20 at clock CLK5 and output as read data, so even if the memory 19 is in the process of writing data, it will be affected by the write. This means that data can be read without any problems.

第2図は本発明に係るメモリの読出サイクル、書込サイ
クルを示すが、書込オーダがあった場合には、最初のア
ドレス一致時点で初めて書込サイクルとなることが判る
FIG. 2 shows a read cycle and a write cycle of the memory according to the present invention, and it can be seen that if there is a write order, a write cycle begins only when the first address matches.

第3図はメモリの読出、書込の一具体的タイムチャート
を示したものである。本例ではメモリアビレ31番地に
書込が行なわれる場合を示しており、図示のようにメモ
リからの読出はメモリからの読出データをクロックCL
K5によシ読出レジスタに保持することによって行なわ
れるようKなっている。一方、書込は書込イネーブル信
号WEのタイミングで、メモリデータバス上に出力され
ている書込データをメモリに与えること釦より行なわれ
るようになっている。この書込の際書込データがクロッ
クCLK5により読出レジスタに保持されるため、結果
的に書込されているメモリアドレスより同時に読出全行
なっていることになるものである。これによりメモリ九
対してシーケンシャルにアドレスを送出するだけで、シ
ーケンシャル読出、ランダム書込が可能となるわけであ
る。
FIG. 3 shows a specific time chart for memory reading and writing. This example shows a case where writing is performed to memory address 31, and reading from the memory is performed by clocking data read from the memory as shown in the figure.
This is done by holding the readout register in K5. On the other hand, writing is performed by pressing a button to provide the write data output on the memory data bus to the memory at the timing of the write enable signal WE. During this writing, the write data is held in the read register by the clock CLK5, so as a result, all the data are read from the memory address being written at the same time. This makes it possible to perform sequential reading and random writing by simply sending addresses sequentially to the memories.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、シーケンシャル読
出、ランダム書込が行なわれているメモリに対し、メモ
リからの読出は書込を意識することなくシーケンシャル
読出の際同時に実行されることから、メモリの使用効率
が大幅に向上されるばかりか、読出Vc要される時間も
少なくて済まされるという効果がある。
As explained above, according to the present invention, for a memory in which sequential reading and random writing are performed, reading from the memory is executed at the same time as sequential reading without being conscious of writing. This has the effect that not only the usage efficiency of Vc is greatly improved, but also the time required for reading Vc is reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明に係るメモリ制御回路の一具体的構成
をメモリとともに示す図、第2図は、本発明に係るメモ
リの読出サイクル、書込サイクルを示す図、第3図は、
その読出、書込の一例でのタイムチャートを示す図、第
4図は、従来技術に係るメモリの読出サイクル、書込サ
イクルを示す図である。 11・・・カウンタ 12・・・アドレス−散積出回路 15・・・書込アドレスレジスタ 14・・・書込データレジスタ 15・・・オーダ検出レジスタ 16・・・シーケンシャルアドレスレジスタ17・・・
書込制御レジスタ 19・・・メモリ 20・・・読出レジスタ 21・・・データゲート。 :\ 7; 第 1121 第 2図 第4図 メLす77tス   FZWRW     尺    
w    尺−、“。
FIG. 1 is a diagram showing a specific configuration of a memory control circuit according to the present invention together with a memory, FIG. 2 is a diagram showing a read cycle and a write cycle of the memory according to the present invention, and FIG.
FIG. 4 is a diagram showing a time chart for an example of reading and writing, and is a diagram showing a read cycle and a write cycle of a memory according to the prior art. 11...Counter 12...Address-scattering output circuit 15...Write address register 14...Write data register 15...Order detection register 16...Sequential address register 17...
Write control register 19...Memory 20...Read register 21...Data gate. :\ 7; No. 1121 Fig. 2 Fig. 4 Me L 77t S FZWRW Shaku
w shaku-, “.

Claims (1)

【特許請求の範囲】[Claims] 1、常時シーケンシャルアドレスによってデータ読出が
行なわれているメモリに対し、ランダムアドレスによっ
てデータ書込を行なう場合でのメモリ制御方式であって
、メモリに対し書込オーダがあった際、該オーダに含ま
れている書込アドレスとシーケンシャルアドレスとを比
較し、アドレス一致検出時点で該オーダに含まれている
書込データをメモリに書込すると同時に、読出データと
しても用いることを特徴とするメモリ制御方式。
1. This is a memory control method in which data is written using random addresses to a memory that is always read using sequential addresses, and when a write order is made to the memory, the A memory control method characterized in that the write address included in the order is compared with a sequential address, and when an address match is detected, the write data included in the order is written to the memory and simultaneously used as read data. .
JP63091322A 1988-04-15 1988-04-15 Memory control system Pending JPH01263747A (en)

Priority Applications (1)

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JP63091322A JPH01263747A (en) 1988-04-15 1988-04-15 Memory control system

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JP63091322A JPH01263747A (en) 1988-04-15 1988-04-15 Memory control system

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0910012A2 (en) * 1997-10-17 1999-04-21 Elsa AG Method for storing data in a memory with random write access and sequential read access

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5452664A (en) * 1977-10-04 1979-04-25 Sanyo Electric Co Ltd Forming method for pipe at pipe joint portion
JPS6127528U (en) * 1984-07-19 1986-02-19 堀江金属工業株式会社 Press mold for spool end

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5452664A (en) * 1977-10-04 1979-04-25 Sanyo Electric Co Ltd Forming method for pipe at pipe joint portion
JPS6127528U (en) * 1984-07-19 1986-02-19 堀江金属工業株式会社 Press mold for spool end

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0910012A2 (en) * 1997-10-17 1999-04-21 Elsa AG Method for storing data in a memory with random write access and sequential read access
EP0910012A3 (en) * 1997-10-17 2000-09-20 Elsa AG Method for storing data in a memory with random write access and sequential read access

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