JPH012483A - ビデオ信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はビデオ信号処理装置に関し、特にｌフレームに
（２ｎ＋１）本（ｎは整数）の水平走査線を有し、ｌフ
レームが２フィールドで構成されるインターレースビデ
オ信号から０１画を導出するビデオ信号処理装置に関す
るものである。

〈従来の技術〉 上述の如きビデオ信号としては水１ｚ走査線数か５２５
本のインターレース走査であるＮＴＳＣテレビジョン信
号（以下単に ＮＴＳＣ信号と称す）かあるか、以下このＮＴＳＣ信ｔ
）を例にとって説明する。

近年、素子の集積化技術の発１１りによりメモリの小型
化、低コスト化か進み、ｌフィールド分のビデオ信号・
の記憶可能なメモリも民生ａ器に用いられる様になって
きた。

その１つの応用例としてテレビチューナーやビデオチー
プレコーター（ＶＴＲ）’Ｗから得られるＮＴＳＣ信号
の１フイ一ト分をメモリに１１）込み、これをくり返し
読出すことにより静止画を導出することが考えられてい
る。

この様゛な静止画導出技術をＶＴＲの出力側に用いれば
、静止画再生用に特別なヘッドを用いることなく　Ｓ／
Ｎの良好な静止画か得られるため、極めて有用である。

以上この静止画導出のための処理について第３図を参照
して説明する。

ＮＴＳＣ信号はｌフィールドか２６２．５本の水平走査
線よりなる。ところかメモリに単純に２６２．５水平走
査線分のビデオ信号を記憶し、これをくり返し読み出し
た場合０．５水平走査期間（０，５８）のスキューを生
じてしまう。この様子を第３図（ｂ−＋＋）、（ｂ−１
ｉｉ）に示す。第３図（ａ−Ｉｆ）、（ａ　−ｎｌ）は
メモリに入力されるＮＴＳＣ信号の垂直同期信号（ＶＤ
）、水平同期信号（ＨＤ）てあり、第３図（ｂ−ｉ）は
ヘット切換パルス（ａ−１）に同期して２６２．５Ｈ分
の信号を記憶する場合の書込／読出切換信号である。第
３図（ｂ−１１）、＜　ｂ　　ｉｉｉ　）はこの場合の
メモリへの書込及び読出により得られる信号のＶＤ、Ｈ
Ｄてあり、図示の如＜　１／２）１のスキューを生しる
ことになる。

そこでメモリへの書込期間を２６３Ｈとし、２６２Ｈの
読出と２６３Ｈの読出とを交互に行うことか考えられて
おり、第３図（Ｃ−ｉ）はこの場合の書込／読出切換信
号、（（−ｉｉ）。

（Ｃ−＋＋＋　）は夫々この場合のＨＤ、ＶＤである。

即ち、上述の如く処理を行えばスキューのない静止画を
得ることかできる。

〈発明か解決しようとする問題点〉 ところが第３図（ｃ　−ｉｉ　）、（ｃ　−ｉｉｉ　）
に示す如きＶＤ、ＨＤを用いるビデオ信号を受ｆＩ＆′
機に供給した場合、ＶＤが２６２Ｈまたは２６３Ｈ毎に
存在するのて、第１フイールドと第２フイールドの各水
平走査線は画面上の同一位置に映出される。そのため、
特に大画面の受像機においては各水平走査線間め間隔が
大きくなってしまい出力する静止画の粗さが目立ってし
まうものであった。

そこで、従来ＶＴＲで行われている様に別途２６２．５
）１周期で発生するパルス（疑似ＶＤ）を出力するビデ
オ信号に挿入することも考えられる。しかし、この様な
疑似ＶＤの挿入回路をメモリの後段に設けることはハー
ドウェアの規模を増大させることになるため好ましくな
い。

本発明は上述の如き背景下になされたものてあって、ハ
ードウェアの規模を増大することなくメモリのアドレッ
シング制御のみてインターレース走査の良好な静止画を
得ることかてきるビデオ信号処理装置を提供することを
目的とする。

〈問題点を解決するための手段〉 かかる目的下に於て本発明ではｌフレームに（２ｎ＋１
）本（ｎは整数）の水平走査線を有し、ｌフレームが２
フイールドで構成されるインターレースビデオ信号の処
理装置において、（ｎ＋１）本の水平走査線分のビデオ
信号を記憶可能なメモリと、該メモリに垂直同期期間の
最初の水平走査期間から順次（ｎ＋　１　）木の水平走
査線分のビデオ信号を書込むための書込アドレス制御手
段と、前記メモリに記憶されているビデオ信号を前記垂
直同期期間の最初の水平走査期間から順次読出すための
読出アドレス制御手段と、該読出アドレス制御手段のア
ドレスリセットなｎ水平走査期間間隔と（ｎ＋１）水平
走査期間間隔で交互に行うアドレスリセット手段とを具
える構成とした。

１作用〉 上述の如き構成によれば、上記インターレースビデオ信
号のＶＤは（２ｎ　＋　１　）　／　２水平走査期間毎
に存在するためメモリに記憶されている（ｎ＋、１）水
平走査線分のビデオ信号の（ｎ＋１）ライン目の走査期
間の後半のｌ／２水平走査期間は垂直同期期間である。

そのためアドレス制御手段が（ｎ＋１）水平走査期間間
隔をもってリセットされるタイミングのｌ／２水平走査
期間曲と、（ｎ）水平走査期間間隔をもってリセットさ
れる際とに垂直同期期間か始まることになり、垂直同期
期間は（２ｎ＋１）／２水平走査期間毎に始まる。従っ
てメモリから出力されるビデオ信号は再生画面上でイン
タレース走査することになる。

〈実施例〉 まず第３図（ｄ−１）、（ｄ−ｉｉ）、（ｄ−１１１）
を用いて本発明の詳細な説明する。

（ｄ−１）はメモリの書込／読出制御パルスであり、該
パルスがハイレベル（Ｈｉ）の時には読出しをローレベ
ル（Ｌｏ）の時には書込みを行うものとする。（ｄ−１
１）、（ｄ−ｉｉｉ）は上記パルスにより制御されるこ
とで得られるビデオ信号のＶＤ、）ＩＤである。図中の
如く入力されたビデオ信号のＶＤ（ａ−ｆｉ）の立下り
エツジから２６３Ｈ分をメモリに書込む。そして次にこ
れを書込まれた順に２６２Ｈ分読出し、以後２６３８分
の読出しと２６２Ｈ分の読出しとを交°互に行う。これ
によって２６３Ｈ分のビデオ信号を読出している期間中
最後の １）１に於てＶＤの先頭部分か０．５Ｈ分読出される。

従ってメモリから読出されたＶＤの先頭部分は２６２．
５８毎に現われることになり、このメモリから読出され
たビデオ信号による再生画像の走査線はインターレース
する。

以下本発明をヘリカルスキャンＶＴＲの静止画再生に適
用した実施例について説明する。

第１図は未発明の一実施例としてのＶＴＲの再生系の構
成を示すブロック図、第２図は第１Ｎ６部の波形を示す
タイミングチャートである。図中ＨＡ、）（Ｂはテープ
が１８０’以上の角範囲に巻装された回転ヘッドシリン
ダの外周面に沿って互いに１８０°の位相差をもって回
転する回転ヘッドであり、互いに異なるアジマス角を有
している。２は上記回転へラドＨＡ。

ＨＢの回転位相を検出するためのヘッドてあり、第３図
（ａ−ｉ）に示す如き矩形波信号（以下ＰＧと称す）を
出力する。このＰＧは例えば記録されている信号がＮＴ
ＳＣａ号の場合３０Ｈｚとなり、ヘッドスイッチ４を制
御するヘッドスイッチングパルスとなる。

これによってヘットスイッチ４からは再生ビデオ信号が
連続して得られ、この再生ビデオ信号は被ＦＭ変調輝度
信号（ＦＭ−Ｙ）と、被低域変換搬送色信号（低域Ｃ）
とを分離するＹ／Ｃ分離回路６に供給される。該回路６
で分離されたＦＭ−Ｙは輝度信号処理回路８でＦＭ復調
他の周知の処理が施され、低域Ｃはクロマ信号処理回路
１０で周波数変換他の処理が施される。こうして得られ
たベースバンド輝度信号と搬送色信号とは混合器１２に
て混合されて、再生コンポジットカラービデオ信号を得
る。

標準再生時、即ち動画再生時にはスイッチ１４は図中Ｎ
側に接続されており、混合器工２の出力はスイッチ１４
を介して出力端子１６に出力される。

次に静止画再生時の動作について説明する。

端子１８は標準再生時に不図示の走査部により、静止画
再生命令がなされている時、ハイレベル（Ｈｉ）となる
スチル命令信号か入力される端子である。逓倍器２２に
クロマ信号処理回路１０から得た、色副搬送波周波数（
ｆｓｃ）のクロックが入力され、入力されたクロックは
このｎ逓倍器２２にてその周波数をｎ逓倍されタイミン
グコントローラ２６の駆動パルスとされる。またｎ逓倍
器２２の出力をｎ分周器２４にて分周したクロックも静
止画再生時にはアンドゲート２１を介してタイミングコ
ントローラ２６に入力されており、タイミングコントロ
ーラ２６はこれらのクロックに基いて各部のタイミング
を制御する。

２８．３０はＤ−フリップフロップ（Ｄ−ＦＦ）であり
、Ｄ−ＦＦ２８のＤ端子には前出のＰＧ（第２図（ａ）
に示す）が、Ｄ−ＦＦ３０のＤ端子にはＤ−ＦＦ２８の
Ｑ出力か夫／／入力される。Ｄ−ＦＦ２８，３０のクロ
ック端子にはタイミングコントローラ２６から十分高い
周波数、例えばｆｓｃのクロックが入力されており、Ｄ
−ＦＦ２８のＱ端子から出力されるパルスに対して、Ｄ
−ＦＦ３０のＱ端子から出力されるパルスは位相か逆て
かつ１／ｆｓｃの遅れを有する。従って、これらを排他
的論理和（ＥＸＯＲ）３２に供給すると、ＰＧのエツジ
部分のみローレベルのパルスか得られ、更にこのＥＸＯ
Ｒ３２（７）出力とＤ−ＦＦ２８のＱ出力との論理和を
オアゲート３４でとることによって、ＰＧの立下りエツ
ジ部分のみローレベルの、２フイ一ルド周期のパルス（
第２図（Ｃ）に示し、以下フレームパルスと称する）を
得る。

端子１８より入力されたスチル命令信号（第２図（ｂ）
に示す）はＤ−ＦＦ３６にてオアゲート３４の出力する
フレームパルスに同期される。そしてこのＤ−ＦＦ３６
のＱ出力は更にＤ−ＦＦ３５のＤ入力となり、該り− ＦＦ３５のクロック端子に同期分離回路２３により混合
器１２の出力から分離されたＶＤ（第２図（ｄ）に示す
）か入力されている。３８はＶＤの立下りに同期したＤ
−ＦＦ３５のＱ出力（第２図（ｅ）に示す）の立とりで
トリガする七ノマルチハイツレータ（ＭＭ）であり、該
ＭＭからはワンショットパルスが出力される。

ＭＭ３８の出力するワンショットパルスはセット−リセ
ットフリップフロップ（ＳＲ−ＦＦ）４０をセットする
。この５Ｒ−ＦＦ４０のＱ　１１ｊ力（第２図（ｆ）に
示す）はメモリ４２の１り込／読出の切換を行う。即ち
、端子１８より入力されるスチル命令信号かＨｉとなっ
た直後のＶＤの立下りタイミングてメモリ４２か３込状
態となる。

Ｄ−ＦＦ３５のＱ出力かＨｉとなるとアントゲート２１
をしてｎ分周器２１の出力するクロックをタイミングコ
ントローラ２６に供給可能とすると共にアンドゲート３
３をしてアドレスカウンタ４６のクリア状態を解除しメ
モリ４２への占込みを開始てきる状態とする。更にこの
時Ｔタイプフリップフロップ（Ｔ−ＦＦ）３７のリセッ
トも解除される。

以下、メモリ４２への書込みについて説明する。混合器
１２より出力されたコンポジットカラービデオ信号は前
置ローパスフィルタ（ＬＰＦ）５．０で帯域制限された
後、ｎ逓倍器２２の出力をｍ分周器３１でｍ分周した信
号で制御される。アナログ−デジタル（Ａ／Ｄ）変換器
５２にてディジタル化される。５４゜５６はメモリ４２
のデータ転送速度、転送タイミング、モート等を制御す
る入出力インターフェース（ＩＦ）である。ＩＦ５４．
５６はタイミングコントローラ２６の出力するクロック
に基いて動作する。

上述の如くメモリ４２へのデータの書込みを開始した状
態ではＴ−ＦＦ３７のＱ出力、Ｑ出力は夫々Ｈｉ、Ｌｏ
であり２６３Ｈ検出回路３９が動作状態、２６２Ｈ検出
回路４１か非動作状態にある。これらの検出回路３９．
４１は夫々アドレスカウンタ４６か２６３Ｈ分、２６２
Ｈ分のアドレスをカウントすると負のパルスを出力する
回路である。従って、メモリ４２がアドレスカウンタ４
６の指定するアドレスに２６３Ｈ分のビデオ信号を記憶
すると２６３Ｈ検出回路３９は負のパルス（第４図（ｇ
）に示す）を出力する。このパルスはアントゲート４３
．アンドゲート３３を介してアドレスカウンタ４６のク
リアパルス（第４図（ｉ）に示す）となりアドレスリセ
ットか行われる。

他方、このパルスは５Ｒ−ＦＦ４０のリセット端子に入
力され、５Ｒ−ＦＦのＱ出力はＨｉに転じメモリ４２は
読出状態となる。またアンドゲート４５の出力はＨｉに
転しスイッチ１４はＭ側に接続される。またアントゲー
ト４３の出力はＴ−ＦＦ３７のクロック端子にも入力さ
れておりＴ−ＦＦ３７のＱ出力、Ｑ出力は人々Ｌｏ、Ｈ
ｉに転し、２６２Ｈ検出回路４１が動作状態、２６３Ｈ
検出回路３９が非動作状態に転する。

この様にして以下メモリ４２はリセットされたアドレス
カウンタ４６により指定されたアドレスのデータを読出
す。メモリ４２から読出されたデータはＩＦ５６を介し
てデイジタルーアナログ（Ｄ／Ａ）変換器にてアナログ
化され、更に後置フィルタ６０て帯域制限されてスイッ
チ１４のＭ側端子に入力される。前述した様にこの時ス
イッチ１４はＭ側に接続されているためメモリ、４２か
ら読出された信号は端子１６から出力されることになる
。

こうしてメモリ４２が読出動作を開始して後、２６２Ｈ
分のビデオ信号か読出されると、２６２Ｈ分のビデオ信
号か読出されると２６２Ｈ検出回路４１が負のパルス（
第２図（ｈ）に示す）を出力し、アドレスカウンタ４６
をリセットすると共にＴ−ＦＦ３７を反転せしめる。こ
の様にして２６２Ｈ検出回路４１と２６３Ｈ検出回路３
９とか以後交互に動作状態となることによって、メモリ
４２は２６２Ｈ分のビデオ信号と２６３Ｈ分のビデオ信
号とを交互に読出すことになりスキューのないインター
レース静止画信号を得ることかてきる。

その後スチル命令信号がＬｏになり、静ＩＥ画１り生モ
ートか解除されると、その直後のオアゲート３４の出力
パルスてＤ−ＦＦ３６のＱ　ｌ！＋力はＬｏに転し、更
にその直後のＶＤの１ｊ下りでＤ−ＦＦ３５はＬｏに転
しろ。これに（ｔっでアドレスカウンタの動作が停止Ｉ
−シスイッチ１４はＮ側に接続され、動作１す生モート
に戻る。

本実施例のＶＴＲては静止画再生中もヘラ１−ＨＡ、Ｈ
Ｂは回転しており、キャプスタンを停止しているものと
する。

］二連の如き実施例のＶＴＲに於ては、第３図（ｄ−１
）　　（ｄ−ｉｉ）に示す如く、ＶＤの党下りか２６２
．５８毎に現れ、かつＨＤか連続した静止画信号か得ら
れる。即ち走査線かインターレースしかつスキューのな
い良好な静止画か得られるものである。

尚、静止画再生モードから動画再生モードへの移行時に
於ては直ちにキャプスタン及びドラムか追従するものと
仮定したか、実際はこれらの回転速度が動画再生モート
に置ける定常状ｙｒＬ′Ｉに引込まれるにはある程度の
時間か必要であることか予想される。これは、操作部１
３で静止画再生から動画再生の移行か指示された直後　
。

に、キャプスタン及びドラムの回転を立、ヒげを行い、
これらの回転系が定常状態になった後、スチル命令信号
をＬｏにする構成とすれば解決できる。モード移行指示
後、スチル命令信号がＬｏとなるまての期間は予め定め
られた期間とすることも、上記回転系のサーボ引込を実
際に検出して定めることも可能である。

また、と述の実施例に於てはＶＴＲの再生系に本発明の
処理装置を適用しているか、例えばテレビチューナや他
の機器から出力されるＮＴＳＣ信号の２６３Ｈ分をメモ
リて記憶することにより同様にスキューがなく走査線か
インターレースした静止画を得ることか可能である。

〈発明の効果〉 以上説明した様に本発明によれば、スキューかなく走査
線かインターレースした静ＩＦ画を特別な付加回路を設
けることなくメモリから読出すことか可能になった。

【図面の簡単な説明】

第１図は本発明の処理装置をＶＴＲのｒ＋５生系に適用
した一実施例を示す図、 第２図は第１図各部の動作を説明するためのタイミング
チャート、 第３図は従来及び本発明による静＋Ｉ−画信号の同期信
号な示すタイミングチャートである。 図中ＨＡ、ＨＢは回転ヘッド、２６はタイミンクコント
ローラ、３７はＴタイプフリップフロップ、３９は２６
３水４１走査期間検出回路。 ４０はセットリセットフリップフロップ、４１は２６２
水平走査期間検出回路、４２はメモリ、４３はアントゲ
ート、４６はアドレスカウンタである。

Claims (1)

【特許請求の範囲】
1. １フレームに（２ｎ＋１）本（ｎは整数）の水平走査線
   を有し、１フレームが２フィールドで構成されるインタ
   ーレースビデオ信号の処理装置であって、（ｎ＋１）本
   の水平走査線分のビデオ信号を記憶可能なメモリと、該
   メモリに垂直同期期間の最初の水平走査期間から順次（
   ｎ＋１）本の水平走査線分のビデオ信号を書込むための
   書込みアドレス制御手段と、前記メモリに記憶されてい
   るビデオ信号を前記垂直同期期間の最初の水平走査期間
   から順次読出すための読出アドレス制御手段と、該読出
   アドレス制御手段のアドレスリセットをｎ水平走査期間
   間隔と（ｎ＋１）水平走査期間間隔で交互に行うアドレ
   スリセット手段とを具えるビデオ信号処理装置。