JPH01188901A - Digital controller - Google Patents
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- JPH01188901A JPH01188901A JP1259288A JP1259288A JPH01188901A JP H01188901 A JPH01188901 A JP H01188901A JP 1259288 A JP1259288 A JP 1259288A JP 1259288 A JP1259288 A JP 1259288A JP H01188901 A JPH01188901 A JP H01188901A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔概要〕
本発明は操作量に基づいて制御される制御対象と、当該
制御対象の制御量を検出する検出部と、8 上位CPU
からの起動指令によりディジタル化された当該制御量に
基づいて前記制御対象に対して前記操作量をリアルタイ
ムで送出することにより制御を行う制御用下位CPUと
を有するディジタル制御装置に関し、
簡単な構成かつ容易に前記アクチュエータ類等に対する
チエツクや調整等を行うことができるディジタル制御装
置を提供することを目的とし、前記上位CPUからの指
令により当該上位CPUまたは前記下位CPUのどちら
か一方を選択して前記制、御対象及び検出部と接続させ
る選択接続部を設けた構成である。[Detailed Description of the Invention] [Summary] The present invention includes a controlled object that is controlled based on an operation amount, a detection unit that detects the controlled amount of the controlled object, and an 8 host CPU.
A digital control device having a simple configuration and a control lower CPU that performs control by transmitting the manipulated variable in real time to the controlled object based on the controlled variable digitized by a startup command from The purpose of the present invention is to provide a digital control device that can easily check and adjust the actuators, etc., and selects either the upper CPU or the lower CPU based on a command from the upper CPU, and This configuration includes a selection connection section for connecting to a control object, a detection section, and a detection section.
(産業上の利用分野)
本発明はディジタル制御装置に係り、特に操作量に基づ
いて制御される制御対象と、当該制御対象の制御量を検
出する検出部と、上位CPUからの指令によりディジタ
ル化された当該制御量に基づいて前記制御対象に対して
前記操作量をリアルタイムで送出することにより制御を
行う制御用下位CPUとを有するディジタル制御装置に
関する。(Industrial Application Field) The present invention relates to a digital control device, and in particular, a control object that is controlled based on an operation amount, a detection unit that detects the control amount of the control object, and a digital control device that is controlled based on a command from a host CPU. The present invention relates to a digital control device having a lower control CPU that performs control by transmitting the manipulated variable to the controlled object in real time based on the controlled variable.
従来、第4図に示すようなディジタル制御装置46があ
った。本装置は電圧、電流、スイッチの0N−OFF等
の操作量によりサーボ制御される制御対象としてのロボ
ットのマニピュレータ、NC装置等のアクチュエータ類
43と、当該アクチュエータ類43の位置、速度、スイ
ッチの0N−OFFの状態等の制御量(制御すべき量)
を検出する検出部としてのセンサ類44と、前記センサ
類44が検出した制御量をディジタル化したものに基づ
いて前記アクチュエータ類43に操作量を送出してサー
ボ制御を行う制御用CPU41とからなるディジタル制
御装置46があった。Conventionally, there has been a digital control device 46 as shown in FIG. This device includes actuators 43 such as robot manipulators and NC devices that are servo-controlled by operating amounts such as voltage, current, and ON/OFF of switches, as well as the position, speed, and 0N of switches of the actuators 43. - Control amount (amount to be controlled) such as OFF state
It consists of sensors 44 as a detection unit that detects the above, and a control CPU 41 that performs servo control by sending an operation amount to the actuators 43 based on the digitized control amount detected by the sensors 44. There was a digital controller 46.
また前記制御用CPU4iはホストCPU45からの指
令により、前記アクチュエータ類43やセンサ類44の
制御やチエツク等を行っていた。Further, the control CPU 4i controls and checks the actuators 43 and sensors 44 according to commands from the host CPU 45.
ここで、ホストCPU45と制御用CPU41とを設け
たのは、単純ではあるが高速に行うリアル・タイム性が
要求される処理を前記制御用CPU41に行わせるのに
対して、コンソール(CPUの使用者にCPUの構成制
御、初期値、起動、停止等の制御をすること)やファイ
ル管理等の遅くても良いが複雑な処理を上位CPU41
に行わせるためである。Here, the reason why the host CPU 45 and the control CPU 41 are provided is that the control CPU 41 performs simple but high-speed processing that requires real-time performance, while the console (CPU The upper CPU 41 performs slow but complex processing such as controlling the CPU configuration, initial values, starting, stopping, etc.) and file management.
This is to make it happen.
尚、図中符号40は制御用バスである。Note that the reference numeral 40 in the figure is a control bus.
ところで、ディジタル制御装置46の前記アクチュエー
タ類43やセンサ類44に対して動作確認等のチエツク
やディジタル制御装置の調整を行う際には、前記ディジ
タル制御とは別のプログラムが必要である。By the way, when checking the operation of the actuators 43 and sensors 44 of the digital control device 46 or adjusting the digital control device, a program separate from the digital control is required.
しかし、従来のディジタル制御装置46にあっては、前
記ホストCPU45は前記アクチュエータ類43やセン
サ類44とは直接に接続されておらず当該センサ類44
等を直接制御することはできず、前記制御用CPU41
を介してプログ。However, in the conventional digital control device 46, the host CPU 45 is not directly connected to the actuators 43 and sensors 44, and
etc. cannot be directly controlled, and the control CPU 41
Prog via.
ラム制御をせざるを得す、しかも前記制御用CPU41
に使用される1チツプ・マイコンやD S P (Di
gital Signal Processer)は一
般にプログラム容量が小さいだけでなく、前記ディジタ
ル制御とは別のプログラム開発には前記ホストCPU4
5のような汎用マイクロプロセッサと異なり高級言語を
使用することはできずアセンブラ等の低級言語しか使用
することができない。したがって当該プログラム開発が
不可能または困難であり、前記アクチュエータ類43や
センサ類44に対するチエツクや調整等を十分にまたは
全く行うことができないという問題点を有していた。In addition, the control CPU 41 has no choice but to perform ram control.
One-chip microcomputers and DSP (Di
Not only does the program capacity of the digital signal processor (digital signal processor) generally have a small capacity, but it also requires the use of the host CPU 4 to develop programs other than the digital control.
Unlike general-purpose microprocessors such as 5, it is not possible to use high-level languages, and only low-level languages such as assembler can be used. Therefore, it is impossible or difficult to develop the program, and there is a problem in that the actuators 43 and sensors 44 cannot be checked or adjusted sufficiently or at all.
そこで、本発明は以上の問題点を解決するためになされ
たものであり、簡単な構成で直接にアクチュエータ類等
に対するチエツクや調整等を容易に行うことができるデ
ィジタル制御装置を提供することを目的としてなされた
ものである。Therefore, the present invention was made to solve the above problems, and an object thereof is to provide a digital control device that has a simple configuration and can easily check and adjust actuators directly. This was done as a.
(問題点を解決するための手段〕
以上述べた問題点を解決するため本発明は第1図に示す
ように操作量に基づいて制御される制御対象3と、当該
制御対象3の制御量を検出する検出部4と、上位CPU
5からの起動指令によりディジタル化された当該制御量
に基づいて前記制御対象3に対して前記操作量をリアル
タイムで送出することにより制御を行う制御用下位CP
UIとを有するディジタル制御装置において、前記上位
CPU5からの指令により当該上位CPU5または前記
下位CPUIのどちらか一方を選択して前記制御対象3
及び検出部4と接続する選択接続部2を設けたものであ
る。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a controlled object 3 that is controlled based on a manipulated variable and a control amount of the controlled object 3 as shown in FIG. The detection unit 4 that detects and the upper CPU
a control lower CP that performs control by transmitting the manipulated variable in real time to the controlled object 3 based on the controlled variable digitized by the activation command from 5;
In a digital control device having a UI, either the upper CPU 5 or the lower CPU is selected according to a command from the upper CPU 5 to control the control target 3.
and a selection connection section 2 connected to the detection section 4.
本発明に係るディジタル制御装置により前記制御対象3
に対して通常の制御を行う場合には、前記上位CPU5
は前記選択接続部2に対して制御用下位CPU1と前記
検出部4及び制御対象装置3と接続するように指令する
。The controlled object 3 is controlled by the digital control device according to the present invention.
When performing normal control on the
commands the selection connection section 2 to connect the control lower CPU 1, the detection section 4, and the controlled device 3.
すると、当該制御用CPU1は制御対象3及び検出部4
と接続され、検出部4が検出した制御量に基づいて前記
制御対象3に対して対応する操作量を送出して制御を行
うことになる。Then, the control CPU 1 controls the control object 3 and the detection unit 4.
Based on the control amount detected by the detection unit 4, a corresponding operation amount is sent to the controlled object 3 to perform control.
一方、前記検出部4または前記制御対象3に対しこれら
の装置のチエツクや調整を行う場合には前記上位CPU
5は選択接続部2に対して指令を行い、当該上位CPU
5と前記検出部4及び制御対象3と接続させる。On the other hand, when checking or adjusting the detection unit 4 or the control target 3, the host CPU
5 issues a command to the selection connection unit 2, and the relevant upper CPU
5 is connected to the detection unit 4 and the controlled object 3.
すると、上位CPU5は前記検出部4または前記制御対
象3に対して調整やチエツク等を行うことになる。Then, the host CPU 5 adjusts or checks the detection section 4 or the controlled object 3.
ここで、制御用CPU1の代わりに上位CPU5が検出
部4及び制御対象3に対する調整やチエツクを行うよう
にしたのは、制御用CPU1はリアルタイム性を重視す
るあまり、高級言語の使用等を行わないため、一般に調
整またはチエツク用のプログラムの開発が上位−CPU
5に比較して難しいだけでなく、上位CPU5は下位C
PU1に比較してプログラム容量が大きいからである。Here, the reason why the host CPU 5 adjusts and checks the detection unit 4 and the controlled object 3 instead of the control CPU 1 is because the control CPU 1 emphasizes real-time performance and does not use high-level languages. Therefore, the development of programs for adjustment or checking is generally performed on the upper CPU.
Not only is it more difficult than 5, but the upper CPU 5 is the lower CPU
This is because the program capacity is larger than that of PU1.
また、一般に通常の制御と調整やチエツク処理とは競合
して行われないため、どちらを行うかの選択は競合を回
避するような複雑なバス制御を要することなく当該上位
CPU5と制御用下位CPU1との一方のみを選択して
前記検出部4及び制御対象3と接続させるという単純な
機能を有する選択接続部2を設けることにより行うこと
ができる。In addition, since normal control and adjustment and check processing are generally not performed in conflict with each other, the selection of which one to perform can be made between the upper CPU 5 and the lower control CPU 1 without the need for complex bus control to avoid conflicts. This can be achieved by providing a selective connection section 2 having a simple function of selecting only one of the two and connecting it to the detection section 4 and the controlled object 3.
次に本発明の実施例について説明する。 Next, examples of the present invention will be described.
第2図に示すように本実施例はコンソールやファイル管
理及び、デジタル制御装置のチエツクや調整等の複雑で
はあるがリアルタイム性を要求されない上位CPU5と
してのホストCPU 15と、当該ホストCPU15に
より制御され、種々のデータの表示を行う表示部17と
、種々のデータの格納を行うファイル格納部18と、ロ
ボットやNC装置等の制御を行う制御用装置16とを有
する。As shown in FIG. 2, this embodiment has a host CPU 15 as a host CPU 5 that performs console and file management, checks and adjustments of digital control devices, etc., which are complicated but do not require real-time performance, and are controlled by the host CPU 15. , a display section 17 that displays various data, a file storage section 18 that stores various data, and a control device 16 that controls a robot, NC device, etc.
当該制御用装置16は制御対象3としてのロボットのマ
ニピュレータ等のアクチュエータ類13と、当該アクチ
ュエータ類13の位置、速度等の制御量を検出する検出
部4としてのセンサ類14と、当該アクチュエータ類1
3を制御するためディジタル化された当該制御量に基づ
いて操作量をリアル・タイムで送出する制御用下位CP
U1としての制御用CPUIIと、ホストCPU15及
び当該制御用CPUIIとのどちらか一方を選択して前
記センサ類14及び前記アクチュエータ類13との接続
を行う選択接続部12とを有する。 尚、図中符号20
は制御用バスであり、符号21はホスト・バスである。The control device 16 includes actuators 13 such as robot manipulators as a controlled object 3, sensors 14 as a detection unit 4 that detects control amounts such as the position and speed of the actuators 13, and the actuators 1.
A lower control CP that sends out manipulated variables in real time based on the digitalized control variables to control 3.
It has a control CPU II as U1, and a selection connection section 12 that selects either the host CPU 15 or the control CPU II and connects it to the sensors 14 and the actuators 13. In addition, the reference numeral 20 in the figure
is a control bus, and 21 is a host bus.
第3図に当該制御用装置16の前記選択接続部12の詳
細及び前記センサ類14並びにアクチュエータ類13の
例を示す。FIG. 3 shows details of the selection connection section 12 of the control device 16, and examples of the sensors 14 and actuators 13.
選択接続部12は第3図に示すように前記ホストCPU
15から出力されたアドレスを解読して対応するアドレ
ス位置に種々の指令信号■■■■を送出する第1のデコ
ーダ12aと、■のwrite信号でホストCPU15
による直接制御用コマンドを書き込むコマンド・バッフ
ァ12dと、前記write信号でセットされ前記制御
用CPUIIに対して■信号を送出し、■の信号でリセ
ットされる第1のFF(フリップ・フロップ)回路12
cと、前記コマンドが前記制御用CPUIIで所定の処
理がなされた後、出力されたアドレスを解読して、コマ
ンド・バッファ12dの内容を読み出し第1のFF回路
12cをリセットする■のread信号並びにレスポン
ス・バッファ12eに前記制御用CPUIIの応答を書
込み第2のFF回路12fをセットする■のwrite
信号を出力する第2のデコーダ12bと、当該節2のデ
コーダ12bからの■のwrite信号によりセットさ
れ前記第1のデコーダ12aからの■のread信号に
よりリセットされ前記ホストCPU 15に対して■の
信号を送出する第2のFF回路12fと、前記第1のデ
コーダ12aからの■信号によりセットされ■の信号“
1″を出力し、前記ホストCPU15からのデータ送出
の終了によりリセットされる第3のFF回路12iと、
当該■の信号が゛1″状態の場合には前記ホストCPU
15からのアドレスを選択し、当該■の信号が゛0パ状
態の場合には前記制御用CPUIIからのアドレスを選
択して制御用アドレス・バス20aに送出するマルチプ
レクサ12gと、当該■の信号を反転させた信号が°゛
1°°の場合には開いて前記センサ類13またはアクチ
ュエータ類14との間でデータの授受を行い、0°′の
場合は閉じてデータの授受を行わない第1のバッファ1
2hと、前記第3のFF回路12iからの出力信号■を
反転させるNOT回路12jと、前記第1のデコーダか
らの制御用バス2工のread/write信号■及び
■信号と信号環積をとるAND回路12にと、当該AN
D回路12kからの出力信号[株]が1”′の場合には
開いて前記ホストCPU15と前記センサ類13及びア
クチュエータ類14とのデータのやりとりを行い、当該
信号が“0゛′状態の場合には閉じてデータのやりとり
を行わない第2のバッファ1:lとを有する。The selection connection section 12 is connected to the host CPU as shown in FIG.
A first decoder 12a decodes the address output from 15 and sends various command signals ■■■■ to the corresponding address position, and a host CPU 15 with the write signal of
a command buffer 12d into which direct control commands are written; and a first FF (flip-flop) circuit 12 which is set by the write signal, sends a ■ signal to the control CPU II, and is reset by the ■ signal.
c, and after the command has been subjected to predetermined processing by the control CPU II, the output address is decoded, the contents of the command buffer 12d are read out, and the read signal of (3) is reset, and the first FF circuit 12c is reset. Write the response of the control CPU II to the response buffer 12e and set the second FF circuit 12f.
The second decoder 12b outputs a signal, and is set by the write signal (■) from the decoder 12b of the node 2 and reset by the read signal (■) from the first decoder 12a, and sends the signal (■) to the host CPU 15. The second FF circuit 12f that sends out the signal and the ■signal from the first decoder 12a set the ■signal "
a third FF circuit 12i that outputs 1'' and is reset upon completion of data transmission from the host CPU 15;
If the corresponding signal (■) is in the "1" state, the host CPU
A multiplexer 12g selects an address from 15, and when the signal of the concerned ■ is in the zero state, selects an address from the control CPU II and sends it to the control address bus 20a, When the inverted signal is °゛1°°, the first switch is opened to exchange data with the sensors 13 or actuators 14, and when it is 0°, it is closed and does not exchange data. buffer 1 of
2h, a NOT circuit 12j that inverts the output signal ■ from the third FF circuit 12i, and the read/write signals ■ and ■ signals of the control bus 2 from the first decoder. AND circuit 12 and the corresponding AN
When the output signal [share] from the D circuit 12k is 1'', it is opened and data is exchanged between the host CPU 15 and the sensors 13 and actuators 14, and when the signal is in the 0'' state. has a second buffer 1:l which is closed and does not exchange data.
また、当該制御用装置16にはセンサ類14またはアク
チュエータ類13に対してread/write信号を
出力してセンサ類13の検出したデータを読み出し、ま
た制御用CPUIIまたはホストCPU15から送出さ
れたデータを前記アクチュエータ類14に書き込む第3
のデコーダ19を有する。The control device 16 also outputs read/write signals to the sensors 14 or actuators 13 to read data detected by the sensors 13, and also reads data sent from the control CPU II or host CPU 15. The third step written in the actuators 14
It has a decoder 19.
さらに、前記アクチュエータ類13には同図に示すよう
に、例えば出力ラッチ部131a、D/Aコンバータ1
32a及び増幅器133aを有する装置(例えばロボッ
トのマニピュレータ等)13aや出力ラッチ部131b
及びリレー132bを有する装置13bがあり、センサ
類14に°は例えば符号化を行うエンコーダ143a、
カウンタ142a及び入力バッファ141aを有する装
置14aやリミット・スイッチ142b及び入力バッフ
ァ141bを有する装置14bがある。Further, as shown in the figure, the actuators 13 include, for example, an output latch section 131a, a D/A converter 1
32a and a device (such as a robot manipulator) 13a having an amplifier 133a and an output latch section 131b.
and a device 13b having a relay 132b, and the sensors 14 include, for example, an encoder 143a for encoding,
There is a device 14a having a counter 142a and an input buffer 141a, and a device 14b having a limit switch 142b and an input buffer 141b.
本実施例は次のように動作する。This embodiment operates as follows.
本実施例でホストCPU15が直接前記アクチュエータ
類13及びセンサ類14を制御する場合には、ホストC
PU15がホスト・バス21aにアドレスを出力する。In this embodiment, when the host CPU 15 directly controls the actuators 13 and sensors 14, the host CPU 15 directly controls the actuators 13 and sensors 14.
PU 15 outputs an address to host bus 21a.
すると、第4のデコーダ12aは当該アドレスをデコー
ドし、■のwrite信号で、コマンド・バッファ12
dに直接制御用のコマンドを書き込むとともに、当該w
rite信号は第1のFF回路12cをセットし、第1
のFF回路12cからの出力信号■で制御用CPUII
に割り込みをかけ、当該コマンドを知らせる。制御用C
PUIIは制御用バス20にアドレスを出力するが第2
のデコーダ12bにより■のread信号でコマンド・
バッファ12dからのコマンドを読み出し、前記第1の
FF回路12fをリセットする。Then, the fourth decoder 12a decodes the address and writes the command buffer 12 with the write signal (■).
Write a command for direct control to d, and write the command for direct control to w.
The rite signal sets the first FF circuit 12c and
The control CPU II is controlled by the output signal from the FF circuit 12c.
interrupts and notifies the command. Control C
The PUII outputs an address to the control bus 20, but the second
The decoder 12b outputs the command with the read signal (■).
The command is read from the buffer 12d and the first FF circuit 12f is reset.
前記制御用CPUIIにより前記コマンドが処理された
後、当該コマンドに対する応答は■のwrite信号で
レスポンス・バッファ12eに書き込まれ前記第2のF
F回路12fがセットされ当該回路12fからの出力信
号■で前記ホストCPU15に対して割り込みをかける
。ホストCPU15は、ホスト・バス21aにアドレス
を出力し、デコーダ12aにより■のread信号でレ
スポンス・バッファ12eから応答を読み出し、第2の
FF回路12fをリセットする。通常の制御時は、以上
のコマンドバッファ12dとしてレスポンス・バッファ
12eを使用して、ホス)CPU15と制御用CPUI
Iとの間で情報のやりとりを行う。After the command is processed by the control CPU II, the response to the command is written to the response buffer 12e by the write signal (■) and sent to the second F
The F circuit 12f is set, and an interrupt is issued to the host CPU 15 by the output signal (2) from the circuit 12f. The host CPU 15 outputs the address to the host bus 21a, reads the response from the response buffer 12e using the read signal (3) by the decoder 12a, and resets the second FF circuit 12f. During normal control, the response buffer 12e is used as the above command buffer 12d, and the host) CPU 15 and control CPU
Exchange information with I.
次に、調整やチエツクを行う場合、CPU 15が前記
第1のデコーダ12aを介して■の信号により前記第3
のFF回路12iをセットすると、■により前記マルチ
プレクサ12gは前記制御用CPUIIから前記ホスト
CPU15にアドレス源を切り換え、第1のバッファ1
2hは閉じて第2のバッファ12flが開き、制御用バ
ス2oは制外用CPU11の配下からホストCPU15
の配下に切り換わることになる。Next, when performing adjustment or checking, the CPU 15 sends the third signal via the first decoder 12a to the
When the FF circuit 12i is set, the multiplexer 12g switches the address source from the control CPU II to the host CPU 15, and the first buffer 1
2h is closed and the second buffer 12fl is opened, and the control bus 2o is connected from the control bus 11 to the host CPU 15.
will be placed under the control of
前記ホストCPU15のアドレス空間の一部が制御用バ
ス20に割り当てられており、■の制御用バス20のr
ead/write信号と■の論理積の出力信号で第2
のバッファ12文を介してセンサ類13やアクチュエー
タ類14に対してread/write L/てデータ
のやりとりを行うことができる。A part of the address space of the host CPU 15 is allocated to the control bus 20, and
The second output signal is the AND of the ead/write signal and ■.
It is possible to read/write data to and from the sensors 13 and actuators 14 via the buffer 12 sentences.
これによって、高級言語で作成が可能なホストCPU1
5のプログラムによって、データを前記センサ類または
アクチュエータ類に送出して初期値等の調整を簡単に行
うことができるとともに、これらのセンサ類14または
アクチュエータ類13からのデータを検査したり前記フ
ァイル格納部18に格納したり前記表示部17に表示さ
せることができることになる。This allows the host CPU1 to be created using a high-level language.
The program 5 allows data to be sent to the sensors or actuators to easily adjust initial values, etc., as well as to inspect data from the sensors 14 or actuators 13 and to store the data in the file. The data can be stored in the section 18 or displayed on the display section 17.
以上説明したように、本発明は選択接続部を設けて、制
御用下位CPUを介さずに直接上位CPUにより前記制
御対象や検出部に対して調整やチエツク等を行うことが
できる。As described above, the present invention provides a selection connection section, so that the control object and the detection section can be adjusted, checked, etc. directly by the upper CPU without going through the lower CPU for control.
したがって、リアルタイム性を重視するために一般に低
級な言語で作成される制御用下位CPUのプログラムと
異なり、プログラムの作成が容易であるだけでなく、リ
アルタイムで動作する制御用CPUとリアルタイムで動
作する必要がない上位CPUとがバスで競合することが
ないので簡単な構成で検出部や制御対象の調整やチエツ
クを行うことができる。Therefore, unlike the control lower-level CPU programs, which are generally created in low-level languages to emphasize real-time performance, the programs are not only easy to create, but also need to operate in real-time with the control CPU, which operates in real-time. Since there is no competition on the bus with a host CPU that does not exist, it is possible to adjust and check the detection unit and the control target with a simple configuration.
第1図は本発明の原理ブロック図、第2図は実施例に係
る全体ブロック図、第3図は実施例に係るブロック図、
84図は従来例に係るブロック図である。
1.11・・・制御用下位CPU (制御用CPU)2
.12・・・選択接続部
3.13・・・制御対象(アクチュエータ類)4.14
・・・検出部(センサ類)
5.15・・・上位CPU (ホストCPU)6.16
・・・制御用装置FIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is an overall block diagram of an embodiment, and FIG. 3 is a block diagram of an embodiment.
FIG. 84 is a block diagram according to a conventional example. 1.11... Lower CPU for control (CPU for control) 2
.. 12... Selection connection part 3.13... Controlled object (actuators) 4.14
...Detection section (sensors) 5.15 ... Upper CPU (host CPU) 6.16
...control device
Claims (1)
、 上位CPU(5)からの指令によりディジタル化された
当該制御量に基づいて前記制御対象(3)に対して前記
操作量をリアルタイムで送出する制御用下位CPU(1
)とを有するディジタル制御装置において、 前記上位CPU(5)からの指令により当該上位CPU
(5)または前記下位CPU(1)のどちらか一方を選
択して前記制御対象(3)及び検出部(4)と接続させ
る選択接続部(2)を設けたことを特徴とするディジタ
ル制御装置。[Claims] A controlled object (3) that is controlled based on a manipulated variable, a detection section (4) that detects the controlled amount of the controlled object (3), and a digital a control lower CPU (1) that sends the manipulated variable to the controlled object (3) in real time based on the converted controlled variable;
), in which a command from the upper CPU (5) causes the upper CPU to
(5) A digital control device characterized by being provided with a selection connection unit (2) that selects either one of the lower CPU (1) and connects it to the control object (3) and the detection unit (4). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259288A JPH01188901A (en) | 1988-01-25 | 1988-01-25 | Digital controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259288A JPH01188901A (en) | 1988-01-25 | 1988-01-25 | Digital controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01188901A true JPH01188901A (en) | 1989-07-28 |
Family
ID=11809619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259288A Pending JPH01188901A (en) | 1988-01-25 | 1988-01-25 | Digital controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01188901A (en) |
-
1988
- 1988-01-25 JP JP1259288A patent/JPH01188901A/en active Pending
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