JPH01181568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01181568A JPH01181568A JP63004269A JP426988A JPH01181568A JP H01181568 A JPH01181568 A JP H01181568A JP 63004269 A JP63004269 A JP 63004269A JP 426988 A JP426988 A JP 426988A JP H01181568 A JPH01181568 A JP H01181568A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- cap layer
- width
- diffusion
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000003795 chemical substances by application Substances 0.000 claims abstract description 15
- 239000011248 coating agent Substances 0.000 claims abstract description 14
- 238000000576 coating method Methods 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims 1
- 239000007769 metal material Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 34
- 239000010408 film Substances 0.000 description 25
- 238000005530 etching Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003929 acidic solution Substances 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はゲートがポリシリコンで形成され。
各ゲートの伝導型極性が単一極性を有する半導体装置に
関する。
関する。
一般にＭＯ８−ＩＣのゲート配線材料とじてはポリシリ
コンが使用されている。このポリシリコンゲートの比抵
抗を低下させるため、Ｐ。
コンが使用されている。このポリシリコンゲートの比抵
抗を低下させるため、Ｐ。
Ａｓ、Ｂ等の不純物をドーピングすることが一般的に行
われている。このポリシリコンゲートの低抵抗化は半導
体装置プロセスの工程数の簡略化のため、ソース・ドレ
イン領域の拡散工程と同時に行われることが多い、しか
し、このようにして作製した半導体装置では活性層ｎ−
ｃｈ、ｐ−ｃｈに配線されているポリシリコンゲートは
ｐ−ｃｈ領領域おいてはｐ９ドープトポリシリコンに。
われている。このポリシリコンゲートの低抵抗化は半導
体装置プロセスの工程数の簡略化のため、ソース・ドレ
イン領域の拡散工程と同時に行われることが多い、しか
し、このようにして作製した半導体装置では活性層ｎ−
ｃｈ、ｐ−ｃｈに配線されているポリシリコンゲートは
ｐ−ｃｈ領領域おいてはｐ９ドープトポリシリコンに。
またｎ−ｃｈ領領域おいてはｎ°ドープトポリシリコン
となり、ゲート配線上にｐ−ｎ接合が形成され、高抵抗
化をまねき１例えば半導体装置が等倍イメージセンサ−
等の駆動回路等に使用される場合、駆動周波数の低下を
惹起する問題点を有するものであった。
となり、ゲート配線上にｐ−ｎ接合が形成され、高抵抗
化をまねき１例えば半導体装置が等倍イメージセンサ−
等の駆動回路等に使用される場合、駆動周波数の低下を
惹起する問題点を有するものであった。
そこで、ゲート配線上にｐ−ｎ接合を生じない単一極性
のゲートを有する半導体装置が種々提案されている０例
えば、その製造プロセスの一例を石英基板上で形成され
るＣ−ＭＯＳの例として第２図に示す。
のゲートを有する半導体装置が種々提案されている０例
えば、その製造プロセスの一例を石英基板上で形成され
るＣ−ＭＯＳの例として第２図に示す。
第２図において、石英基板２０上に活性層ポリシリコン
を２０００人程堆漬し、フォトリソグラフィー、エツチ
ング工程を施して島状の活性層２１゜２２を形成する（
第２図（ａ）） 、これら活性層を熱酸化してゲート絶
縁膜に相当する二酸化ケイ素膜２３を１５００人程形堆
積る（第２図（ｂ）） 、ゲートポリシリコン２４を５
０００人堆積する（第２図（ｃ））−このポリシリコン
の比抵抗を０．００７〜０．０２Ω・ｃｍの範囲にまで
低下させるために、Ｐ。
を２０００人程堆漬し、フォトリソグラフィー、エツチ
ング工程を施して島状の活性層２１゜２２を形成する（
第２図（ａ）） 、これら活性層を熱酸化してゲート絶
縁膜に相当する二酸化ケイ素膜２３を１５００人程形堆
積る（第２図（ｂ）） 、ゲートポリシリコン２４を５
０００人堆積する（第２図（ｃ））−このポリシリコン
の比抵抗を０．００７〜０．０２Ω・ｃｍの範囲にまで
低下させるために、Ｐ。
Ａｓ、Ｂ等の不純物の一種をイオン注入または塗布型熱
拡散によりドープさせる（第２図（ｄ））、キａｒツブ
層としテＳ ｘ Ｏｚ膜２５をＬＰＣＶＤ法で１５００
人堆積し、フォトリソグラフィーでゲートパターンを形
成しく第２図（ｅ）） 、 ドライエツチングでゲート
Ｓｉｎ、膜までエツチングした後、レジストを除去する
（第２図（ｆ）） 。
拡散によりドープさせる（第２図（ｄ））、キａｒツブ
層としテＳ ｘ Ｏｚ膜２５をＬＰＣＶＤ法で１５００
人堆積し、フォトリソグラフィーでゲートパターンを形
成しく第２図（ｅ）） 、 ドライエツチングでゲート
Ｓｉｎ、膜までエツチングした後、レジストを除去する
（第２図（ｆ）） 。
塗布型拡散剤としてＰＳＧをスピンコードで１５００人
程度堆積るよう塗布し、プリベークキュアした後、フォ
トリソグラフィー、エツチングをしてｎ−Ｃｈ トラン
ジスタになる部分のみにＰＳＧ膜２膜製６択的に残す（
第２図（ｇ）） −Ｎ２雰囲気で熱拡散開始温度８５０
℃以上、 １１００℃以下１例えば９００℃で３０分熱
拡散し、ソース２７、ドレイン２７′を形成する。拡散
後のＰＳＧ膜を除去した後、塗布型拡散剤としてＢＳＧ
をスピンコードで１５００人程度堆積るように塗布し、
プリベークキュアした後、フォトリソグラフィー、エツ
チングをしてｐ−ｃｈ トランジスタになる部分のみに
Ｂ５０ｆｆｉ２８を残しく第２図（ｈ）） 、 ＮＺ雰
囲気でＰＳＧ拡散と同様に拡散する。これによりソース
２９．ドレイン２９′が形成され、拡散後ＢＳＧ膜２８
を除去する（第２図（ｉ）） 、次いで層間絶縁膜３０
を形成し、コンタクトホールを開孔した後、配線用ＡＱ
膜３１を形成し、ここにＣ−ＭＯＳ ＴＦＴが形成さ
れる（第２図（ｊ）） 。
程度堆積るよう塗布し、プリベークキュアした後、フォ
トリソグラフィー、エツチングをしてｎ−Ｃｈ トラン
ジスタになる部分のみにＰＳＧ膜２膜製６択的に残す（
第２図（ｇ）） −Ｎ２雰囲気で熱拡散開始温度８５０
℃以上、 １１００℃以下１例えば９００℃で３０分熱
拡散し、ソース２７、ドレイン２７′を形成する。拡散
後のＰＳＧ膜を除去した後、塗布型拡散剤としてＢＳＧ
をスピンコードで１５００人程度堆積るように塗布し、
プリベークキュアした後、フォトリソグラフィー、エツ
チングをしてｐ−ｃｈ トランジスタになる部分のみに
Ｂ５０ｆｆｉ２８を残しく第２図（ｈ）） 、 ＮＺ雰
囲気でＰＳＧ拡散と同様に拡散する。これによりソース
２９．ドレイン２９′が形成され、拡散後ＢＳＧ膜２８
を除去する（第２図（ｉ）） 、次いで層間絶縁膜３０
を形成し、コンタクトホールを開孔した後、配線用ＡＱ
膜３１を形成し、ここにＣ−ＭＯＳ ＴＦＴが形成さ
れる（第２図（ｊ）） 。
以上のような単一伝導型のポリシリコンゲートを有する
半導体装置を塗布型熱拡散で作製する場合に問題となる
のは、第２図（ｈ）工程で低抵抗化されたポリシリコン
ゲートと伝導型の異なる拡散がソース・ドレインに施さ
れる場合である６図中ではＬＰＣＶＤ法により形成され
たキャップ層２５がホウ素の侵入を防いでいる。しかし
、このプロセスで形成されるデバイスはキャップ層２５
の高さ分、段差が増している。この段差の５ｔｅｅｐ−
ｓｔｅｐ化は配線用ＡＱ膜３２の段切れ等ステップカバ
レッジの不良を招いていた。さらに、コンタクトホール
開孔時、ゲートポリシリコン部はキャップ層２５の膜厚
骨を考慮したエツチング時間でエツチングされ、その時
間分活性層コンタクトホール部ではオーバーエツチング
となる。コンタクトホールエツチングの時。
半導体装置を塗布型熱拡散で作製する場合に問題となる
のは、第２図（ｈ）工程で低抵抗化されたポリシリコン
ゲートと伝導型の異なる拡散がソース・ドレインに施さ
れる場合である６図中ではＬＰＣＶＤ法により形成され
たキャップ層２５がホウ素の侵入を防いでいる。しかし
、このプロセスで形成されるデバイスはキャップ層２５
の高さ分、段差が増している。この段差の５ｔｅｅｐ−
ｓｔｅｐ化は配線用ＡＱ膜３２の段切れ等ステップカバ
レッジの不良を招いていた。さらに、コンタクトホール
開孔時、ゲートポリシリコン部はキャップ層２５の膜厚
骨を考慮したエツチング時間でエツチングされ、その時
間分活性層コンタクトホール部ではオーバーエツチング
となる。コンタクトホールエツチングの時。
ＢＨＦのウェットエツチングではＮ Ｈ，’と溶存酸素
により活性層がエツチングされ、フロンガス系のドライ
エツチングでは原理的に高い選択比が採れず、活性層が
エツチングされることにより歩留り、さらには信頼性の
点で問題を有するものであった。
により活性層がエツチングされ、フロンガス系のドライ
エツチングでは原理的に高い選択比が採れず、活性層が
エツチングされることにより歩留り、さらには信頼性の
点で問題を有するものであった。
〔目 的〕 □
本発明は単一極性を有するポリシリコンゲートを塗布型
熱拡散法で形成し、デバイス形成が平坦化し、高信頼性
の半導体装置を提供することを目的とするものである。
熱拡散法で形成し、デバイス形成が平坦化し、高信頼性
の半導体装置を提供することを目的とするものである。
本発明の半導体装置は、半導体基板または絶縁基板上に
形成される各トランジスタのポリシリコンゲートが塗布
型熱拡散によって単一伝導型極性をなす半導体装置にお
いて、ゲートがＮ型またはＰ型でその比抵抗ρがρ≦ｌ
Ｑ’Ω・Ｃ！＋１でこのゲート幅以上の幅をもった金属
材料キャップ層上に塗布された塗布型拡散剤をリフトオ
フ法により前記キャップ層とともに除去して熱拡散した
ことを特徴とするものである。
形成される各トランジスタのポリシリコンゲートが塗布
型熱拡散によって単一伝導型極性をなす半導体装置にお
いて、ゲートがＮ型またはＰ型でその比抵抗ρがρ≦ｌ
Ｑ’Ω・Ｃ！＋１でこのゲート幅以上の幅をもった金属
材料キャップ層上に塗布された塗布型拡散剤をリフトオ
フ法により前記キャップ層とともに除去して熱拡散した
ことを特徴とするものである。
すなわち、本発明ではキャップ層を金属材料で形成し、
そのキャップ層幅をポリシリコンゲート幅以上とし、こ
の上に塗布型拡散剤を塗布し、しかる後、キャップ層を
リフトオフ法により拡散剤とともに除去することにより
、低抵抗化したポリシリコンゲートへ伝導型の異なる不
純物拡散を回避し、かつキャップ層をなくして平坦化し
たものである。
そのキャップ層幅をポリシリコンゲート幅以上とし、こ
の上に塗布型拡散剤を塗布し、しかる後、キャップ層を
リフトオフ法により拡散剤とともに除去することにより
、低抵抗化したポリシリコンゲートへ伝導型の異なる不
純物拡散を回避し、かつキャップ層をなくして平坦化し
たものである。
上記のような本発明に係る半導体装置を作製する場合の
一例をその工程に従って説明すれば以下のようである。
一例をその工程に従って説明すれば以下のようである。
第１図において、 ａ）〜ｄ）工程は第２図のａ）〜ｄ
）工程と同様である。すなわち、石英基板ｌＯ上にポリ
シリコンをＬＰＣＶＤ法で２０００人程堆堆積せた後、
フォトリソグラフィー、エツチングにより島状活性層１
１．１２を形成しく第１図（ａ）） 。
）工程と同様である。すなわち、石英基板ｌＯ上にポリ
シリコンをＬＰＣＶＤ法で２０００人程堆堆積せた後、
フォトリソグラフィー、エツチングにより島状活性層１
１．１２を形成しく第１図（ａ）） 。
これら活性層１１．１２を熱酸化してゲート絶縁膜に相
当する二酸化ケイ素膜１３を１５００人形成する（第１
図（ｂ）） 、 ：れらの上ｉ：ＬＰｃＶＤ＠’ｔ’ゲ
ートポリシリコン１４を５０００人堆積させる（第１図
（Ｃ）） 、ゲートポリシリコン１４上にＰＳＧ膜１５
もしくはＢＳＧ膜をスピンコードで１５００人程度ｋ＝
−ティングし、Ｎ２雰囲気で９５０℃、６０分間熱拡散
する。これによりゲートポリシリコン１４は例えばＰＳ
Ｇ膜１５を塗布拡散剤とした場合には比抵抗がρがρ≦
１０′Ω・Ｃ−の低抵抗ｎ゛ポリシリコン４′となる（
第１図（ｄ））、次いで拡散後のＰＳＧ膜１５またはＢ
ＳＧ膜を除去し。
当する二酸化ケイ素膜１３を１５００人形成する（第１
図（ｂ）） 、 ：れらの上ｉ：ＬＰｃＶＤ＠’ｔ’ゲ
ートポリシリコン１４を５０００人堆積させる（第１図
（Ｃ）） 、ゲートポリシリコン１４上にＰＳＧ膜１５
もしくはＢＳＧ膜をスピンコードで１５００人程度ｋ＝
−ティングし、Ｎ２雰囲気で９５０℃、６０分間熱拡散
する。これによりゲートポリシリコン１４は例えばＰＳ
Ｇ膜１５を塗布拡散剤とした場合には比抵抗がρがρ≦
１０′Ω・Ｃ−の低抵抗ｎ゛ポリシリコン４′となる（
第１図（ｄ））、次いで拡散後のＰＳＧ膜１５またはＢ
ＳＧ膜を除去し。
金属材料キャップ層を形成する。なお、キャップ層とし
ては真空蒸着法、スパッタリング法等で成膜可能な金属
材料すべてのものが含まれる。
ては真空蒸着法、スパッタリング法等で成膜可能な金属
材料すべてのものが含まれる。
例えばＣｒ、ＡＱ、Ｔｉ、Ｚｒ、Ｔａ、Ｗ、Ｐｔ、Ｈｆ
。
。
Ｖ、Ｍｏが挙げられ、さらには高温耐熱性の良い有機化
合物をも使用可能である。
合物をも使用可能である。
以下、第１図のρ−Ｃｈトランジスタ側のみについて説
明する。すなわち第１図（ｄ）工程でリンがドープされ
たｎ゛ポリシリコンｂ た如き耐熱材料、好ましくは金属材料、具体的にはＣｒ
をキャップ層材料とし、真空蒸着法またはスパッタリン
グ法で１００Å以上、例えば８００人程堆積させ、Ｃｒ
薄膜１６を形成する（第１図（ｅ））、次いで、°ゲー
ト電極フォトリソでレジストパターン後、Ｃｒ薄１１１
１６をエツチングし、レジスト寸法をＣｒ薄艙１６に転
写する。この際。
明する。すなわち第１図（ｄ）工程でリンがドープされ
たｎ゛ポリシリコンｂ た如き耐熱材料、好ましくは金属材料、具体的にはＣｒ
をキャップ層材料とし、真空蒸着法またはスパッタリン
グ法で１００Å以上、例えば８００人程堆積させ、Ｃｒ
薄膜１６を形成する（第１図（ｅ））、次いで、°ゲー
ト電極フォトリソでレジストパターン後、Ｃｒ薄１１１
１６をエツチングし、レジスト寸法をＣｒ薄艙１６に転
写する。この際。
Ｃｒ薄膜、すなわちキャップ層ＩＢがゲート幅ＡとＢ；
ｉ：Ａの関係を満たすようにｎ゛ドープトプリシリコン
１４′エツチングする（第１図（ｆ））。
ｉ：Ａの関係を満たすようにｎ゛ドープトプリシリコン
１４′エツチングする（第１図（ｆ））。
この際のエツチングはＨＮＯ，、ＨＦ、ＣＨ，Ｃ００Ｈ
系ウエツトエツチングによるオーバーエツチングで加工
でき、そしてドライエツチングで加工する場合はＥＣＲ
ドライエツチングまたはＳＦ、系ガスによるＲ Ｉ Ｅ
（Ｒｅａｃｔｉｖｅ ＩｏｎＥ ｔｃｈｉｎｇ）オー
バーエツチングで加工できる。
系ウエツトエツチングによるオーバーエツチングで加工
でき、そしてドライエツチングで加工する場合はＥＣＲ
ドライエツチングまたはＳＦ、系ガスによるＲ Ｉ Ｅ
（Ｒｅａｃｔｉｖｅ ＩｏｎＥ ｔｃｈｉｎｇ）オー
バーエツチングで加工できる。
このように加工するのは次工程のりフトオフの効果を高
めるためである。すなわちＡ＞Ｂとなるとリフトオフに
よるも塗布型拡散剤が残存し。
めるためである。すなわちＡ＞Ｂとなるとリフトオフに
よるも塗布型拡散剤が残存し。
ドープトポリシリコン１４′中に拡散するようになる０
次に、ゲート酸化膜１３をエツチングし、Ｂ、０．を含
む塗布型拡散剤１７をスピンコードし、プリベークキュ
ア工程を施す（第１図（ｇ））。
次に、ゲート酸化膜１３をエツチングし、Ｂ、０．を含
む塗布型拡散剤１７をスピンコードし、プリベークキュ
ア工程を施す（第１図（ｇ））。
その後、硝酸セリウム第ニアンモニウム塩を含む酸性溶
液でキャップ層Ｃｒ薄膜１６を溶かし。
液でキャップ層Ｃｒ薄膜１６を溶かし。
そのＣｒ薄膜１６上の塗布型拡散剤１７をリフトオフす
る。この状態でｐ −ａｈ トランジスタのソース・ド
レイン領域熱拡散を行う（第１図（ｈ））、 ４こ
れにより、ボロンがｎ９ポリシリコン１４’中に拡散さ
れることなく、ソース・ドレイン領域へのボロン拡散層
の形成が可能となる。なお、第１図の（ｅ）〜（ｈ）工
程において、ｐ−Ｃｈトランジスタ側のみを示したが、
ｎ−ａｈ トランジスタ側も同様にして処理する。この
場合はｎ°ポリシリコン１４′とソース・ドレイン拡散
層の極性が同一となる。
る。この状態でｐ −ａｈ トランジスタのソース・ド
レイン領域熱拡散を行う（第１図（ｈ））、 ４こ
れにより、ボロンがｎ９ポリシリコン１４’中に拡散さ
れることなく、ソース・ドレイン領域へのボロン拡散層
の形成が可能となる。なお、第１図の（ｅ）〜（ｈ）工
程において、ｐ−Ｃｈトランジスタ側のみを示したが、
ｎ−ａｈ トランジスタ側も同様にして処理する。この
場合はｎ°ポリシリコン１４′とソース・ドレイン拡散
層の極性が同一となる。
次いで、塗布型拡散剤１７をＨＦ／Ｈ，Ｏ系エッチャン
トで除去した後、第２図にも示した如き常法に従い、層
間絶縁膜を形成し、コンタクトホールをあけ、配線用Ａ
Ｑ膜を形成し、ここにキャップのない平坦なＣ−ＭＯＳ
ＴＦＴが得られる。
トで除去した後、第２図にも示した如き常法に従い、層
間絶縁膜を形成し、コンタクトホールをあけ、配線用Ａ
Ｑ膜を形成し、ここにキャップのない平坦なＣ−ＭＯＳ
ＴＦＴが得られる。
以上のような本発明によれば、デバイス形状が平坦化し
、従って高信頼性の単一極性を有する半導体装置が歩留
りよく得られるという効果を有する。
、従って高信頼性の単一極性を有する半導体装置が歩留
りよく得られるという効果を有する。
第１図は本発明半導体装置を作製する場合の工程の一例
を部分的に示す説明図である。 第２図は従来の単一伝導型極性を有する半導体装置を塗
布型熱拡散により作製する場合の工程説明図である。 １０．２０・・・石英基板 １１．１２，２１．２１’ ・・・活ｌａｔ
（ａ）１３．２３・・・二酸化ケイ
素膜 １４．２４・・・ゲートポリシリコン １４’ 、 ２４’・・・ドープトポリシリコン
（ｂ）１６・・・Ｃｒ薄膜 １７・・・ＢＳＧ膜 ２５・・・キャップ層２６
・・・ｐｓａ膜 ２７．２９・・・ソース２７’
、２９’１０．トＬｚイア ２ｇ、ＢＳＧ膜（Ｃ）３
０・・・層間絶縁膜 ３１・・・配線用ＡＱ膜 ゛（ｄ） ｙｉｐＨ図 第２図
を部分的に示す説明図である。 第２図は従来の単一伝導型極性を有する半導体装置を塗
布型熱拡散により作製する場合の工程説明図である。 １０．２０・・・石英基板 １１．１２，２１．２１’ ・・・活ｌａｔ
（ａ）１３．２３・・・二酸化ケイ
素膜 １４．２４・・・ゲートポリシリコン １４’ 、 ２４’・・・ドープトポリシリコン
（ｂ）１６・・・Ｃｒ薄膜 １７・・・ＢＳＧ膜 ２５・・・キャップ層２６
・・・ｐｓａ膜 ２７．２９・・・ソース２７’
、２９’１０．トＬｚイア ２ｇ、ＢＳＧ膜（Ｃ）３
０・・・層間絶縁膜 ３１・・・配線用ＡＱ膜 ゛（ｄ） ｙｉｐＨ図 第２図
Claims (1)
- １、半導体基板または絶縁基板上に形成される各トラン
ジスタのポリシリコンゲートが塗布型熱拡散によって単
一伝導型極性をなす半導体装置において、ゲートがＮ型
またはＰ型でその比抵抗ρがρ≦１０＾５Ω・ｃｍでこ
のゲート幅以上の幅をもった金属材料キャップ層上に塗
布された塗布型拡散剤をリフトオフ法により前記キャッ
プ層とともに除去して熱拡散したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004269A JPH01181568A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004269A JPH01181568A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181568A true JPH01181568A (ja) | 1989-07-19 |
Family
ID=11579821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004269A Pending JPH01181568A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181568A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130836A (ja) * | 1988-11-10 | 1990-05-18 | Fuji Xerox Co Ltd | シリコン薄膜トランジスタの製造方法 |
| CN103021948A (zh) * | 2011-09-22 | 2013-04-03 | 上海华虹Nec电子有限公司 | 深亚微米半导体器件的工艺集成方法 |
-
1988
- 1988-01-11 JP JP63004269A patent/JPH01181568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130836A (ja) * | 1988-11-10 | 1990-05-18 | Fuji Xerox Co Ltd | シリコン薄膜トランジスタの製造方法 |
| CN103021948A (zh) * | 2011-09-22 | 2013-04-03 | 上海华虹Nec电子有限公司 | 深亚微米半导体器件的工艺集成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5776822A (en) | Method for fabricating semiconductor device having titanium silicide film | |
| JP3412277B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US4742025A (en) | Method of fabricating a semiconductor device including selective etching of a silicide layer | |
| JPS5922380B2 (ja) | ハンドウタイソシノ セイゾウホウホウ | |
| JPH01165172A (ja) | 薄膜トランジスターの製造方法 | |
| JP3316804B2 (ja) | 半導体装置の製造方法 | |
| JPH01181568A (ja) | 半導体装置 | |
| JPH0511668B2 (ja) | ||
| JPS59150421A (ja) | 半導体装置の製造方法 | |
| JP2666565B2 (ja) | 半導体装置の製造方法 | |
| JP2739593B2 (ja) | 半導体装置の製造法 | |
| JPS6346584B2 (ja) | ||
| JP2817209B2 (ja) | 半導体装置の製造方法 | |
| JPS647509B2 (ja) | ||
| JPH0122731B2 (ja) | ||
| JPH0547783A (ja) | 半導体装置の製造方法 | |
| JPH01200672A (ja) | コプレーナ型トランジスタ及びその製造方法 | |
| JPS6068656A (ja) | 半導体装置の製造方法 | |
| JPH06244289A (ja) | 半導体装置の製造方法 | |
| JPH07122652A (ja) | 半導体装置の製造方法 | |
| JPS5882537A (ja) | 半導体装置 | |
| JPH07183530A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11135478A (ja) | 半導体装置の製造方法 | |
| JPS6158973B2 (ja) | ||
| JPH09260664A (ja) | 半導体装置の製造方法 |