JPH01130554A - 静電保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔Ｉ！要〕 ＭＯＳ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｎ＋１ｃｏｎｄ
ｕｃｔｏｒ）構造の集積回路のゲート酸化膜を静電気に
よる破壊から保護する静電保護回路に関し、 ラッチアップの発生を防止し、かつ、特に高電圧で低容
量の静電破壊に対する有効な保護を目的とし、 ＮチャンネルＭＯＳ型電界効果トランジスタである第１
のトランジスタと、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタである第２のトランジスタとよりなり、該第１
及び第２のトランジスタの両ゲートを共通接続し、該第
１のトランジスタのドレイン及びソースのうち一方を第
１の電源端子に接続すると共に、該第２のトランジスタ
のドレイン及びソースのうち一方を該第１の電源端子よ
りも電位の低い第２の電源端子に接続し、該第１及び第
２のトランジスタのドレイン及びソースのうち該第１及
び第２の電源端子に接続されていない他方の各端子を、
該第１及び第２のトランジスタの各ゲートと内部回路の
入力端とに夫々共通接続するよう構成する。

〔産業上の利用分野〕。

本発明は静電保護回路に係り、特にＭＯＳ構造の集積回
路のゲート酸化膜を静電気による破壊から保護する静電
保護回路に関する。

ＭＯＳｅｉｍ造の集積回路の例えば入力側に用いられる
静電保護回路は、ゲート酸化膜の耐圧が〜５０Ｖ程度と
、通常起り得る静電気の例えば１００■　　〜１　ｋｖ
ｐ−ｐに比べて極めて低いため、この−ｐ ゲート酸化膜の保護のために設けられている。

近年、ＭＯＳ構造の集積回路は益々高速化、高集積化の
傾向にあるため、ゲート酸化膜は益々薄くなり、上記の
静電保護回路による保７Ｊ動作が重要となる。

〔従来の技術〕

第１０図は従来の静電保護回路の一例の回路図を示す。

同図中、１は入力パッドで、抵抗Ｒ１１゜Ｒ１２を直列
に介してＣＭＯＳインバータを構成する、Ｐチャンネル
ＭＯＳ形電界効果トランジスタ（ＦＥＴ）Ｔｒ１、及び
ＮチャンネルＭＯＳ形電界効果トランジスタＴｒ１□の
各ゲートに夫々接続されている。

また、ダイオードＤ１１はアノードが抵抗Ｒ１１に接続
され、カソードがトランジスタＴｒ１１のソース（ＣＭ
ＯＳインバータのドレイン）と共に電源電圧Ｖ。Ｃ入力
端子に接続されている。更にダイオードＤ１２はアノー
ドがトランジスタＴ’１２のソースと共にグランド（Ｇ
ＮＤ）端子に接続される一方、カソードが抵抗Ｒ１２に
接続されている。

また、第１１図に示す他の例の従来の静電保護回路は、
第１０図で用いられていたダイオードＤ１１及びＤ１、
と抵抗Ｒ１１及びＲ１□の代りに、ＰチャンネルＭＯＳ
形ＦＥＴ　　Ｔｒ１３及びＮチャンネルＭＯＳ形ＦＥＴ
　　Ｔｒ、４の各ドレインをトランジスタＴｒ１１及び
Ｔｒｌ２の各ゲートに共通接続したものである。

第１２図に示す更に他の例の従来の静電保護回路は、第
１０図で用いられたダイオードＤ１１及び抵抗Ｒ１１の
代りに、ＰＮＰトランジスタＴ’１５によるダイオード
を使用したものである。

次に従来の静電保護回路の各個の動作につぎ説明するに
、第１０図に示す従来の静電保護回路においては、入力
パッド１にＶＣＣレベル程度のハイレベル（“Ｈ”）の
電圧が印加されたときは、ダイオードＤ　及びＤｌ２は
いずれもオフで、入力型圧は抵抗Ｒ１１，Ｒ１２を直列
に介して減衰されることなくトランジスタＴ’１１及び
Ｔｒ１□の各ゲートに印加される。

また、グランドレベル程度のローレベル（“Ｌ”）電圧
が入力パッド１に入力されたときも、ダイオードＤ１１
及びＤｌ２はいずれもオフで、入力電圧は抵抗Ｒ１１，
Ｒ１２を直列に介して減衰されることなくトランジスタ
Ｔｒ１１及びＴ’１２の各ゲートに印加される。

しかし、入力電圧に正方向に１００Ｖ〜１ｋｖ程度の静
電気がパルス状に重畳されている場合（第１３図にＶ。

Ｃ■で示す）は第１３図に示す如く、ダイオードＤ１１
が順方向にバイアスされてオンとなり、電流ｉ　が実線
で示す如くダイオードＤ１１を通して流れることにより
、ＶＣＣ端子側へ放電され、静電破壊からの保護が図ら
れる。

また、ＧＮＤ端子の電圧レベルを基準にして負方向にパ
ルス状静電気が重畳された場合（第１３図にＧＮＤθで
示す）は、ダイオードＤ１２がオンとなりダイオードＤ
１２を介して破線で示す方向に電流１２が流れるので、
放電が行なわれ、静電破壊からの保護が図られる。なお
、第１２図に示した従来回路も第１０図に示した従来回
路と同様の動作を行なうので、その動作説明は省略する
。

ここで、第１０図に示した従来回路の構造断面は第１５
図に示す如く、Ｎ型基板（Ｎ８．ｂ）２に形成されたＰ
ウェル３内に更に形成されたＰ＋拡散層５．Ｐウェル４
内に更に形成されたＮ＋拡散層６により抵抗Ｒ１１，Ｒ
１２を実現し、Ｐ−拡散層３と基板２によるＰＮ接合に
よりダイオードＤ１１を構成し、更にＰウェル４とＮ＋
拡散ＷＪ６によりダイオードＤ１□を構成しており、前
記ｖｃｃ端子は基板２側になり、ＧＮＤ端子はＰウェル
４側になる。第１０図に示す従来回路はＣＭＯＳ系東積
系格積回路保護回路として一般に広く採用されている。

他方、第１１図に示す従来回路では、正常の論理動作時
にはトランジスタＴｒ１３及びＴｒ１４が夫々オフであ
るが、第１７図にｖｃｃ■で示す如く、■ｃｃ端子レベ
ルより正方向の大なるパルス状電圧が重畳された電圧が
入力バッド１に入来した場合及び、ＧＮＤθで示す如＜
ＧＮＤ端子レベルより負方向に大なるパルス状電圧が入
来した場合のいずれも保護動作が図られる。

すなわち、第１１図に示す従来回路は第１９図に示す如
き構造断面をしており、Ｎ型基板８の上に形成されたＰ
＋拡散層９，１０．酸化膜１１、ゲート電極１２等によ
りトランジスタＴ　ｒ　１３が構成されており、また、
Ｎ＋拡散層１３．１４、酸化膜１５、ゲートＮ極１６、
Ｐウェル１７等によりトランジスタＴ’１４が構成され
ている。

この従来回路において、入力バッド１の入力電圧が第１
７図に示したように■ＣＣ■のときは、トランジスタＴ
ｒ１３のドレイン領域のど拡散層１０と基板８によるダ
イオードのオン動作及び、トランジスタＴ’１３自身の
オン動作により基板８方向へ電荷が放電され、保護動作
が図られる。

また、入力電圧がＧＮＰｅの場合はトランジスタＴ’１
４のドレイン領域のＮ＋拡散層１３とＰつＩル１７によ
るダイオードのオン動作及びトランジスタＴ’１４自身
のオン動作によりＰウェル１７方向へ放電が行なわれ、
静電破壊に対する保護が図られる。

また、第１８図に■　ｅで示す如り、■ＣｃレベＣ ルより負方向に大なるレベルのパルス状電圧が第１１図
の従来回路の入力バッド１に入来した場合は、上記Ｐ９
拡散層１０とＮ型基板８によるダイオードのブレークダ
ウンにより放電が行なわれる（この場合、Ｐ拡散〜Ｘ　
１０１５Ｎ／ｃｄでブレークダウン数＋Ｖ程度）。

更に第１８図にＧＮＤ■で示す如く、ＧＮＤレベルより
正方向に大なるレベルのパルス状電圧が入力バッド１に
入来した場合は、Ｎ＋拡散層１３とＰウェル１７による
ダイオードのブレークダウンにより放電が行なわれる（
この場合、Ｎ拡散〜Ｘ１０１５Ｎ／ｃｉでブレークダウ
ン数＋ｖｌ￥ｒｔ１）。

〔発明が解決しようとする問題点〕

しかるに、第１０図に示した従来の静電保護回路では、
第１４図に示すように、入力バッド１の入力電圧がＶｃ
ｃθで示す■ＣＣレベルより負方向に大なるレベルのパ
ルス状電圧である場合、ダイオードＤｌｌ−０１２は両
方共にオフとなり、トランジスタＴ　ｒ　１１．　Ｔ　
ｒ　１２のゲートにつながるノードはＤｌｌのブレーク
ダウン電圧に達するまで電位が下降し、ゲート酸化膜耐
圧と同等かあるいは越えてしまう。

また、第１４図にＧＮＤ■で示すようにＧＮＤレベルよ
り正方向に大なるレベルのパルス状電圧が入力された場
合は、ダイオードＤ１１．Ｄ１２は共にオフとなり１、
Ｔ　ｒ　１１．　Ｔ　ｒ　１２のゲートにつながるノー
ドはＤ１２のブレークダウン電圧に達するまで電位が上
昇し、ゲート酸化膜耐圧と同等かあるいは越えてしまう
。

上記のように入力電圧が■。ｏｅかＧＮＤ■のときはダ
イオードＤ１１．Ｄ１２のブレークダウン電圧に達する
までＴ　ｒ　１１．　Ｔ　ｒ　１２のゲートには電圧が
かかり続けることになる。通常、ダイオードＤ１１゜Ｄ
１２のブレークダウン電圧はＤｌｌのＰ拡散層５、Ｄ１
２のＮ拡散層６の８１度により決まるが、これらの濃度
は抵抗Ｒ１１，Ｒ１□の抵抗値をある程度高くするため
に薄くなりがちであり、それだけブレークダウン電圧は
絶対値で高くなる傾向がある（Ｄ　で７０Ｖ〜１００Ｖ
、Ｄ１２で５０ｖ〜７０Ｖイ」近、拡散濃度１０１２〜
１０１３Ｎ／ｃｄ）。

実際には第１５図及び第１６図に示すように、第１０図
の従来回路では、０ＭＯＳ特有の寄生ラテラルＰＮＰト
ランジスタＴｒ　　　、ＮＰＮトランジスタＴ’　１６
２が形成されるため、入力電圧が前記Ｖ。ｃｅの場合に
はトランジスタＴ’　１６２が、また前記ＧＮＤ＋の場
合はトランジスタＴ　’　１６１が不安定ながら導通状
態となり、夫々オーブンであるはずの片方のバルクがＧ
ＮＤに近いレベルとなる。

このため、本来オフであるはずのダイオードＤ１１．Ｄ
１２はオン状態となり得る。これにより、いくらかゲー
ト酸化膜保護の効果がみられる（通常、人体帯電法で３
００Ｖ程度、パッケージ帯電で４００Ｖ〜５００Ｖ程度
）。しかし、製品となった集積回路が通る組立及び運搬
経路ではＫＶオーダーの極めて高いインパルス状静電気
が発生し、これに対しては十分な保護動作ができなかっ
た。

また、第１６図かられかるように、通常の論理動作時（
■　端子にＶＣＣレベル、ＧＮＤ端子にＣ ＧＮＤレベルが印加されているとき）にノードＮ１６１
にｖＣＣｅのノイズが混入した場合、又はノードＮ１６
２にＧＮＤθのノイズが混入した場合はトランジスタＴ
ｒ　　、Ｔｒ１６２がオンして電源、ＧＮＤ間に電流が
流れ続けるラッチアップ現象が発生することがあるとい
う問題点があった。

他方第１１図に示した従来回路においては、第１０図に
示した従来回路にくらべて寄生ラテラルトランジスタが
オンし易く、また、ダイオードにくらべてＦＥＴの方が
ブレークダウン電圧が若干低いために、入力電圧がｖＣ
ＣｅやＧＮＤΦの場合には保護動作が成る程度有効であ
る。しかし、第１９図及び第２０図かられかるように、
トランジスタＴｒ　　　のコレクタとトランジスタＴｒ
２０１のベース間距離が短く、抵抗Ｒ２０１の値が小で
あるため、トランジスタＴｒ２０１がオンし易く、また
ノードＮ　　、Ｎ２ｏ２に混入したノイズによつて第１
５図と同様にラッチアップが発生し易い構造であるとい
う問題点があった。

また、第１７図と共に説明した動作時において、放電の
動作が、トランジスタＴ　ｒ　１３．　Ｔ　ｒ　１４の
各ドレイン領域からバルク方向に、またトランジスタＴ
ｒ　、Ｔｒ１４自身のオンによるドレイン・ソ−ス間で
行なわれるため、両者の相乗効果により特にＴｒ、Ｔｒ
１４のドレイン領域を通る電流が大きくなり、ドレイン
領域又はトレイン・ソース間のショート破壊が発生し易
いという問題点があった。

本発明は上記の点に鑑みてなされたものであり、ラッチ
アップの発生を防止し、かつ、特に高電圧で低容量の静
電破壊に対する有効な保護を図ることができる静電保護
回路を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図を示す。同図中、Ｔｒｌは
ＮチャンネルＭＯＳ形ＦＥＴである第１のトランジスタ
、Ｔｒ２はＰチャンネルＭＯＳ型ＦＥＴである第２のト
ランジスタ、２０は入力端子、２１は内部回路である。

第１及び第２のトランジスタＴｒ１及びＴｒ２は静電保
護回路２２を構成しており、それらの各ゲートは共通に
入力端子に接続されると共に内部回路２１の入力端に共
通接続されている。なお、静電保護回路２２を内部回路
２１の出力側に設けてもよい。

第１のトランジスタＴｒ１のドレイン及びソースのうち
一方は第１の電源端子（ｖｃｃ端子）に接続され、他方
はそのゲートに接続されている。第２のトランジスタＴ
ｒ２のドレイン及びソースのうち一方は第２の電源端子
（ＧＮＤ端子）に接続され、他方はそのゲートに接続さ
れている。

更に、第１のトランジスタＴｒ、のバックゲートは第２
の電源端子に、第２のトランジスタＴｒ２の バックゲートは第１の電源端子に接続されている。

〔作用〕

本発明の構造断面図は第２図に示す如くになる。

同図中、２４はＮ型基板で、その上に形成されたＰウェ
ル２５及びＰウェル２５内のＮ＋拡散層２６．２７、Ｐ
＋拡散層２８，２９、酸化膜３０、ゲート電極３１など
によりトランジスタＴｒ１が構成され、またＰ＋拡散層
３２．３３、Ｎ＋拡散層３４．３５、酸化膜３６、ゲー
ト電極３７などによりトランジスタＴｒ２が構成される
。

また、上記の各領域から、第２図に示す如く寄生のラテ
ラルＰＮＰトランジスタ”ｒｒ２１．ＮＰＮトランジス
タ”２２が形成される。このトランジスタＴｒ２１．Ｔ
ｒ２２により構成される回路は第３図に示す如くになる
。ここで、ノードＮ２１はＰ＋拡散層３２、ノードＮ２
２はＮ＋拡散層２７である。

かかる構成の静電保５回路において、正常動作時は入力
電圧が“Ｈ”のときも“し”のときもいずれもトランジ
スタＴｒ　、Ｔｒ２はオフであるま ため、トランジスタＴｒ、Ｔｒ２による影響なく入力電
圧はそのまま内部回路２１に供給される。

次に入力電圧にパルス状ノイズが重畳されている場合の
保護動作について説明する。

■　入力端子２０にＶＣＣ端子レベルをグランドとして
正方向に大なるレベルをもつパルス状の電圧が入力され
た場合（Ｖｃｃ■） トランジスタＴｒ　のゲート電圧がＶ。０端子に対して
十分に高いため、ゲート酸化ｇ１３０の下に反転層が形
成され、トランジスタＴｒ１はオン状態となり、電流ｉ
３が流れる。これと同時に、入力端子２０に接続されて
いるトランジスタＴｒ２のＰ＋拡散層３２と基板２４と
によるＰＮ接合ダイオードもオン状態になり、電流ｉ４
が流れる。

このとき、トランジスタＴｒ１のバックゲート（Ｐウェ
ル２５）はどの電位にも設定されていないため、トラン
ジスタＴｒ１のオン動作はパルス状ノイズが印加した瞬
間は飽和領域によるオン状態より出発するが、その後す
ぐにトライオード（Ｔｒｉｏｄｅ　）領域中ピンチオフ
点に比較的近い領域へ移行する。

従って、上記の放電電流ｉ３及びｉ４は１４〉ｉ３とな
り、電流１１　（＝　！３＋　！４　）はｉ３の経路の
みに流れるのではなく、ｉ３が流れる経路と１４が流れ
る経路とにわかれるから、前記第１１図に示した従来回
路のように、トランジスタＴｒ　　Ｔｒ１４のオン時に
ドレイン領域に大電流１３゛ が流れることはない。

■　入力端子２０にＧＮＤＩ子レベルをグランドとして
負方向に大なるレベルのパルス状電圧が入力された場合
（ＧＮＤｅ） トランジスタＴｒ２のゲート電圧がＧＮＤ端子　　、（
Ｐウェル２５）に対して十分に低いため、ゲート酸化膜
３６の下に反転層が形成され、トランジスタＴｒ２はパ
ルス状ノイズが印加した瞬間は飽和領域によるオン状態
より出発するが、その後すぐにトライオード領域中ピン
チオ７点に比較的近い領域へ移行し、電流ｉ５が流れる
。またこれと同様に、入力電圧が印加されるトランジス
タＴ　ｒ　１のＮ＋拡散層２７とＰウェル２５とによる
ＰＮ接合ダイオードもオン状態となり、電流ｉ６が流れ
る。

従って、この場合も、上記■の場合と同様に、電流１ｚ
（＝ｉ　　＋ｉ　　＞はｉ５の経路のみに流れるのでは
なく、ｉ５が流れる経路と、電流ｉ６が流れる経路とに
わかれる。

■　入力端子２０にｖｃ−子レベルをグランドとして負
方向に大なるレベルをもつパルス状の電圧が入力された
場合（ＶＣｏｅ） トランジスタ■ｒ２のＰ＋拡散Ｅ３２と基板２４とによ
るＰＮ接合ダイオードのブレークダウンが生じ、これに
より電流が流れるので、第１０図に示した従来回路のよ
うに、ゲート酸化膜耐圧を越えるということはない。

また、Ｔｒ２のゲート電極に負方向電圧が確実に印加さ
れるため、Ｔｒ２は、反転層が形成され、それによりＴ
ｒ２はトライオード領域でオン動作し、ドレイン領域拡
散の電圧が全ソース領域拡散（Ｐ＋拡散１！Ｊ３３＋Ｐ
＋拡散ＷＪ２８及びＰウェル２５）へ伝達され、Ｔｒ２
の全ソース領域拡散層の拡散容量がみえてくるため、パ
ルス状ノイズのピーク電位低下に有効な働きをする。

■　入力端子にＧＮＤ端子レベルをグランドとして正方
向に大なるレベルをもつパルス状電圧が入力された場合
（ＧＮＤ■） トランジスタＴｒ１のＮ＋拡散層２７と基板２５とによ
るＰＮ接合ダイオードのブレークダウンにより放電が行
なわれるから、第１０図に示した従来回路のようにゲー
ト酸化膜耐圧を越えるということはない。

また、Ｔｒ、のゲート電極に正方向電圧が確実に印加さ
れるため、Ｔｒｌは反転層が形成され、それによりＴｒ
ｌはトライオード領域でオン動作し、ドレイン領域拡散
の電圧が全ソース領域拡散（Ｎ＋拡散層２６十Ｎ＋拡散
層３５及び基板２４）へ伝達され、Ｔｒｌの全ソース領
域拡散層の拡散容量がみえてくるため、パルス状ノイズ
のピーク電位低下に有効な働きをする。

次に、本発明回路によるラッチアップフリー化について
説明する。第３図に示すように本発明ではトランジスタ
Ｔ’２１のエミッタ及びコレクタは夫々ＧＮＤ端子に接
続され、トランジスタ”ｒ’２２のエミッタ及びコレク
タはＶＣ６端子に接続されている。すなわち、従来は第
１６図、第２０図に示したようにラテラルトランジスタ
のコレクタとエミッタとは一方がｖｃｃ端子に、他方が
ＧＮＤ端子に接続されるような構成であったのに対し、
本発明ではラテラルトランジスタＴ　ｒ　２１　、　Ｔ
　ｒ　２２のコレクタとエミッタは同じトランジスタに
ついてはｖ　端子及びＧＮＤ端子の一方にのみ接続され
てＣ いる。

このため、ノイズがノードＮ２１やＮ２２に混入しても
、トランジスタＴ　ｒ　２１．　Ｔ　ｒ　２２はノード
Ｎ２１゜Ｎ２２を通してオンするのみで、トランジスタ
Ｔｒ　及びＴｒ２□のうち一方がオンすることによって
他方がオンすることは起り得す、よって■。。

端子とＧＮＤ端子間に電流が流れることはない。

従って、ノードＮ２１．Ｎ２２にかかるノイズが取り除
かれると電流経路は全く無くなり、ラッチアップはしな
いことになる。

更に、第３図でもわかるように、トランジスタＴ’２２
に流れる電流はそのコレクタ、抵抗Ｒ２１、ｖｃＣ端子
、そのエミッタを結ぶ閉ループに流れ、トランジスタＴ
　ｒ　２１はそのエミッタ、コレクタ、抵抗Ｒ２２、Ｇ
ＮＤ端子、エミッタを結ぶ閉ループに流れるため、囲り
の回路や内部回路２１への影響も少ない。

〔実施例〕

次に本発明の各実施例について説明する。第４図は本発
明の第１実施例の回路図を示す。同図中、第１図と同一
構成部分には同一符号を付し、その説明を省略する。本
実施例の静電保護回路４０は、トランジスタＴｒ１のド
レイン又はソース（ノードＮ４３）とｖｃｃ端子との間
にツェナーダイオードＺＤ１を接続し、トランジスタＴ
ｒ２のドレイン又はソース（ノードＮ４２）とＧＮＤ端
子との間にツェナーダイオードＺＤ２を接続したもので
ある。

また、内部回路２１として、ＰヂャンネルＭＯＳ型ＦＥ
Ｔ　Ｔｒ３とＮチャネルＭｏｓ型ＦＥＴＴｒ　４よりな
るＣＭＯＳインバータが用いられ、Ｔｒ３及びＴｒ４の
各ゲートは入力端子２０、Ｔ　ｒ　１．　Ｔ　ｒ　２の
各ゲート及びＴ　ｒ　１　、　Ｔ　ｒ　２のソース又は
ドレインの共通接続点（ノードＮ４１）に接続されてい
る。

第５図は第４図に示した回路の構造断面図で、第２図と
同一構成部分には同一符号を付し、その説明を省略する
。第５図において、Ｎ＋拡散層４３内に形成されたＰ＋
拡散層４４と基板２４とはツェナーダイオードｚＤ１を
構成し、またＰ９拡散層４１とその内部に形成されたＮ
＋拡散層４２のうちＮ＋拡散層４２と基板２４によりツ
ェナーダイオードＺＤ２が構成される。

また、第５図に示す如く、寄生のラテラルＰＮＰトラン
ジスタＴｒ４１．ＮＰＮトランジスタＴ　ｒ　４２が形
成される。なお、第２図に示したトランジスタＴｒ、Ｔ
ｒ２２も第５図において形成されるが、第５図では図示
を省略しである。かかるトランジスタＴｒ、Ｔｒ４２及
びその周辺の回路は第６図に示す如りになる。

本実施例によれば、第１図と同様の静電保護動作を行な
い、更にそれに加えて次のような特長を有する。

■　入力端子２０にｖｃＣｅの入力電圧が印加された場
合、トランジスタＴｒ、のゲート酸化膜３７の下に反転
層が形成され、ノードＮ４１の電位がトランジスタＴｒ
２のソース側のＮ４２点に伝わる。このとき、Ｎ４２点
が負電位であるから、第６図に示す如く、Ｐウェル（第
５図の２５）からＮ　点に電流’　ＢＥｌが流れ、トラ
ンジスタ■ｒ４２がオン状態になる。これにより、トラ
ンジスタＴ’４２のコレクタ・エミッタ間に電流Ｉ。Ｅ
ｌが流れ、ノードＮ４１の負電荷が引抜かれる。

■　入力端子２０にＧＮＤ■の入力電圧が印加された場
合、トランジスタＴｒ１のゲート酸化膜３０の下に反転
層が形成され、ノード”４１の電位がトランジスタＴｒ
１のソース側のＮ４３点に伝わる。このときＮ４３点が
正電位であるから、ノード　　。

Ｎ４３から基板２４側に第６図に示す如く電流ＩＣＢ２
が流れ、トランジスタＴｒ４１がオン状態になり、Ｐウ
ェル（第５図の２５）側に電流Ｉ　ＣＦ２が流れ、ノー
ドＮ４１の正電荷が引抜かれる。

■　トランジスタＴ　ｒ　１．　Ｔ　ｒ　２のゲート酸
化膜３０．３６がゲート・ソース間で破壊されても通常
動作による入力リーク電流は流れない。

次に本発明回路の第２実施例について説明するに、第７
図は本発明の第２実施例の回路図を示す。

本実施例の静電保護回路４６はトランジスタＴｒ１　、
Ｔｒ２の各ゲートを抵抗Ｒ７１を介してインバータ４７
に接続したものである。

この抵抗Ｒ７１は次段のインバータ４７のゲートにかか
る電圧を下げるように橢能し、ゲート酸化膜耐圧をみか
け上向上させる。

この抵抗Ｒ１１はトランジスタＴｒ１．Ｔｒ２のゲート
ポリシリコン抵抗を利用でき、第１図、第２図に示した
原理回路と同一パターン領域で実現できる。

第８図は第７図の構造平面図で、４８ａ、４８ｂはＮ＋
拡散層、４９はゲート電極、５０．５１はコンタクトホ
ール、５２は電極で、これらはトランジスタＴｒ１を構
成している。また、５３ａ。

５３ｂはＰ＋拡散層、５４はゲート電極、５５はコンタ
クトホールで、これらは電極５２と共にトランジスタＴ
ｒ２を構成している。

かかる構成において、ゲート電極４９のポリシリコン抵
抗により前記抵抗Ｒ７１が構成されている。

次に本発明の第３実施例について第９図と共に説明する
。本実施例は第１実施例と第２実施例とを複合したもの
で、第９図中、第４図及び第７図と同一構成部分には同
一符号を付し、その説明を省略する。

第９図に示す静電保護回路５７は前記した第１及び第２
実施例と同様の効果を奏する。

なお、以上説明した静電保護回路２２．４０゜４６及び
５７はそれ自体トランジスタ構造であるため、幅Ｗ、長
さしのサイズは容易に既存の技術で最適化でき、従って
面積も用途に合わせて自在に変化することができる。ま
た、静電保護回路自体のゲート酸化膜厚のみを厚くする
こともできる。

更に、静電保護回路２２．４０．４６及び５７を製造す
るためのマスクパターンは無数に考えられる。また、以
上の説明ではトランジスタＴｒ１゜Ｔ　ｒ　２は夫々１
個ずつのトランジスタとして説明したが、各々は成るＷ
サイズが決まれば、ソース・ドレイン間で並列で、ゲー
トは同一パターンにした複数のトランジスタにより構成
しても何ら影響なく所期の目的を達成することができる
。また、並列トランジスタのゲート長りも夫々異なるゲ
ート長にしてもよい。

更に、上記の実施例では静電保護回路を入力保護回路と
して説明したが、本発明はこれに限定されるものではな
く、一般に集積回路の静電保護用として、広く適用でき
るものである。

〔発明の効果〕

上述の如く、本発明によれば、以下の数々の特長を有す
るものである。

■　寄生のラテラルトランジスタのコレクタ。

エミッタが同じ電源端子に接続されるため、ラッチアッ
プが発生しない。

■　特に高電圧で低容量のパルス状入力電圧に対してオ
ン状態となったトランジスタに大電流が流れないので、
ドレイン領域の破壊やドレイン・ソース間のショート破
壊は発生せず、好適に静電破壊の防止を行なうことがで
きる。

■　ＣＭＯＳトランジスタ構造であるため、ある程度の
幅、長さのサイズの変更が可能であり保護回路の面積を
調整でき、高集積化が可能である。

■　内部回路の入力だけでなく、出力端子にも設け、ラ
ッチアップの発生を防止できる。この場合はトランジス
タの幅サイズは入力保護に用いたときよりも小さくて済
む。

■　ＣＭＯＳプロセスであれば、プロセスに特別な工程
を付加しなくてもよい。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は第１図の構造断面図、 第３図は第２図の要部回路図、 第４図は本発明の第１実施例の回路図、第５図は第４図
の構造断面図、 第６図は第５図の要部回路図、 第７図は本発明の第２実施例の回路図、第８図は本発明
の第２実施例の構造平面図、第９図は本発明の第３実施
例の回路図、第１０図乃至第１２図は夫々従来回路の各
個を示す回路図、 第１３図は第１０図図示回路の保護動作説明図、第１４
図は第１０図図示回路の問題点説明図、第１５図は第１
０図図示回路の構造断面図、第１６図は第１５図の要部
回路図、 第１７図及び第１８図は夫々第１１図図示回路の保２！
！動作説明図、 第１９図は第１１図図示回路の構造断面図、第２０図は
第１９図の要部回路図 である。 図において、 ２１は内部回路、 ２２．４０．４６．５７は静電保護回路、Ｔ　ｒ　１は
ＮチャンネルＭＯＳ型電界効果トランジスタ（ＦＥＴ）
、 Ｔｒ２はＰチャンネルＭＯＳ型電界効果トランジスタ（
ＦＥＴ）、 ＺＤ　、ＺＤ２はツェナーダイオード、Ｒ７１は抵抗 を示す。 特許出願人　富　士　通　株式会社 同　　　株式会社 九州富士通エレクトロニクス 市４ミ川の汚理構べ国 簗１　図 フッ 第４−１図Ｎ卸むｉコ国 ４２図 第２囮の杆巨頂瓢図 窮３図 オ婦シ用の第４宍オ色例ｆ１目禦ド目 可４図 第５司０手岬回路用 ４６ノ ＋ｖ！刈ハ箒２大糖７？’Ｊ／）１０賂困嘉７叉 埠ｑト明／）茶２１！榊１の棒はＥ平酌図本完シ用のＩ
ｓ３寅処歩１ｉ回モジ図 第９　図 挙わ帆ｒｉ：Ｊヌ弧／）−？ｌの匝凌番図ネξ未回路、
め忙り網の司責Ｉ目 第−１図 第１２ヌ ；Ｉ−ｙｏ酊り従来ビ１遺啄１；よる不戦察芝勧イ乍ｆ
ｉ月口４１３図 真１４図 竿７．５″図の妻部の回濱シ因 第１６図 零１７図 ４１８＝ 蔓ｌデも日型ｌダトロ路図 ４２０図

Claims (3)

【特許請求の範囲】
1. （１）ＮチャンネルＭＯＳ型電界効果トランジスタであ
   る第１のトランジスタ（Ｔｒ＿１）と、ＰチャンネルＭ
   ＯＳ型電界効果トランジスタである第２のトランジスタ
   （Ｔｒ＿２）とよりなり、 該第１及び第２のトランジスタ（Ｔｒ＿１、Ｔｒ＿２）
   の両ゲートを共通接続し、該第１のトランジスタ（Ｔｒ
   ＿１）のドレイン及びソースのうち一方を第１の電源端
   子に接続すると共に、該第２のトランジスタ（Ｔｒ＿２
   ）のドレイン及びソースのうち一方を該第１の電源端子
   よりも電位の低い第２の電源端子に接続し、 該第１及び第２のトランジスタ（Ｔｒ＿１、Ｔｒ＿２）
   のドレイン及びソースのうち該第１及び第２の電源端子
   に接続されていない他方の各端子を、該第１及び第２の
   トランジスタ（Ｔｒ＿１、Ｔｒ＿２）の各ゲートと内部
   回路（２１）に夫々共通接続するよう構成したことを特
   徴とする静電保護回路。
2. （２）前記第１及び第２のトランジスタ（Ｔｒ＿１、Ｔ
   ｒ＿２）のドレイン又はソースと第１、第２の電源端子
   との間に、第１及び第２のツェナーダイオード（ＺＤ＿
   １、ＺＤ＿２）を夫々別々に接続したことを特徴とする
   特許請求の範囲第１項記載の静電保護回路。
3. （３）前記第１及び第２のトランジスタ（Ｔｒ＿１、Ｔ
   ｒ＿２）の各ゲートと前記内部回路（２１）の入力端又
   は出力端との間に抵抗（Ｒ＿７＿１）を設けたことを特
   徴とする特許請求の範囲第１項又は第２項記載の静電保
   護回路。