JPH01128296A

JPH01128296A - 半導体記憶装置

Info

Publication number: JPH01128296A
Application number: JP62287058A
Authority: JP
Inventors: Shintaro Shibata; 信太郎柴田; Yusuke Otomo; 祐輔大友; Junzo Yamada; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-11-13
Filing date: 1987-11-13
Publication date: 1989-05-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔従来の技術〕演算回路を搭載した半導体記憶装置としては、従来第３
図に示すようなデュアルポートメモリがあった（例えば
、日経エレクトロニクス１９８６．３゜２４、　ＰＰ２
４３〜ＰＰ２６４に記載）。第３図の従来のデュアルポ
ートメモリの主要部分を示す回路図である。図において
外部とのデータ入出力の単位となる１ワードを１ビット
で構成した例である。デュアルポートメモリは、ランダ
ムアクセスメモリＲＡＭ部とシーリアルアクセスメモリ
（５ｅｒｉａｌ　ＡｃｃｅｓｓＭｅｍｏｒｙ　）　ＳＡ
Ｍ部、そして両者を電気的に接続または切離すトランス
ファ・ゲート部１０３から構成される。

アレイ１０６、ロウ選択回路１１７、■ＡＭ部コテコラ
ム選択回路１０８出力バッファ１０９等から構成される
。

図に示す従来例では、ＲＡＭ部コテコラム選択回路１０
ｇＡＭ部人出カバツファ１０９の中間に演算回路１１０
を付加した構成を採っている。ワード線ＷＬ（ｑ）；（
ｑ＝１．・・・、Ｑ）（以下原則としてＷＬと記す）は
メモリセル選択信号を伝送する線路、ピッ）　ｉｌ　Ｂ
Ｌ（ｐ）　；　（ｐ＝１．・・・、Ｐ）（以下ＢＬと記
す）はメモリセル１０７からの読出しデータまたはメモ
リセルへ１０〆も書込みデータに対応した信号を伝送す
る線路である。メモリセルアレイ１０６は、データを記
憶スるメモリセル１０７を上記ワード線ＷＬとビット線
ＢＬの交点毎に一定の規則で配置することによって構成
される。ＲＡＭ部データバス１１１は、ＲＡＭ部コテコ
ラム選択回路１０８算回路１１０を接続するデータ伝送
路である。ロウ選択回路１１７は、外部入力されたＸア
ドレスに基づいて複数のワード線ＷＬの中から１本を選
択し、メモリセル選択信号を出力する回路である。また
、ＲＡＭ部コテコラム選択回路１０８外部入力されたＸ
アドレスに基づいて複数のビット線ＢＬＯ中から１本を
選択し、ＲＡＭ部データバス１１１に接続する回路であ
る。ＲＡＭ部１０１に設けられた演算コードデコーダ１
１２は、外部入力された演算コードをデコードし、論理
演算の別を示す信号として演算回路］、　１．０に出力
する回路である。演算回路１１０には、人出カバソファ
１０９を介して外部入力されたソーヌデータと、ＲＡ、
Ｍ部データバス１１１を介して内部入力されたデスティ
ネーションデータに対して、論理演算を実行し、演算結
果をＲＡＭ部データバス１１１に出力する回路である。

演算回路１１０の動作は、夕１部入力またけ内部生成さ
れた演算回路制御信号によって制御される。すなわち、
制御信号の与え方により、演算回路１１０に上述の演算
を行わせることも、また論理演算とは別にＲＡＭ部デー
タバス１１１と人出カバソファ１０９を電気的な接続状
態または切離し状態に切換え制御することも可能である
。

ＳＡＭ部１０２は、データレジスタアレイＤＲ（ｐ）　
；（ｐ＝１．・・・、Ｐ）１２０、ＳＡＭ部コテコラム
選択回路１２２ドレスポインタ１２３、人出力バッファ
１２４等から構成される。データレジスタアレイ１２０
は、デス時に一連の読出しデータまたは１込みデータを
一時的に蓄える回路として用いられる。アドレスポイン
タ１２３は、データ読出しまたは書込みの対象となるデ
ータレジスタ１２１のアドレスを内部発生する回路でア
シ、発生アドレスは外部入力された初期値とシリアルク
ロックφＳＣのトグル（ＨＩ　ＧＨレベルｉｓ　ＬＯＷ
レベルを繰返し切り換えること）数で決まる。ＳＡＭ部
データバス１２５は、ＳＡＭ部コテコラム選択回路１２
２出力バッファ１２４を接続するデータ伝送路である。

ＳＡＭ部コテコラム選択回路１２２アドレスポインタ１
２３で指定されるアドレスに基づいて、複数のデータレ
ジスタ１２１の中から一個のデータレジスタを選択し、
ＳＡＭ部データバス１２５に接続する回路でおる。

トランスファ・ゲート部１０３は、トランスファ・ゲー
１−１３１をビット線毎にワード線方向に並行に配置し
て構成される。各トランスファ・ゲート１３１は、外部
入力または内部生成された制御クロック信号φＤＴを用
いて、導通状態または非導通状態に切換え制御される。

トランスファ・ゲートアレイ１３０が導通状態の時、Ｒ
ＡＭ部１０１とＳＡ、Ｍ部１０２は電気的に接続された
状態となシ、同一ワード線上の各メモリセルＭ　（ｐ、
ｑ）　１．０７は、対応するデータレジスタ：ｏｎ、（
ｐ）　１２１との間で一括してデータ転送が可能である
。

なお、メモリセルアレイ１０６、データレジスタ１２１
の構成によシ、ビット線ＢＬを対にし２て用い相補信号
（ＨＩＧＨレベルとＬＯＷレベルが対となった信号）を
伝送させる場合があり、この構成を用いる場合はＲＡＭ
部データバス１１１も相補信号を伝送できるように対構
成とすることが多い。ＳＡＭ部データバス１２５も同様
である。

次に、この半導体記憶装置の論理演算時の動作説明を行
う。−例としてメモリセル１０７　Ｍ　（２，３）には
ソースデータが記憶されておシ、メモリセル１０７　Ｍ
　（３，１）にはデスティネーションデータが記憶され
ているものとする。ここで、デスティネーションデータ
とは、論理演算を実行することによシ記憶していた値（
２値データの場合は、値“Ｏｎまたは１＃）が演算結果
の値に置き換えられるデータのことであ）、デスティネ
ーションデータが記憶されているメモリセルのアドレス
をデスティネーションアドレスと呼ぶことにする。一方
、ソースデータは、演算の前後でその値は不変であシ、
ソースデータが記憶されているメモリセル１０７のアド
レスをソースアドレスと呼ぶことにする。また、外部入
力された演算コードは、演算コードデコーダ１１２によ
って、デコードされ論理演算の別を示す信号として、演
算回路１１０に出力されているとする。

（１−１）ソースアドレスを構成するＸおよびＹアドレ
スの内、Ｘアドレスをロウ選択回路１１７に外部入力し
、かつＹア、ドレスをＲＡＭ部コテコラム選択回路１０
８部入力する。これによシ、ソースデータが記憶された
メモリセルＭ　（２，３）が選択される。この時、外部
入力または内部発生した演算回路制御信号によシ、ＲＡ
Ｍ部データバス１１１と人出カバツファ１０９は電気的
な接続状態にあシ、メモリセルＭ　（２，３）内のソー
スデータはＲＡＭ部データバス１１１、人出カバツファ
１０９を介して外部出力される。

（１’−２）デスティネーションアドレスを構成するＸ
およびＹアドレ、Ｊ、Ｘアドレスをロウ選択回路１１７
に外部入力し、かつＹアドレスをＲａＭ部コラム選択回
路１０８に外部入力する。これにより、デスティネーシ
ョンデータが記憶されたメモリセ＃’￥　３　、　ｉ　
）が選択される。この時、メモリセルＭ（。

３．１）内のデスティネーションデータは、読み出され
てＲＡＭ部データバス１１１を介して演算回路１１０に
内部入力される。

に外部入力する。

（１−４）演算回路１１０を動作させ、演算コードデコ
ーダ１１２から出力される論理演算の別を示す信号に基
づいて、内部入力されたデスティネーションデータと外
部入力されたソースデータに対して論理演算を実行する
。演算結果は、ＲＡＭ部データバス１１１上に出力され
る。

（１−５）演算結果の出力時において、デスティネーシ
ョンアドレスを構成するＸおよびＹアドレスの内、Ｘア
ドレスをロウ選択回路１１７に外部入力し、かつＹアド
レスをＲＡＭ部コテコラム選択回路１０８部入力する。

これによシ、デスティネーションデータが記憶されてい
たメモリセルＭ　（３，１）に演算結果を書き込むこと
ができる。

すなわち、従来の半導体記憶装置ではデスティネーショ
ンデータの読出しステップと演算結果の書込みステップ
で外部入力されるアドレスを変化させる必要がなく、リ
ード・モディファイ・ライトという一連・のメモリ動作
で実行可能である。そのため、ソースデータの読出し、
デスティネーションデータの読出し、演算結果の書込み
という３ステツプで構成された論理演算を、半導体記憶
装置の外部からはソースデータの外部読出しステップと
リード・モディファイ・ライトという２ステツプだけで
実行できる。これによシ、１回の論理演算に伴うメモリ
アクセス回数の低減が図られ、論理演算のスループット
向上に寄与できた。しかし、演算を１ワードすなわちこ
の例では１ビットずつしか順次実行できないため、論理
演算のスル−プットを大幅に改善するには至らなかった
。

上記のごとき従来技術の問題点を解決するため、同一ワ
ード線上のメモリセル１０７に記憶されたデスティネー
ションデータを一括してデータレジスタアレイ１２０に
セットされたソースデータと論理演算可能なデュアルポ
ートメモリを発明し、別途出願率・備中である。この発
明は、第４図に示す。

第４図は第３図の装置の改良の回路図である。

すなわち、並列動作が可能な演算回路２１１を被数搭載
し、その各々がデータレジスタ１２１に対応して配置す
ることを主要な特徴としている。図に示すデュアルポー
トメモリは、外部とのデータ入出力の単位となる１ワー
ドを１ビットで構成した例であシ、第３図に示す従来例
においてトランスファ・ゲート部１０３を演算部２０９
に置き換えた構成に相当する。

第４図に示すデュアルポートメモリの構成は、演算コー
ドデコーダ２１２と演算回路２１１の配置を除いて、第
３図に示す従来のデュアルポートメモリの構成と同様で
ある。演算部２０９は、ワード線ＷＬ方向に複数配置さ
れた演算回路アレイ２】０とこれらの演算回路２１１で
共通化された演算コードデコーダ２１２から構成される
。なお、各演算回路２１１は、前例のトランスファ・ゲ
ートアレイ１３０の機能を兼ね備えておシ、外部入力ま
たは内部生成した制御クロック信号φＤＴを用いて、Ｒ
ＡＭ部１０１とＳＡＭ部１０２を電気的な接続状態また
け切離し状態に切換え制御することも可能である。ＲＡ
Ｍ部１０１とＳＡＭ部１０２が電気的な接続状態にある
時、同一ワード線上の各メモリセル１０７は一括して対
応するデータレジスタ１２０との間でデータ転送が可能
である。

次に、第４図に示すデュアルポートメモリの演算動作に
ついて説明する。−例として、ワード線ＷＬ（２）上の
各メモリセルＭ（ｐ、２）；（ｐ−１，・・・、Ｐ）に
はソースデータが記憶されておシ、ワード線ＷＬ（３）
上の各メモリセルＭ　（ｐ、３）　；　（ｐ＝１．・・
・、Ｐ）にはデスティネーションデータが記憶されてい
るものとする。さらに、外部入力された演算コードは、
演算コードデコーダ２１２でデコードされておシ、論理
演算の別を示す信号として各演算回路２１１に供給され
ているものとする。

（２−１）ソースアドレスに相当するＸアドレスをロウ
選択回路１０７に外部入力し、ソースデータが記憶され
た同一ワード線ＷＬ上のメモリセル１０７を選択する。

Ｘアドレスは指定する必要がない。

（２−２）制御クロック信号φＤＴを用いて、Ｒ，ＡＭ
部１０１とＳＡＭ部１０２を電気的な接続状態に切シ換
え、選択ワード線ＷＬ上の各メモリセル１０７に記憶さ
れたソースデータを一括して、データレジスタ１２１に
転送する。しかる後、制御クロック信号φ０．を用いて
、ＲＡＭ部１０１とＳＡＭ部１０２を電気的な切シ離し
状態に切り換える。データレジスタ１２１にセットされ
たデータは、ソースデータとして各演算回路２１１に入
力される。

（２−３）デスティネーションアドレスに相当するＸア
ドレスをロウ選択回路１０７に外部入力し、デスティネ
ーションデータが記憶された同一ワード線ＷＬ上のメモ
リセル１０７　Ｍ　（ｐ、３）　　を選択する。Ｘアド
レスは、指定する必要がない。この時、選択メモリセル
Ｍ（ｐ、３）に記憶された各データはデスティネーショ
ンデータとして、各演算回路２１１に入力される。

（２−４）演算回路２１１を並列動作させ、演算コード
デコーダ２１２から出力される論理演算の別を示す信号
に基づいて、メモリセル１０７から入力されたデスティ
ネーションデータとデータレジスタ１２１から入力され
たソースデータに対して一括して論理演算を実行する。

演算結果は、演算回路２１１毎に各ピット線ＢＬ上に出
力される。

（２−ｓ）演算結果の出力時において、デスティネーシ
ョンアドレスに相当するＸアドレスを外部入力すること
によシ、デスティネーションデータが記憶されていた同
一ワード線ＷＬ上の名メモリセルＭ（ｐ、３）；（ｐ−
１，・・・、Ｐ）　　に−括して演算結果を書き込むこ
とができる。

上記動作説明から明らかなように、デスティネーション
データの読出し時と演算結果の書込み時において、外部
入力するＸアドレスを変化させる必要がなく、これらの
動作を一回のメモリ動作で実行可能であることは、第３
図に示す従来例と同様である。しかし、論理演算に先立
ちソースデータを一旦半導体記憶装置の外部に読み出さ
なければならないという従来の制約がなく、同一ワード
線ＷＬのメモリセル１０７に対して一括して論理演算が
可能である。数Ｍｂ　（メガビット）級の集積度を持つ
半導体記憶装置では、同一ワード線には５００〜２００
０個程度のメモリセル１０７が配置される。従って、第
４図に示すような構成を採ることによシ、論理演算のス
ループットを数百〜数千倍に高めることが可能である。

第５図は従来の演算回路の回路図である。ＮＡＮＤゲー
ト３０２、ＮＯＲゲート３０１等の論理ゲートに切換え
回路３０４．３０５のスイッチ回路を組み合わせて構成
することになる。直流定電圧電源３０７の出力電圧はＥ
ｌの方がＥ２よシ高い。■８はデータレジスタ１２１に
セットされたソー・スデータに対応した入力電圧であシ
、■ｏはメモリセル１０７に記憶されたデスティネーシ
ョンデータに対応した入力電圧である。ソースデータに
対応した電圧■８は、データレジスタ１２１によって保
持される。一方、デスティネーションデータに対応した
電圧■ゎは、ラッチ回路３０３によって保持される。ま
た、■いは論理演算の演算結果に対応した出力電圧であ
シ、演算結果の書込み時にビット線ＢＬを介してデステ
ィネーションデータが記憶されていたメモリセル１０７
に印加される。切換え回路３０４は３個のトランスファ
・ゲートＴＧＩ〜ＴＧ３から構成されておシ、演算時の
データの流れを制御する。切換え回路３０５は、外部入
力または内部生成した演算回路制御信号によシ、３個の
トランスファ・ゲートが同時に２個以上導通状態になら
ないように制御される。

論理演算時には、以下の手順で切換え制御される。

まず、トランスファ・ゲートＴＧ１が導通状態になル、
メモリセルＭ（ｐ、ｑ）　１０７からデータレジスタ：
ｏＲ（ｐ）　１２１へソースデータを転送する。次に、
トランスファ・グー）　Ｔｅ３が導通状態になシ、メそ
リセルＭ（ｐ、ｑ）　１０７に記憶されたデスティネー
ションデータをラッチ回路３０３に転送する。最後に論
理演算実行後、トランスファ・グー）　Ｔｅ３が導通状
態になシ、演算結果のデータをＲＡＭ部１０１に転送し
デスティネーションデータが記憶されて騒たメモリセル
Ｍ（ｐ、ｑ）に書き込む。また、切換え回路３０４は実
行する論理演算内容を選択する回路であシ、演算コード
デコーダ２１２から出力される論理演算の別を示す信号
によって制御される。この図では、ＮＯＲ演算を実行し
、演算結果をメモリセル１０７に書き込む状況を示して
いる。

さて、ダイナミック形メモリセルに代表されるように、
メモリセル出力信号の論理振幅は、データレジスタの論
理振幅に比べて、数分の１〜数十分の１と小さい。その
為、メモリセル出力信号の論理振幅を第５図に示すよう
な演算回路の入力信号に要求される論理振幅と直接整合
させることは難しく、メモリセル出力信号電圧を一定の
論理振幅まで増幅する回路が必要になる。増幅回路に従
来の半導体記憶装置で用いられてきたセンス回路および
リストア回路を用いる場合について、デュアルポートメ
モリへの適用例を第６図に示す。第６図は第５図に示す
演算回路周辺のコラム系回路図である。図において、５
５０はロウ選択回路、算回路４０７はビット線ＢＬ、　
ＢＬを対構成とし、データレジスタ５１１から出力され
るソースデータ、メモリセル５３０から出力されるデス
ティネーションデータ、そして演算結果の伝送に相補信
号を用いている点が第５図に示す演算回路２１１と異な
る。

即ち、演算回路４０７は、第５図中に示す論理ゲート、
切換え回路を用いて同様に構成可能である。

また、第６図中ＭＯ８）ランジスタＱｌｌ、　Ｑ１２は
、Ｒ止部１０１とＳＡＭ部１０２の接続、切シ離しを制
御するトランジスタであシ、これらは第５図中の切シ換
え回路３０４を構成するトランスフアゲ−）５１０に相
当する。ＣＢ工／　、　ＣＢ□′はピット線ＢＬ、　Ｂ
Ｌの寄生容量であシ、これらは等しくなるように設計さ
れる。

データレジスタ５１１にセットされたソースデータとメ
モリセル５３０に記憶されたデスティネーションデータ
との論理演算は、以下の手順で実行する。なお、データ
レジスタ５１１には、ＲＡＭ部４０１から７ｔＡＭ部４
０１からＳＡＭ部４０２へのデータ転送によシ、すでに
ソースデータがセットされているものとする。まず、メ
モリセル５３０を選択し、記憶データに対応した信号電
圧をビット線ＢＬ上に出力させる。次に、制御クロック
発生回路５５２から制御クロック信号φ８．φ、を操作
し、センス回路４０５゜リストア回路４０６の順で動作
させる。これによシフモリセル５ｓ０邑力信号電圧の増
幅が行われる。

しかる後、演算回路制御信号を用いて演算回路４０７を
動作させると共に、演算結果に対応した演算回路出力電
圧をピット線ＢＬを介してデスティネーションデータが
記憶されたメモリセル５３０に印加する。これによシ、
同一ワード線上のメモリセル５３０に記憶されたデステ
ィネーションデータに対して一括して論理演算が行われ
、その記憶内容が演算結果の値に置き換える。

〔発明が解決しようとする問題点〕

ここで、ビット線ＢＬの寄生容量ＣＢ□／、　ＣＲ，／
は接続されるメモリセル５３０の数に依存するが、一般
に多くのメモリセル５３０が接続されることが多く、寄
生容量は極めて犬である。その為、ビット線の寄生容量
ＣＢ□′、ＣＥ２′に対する充放電の速さとそれに伴う
消費電力が、演算回路を構成する上で特に問題になる。

従来技術を用いて演算回路２１１を構成する場合、メモ
リセル出力信号電圧の増幅時と演算結果のメモリセル５
３０書込み時の２回に亘って、ビット線の電位を大振幅
動作させることが必要になる。これらの動作は、−ずれ
も大容量を有するビット線の寄生容ｉ　ｃＢ１’　、　
ｃＢ３’に対して完全な充放電を伴うので動作が遅く、
１回の論理演算にセンス回路動作時間の約２倍の時間が
必要になる。従って、通常のメモリザイクル時間で演算
回路４０７を動作させることが難しくなるので、演算回
路を搭載する上で問題である。また、特にダイナミック
形メモリでは、全消費電力はビット線の寄生容量ＣＲ□
′、ＣＢ２′に対する充放電電流に強く依存する。従来
技術で実現可能な演算回路４０７には、上述のように１
′回の演算に付き同一ビット線対ＢＬ、ＢＬを２回充放
電するので消費電力が２倍近くに増大してしまうと込う
欠点がある。

〔問題点を解決するだめの手段〕

本発明の目的は、上述の問題点を解決するべく、交換回
路、センス回路と組合せて演算回路を構成することによ
シ、演算の高速化と低消費電力化を図った半導体記憶装
置を提供することにある。

このため、ＲＡＭ部のメモリアレイのビット線の各々に
、演算回路とＳＡＭ部のブータレジスタラ従属に接続し
てカラム系回路を構成し、該メモリアレイと該演算回路
の接続点に該演算回路に属し、対ビット線間で信号を入
れ換える交換回路を配置して、該メモリアレイのメモリ
セルに記憶されているデスティネーションデータを該演
算回路に取り込み、該デスティネーションデータと該デ
ータレジスタに記憶されているソースデータとの論理演
算を実行する間は、該交換回路で該メモリアレイと該演
算回路との接続を分離させて、前記メモリセルに記憶さ
れているデスティネーションデータを前記演算回路に属
するセンス回路を経て行うと共に、書込みデータに相当
する疑似信号を該センス回路に出力する手段を具備し、
また前記データレジスタを第２のメモリアレイに置き換
えた。

〔作用〕

まず、１ビットのデータ間で行われる代表的な論理演算
を列挙し、その真理値表を第７図に示す。

図はデュアルポートメモリを想定したものであシ、Ｍは
ＲＡＭ部メ子メモリセル５３０内憶データ、ＲはＳＡＭ
部データレジスタ５１１にセットされたデータを表わす
。下表において（読出し／書込み）は、ＲＡＭ　ｓメモ
リセル５３０に対してデータ読出しまたは書込みを行う
場合を表しておシ、通常のメモリ動作のことである。ま
た（ＣＬＲＯ）、　（ＣＬＩｔｌ）は、それぞれメモリ
セル５３０内データをデータ”　ｏ　”“１ｎにクリア
する操作を意味する。

次に、本発明の半導体記憶装置で用いる演算原理につい
て述べる。メモリセル５３０に記憶されたデータは、メ
モリセル５３０の出力信号をセンス回路５０８で検出増
幅することによって確定される。

しかし、微小信号電圧の検出を行うセンス回路５０８は
高速動作が難しく、センス回路５０８の出力信号を用い
て論理演算を行う方法は原理的に高速化が困難でちる。

ところで、メモリセル５３０に記憶されたデスティネー
ションデータとデータレジスタ５１１にセットされたソ
ースデータで論理演算を行い、メモリセル５３０に演算
結果を書き込むという一連の操作では、メモリセル５３
０に記憶されていたデータを知る必要はなく正しい演算
結果がメモリセル５３０に書き込まれることを保証すれ
ば十分である。このことに着目し、本発明の半導体記憶
装置では、メモリセル記憶データを用いる演算法の代シ
に、以下に述べる第１または第２の操作を選択実行する
演算法を用いて高速な論理演算を可能にしている。第１
の操作は、メモリセル記憶データの反転データをメモリ
セル５３０に再び書き込む操作である。第７図に、この
操作を行う対象を破線で示す。第２の操作は、図中に実
線でその対象を示すように、メモリセル５３０にデータ
＠０”または“１”を書き込む操作である。上記２操作
の選択は、論理演算内容およびデータレジスタ５１１上
のデータから一意に決まフ、メモリセル５３０に記憶さ
れたデータを必要としない。−例として、メモリセル５
３０内記憶データとデータレジスタ５１１上のデータで
ＮＯＲ演算を行い、メモリセル５３０に演算結果を書き
込む場合について以下に述べる。データレジスタ５１１
にデータ″０”がセットされている場合、再書込み時に
対ビット線ＢＬ、　ＢＬ間で信号を入れ換え、メモリセ
ル５３０に反転データを書き込む。データレジスタ５１
１にデータ″′１″′がセットされている場合、メモリ
セル５３０にデータ″′０″を書き込む。この例からも
明らかなように、本土導体記憶装置では、メモリセル記
憶データの反転再書込みとデータ書込みを選択実行する
ことを演算原理にしている。従って、論理演算時にセン
ス回路からメモリセル５３０の記憶データを得ることは
出来ないが、正しい演算結果がメモリセル５３０に書き
込まれることは保証できる。ノ・−ドウエア化した場合
、論理演算回路に後述のようにセンス回路５０８に少数
の回路を付加するだけで実現でき、センス回路５０８と
組み合わせて動作させることにはなく、用途に応じて必
要な演算だけを具備する。

例えば、表示画像の重ね合わせではＯＲ演算だけで十分
であシ、それに加えてＡＮＤ演算とＮＯＴ演算を具備す
れば殆んどの論理操作が半導体記憶装置上で可能になる
。

〔実施例〕

（１）第１図（ａ）　、　（ｂ）は本発明の第１．第２
の実施例のコラム系回路図である。

上記演算原理を用いた論理演算回路は、メモリセル出力
信号電圧に相当する疑似信号電圧をセンス回路５０８に
出力する回路、対ビット線間で信号の入れ換えを行５′
９：換回路５ｏ５、これらの回路を論理演算内容および
データレジスタ５１１等かう供給されるデータに基づい
て制御する演算制御回路５０６をセンス回路５０８周）
に付加することによって実現できる。本発明の第１の実
施例を第１図（ａ）に示す。第１図（ａ）は、ＲＡＭ部
５０１とＳＡＭ部５０２がら構成されるデュアルポート
メモリに本発明を適用した例である。

ＲＡＭ部５０１　ハ、メモリセルアレイ５ｏ４、ロウ選
択回路５５０、ＲＡＭ部コテコラム選択回路５５１御ク
ロック信号発生回路５５２、ビット線対（ＢＬとｎ）毎
に配置された交換回路５０５、演算制御回路５０６、疑
似信号電圧発生回路５０７、センス回路５０８およびリ
ストア回路５０９から構成される。メモリセル５３０お
よびダミーセル５３１は、例えば選択用ＭＯＳトランジ
スタと電荷蓄積用キャパシタｃｓの２素子で構成される
。メモリセル５３０およびダミーセル５３１内キヤパシ
タの一端は、一定電圧を供給する直流電源に接続される
。メモリセル５３０内キヤパシタＣｓには、ピット線Ｂ
Ｌを介してＨＩＧＨまたはＬＯＷの２レベル電圧が印加
され、電荷の充電または放電が行なわれる。すなわち、
メモリセル５３０は蓄積電荷の有無によって１ビットの
データを記憶する。ダミーセル５３１は、基準電圧を発
生しセンス回路５０８に供給する回路である。なお、ダ
ミーセル５３１内キヤパシタＣＤの蓄積電荷量初期設定
手段については省略した。交換回路５０５は、対ビット
線間で交差接続されたＭＯＳ　）ランジスタＱ１〜Ｑ４
から構成される。ＭＯＳ　）ランジスタＱ１〜Ｑ４のゲ
ートには演算制御回路５０６から制御クロック信号φ□
または制御クロック信号φ５ＷＡＰが供給されている。

ＭＯＳ　）ランジスタＱ１およびＱ２１ｄ、制御クロッ
ク信号φ５ＷＡＰがＨＩＧＨレベルの時に導通状態、Ｌ
ＯＷレベルの時に非導通状態である。

ＭＯＳ　）ランジスタＱ３およびＱ４も同様な動作を行
うが、制御クロック信号φ５ＷＡＰで制御されることが
異なる。疑似信号電圧発生回路５０７は、信号温として
用いる直流定電圧電源５５３、これらの電源とビット線
ＢＬ、　ＢＬとの接続または切シ離しを行うＭＯＳ　）
ランジスタＱ５とＱ６、そしてＱ５とＱ６から構成され
る。直流定電圧電源５５３はそれぞれＨＩＧＨレベル電
圧■□、　ＬＯＷレベル電圧■、を供給する。第１図（
ａ）では、これらの電源を、対ビット線ＢＬ、　ＢＬ毎
に配置された疑似信号電圧発生回路５０７間で共通化す
る構成を示している。演算制御回路５０６より、ＭＯＳ
）ランジスタＱ５とＱ６のゲートには制御クロック信号
φＳＷＩが供給されてお、ｊｌ）、ＭＯＳトランジスタ
Ｑ５とＱ６のゲートには制御クロック信号φＳＷ２が供
給されている。ＭＯＳ　）ランジスタＱ５とＱ６は、φ
ｓｗ工がＨＩ（））（レベルの時共に導通状態、ＬＯＷ
レベルの時共に非導通状態である。ＭＯＳトランジスタ
Ｑ５どＱ６も同様であるが、制御クロック信号φＳＷ２
で制御されることが異なる。

演算制御回路５０６は、論理演算の別を示す信号とデー
タレジスタ５１１上のデータに対応した信号２人力し、
上述の制御クロック信号φ□、φ５ＷＡＰ　。

φＳＷＪ　、φＳＷ２を出力する。デコーダ回路５５４
は外部入力された論理演算コードをデコードし、論理演
算の別を示す信号としてビット線対ＢＬ、ｍｒ、毎に配
置された演算制御回路５０６に供給する。センス回路５
０８は、フリップ・フロップを構成するＮ−ｃｈ　ＭＯ
Ｓ　）ランジスタＱ７　、　Ｑ８から構成される。

制御クロック信号発生回路５５２は制御クロック信号φ
Ｎを上記ＭＯ８）ランジスタＱ７．ＱＢの共通節点に、
制御クロック信号φＰを上記ＭＯＳトランジスタＱ９．
ＱＩＯの共通節点に供給する。ＴＳＡおよび互いはセン
ス回路５０８の対となる入力節点でｓｂ、これらは対と
なる出力節点を兼ねている。リストア回路５０９は、フ
リップ・フロップを構成するＰ−ｃｂＭＯ８）ランジス
タＱ９．ＱＩＯから構成される。

ロウ選択回路５５０は、Ｘデコーダとワードドライバで
構成され外部入力されたＸアドレスに基づいて一対のワ
ードｉＷＬとダミーワード縁石を選択する。選択ワード
線ＷＬ上のメモリセル５３０は、電気的にビット線ＢＬ
に接続されデータ読出しまたは書込みができる状態にな
る。また、選択ダミーフード線ＷＬ上のダミーセル５３
１は、電気的にビットａＢＬに接続され基準電圧を出力
できる状態になる。ビット線ＢＬには複数のメモリセル
５３０と少なくとも１個のダミーセル５３１が接続され
るが、本例の図では電気的にビット線に接続された状態
にあるメモリセル５３０の１個とダミーセル５３１の１
個だけを示した。ＣＤＩ、　ＣＢ２はビット線ＢＬ、Ｂ
Ｌの寄生容量であシ、これらは容量値が等しくなるよう
に設計される。また、Ｃ５Ａｌ　、　Ｃ８Ａ２はセンス
回路５０８およびリストア回路５０９の入出力節点の寄
生容量であシ、これらは容量値が等しくなるように設計
される。ＲＡＭ部コテコラム選択回路５５１外部から入
力されたＸアドレスに基づいて一対のビット線ＢＬ、　
ＢＬを選択し、人出カバソファ１０９に接続する回路で
ある。すなわち、外部入力されたＸおよびＸアドレスに
基づいてロウ選択回路５５０およびＲＡＭ部コテコラム
選択回路５５１個のメモリセル５３０が選択され、選択
されたメモリセル５３０に対してデータ読出しまたは外
部入力データの書込みが行なわれる。

ＳＡＭ部５０２は、ビット線対ＢＬ、ＢＬ毎に配置され
た一対のトランスフアゲ−）　５１０とデータレジスタ
５１１、そしてＳＡ、Ｍ部コラム選択回路５５５から構
成される。一対のトランスフアゲ−）５１０１ｄ、ＭＯ
Ｓ　）ランジスタＱｌｌ、Ｑ１２で構成されておシ、そ
れぞれセンス回路５０８の入出力節点ＴＳＡとデータレ
ジスタ５１１の入出力節点ＴＤＲの接続または切離し、
ならびにセンス回路５０８の相補入出力節点（、とデー
タレジスタ５１１の相補入出力節点［、の接続または切
離しを行う。

制御クロック信号発生回路５５２は制御クロックφＤＴ
をＭＯＳ）ランジスタＱｌｌ、Ｑ１２に供給し、ＭＯＳ
トランジスタＱ１１．Ｑ１２が導通状態の時、”ＬＡ、
Ｍ部５０１と８Ａ、Ｍ部５０２の間でデータ転送が行わ
れる。データレジスタ５１１は一対の入出力節点ＴＤＲ
およびＴＤＲに接続され、１ビットのデータを記憶する
。

ＳＡ、Ｍ部コラム選択回路５５５は、データレジスタ５
１１を順次選択し、対となるデータ入出力節点ＴＤＲと
ＴＤＲをＳＡＭ部入出入出力バッファ１２４続する。選
択されるデータレジスタ５１１は、外部入力されるシリ
アルクロック乞トグルする毎に１ずつシフトする。

（２）第１図（ａ）は第１の実施例のコラム系回路図を
表す。第１図（ａ）に示すコラム系回路５００のデュア
ルポートメモリの読出し動作および書込み動作を以下に
説明する。メモリセル５３０内記憶データを外部に読み
出す場合、外部入力されたデータをメモリセル５３０に
書き込む場合において、それぞれＲＡＭポートを用いる
場合とＳＡＭボートを用いる場合の２通シがあシ、合計
４通シのデータ読出しまたは書込みモードがある。第１
の実施例において、メモリセル５３０から出力ポートに
至る読出し回路をＬＯＷレベルに設定することによシ、
従来のデュアルポートメモリにおける読出し動作と同様
な動作が可能である。また、入力ポートからメモリセル
５３０に至る書込み回路系は、外部入力データ書込み動
作を通じて前記制御クロック信号φ５ＷＡＰをＨＩＧＨ
レベル、φ５ＷＡＰ　、φＳＷＩ　、φｓｗｚをＬＯＷ
レベルに設定することによシ、従来のデュアルポートメ
モリにおける書込み動作と同様な動作が可能である。

なお、制御クロック信号が上記のレベルに設定された場
合、ＭＯ８）ランジスタＱｌ　、　Ｑ２は導通状態、Ｍ
Ｏ８）ランジスタＱ３〜Ｑ６　、　Ｑ５　、　Ｑ６は非
導通状態であシ、交換回路５０５および疑似信号電圧発
生回路５０６は、読出し動作および書込み動作を通じて
待機状態を維持する。

また、データ読出しまたは外部データ書込みにおいて、
制御クロック信号φ５ＷＡＰをセンス回路５０８動作の
前後でスイッチングすることも可能である。

すなわち、メモリセル５３０からセンス回路５０８に信
号電圧が出力された後、制御クロック信号φ５ＷＡＰを
ＨＩＧＨからＬＯＷレベルに切）換えＭＯ，Ｓ　）ラン
ジスタＱｌ、Ｑ２を非導通状態にする。一方、ＭＯ８）
ランジスタは、非導通状態を維持しているので、センス
回路５０８は寄生容量ＣＢ□、ＣＢ２が犬なるビット線
ＢＬ、ＢＬから切シ離される。この状態でセンス回路５
０８、リストア回路５０９の順に動作させ、メモリセル
５３０の出力信号電圧の検出増幅を行う。

しかる後、再び制御クロック信号φ５ＷＡＰをＨＩＧＨ
レベルに切シ換え、メモリセル５３０にデータを再書込
みする。ビット線ＢＬを切シ離した状態では、寄生容量
ＣＢ□、ＣＢ□が除かれているので、センス回路５０８
を動作させることは、センス回路５０８ノ感度向上、動
作時間の短縮等の効果が、１１有利である。なお、セン
ス回路５０８の動作の前後で制御クロック信号φ５ＷＡ
Ｐをスイッチングすることは、後述の論理演算の説明で
は、非論理演算モードすなわち論理演算内容として（読
出し／書込み）が指定された場合に相当する。

（３）　　次に、メモリセル５３０に記憶されたデステ
ィネーションデータとデータレジスタ５１１にセットさ
れたソースデータで論理演算を行い、メモリセル５３０
に演算結果を書き込む場合について以下に動作説明をす
る。説明の都合上、データレジスタ５１１にはＲＡＭ部
５０１からＳＡＭ部５０２へのデータ転送または８ＡＭ
ポートからの外部データ入力によシ、既にソースデータ
がセットされているとする。

（ＯＰ−１）初期状態で、対となるビット線ＢＬ　、！
：　ＢＬは等しく電位■。０にプリチャージされている
。制御クロック信号φＤＴはＬＯＷレベルに設定されて
お、９、ＭＯ８）ランジスタＱｌｌ、Ｑ１２はいずれも
非導通状態である。制御クロック信号φ、は高電位、例
えば電源電圧をＶｃｃ　、　Ｎ−ｃｈ　ＭＯ８）ランジ
スタＱ７．Ｑ８の閾値電圧を■ＴＨＮとすると電位（■
ｃｃ−■、ＨＮ）に設定されてお夛、センス回路５０８
は待機状態である。制御クロック信号φ、は低電位、例
えば接地ｔ　位ヲＶ、ｓ、　Ｐ−ａｈ　ＭＯ８）ランジ
スタの閾値電圧をＶＴＨＰとすると電位（■ｓ　ｓ　＋
ＶＴＨＰ　）に設定されておシ、リストア回路５０９は
待機状態である。外部入力の論理演算コードをデコード
するデコーダ回路５５４は待機状態において非論理演算
モード、すなわちＲＡＭ部５０１とＳＡＭ部５０２の間
でデータ転送を行う場合を含みＲＡＭボートまたは８Ａ
Ｍボートからデータ読出しまたは書込みを行うモード全
指定している。この時、演算制御回路５０６から出力さ
れる制御クロック信号φ５ＷＡＰはＨＩＧＨレベル、φ
５ＷＡＰ、φＳい、。

φＳＷ２はＬＯＷレベルである。従って、ＭＯＳトラン
ジスタＱｌ、Ｑ２は導通状態、Ｑ３〜Ｑ６　、　Ｑ５　
、汀は非導通状態であり、交換回路５０５および疑似信
号電をデコードし、論理演算の別を示す信号としてビッ
ト線対ＢＬ、ＢＬ毎に配置された演算制御回路５０６に
出力する。

（ＯＦ−３）ロウ選択回路５５０を動作さぜ、外部入力
されたＸアドレスに基づいて一対のワード線ＷＬとダミ
ーワード線ＷＬを選択する。選択ワード線ＷＬ上のメモ
リセル５３０およびダミーワード線ＷＬ上のダミーセル
５３１では、選択用ＭＯ８）ランジスタが導通状態にな
）、デスティネーションデータに対応した信号電圧がビ
ット線間の電位差としてビット線上に現れる。信号電圧
は、ビット線ＢＬ、　ＢＬの寄生容量ＣＢ１．ＣＢ□、
センス回路入出力節点ＴＳＡ、　ｒ、、の寄生容量Ｃ８
Ａｌ　、　Ｃ８Ａ□、メモリセル５３０内キヤパシタＣ
８，ダミーセル５３１内キヤパシタＣＤの蓄積電荷量に
依存する。ビット線上の信号電圧は、導通状態にあるＭ
ＯＳ）ランジスタＱｌ。

Ｑ２　’に介して、センス回路の入出力節点ＴＳＡ、　
ＴＳＡに印加される。

（ＯＰ−４）制御クロック信号φ５ＷＡＰをＬＯＷレベ
ルに切シ換え、ＭＯＳ　）ランジスタＱｌ、Ｑ２を非導
通状態にする。ところでＭＯＳトランジスタＱ３．　Ｑ
４は待機状態よシ非導通状態全維持し１いる。従って、
センス回路５０８０入出力節点ＴＳＡ、　ＴＳＡは大き
な寄生容量ヲ有するピッｌ−線ＢＬ、ＢＬから切、！ｌ
ｌ離された状態となる。

（ＯＰ−５）演算制御回路５０６は、論理演算内容とデ
ータレジスタ５１１上のソーステータに応じて、制御ク
ロック信号φｓｗ＋　ｔたはφＳＷ２の出力電圧をＬＯ
ＷからＨＩＧＨレベルに切シ換え、疑似信号電圧発生回
路５０７を動作状態にする。なお、制御クロック信号φ
ＳＷＩとφＳＷ２が共に工、ＯＷレベルを維持するよう
に制御される場合もある。制御クロック信号φ８．７□
がＨＩＧＨレベルの時、ＭＯＳ　）ランジスタＱ５とＱ
６は共に導通状態であシ、センス回路５０８の入力節点
ＴｓＡはＨＩＧＨレベルの”Ｈに接続され、相補入出力
節点ＴＳＡはＴ、ＯＷの■１に接続される。従って、セ
ンス回路入力節点ＴＳＡの電位はＨＩＧＨレベル、相補
入力節点ＴＳＡの電位はＬＯＷレベルとなシ、センス回
路入力節点対には直流定電圧電源５５３の電位差（■□
−■Ｌ）に相当する疑似信号電圧が印加される。すなわ
ち、メモリセル出力信号電圧が疑似信号電圧に置き換え
られるのである。また、制御クロック信号φＳＷ２がＨ
ＩＧＨレベルの時、ＭＯＳトランジスターとＱは共に導
通状態であシ、センス回路５０８の入力節点ＴｓＡはＬ
ＯＷレベルの■１に接続され、相補入出力節点ＴＳＡは
ＨＩＧＨレベルの■１□に接続される。すなわち、セン
ス回路入力節点対には上記疑似信号電圧と反対の符号を
有する疑似信号電圧−（Ｖ、−ＶＬ）が印加され、メモ
リセル出力信号電圧と置き換えられる。

（ＯＰ−６）制御クロック信号φ、のレベルを高電位か
ら低電位、すなわち電位トランジスタのＣ’Ｖｏｃ−Ｖ
ＴＨＮ）からＶＳＳに緩やかに降下さぜ、センス回路５
０８を動作させる。この時、センス回路入出力節点の寄
生容量ＣｓＡ、およびＣ８カ２のうちＬＯＷレベル側の
容量から電荷がセンス回路５０８を介して放電され、Ｌ
ＯＷレベル側センス回路入出力節点の電位は■ｓＳレベ
ルまで降下する。すなわち、メモリセル出力信号電圧ま
たは前記疑似信号電圧の増幅が行なわれる。

（ＯＦ−７）制御クロック信号φ２のレベルを低電位か
ら高電位すなわち電位（■ｓｓ　”　ＶＴＨＰ　）がら
■。０まで上昇させ、リストア回路５０９を動作させる
。

（ＯＦ−８）演算制御回路５０６は、論理演算内容とデ
ータレジスタ５１１上のソースデータに応じて、制御ク
ロック信号φ５ＷＡＰ　ｉたはφ５ＷＡＰ　の出力電圧
をＬＯＷからＨＩＧＨレベルに切シ換え、交換回路５０
５を非交換接続状態または交換接続状態に切フ換え制御
する。制御クロック信号φ５ＷＡＰをＨＩ　ＧＨレベル
に切シ換えると、ＭＯＳ　）ランジスタＱｌ、Ｑ２が導
通状態となり１．センス回路入出力節点ＴＳＡ、　ＴＳ
Ａは、それぞれビット線ＢＬ、ＢＬに接続される。一方
、制御クロック信号φ５ＷＡＰ　全ＨＩＧＨレベルに切
り換えると、ＭＯＳ　）ランジスタＱ３．Ｑ４が導通状
態となシ、センス回路入出力節点ＴＳＡ、　ＴＳＡは、
それぞれビット線ＢＬ、　ＢＬに交差接続される。これ
により、メモリセル５３０にはデータ■”込みまたは再
店込みが行われる。

（ＯＦ−９）各制御クロック信号のレベルを待機状態の
レベルに戻し、次の演算要求を待つ。

−例として、メモリセル５３０にデスティネーションデ
ータ“０″、データレジスタ５１１にソースデータ″′
１”がセットされている状態でＯＲ演算を実行し、演算
結果をメモリセル５３０に書き込む動作を以下に述べる
。デュアルポートメモリ内で用いられる２レベル電圧と
データとの対応関係については、以下のように仮定する
。ビット線ＢＬに接゛　続されたメモリセル５３０の場
合、データ入出力時にビット線の電位がＨＩＧＨレベル
となる場合をデータ″′１”に、またＬＯＷレベルとな
る場合をデータ″Ｏｗに対応づける。ビット線ＢＬに接
続されたメモリセル５３０については、上記関係と反対
の関係を用いる。データレジスタ５１１については、デ
ータレジスタ入出力節点ＴＤＲＬ：Ｄ電位がＨＩＧＨレ
ベルとなる場合をデータ″１’に％またＬＯＷレベルと
なる場合をデータ゛０”に対応づける。従って、相補入
出力節点ＴＤＲの電位は、データレジスタ５１１にデー
タ“１”がセットされている時ＬＯＷレベル、データ″
０”がセットされている時ＨＩＧＨＩ／ベルになる。

なお、２レベル電圧とデータの対応関係について特に制
約はなく、他の対応関係も可能である。

マス、メモリセル５３０にはデスティネーションデータ
”０”が記憶されているので、メモリセル５３０選択時
にビット線ＢＬの電位はＬＯＷレベル、ビット線ｎの電
位はＨＩＧＨレベルとな）、この電位差は信号電圧とし
てセンス回路５０８の入力節点対に印加される。しかる
後、ビット線ＢＬをセンス回路５０８の入出力節点から
切シ離す。次に、データレジスタ５１１上にンースデ・
−タ″′１＃がセットされている場合のＯＰ演算におい
て、制御クロック信号φＳＷＩはＨＩＧＨレベルに制御
される。従って、疑似信号電圧発生回路５０７は動作状
態になシ、データ“１″に対応する疑似信号電圧がセン
ス回路５０Ｂの入力節点対Ｔ８Ａ、　Ｔｓａに印加され
る。すなわち、センス回路５０８の入力節点ＴＳＡはＨ
ＩＧＨレベル、相補入力節点Ｇ□はＬＯＷレベルになる
。次に、センス回路５０８、リストア回路５０９の順で
動作させる。

最後に交換回路５０５を動作させて、メモリセル５３０
に演算結果のデータを書き込む。ここに示す例では、制
御クロック信号φ震「がＨＩＧＨレベルとなシ、φ５Ｗ
ＡＰはＬＯＷレベルを維持する。従ってＭＯＳトランジ
スタＱｌ、　Ｑ２は導通状態となシ、メモリセル５３０
にはデータ″′１＃に対応するＨＩＧＨレベル電圧がリ
ストア回路５０９によって印加される。最後に、上述の
デュアルポートメモリ内で用いられる２レベル電圧とデ
ータの対応関係を想定し、ＯＲ演算を含め各種論理演算
と制御クロック信号φ謂０．φ５ＷＡＰ、φ８ｗ　　の
電圧レベルとの対応関係を第８図に示す。

上述の動作説明から明らかなように、本発明の牛導体記
憶装置では、メモリセル５３０の出力信号電圧と書込み
データに対応した疑似信号電圧からセンス回路５０８の
入力信号電圧を選択する操作と、動作時にセンス回路５
０８およびリストア回路５０９の共通出力節点に現れる
電圧または共通相補出力節点に現れる電圧からデータ書
込用メモリセル５３０の印加電圧を選択する操作を組み
合わせて論理演算を行っている。さらに、上記選択に用
いるＭＯ８トランジスタＱｌ−Ｑ６．［Ｆ］、Ｑ６はス
イッチング動作させているので、選択に要する時間はセ
ンス回路５０８の動作時間に比べて十分短かく、高速な
論理演算を可能にしている。また、ビット線ＢＬとセン
ス回路５０８（ｄ、メモリセル５３０からセンス回路５
０８に信号電圧全出力後、メモリセル５３０に演算結果
を書き込む時点まで切シ離される。一般にビット線ＢＬ
の寄生容ｉ　ＣＤＩ、　ＣＢ２はセンス回路入出力節点
ＴｓＡ、Ｔ８Ａの寄生容量Ｃ８Ａｌ、　Ｃ８ＡＪに比べ
て１０倍以上犬である。従って、ビット線ＢＬｅｌＪス
トア回路５０９を含めセンス回路５０８から切シ離した
状態でセンス回路５０８を動作させることは、センス回
路５０８感度の向上、検出動作時間の短縮等の利点があ
る。さらに、大容量を有するピッｌ−線ＢＬの寄生容量
ＣＢｌ、　ＣＢ２に対する充放電は、演算結果をメモリ
セル５３０に書き込むステップだけであ）、演算時の消
費電力は通常の読出しまたは書込み動作と同等である。

すなわち、本発明の演算回路５０３を用いることにより
、演算回路５０３を複数搭載したことによる消費電力の
増大を抑える利点がある。

（４）　　第１図（ｂ）は本発明の第２の実施例のコラ
ム系回路図を示す。第１の実施例との構成上の相違点は
、疑似信号電圧発生回路５０７において、ＭＯ’Ｓ　）
ランジスタＱ５．　Ｑ６が除去されていることである。

これは、以下の理由による。まず、第１の実施例では、
書込みデータの０″　ｔｔｌｍに対応した２種類の信号
電圧を出力可能な回路を疑似信号電圧発生回路５０７に
用いた。これら疑似信号電圧は、センス回路５０８で検
出増幅され、メモリセル５３０への書込みまたは再書込
み動作時に交換回路５０５を介してメモリセル５３０に
印加される。これによシメモリセル５３０にデータが書
き込まれる。さて、書込みデータに対応した電圧は、セ
ンス回路５０８またはりストア回路５０９から交換回路
５０５を介してメモリセル５３０に印加されることに着
目すると、疑似信号電圧発生回路１０１の出力信号電圧
を１種類に減らしても同等の性能を実現可能である。す
なわち、疑似信号電圧発生回路５０７の出力信号に対応
したデータと反対のデータをメモリセル５３０に書き込
む場合は、交換回路５０５ヲ用いて対ビット線間で信号
を入れ換えるのでちる。第２の実施例におけるデュアル
ポートメモリの読出し動作、書込み動作、論理演算動作
は第１の実施例の動作と同様である。ただし、上述のよ
うにデータ１込み時に対ビット線間ＢＬ、　ＢＬで信号
を入れ換えて疑似信号電圧発生回路５０７の出力に対応
するデータと反対のデータをメモリセル５３０に書き込
む場合があるので、論理演算時における制御クロック信
号φ市、φ５ＷＡＰ　、φ８Ｗ１のレベルは、第１の実
施例と必ずしも一致しない。−例として、第１の実施例
で用いたデュアルポートメモリ内の２レベル電圧とデー
タの対応関係を想定し、各種論理演算と制御クロック信
号の対応関係を第９図に示す。

第２の実施例は、制御クロック信号φＳＷ２が不要であ
シ、演算制御回路５０６および疑似信号電圧発生回路５
０７の構成が簡素化されるので、論理演算回路系を高密
度化できる利点がある。

第１図の第１および第２の実施例では、センス回路５０
８にＮ−ｃｈＭＯ８）ランジスタを用い、リストア回路
５０９にＰ−ｃｈＭＯ８）ランジスタを用いる例を示し
た。第１図（ａ）　、　（ｂ）において、センス回路５
０８をリストア回路５０９として用い、リストア回路５
０９をセンス回路５０８として用いることも可能である
。この場合、ビット線のプリチャージレベルは、ＶＣＣ
レベルよシもＶＳＳレベルよシに設定される。また、疑
似信号電圧発生回路５０７．交換回路５０５　、　）ラ
ンスファゲート５１０をＰ−ｃｈ　ＭＯＳ　トランジス
タで構成することも、さらにＣＭＯ８で構成することも
可能で、１）、同等の効果を得る。

（５）第２図は本発明の第３の実施例のコラム系ブロッ
ク図を示す。第２図は、メモリアレイを第１サブメモリ
アレイ６０１．第２サブアレイ６０２に２分割構成した
図であシ、第１または第２の実施例におけるＳＡＭ部５
０２を第２のＲＡＭ部に置き換えた構成に相当する。第
１．第２ザブメモリアレイ６０１゜６０２には、独立の
入出カポ−Ｉｆ持たせることもできるし、また入出力ポ
ートを共通化することも可能である。第３の実施例にお
いて、メモリセルアレイを含む第１．第２コラム系回路
６０３　、６０４は、第１図（ａ）または（ｂ）中のメ
モリアレイ５０４を含むコラム系回路５００と同様であ
る。第２図中１、第１サブメモリアレイ６０１、第２サ
ブメモリアレイ６０２回路間で交差接続して連結される
。

第１サブメモリアレイ６０１内のデスティネーションデ
ータと第２サブメモリアレイ６０２内のソースデータと
の論理演算を行い、演算結果を第１サブメモリアレイ６
０１に書き込む操作は、第１の実施例と同様な手順で実
行できる。論理演算には、第１サブメモリアレイ６０１
内のビット線対ＢＬＩ。

ＢＬＩごとに配置された論理演算回路を用いる。第１の
実施例と異なるところは、ＳＡＭ部５０２のデータレジ
スタ５１１上のデータに相当するデータ全第２サブメモ
リアレイ６０２から第１サブメモリアレイ６０１に供給
する手段である。これは、第２コラム系回路６０４内の
センス回路、および必要に応じてリストア回路を用いて
以下の手順で行う。まず第２サブメモリアレイ６０２に
おいて、ロウ選択回路６０６を動作させて一対のワード
線ＷＬ’とダミーワード線ＷＬ’を選択する。この時、
選択されたワード線上のメモリセルおよびダミーワード
線上のダミーセルにおいて選択ＭＯ８）ランジスタが導
通状態になシ、メモリセルの記憶データに対応した信号
電圧が対ビット線間の電位差としてビット線ＢＬ上に現
れる。センス回路を動作させ、信号電圧を検出増幅する
。次に、リストア回路を動作させ、検出結果に基づきメ
モリセルに再書込みを行う。ここで、節点ＴＳＡ２は、
第２サブメモリアレイ６０２におけるセンス回路および
リストア回路の入出力節点である。また、−−は対とな
る相補入出力節点である。従って、センス回路およびリ
ストア回路動作時には、選択されたメモリセルの記憶デ
ータに対応した２レベル電圧が上記入出力節点ＴｓＡ！
および相補入出力節点ＴＳＡ２に得られる。上記２レベ
ル電圧は、節点ＴＳＡ２とＴＤＲＩ、または福とＴＤＲ
ｌを介して第１サブメモリアレイ６０１内の第１コラム
系回路６０３に供給される。

なお、第２サブメモリアレイ６０２内のデスティネーシ
ョンデータと第１サブメモリアレイ６０１内のソースデ
ータとの論理演算を行い、演算結果を第２サブメモリア
レイ６０２に書き込む場合も同様である。ただし、論理
演算時に第１サブメモリアレイ６０１から第２サブメモ
リアレイ６０２にソースデータを供給すること、第２サ
ブメモリアレイ６０２内のビット線対ＢＬ２．　ＢＬ２
毎に配置された論理演算回路を用いて論理演算を行うこ
と、が異なる。

（６）第４の実施例として、第１または第２の実施例に
おけるＳＡＭ部データレジスタ５１１ヲインバータ並列
回路でも、ＲＯＭでも用いられるセルに置き換えた構成
も可能である。さらに、ワード線方向に並んだＲＯＭセ
ルラインを複数搭載しＲＯＭ部ワード線選択回路を付加
することによって、外部入力信号によってＲＡＭ部へ供
給するデータを切シ換える構成も可能である。また、Ｒ
ＯＭセルの（ｌにＰＲＯＭセル、ＥＰＰＲＯＭセル　Ｅ
ＥＦＲＯＭセルを用いることもできる。、なお、ＲＯＭ
セルを用いた場合は、ＲＯＭ部用のコラム選択回路は不
要である。論理演算動作は第１または第２の実施例と同
様であシ、同等の効果を得る。

（７）最後に、第１〜第４の実施例では、何れもＲＡＭ
部メ子メモリセル５３０イナミック形メモリセルを適用
した例を示したが、本発明の半導体記憶装置は、メモリ
セル５３０に対する制約はない。すなわち、スタティッ
ク形メモリを適用して同様な半導体記憶装置を構成可能
であシ、同等の効果を得る。さらに、スタテック形メモ
リセルを用いた場合は、メモリセルサイズが大型である
ことから、論理演算回路を限られたコラムピッチ内に配
置し易いというレイアウト設計上の利点がある。

〔発明の効果〕

以上説明したように、演算回路を搭載した本発明の半導
体記憶装置では、センス回路５０８と、対ピット線ＢＬ
、ＢＬ間で信号を入れ換える交換回路５０５と、センス
回路５０８の一対の入力節点ＴｓＡ。

ＴＳＡに書込みデータに対応した疑似信号電圧を供給す
る疑似信号電圧発生回路５０７と、論理演算の別を示す
信号とソースデータに対応した信号を入力し上記交換回
路５０５と疑似信号電圧発生回路５０７に制御信号を出
力する演算制御を用いて演算回路５０３を構成している
。その為、交換回路５０５の動作によシ、メモリアレイ
５０４を演算回路５０３に切シ別けて寄生容量の影響を
除き、センス回路５０８に入力される論理振幅の小さい
メモリセル出力信号を疑似信号電圧発生回路５０７で操
作して演算を行うことが可能であシ、大振幅信号を用い
て論理演算を行う場合に比べて、論理演算に要する時間
を著しく短縮できる利点がある。さらに、ビット線の寄
生容量ＣＢＩ、ＣＢ□に対する充放電は、半導体記憶装
置の全消費電力に与える影響が大きく論理演算に伴う充
放電の回数が問題となるが、本発明の演算回路５０３を
用い−ることによシ、前述の寄生容量に対する充放電を
演算結果のメモリセル５３０書込みステップだけに限定
できる。すなわち、演算時の消費電力は、通常の読出し
または書込み動作時と同程度であシ、演算回路５０３を
搭載したことによる消費電力の増大を抑える利点がある
。

従って、演算回路を複数搭載し例えばビット線対ごとに
配置するような場合に本発明で用いた演算回路５０３を
適用すれば、消費電力の増大を抑えつつ高速な論理演算
が可能であシ、論理演算のスループットを向上させる上
で極めて効果が犬である。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明の第１．第２の実施
例のコラム系回路図、第２図は本発明の第３の実施例のコラム系ブロック図、第３図は従来のデュアルジ−トメモリの主要部分を示す
回路図、第４図は第３図の回路の改良の回路図、第５図は従来の
演算回路の回路図、第６図は従来の演算回路周辺のコラム系回路図、第７図
は真理値表図、第８図は制御クロック信号の出力（第１図（ａ）用）を
示す図、第９図は制御クロック信号の出力（第１図（ｂ）用）を
示す図である。１０１、４０１・・・ＲＡＭ部１０２、４０２．５０２・・・ＳＡＭ部１０３、・・・
トランスファーゲート部１０６、５０４・・・メモリセ
ルアレイ１０７、５３０・・・メモリセル１０８、５５１・・・ＲＡＭ部コラム選択回路１０９、
１２４・・・入出力バツ７ア１１０、２１１・・・演算回路４０７、５０３・・・演算回路１１１・・・ＲＡＭ部データバス１１２、２１２・・・演算コードデコーダ１１７、５５
０・・・ロウ選択回路１２０・・・データレジスタアレイ１２１、５１１・・・データレジスタ１２２、５５５・・・ＳＡＭ部コテコラム選択回路１２
３・アドレスポインタ１２５・・・ＳＡＭ部データバス１３４、５１０・・・トランスファゲート２０９・・・
演算部２１０・・・演算回路アレイ３０１・・・ＮＯＲゲート３０２・・・ＮＡＮＤゲート３０３・・・ラッチ回路３０４、３０５・・・切換え回路３０７、５５３・・・直流定電圧Ｊ、４０３・・・演算部４０５、５０８・・・センス回路４０６、５０９・・・リストア回路５０１・・・ＲＡＭ部および演算部５０５・・・交換回路５０６・・・演算制御回路５０７・・・疑似信号電圧発生回路５３１・・・ダミーセル５５２・・・制御クロック発生回路５５４・・・デコード回路Ｑ１〜Ｑ１０・・・ＭＯＳ　）ランジスタＣＢ工、ＣＢ
□・・・ビット線の寄生容量Ｃ８Ａｌ、　Ｃ８Ａｌ！・
・・センス回路入出力節点の寄生容量ＣＢ１′、ＣＢ□
′・・・センス回路入出力節点の寄生容量を含むビット
線の寄生容量 φ１．φ２・・・制御クロック信号特許出願人　日本電信電話株式会社代　理　人　弁理士玉蟲久五部（外２名）真　理　イ［第　　７表　図

Claims

【特許請求の範囲】

（１）ＲＡＭ部のメモリアレイのビット線の各々に、演
算回路とＳＡＭ部のデータレジスタを従属に接続してカ
ラム系回路を構成し、該メモリアレイと該演算回路の接
続点に該演算回路に属し、対ビット線間で信号を入れ換
える交換回路を配置して、該メモリアレイのメモリセル
に記憶されているデスティネーシヨンデータを該演算回
路に取り込み、該デステイネーシヨンデータと該データ
レジスタに記憶されているソースデータとの論理演算を
実行する間は、該交換回路で該メモリアレイと該演算回
路との接続を分離させることを特徴とする半導体記憶装
置。
（２）前記メモリセルに記憶されているデステイネーシ
ヨンデータを前記演算回路に属するセンス回路を経て行
うと共に、書込みデータに相当する疑似信号を該センス
回路に出力する手段を具備することを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
（３）前記データレジスタを第２のメモリアレイに置き
換えたことを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。