JP7620348B1 - シリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路 - Google Patents

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Abstract

【課題】自体的に活性化機能を行う自己活性二値化ニューラルネットワーク回路を提供する。
【解決手段】ニューラルネットワーク回路４００は、アノード端子とゲート端子のそれぞれに印加される互いに異なる電圧に基づいてチャネル領域でポテンシャル障壁調節を通じて単方向スイッチングを具現し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性を具現する複数のシリコンゲーテッドダイオードを含み、複数のシリコンゲーテッドダイオードは、並列に連結したメモリアレイでシナプス素子４０１として動作し、メモリアレイに連結された入力ライン処理部から印加される入力信号及びメモリアレイに連結されたシナプスライン処理部から印加される加重値アップデート信号に基づいてＭＡＣ演算の結果を出力する。
【選択図】図４

Description

本発明は、シリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路に関し、より詳細には、陽性フィードバックループ（ｐｏｓｉｔｉｖｅ ｆｅｅｄｂａｃｋ ｌｏｏｐ）をベースにしてメモリとスイッチング機能を単一素子で行うシリコンゲーテッド（ｇａｔｅｄ）ダイオードを用いて自体的に活性化機能を行う自己活性二値化ニューラルネットワーク具現技術に関する。
既存のフォン・ノイマン（ｖｏｎ Ｎｅｕｍａｎｎ）ベースのコンピューターシステムは、プロセッサとメモリとが分離され、バスライン（ｂｕｓ ｌｉｎｅ）を介してデータ信号に対する伝送が行われる。
しかし、コンピューティング性能の増加に伴い、プロセッサとメモリとの間のデータ処理速度の差によってボトルネック現象が発生するようになり、大容量データ処理において限界を表し始めた。
言い換えると、半導体産業の革命的な発展であるフォン・ノイマンベースのシステムは、現代のコンピューターの統合密度及び性能を向上させたが、プロセッサとメモリ階層構造との間の物理的な分離によって多くのエネルギーを消耗し、データ伝送及び待機時間が長くなるという短所を有する。
４次産業革命以来、５Ｇ通信標準、モノのインターネット（Ｉｎｔｅｒｎｅｔ Ｏｆ Ｔｈｉｎｇｓ、ＩｏＴ）、人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）などのデータ集約的なアプリケーションの増加を考慮したとき、新しいコンピューティングパラダイムは、大規模のデータ処理要求事項において必須である。
上述した問題を解決するために、演算と記憶機能とを融合したロジック・イン・メモリ（ｌｏｇｉｃ ｉｎ ｍｅｍｏｒｙ、ＬＩＭ）技術に対する研究が集中及び加速されている。
ロジック・イン・メモリ技術は、プロセッサの演算機能とメモリの記憶機能とを同一の空間で行うので、データ伝送時に発生する遅延時間及び電力消耗を減少させ、システムの集積度を大いに向上させることができる。
従来のロジック・イン・メモリ技術は、揮発性メモリ素子に該当するＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＤＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）と、不揮発性メモリ素子に該当するＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＰＣＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）などをベースにして活発に研究されてきた。
大容量データ処理の限界を克服するために、ロジックメモリをワンチップ化したＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）及びＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術が研究されているが、ロジックとメモリの機能がトランジスタで同時に行われないので、ボトルネック現象、消耗電力、演算効率及び集積度と関連した問題が依然として存在する。
また、不揮発性メモリ素子ベースのロジック・イン・メモリ技術の場合、非シリコン物質を使用するので複雑な工程過程が要求され、低い素子均一性及び安定性によって実用化されにくい。
また、既に研究されたロジック・イン・メモリ技術は、一つのセルで全ての基本ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理演算を具現することができなく、論理演算によって個別的な回路及び配線が要求されるので低い集積度を有する。
したがって、ＣＭＯＳ工程への適用が可能であり、スイッチング機能とメモリ機能とを同時に行うシリコンゲーテッドダイオードを活用した二値化ニューラルネットワーク技術と、ニューロン回路の活性化機能をニューラルネットワークで自体的に行う自己活性ニューラルネットワーク技術の開発が必要な状況である。
韓国公開特許第１０－２０２３－００５３１９５号（シリコンダイオードを用いたステートフルロジック・イン・メモリ） 韓国公開特許第１０－２０２２－０１１０７７４号（性能及び面積効率的なシナプスメモリセル構造） 韓国公開特許第１０－２０２３－００２０８４０号（シリコントランジスタを用いた可変型ロジック・イン・メモリ素子） 韓国公開特許第１０－２０２２－０１０７８０８号（混成信号二値化ニューラルネットワーク回路装置）
本発明は、陽性フィードバックループをベースにしてメモリとスイッチング機能とを単一素子で行うシリコンゲーテッドダイオードを用いて自体的に活性化機能を行う自己活性二値化ニューラルネットワーク回路を具現することを目的とする。
本発明は、ポテンシャル障壁（ｐｏｔｅｎｔｉａｌ ｗａｌｌ）調節を通じて単方向スイッチング特性を有し、陽性フィードバックループによってポテンシャル井戸（ｐｏｔｅｎｔｉａｌ ｗｅｌｌ）に正孔又は電子が蓄積されることによってメモリ特性も有するシリコンゲーテッドダイオードの優れたメモリ特性と、入力信号による出力信号の線形性を通じた自体的な活性化機能とを有することによって、人工ニューラルネットワークの面積及び演算効率を増加できる自己活性二値化ニューラルネットワーク回路を具現することを目的とする。
本発明は、ＣＭＯＳ工程を活用可能であるので大規模アレイの製作が可能であり、シリコンゲーテッドダイオードとシナプティック素子（ｓｙｎａｐｔｉｃ ｄｅｖｉｃｅ）との特性偏差をほとんどなくし、人工ニューラルネットワークの演算正確度を増加させることを目的とする。
本発明は、陽性フィードバックループベースのシリコンゲーテッドダイオードで構成されたメモリアレイがニューロン回路の活性化機能を自体的に行い、均一性及び安定性に優れた二値化ニューラルネットワーク回路を具現することを目的とする。
本発明は、シリコンゲーテッドダイオードの優れたメモリ特性を用いて待機電力を減少させながら、優れたスイッチング特性を通じて低い消耗電力で演算効率を増加させ、次世代人工知能コンピューティング技術に活用できる二値化ニューラルネットワーク回路を具現することを目的とする。
本発明の一実施例に係る二値化ニューラルネットワーク回路においては、アノード（ａｎｏｄｅ）端子とカソード（ｃａｔｈｏｄｅ）端子との間にダイオード構造体がチャネル領域として位置し、前記ダイオード構造体上にゲート（ｇａｔｅ）端子が位置し、前記アノード端子と前記ゲート端子のそれぞれに印加される互いに異なる電圧に基づいて前記チャネル領域でポテンシャル障壁調節を通じて単方向スイッチングを具現し、陽性フィードバックループによって前記ポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性を具現する複数のシリコンゲーテッドダイオードを含み、前記複数のシリコンゲーテッドダイオードは、並列に連結したメモリアレイでシナプス素子として動作し、前記メモリアレイに連結された入力ライン処理部から印加される入力信号、及び前記メモリアレイに連結されたシナプスライン処理部から印加される加重値アップデート信号に基づいてＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算の結果を出力することができる。
前記シリコンゲーテッドダイオードは、前記アノード端子のアノード電圧を前記入力信号として受け、前記印加される入力信号が正の方向に増加することに伴う前記陽性フィードバックループによるラッチアップ（ｌａｔｃｈ－ｕｐ）現象を発生させ、前記チャネル領域に対して二つのメモリ状態のうちいずれか一つのメモリ状態を有し、前記ゲート端子のゲート電圧を前記加重値アップデート信号として受けることによって前記ラッチアップ現象が発生する前記入力信号が調節され、前記入力信号と前記加重値アップデート信号の印加によって前記いずれか一つのメモリ状態と関連したシナプス状態がアップデートされ、前記シナプス加重値による前記ＭＡＣ演算機能を行うことができる。
前記シリコンゲーテッドダイオードは、前記印加される入力信号が正の方向に増加することに伴う「０」から「１」までの連続的な入力と、前記二つのメモリ状態に該当する「０」の状態及び「１」の状態のうちいずれか一つの状態のシナプス加重値との間の積（ｍｕｌｔｉｐｌｙ）演算を行い、「０」及び「１」のうちいずれか一つに該当する電流信号を演算の結果として出力することができる。
前記シリコンゲーテッドダイオードは、前記シナプス加重値が前記「１」の状態でアップデートされる上昇（ｐｏｔｅｎｔｉａｔｉｏｎ）動作の場合は、前記印加される入力信号に比例して電流信号として演算の結果が出力され、前記シナプス加重値が前記「０」の状態でアップデートされる下降（ｄｅｐｒｅｓｓｉｏｎ）動作の場合は、前記印加される入力信号と関係なく、電流信号が０ｍＡで出力され得る。
前記シリコンゲーテッドダイオードは、前記シナプス加重値が「１」の状態である場合、前記ゲート電圧と関係なく、前記カソード端子のカソード電流をＲｅＬＵ（ｒｅｃｔｉｆｉｅｄ ｌｉｎｅａｒ ｕｎｉｔ）関数のグラフの概形と類似する形態で出力することができる。
前記メモリアレイは、前記複数のシリコンゲーテッドダイオードで前記アノード端子、前記ゲート端子及び前記カソード端子を並列に連結することによってそれぞれ入力ライン、加重値ライン、及び出力ラインを形成し、前記入力ラインは、前記加重値ライン及び前記出力ラインと互いに垂直に配列され、前記加重値ラインと前記出力ラインは平行に配列され得る。
前記入力ラインは前記入力信号を受け、前記加重値ラインは前記加重値アップデート信号を受け、前記出力ラインは、前記入力信号及び前記加重値アップデート信号に基づいた前記ＭＡＣ演算の結果を次の人工ニューラルネットワーク端に出力することができる。
前記メモリアレイは、前記複数のシリコンゲーテッドダイオードがＮ×Ｍの形態で連結され、前記入力ラインに印加される入力信号、及び前記加重値ラインに印加された加重値アップデート信号に基づいてアップデートされるシナプス加重値の積演算により、前記出力ラインを通じて各電流が加算されながら和演算を行い、前記ＭＡＣ演算の結果をシナプス加重値行列として出力することができる。
前記メモリアレイは、前記Ｎ及び前記Ｍが「２」である場合、前記入力信号が第１入力信号及び第２入力信号で構成され、前記シナプス加重値が第１シナプス加重値乃至第４シナプス加重値で構成され、前記出力ラインに出力される第１電流及び第２電流で構成され、前記第１電流及び前記第２電流で構成される前記シナプス加重値行列が前記シナプス加重値と前記入力信号とのベクトル行列積演算の結果として演算され得る。
前記メモリアレイは、前記加重値アップデート信号が１Ｖに固定された状態で前記第１及び第２入力信号が全て印加されると、前記第１電流が前記第２電流の２倍の値を有し、その後、前記第１入力信号のみが印加される場合、前記第１電流と前記第２電流が同一の値を有することができる。
前記メモリアレイは、前記第２入力信号のみが印加される場合は、前記第１電流のみが前記第２入力信号に比例する値を有し、前記第１入力信号及び前記第２入力信号が印加されない場合は、前記第１電流及び前記第２電流が０ｍＡに近似するように測定され得る。
前記シリコンゲーテッドダイオードは、シングル（ｓｉｎｇｌｅ）シリコンゲーテッドダイオード、ダブル（ｄｏｕｂｌｅ）シリコンゲーテッドダイオード及びトリプル（ｔｒｉｐｌｅ）シリコンゲーテッドダイオードのうちいずれか一つを含むことができる。
本発明は、陽性フィードバックループをベースにしてメモリとスイッチング機能とを単一素子で行うシリコンゲーテッドダイオードを用いて自体的に活性化機能を行う自己活性二値化ニューラルネットワーク回路を具現することができる。
本発明は、ポテンシャル障壁調節を通じて単方向スイッチング特性を有し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性も有するシリコンゲーテッドダイオードの優れたメモリ特性と、入力信号による出力信号の線形性を通じた自体的な活性化機能とを有することによって、人工ニューラルネットワークの面積及び演算効率を増加できる自己活性二値化ニューラルネットワーク回路を具現することができる。
本発明は、ＣＭＯＳ工程を活用可能であるので大規模アレイの製作が可能であり、シリコンゲーテッドダイオードとシナプティック素子との特性偏差がほとんどないので、人工ニューラルネットワークの演算正確度を増加させることができる。
本発明は、陽性フィードバックループベースのシリコンゲーテッドダイオードで構成されたメモリアレイがニューロン回路の活性化機能を自体的に行い、均一性及び安定性に優れた二値化ニューラルネットワーク回路を具現することができる。
本発明は、シリコンゲーテッドダイオードの優れたメモリ特性を用いて待機電力を減少させながら、優れたスイッチング特性を通じて低い消耗電力で演算効率を増加させ、次世代人工知能コンピューティング技術に活用できる二値化ニューラルネットワーク回路を具現することができる。
本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの構造及び回路記号を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの構造及び回路記号を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの構造及び回路記号を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの構造及び回路記号を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性を説明する図である。 本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードの光学イメージを説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業を説明する図である。 本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業を説明する図である。
以下では、本文書の多様な実施例が添付の図面を参照して記載される。
実施例及びこれに使用された各用語は、本文書に記載された技術を特定の実施形態に限定しようとするものではなく、該当の実施例の多様な変更、均等物、及び／又は代替物を含むものと理解しなければならない。
以下で多様な実施例を説明する際、関連した公知の機能又は構成に対する具体的な説明が発明の要旨を不明瞭にし得ると判断される場合は、それについての詳細な説明は省略する。
そして、後述する各用語は、多様な実施例での機能を考慮して定義されたものであって、これは、ユーザー及び運用者の意図又は慣例などによって変わり得る。そのため、各用語は、本明細書全般にわたった内容に基づいて定義されなければならない。
図面の説明と関連して、類似する構成要素に対しては類似する参照符号が使用され得る。
単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含むことができる。
本文書において、「Ａ又はＢ」又は「Ａ及び／又はＢのうち少なくとも一つ」などの表現は、共に羅列した各項目の全ての可能な組み合わせを含むことができる。
「第１」、「第２」、「一番目」、又は「二番目」などの表現は、該当の構成要素を順序又は重要度と関係なく修飾することができ、一つの構成要素を他の構成要素と区分するために使用されるものに過ぎなく、該当の構成要素を限定するものではない。
いずれかの（例：第１）構成要素が他の（例：第２）構成要素に「（機能的に又は通信的に）連結されて」いたり、「接続されて」いると言及したとき、前記いずれかの構成要素は、前記他の構成要素に直接連結されたり、他の構成要素（例：第３構成要素）を介して連結され得る。
本明細書において、「～するように構成された（又は設定された）」は、状況に応じて、例えば、ハードウェア的又はソフトウェア的に「～に適した」、「～する能力を有する」、「～するように変更された」、「～するように作られた」、「～をすることができる」、又は「～するように設計された」と相互互換的に使用され得る。
いずれかの状況において、「～するように構成された装置」という表現は、その装置が他の装置又は部品と共に「～することができる」ことを意味し得る。
例えば、「Ａ、Ｂ、及びＣを行うように構成された（又は設定された）プロセッサ」という文句は、該当の動作を行うための専用プロセッサ（例：組み込みプロセッサ）、又はメモリ装置に記憶された一つ以上のソフトウェアプログラムを実行することによって、該当の動作を行える汎用プロセッサ（例：ＣＰＵ又はアプリケーションプロセッサ）を意味し得る。
また、「又は」という用語は、排他的論理和「ｅｘｃｌｕｓｉｖｅ ｏｒ」よりは、包含的論理和「ｉｎｃｌｕｓｉｖｅ ｏｒ」を意味する。
すなわち、他の方式で言及しない限り、又は文脈から明確でない限り、「ｘがａ又はｂを用いる」という表現は、自然な包含的置換（ｎａｔｕｒａｌ ｉｎｃｌｕｓｉｖｅ ｐｅｒｍｕｔａｔｉｏｎｓ）のいずれか一つを意味する。
以下で使用される「…部」、「…機」などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、これは、ハードウェアやソフトウェア、又は、ハードウェアとソフトウェアの結合で具現され得る。
図１ａ乃至図２ｂは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの構造及び回路記号を説明する図である。
図１ａ及び図１ｂは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシングルシリコンゲーテッドダイオードの構造及び回路記号を例示する。
図１ａを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオード１００は、アノード端子１０１とカソード端子１０４との間のチャネル領域が第１チャネル領域１０２及び第２チャネル領域１０３で構成される。
第２チャネル領域１０３上にゲート絶縁膜１０５が位置し、ゲート絶縁膜１０５上にゲート端子１０６が位置する構造を有する。
本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの回路記号１１０は、アノード端子１１１とカソード端子１１３との間にチャネル領域１１２が位置し、これにゲート端子１１４が連結される。
図１ｂを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオード１２０は、アノード端子１２１とカソード端子１２４との間のチャネル領域が第１チャネル領域１２２及び第２チャネル領域１２３で構成される。
第１チャネル領域１２２上にゲート絶縁膜１２５が位置し、ゲート絶縁膜１２５上にゲート端子１２６が位置する構造を有する。
本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの回路記号１３０は、アノード端子１３１とカソード端子１３３との間にチャネル領域１３２が位置し、これにゲート端子１３４が連結される。
本発明の一実施例によると、アノード端子１１１又はアノード端子１３１に入力ラインが連結され、カソード端子１１３又はカソード端子１３３に出力ラインが連結され、チャネル領域のメモリ状態は、シナプス加重値のアップデートによって決定される。
図２ａは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するダブルシリコンゲーテッドダイオードの構造及び回路記号を例示する。
図２ａを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオード２００は、アノード端子２０１とカソード端子２０３との間に真性領域２０２が位置し、真性領域２０２上にゲート絶縁膜２０４が位置し、ゲート絶縁膜２０４上に第１ゲート端子２０５及び第２ゲート端子２０６が位置する。
真性領域２０２は、第１ゲート端子２０５及び第２ゲート端子２０６のうちいずれか一つのゲート端子から入力されるゲート電圧に基づいてチャネル領域として動作する。
本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの回路記号２１０は、アノード端子２１１とカソード端子２１３との間に真性領域２１２が位置し、これに第１ゲート端子２１４及び第２ゲート端子２１５が連結される。
図２ｂは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するトリプルシリコンゲーテッドダイオードの構造及び回路記号を例示する。
図２ｂを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオード２２０は、アノード端子２２１とカソード端子２２３との間に真性領域２２２が位置し、真性領域２２２上にゲート絶縁膜２２４が位置し、ゲート絶縁膜２２４上にプログラミングゲート端子２２５及びコントロールゲート端子２２６が位置する。
真性領域２２２は、プログラミングゲート端子２２５から入力されるゲート電圧に基づいてチャネル領域として動作する。
より具体的には、真性領域２２２は、真性領域２２２からプログラミングゲート端子２２５に入力されるプログラム電圧（ＶＰＧ）のレベルがハイレベルである場合は、第１チャネル動作に該当するｎチャネルとして動作し、プログラム電圧（ＶＰＧ）のレベルがローレベルである場合は、第２チャネル動作に該当するｐチャネルとして動作し得る。
シリコンゲーテッドダイオード２２０は、第１チャネル動作を行うとき、コントロールゲート端子２２６を介して入力されるコントロール電圧（ＶＣＧ）のレベルがハイレベルである場合はオン状態であると決定され、コントロールゲート端子２２６を通じて印加されるコントロール電圧（ＶＣＧ）のレベルがローレベルである場合はオフ状態であると決定され得る。
本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの回路記号２３０は、アノード端子２３１とカソード端子２３３との間に真性領域２３２が位置し、これにプログラミングゲート端子２３４及びコントロールゲート端子２３５が連結される。
例えば、アノード端子、ゲート端子及びカソード端子は、アノード電極、カソード電極及びゲート電極に取り替えられ、それぞれの端子が電極と称され得る。
すなわち、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードは、シリコンチャネル上に単一ゲーテッド電極端子がｎ又はｐ型ドーピングされたチャネル領域上に蒸着したり、多数のゲーテッド電極端子が真性ドーピング領域上に蒸着した構造を有することができる。
また、シリコンゲーテッドダイオードは、ポテンシャルバリア（ｐｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）が陽性フィードバックループを誘導して動作し、スイッチングとメモリ特性を有するので二値化ニューラルネットワークのシナプス素子として構成され得る。
言い換えると、シリコンゲーテッドダイオードは、スイッチングとメモリ特性を有するので、ニューロン回路の活性化機能をニューラルネットワークで自体的に行う自己活性二値化ニューラルネットワーク回路を具現することができる。
したがって、本発明は、陽性フィードバックループをベースにしてメモリとスイッチング機能を単一素子で行うシリコンゲーテッドダイオードを用いて自体的に活性化機能を行う自己活性二値化ニューラルネットワーク回路を具現することができる。
図３ａ乃至図３ｃは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性を説明する図である。
図３ａ乃至図３ｃは、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性を例示する。
図３ａを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性と関連したグラフ３００は、アノード端子に印加されるアノード電圧（ＶＩＮ）によるカソード端子に出力されるカソード電流（ＩＤｉｏｄｅ）の変化を示す。
グラフ３００は、二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードがアノード電圧（ＶＩＮ）を正の方向に増加させると、陽性フィードバックループによるラッチアップ現象が発生し、二つの状態を有し得ることを示す。
また、シリコンゲーテッドダイオードのゲート電圧（ＶＷ）によって、ラッチアップが発生するアノード電圧が変わる。
二値化ニューラルネットワーク回路は、このような単一素子の特性に基づいてアノード電圧とゲート電圧を印加し、シナプス加重値アップデート及びＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算機能を行うことができる。
ゲート電圧とは関係なく、「１」の状態の素子のカソード電流（ＩＤｉｏｄｅ）は、ＲｅＬＵ（ｒｅｃｔｉｆｉｅｄ ｌｉｎｅａｒ ｕｎｉｔ）関数のグラフの概形と類似し得る。
ＲｅＬＵ関数は、ほとんどの人工ニューラルネットワークアーキテクチャで使用するニューロン回路の活性化関数であり得る。
言い換えると、本発明の二値化ニューラルネットワークを構築するシリコンゲーテッドダイオードは、ゲート電圧と関係なく、出力電流が「１」のシナプス加重値状態でＲｅＬＵ関数の概形を有することによって、ニューロン回路を自己活性化する自己活性二値化ニューラルネットワーク回路を具現することができる。
単一シリコンゲーテッドダイオードの単方向性スイッチング又は自己整流特性及び高い線形性を通じて、二値化ニューラルネットワークが自体的に活性化機能を行う自己活性二値化ニューラルネットワークを具現することができる。
図３ｂを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性と関連したグラフ３１０は、アノード端子に印加されるアノード電圧（ＶＩＮ）によるカソード端子に出力されるカソード電流（ＩＤｉｏｄｅ）の変化と関連してシリコンゲーテッドダイオードのゲート電圧（ＶＷ）が０Ｖである場合を示す。
図３ｃを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路を構成するシリコンゲーテッドダイオードの電気的特性と関連したグラフ３２０は、アノード端子に印加されるアノード電圧（ＶＩＮ）によるカソード端子に出力されるカソード電流（ＩＤｉｏｄｅ）の変化と関連してシリコンゲーテッドダイオードのゲート電圧（ＶＷ）が１Ｖである場合を示す。
アノード電圧（ＶＩＮ）が０Ｖである場合は、待機（Ｓｔａｎｄｂｙ）状態に該当し得る。
グラフ３２０は、ＢＮＮ（Ｂａｙｅｓｉａｎ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）作動条件を示し、アノード電圧（ＶＩＮ）が増加することに伴い、ゲート電圧（ＶＷ）が２．５Ｖ程度で１Ｖである場合、カソード電流（ＩＤｉｏｄｅ）が急激に増加することを示す。
グラフ３２０は、アノード電圧（ＶＩＮ）が減少することに伴い、陽性フィードバックループが１Ｖ程度で除去されることを示す。
双安定特性は、カソード電流（ＩＤｉｏｄｅ）対アノード電圧（ＶＩＮ）として表示され、状態１と０における電流の大きさの高い比率は約１０８であり得る。
２Ｖのアノード電圧（ＶＩＮ）に対して、ゲート電圧（ＶＷ）が１Ｖである場合、ユニポーラスイッチング特性でｐ－ｎダイオードの電気的特性を継承する。
ゲート電圧（ＶＷ）とは関係なく、状態１のカソード電流（ＩＤｉｏｄｅ）対アノード電圧（ＶＩＮ）に対する曲線形状は、ニューラルネットワークの活性化関数に使用される整流された線形単位関数の形状と類似する。
状態１と状態０の変化によるカソード電流（ＩＤｉｏｄｅ）の差は、ＭＡＣ演算に使用され得る。
図４は、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路を説明する図である。
図４は、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路を例示する。
図４を参考にすると、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路４００において、アノード端子とカソード端子との間のダイオード構造体がチャネル領域として位置し、ダイオード構造体上にゲート端子が位置し、アノード端子とゲート端子のそれぞれに印加される互いに異なる電圧に基づいてチャネル領域でポテンシャル障壁調節を通じて単方向スイッチングを具現し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性を具現する複数のシリコンゲーテッドダイオードを含むことができる。
例えば、シリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路４００は、シナプス加重値の二値化によって計算時間及び電力消耗を減少させた人工ニューラルネットワークであり得る。
したがって、本発明は、ポテンシャル障壁調節を通じて単方向スイッチング特性を有し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性も有するシリコンゲーテッドダイオードの優れたメモリ特性と、入力信号による出力信号の線形性を通じた自体的な活性化機能とを有することによって、人工ニューラルネットワークの面積及び演算効率を増加できる自己活性二値化ニューラルネットワーク回路を具現することができる。
複数のシリコンゲーテッドダイオードは、並列に連結したメモリアレイでシナプス素子４０１として動作し、メモリアレイに連結された入力ライン処理部４０２から印加される入力信号、及びメモリアレイに連結されたシナプスライン処理部４０３から印加される加重値アップデート信号に基づいてＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算の結果を出力することができる。
二値化ニューラルネットワーク回路４００としてのメモリアレイにおいて、複数のシリコンゲーテッドダイオードでアノード端子、ゲート端子及びカソード端子を並列に連結することによってそれぞれ入力ライン（ＩＬ）、加重値ライン（ＷＬ）及び出力ライン（ＯＬ）を形成し、入力ライン（ＩＬ）は、加重値ライン（ＷＬ）及び出力ライン（ＯＬ）と互いに垂直に配列され、加重値ライン（ＷＬ）と出力ライン（ＯＬ）は平行に配列され得る。
アノード端子は入力ライン（ＩＬ）と連結され、ゲート端子は加重値ライン（ＷＬ）と連結され、カソード端子は出力ライン（ＯＬ）と連結される。
ゲート端子及びカソード端子は、それぞれ加重値ライン（ＷＬ）及び出力ライン（ＯＬ）を形成することができる。
例えば、メモリアレイにおいて、複数のシリコンゲーテッドダイオードがなす行の数であるＭによって第１加重値ライン（ＷＬ０）乃至第Ｍ加重値ライン（ＷＬｍ）で構成され、第１出力ライン（ＯＬ０）乃至第Ｍ出力ライン（ＯＬｍ）で構成され得る。
列に該当する入力ライン（ＩＬ）と行に該当する出力ライン（ＯＬ）の個数は、互いに同一又は異なり得る。
ただし、加重値ライン（ＷＬ）と出力ライン（ＯＬ）は、同一の個数（Ｍ）を有さなければならない。
例えば、行と列を構成する素子の個数は入出力の個数だけ構成され得るので、ＮとＭは、同一又は互いに異なる数であり得る。
例えば、メモリアレイにおいて、複数のシリコンゲーテッドダイオードがなす列の数であるＮによって第１入力ライン（ＩＬ０）乃至第Ｎ入力ライン（ＩＬｎ）で構成され得る。
シリコンゲーテッドダイオードは、アノード端子のアノード電圧を入力信号として受け、印加される入力信号が正の方向に増加することに伴う陽性フィードバックループによるラッチアップ現象を発生させる。
シリコンゲーテッドダイオードは、チャネル領域に対して二つのメモリ状態のうちいずれか一つのメモリ状態を有し、ゲート端子のゲート電圧を加重値アップデート信号として受けることによって、ラッチアップ現象が発生する入力信号が調節され得る。
また、シリコンゲーテッドダイオードは、入力信号と加重値アップデート信号の印加によっていずれか一つのメモリ状態と関連したシナプス状態がアップデートされ、シナプス加重値によるＭＡＣ演算機能を行うことができる。
一例として、シリコンゲーテッドダイオードは、印加される入力信号が正の方向に増加することに伴う「０」から「１」までの連続的な入力と、二つのメモリ状態に該当する「０」の状態及び「１」の状態のうちいずれか一つの状態のシナプス加重値との間の積演算を行い、「０」及び「１」のうちいずれか一つに該当する電流信号を演算の結果として出力することができる。
図５ａ乃至図６ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を説明する図である。
図５ａは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算を例示する。
図５ａを参考にすると、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式は、第１ケース５００と第２ケース５０１とに区分し、入力信号とシナプス加重値との間のＭＡＣ演算を行う。
したがって、二値化ニューラルネットワーク回路は、連続的な多くの層のニューラルネットワークを通じてイメージ認識などの人工知能機能を具現することができる。
入力ラインと加重値ラインの入力電圧を通じてシナプス加重値をアップデートすることができる。
入力ラインを介して印加される入力信号（ＶＩＮ）は、連続的な値を有することができ、これは、二値化ニューラルネットワークでの０から１の連続的な入力（Ａ）を意味し得る。
出力に該当する電流信号（ＩＯＵＴ）は、ＯＬを通じて読み取ることができ、このとき、入力（Ａ）は、シリコンゲーテッドダイオードの自己活性化特性によって入力信号（ＶＩＮ）に対するＲｅＬＵ関数の形態を有することができる。
第１ケース５００と第２ケース５０１に該当する演算は、下記の表１のようにまとめることができる。
シリコンゲーテッドダイオードは、「１」の状態及び「０」の状態の二つのメモリ状態を有し、それぞれ二値化されたシナプス加重値（Ｗ（０、１））を意味し得る。
第１ケース５００において、シナプス加重値（Ｗ）が０である場合、これは、シリコンゲーテッドダイオードがオフになった状態（「０」状態）であるので、印加される入力信号（ＶＩＮ）とは関係なく、出力電流（ＩＯＵＴ）が非常に低いレベルで流れる。
０～１のアノード電圧（Ａ）と関連して、基準電圧以下の電圧は０に該当し、基準電圧より大きい電圧は１に該当する。
例えば、基準電圧が１Ｖである場合、１Ｖ以上の電圧は１に該当し得る。
一方、出力において、０～１の基準電流より大きい電流は１として出力され、基準電流より小さい電流は０として出力される。
これは、二値化ニューラルネットワークのＭＡＣ演算において、アノード電圧とシナプス加重値との積演算の結果が、入力信号と関係なく常に０であることを意味し得る。
第２ケース５０１において、シナプス加重値（Ｗ）が１である場合、これは、シリコンゲーテッドダイオードがオンになった状態（「１」状態）であるので、出力電流（ＩＯＵＴ）が印加される入力信号（ＶＩＮ）に比例して線形的に変化し得る。
これは、二値化ニューラルネットワークのＭＡＣ演算において、アノード電圧とシナプス加重値との積演算の結果が入力に比例し得ることを意味する。
本発明の一実施例によると、シリコンゲーテッドダイオードは、印加される入力信号が正の方向に増加することに伴う「０」から「１」までの連続的な入力と、二つのメモリ状態に該当する「０」の状態及び「１」の状態のうちいずれか一つの状態のシナプス加重値との間の積演算を行い、「０」及び「１」のうちいずれか一つに該当する電流信号を演算の結果として出力することができる。
ここで、正の方向に増減することに伴う「０」から「１」までの入力と関連して、基準電圧以下の電圧は「０」に該当し、基準電圧より大きい電圧は「１」に該当する。
例えば、基準電圧が１Ｖである場合、１Ｖ以上の電圧は「１」に該当し得る。
図５ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのシリコンゲーテッドダイオードの状態変化によるエネルギーバンドダイヤグラムを例示する。
図５ｂを参考にすると、第１エネルギーバンドダイヤグラム５１０は、シリコンゲーテッドダイオードの状態が「０」であることを示し、第２エネルギーバンドダイヤグラム５１１は、シリコンゲーテッドダイオードの状態が「１」であることを示すことができる。
第１エネルギーバンドダイヤグラム５１０による状態「０」において、過度な電荷キャリアがエネルギーバンドダイヤグラムのｎ及びｐドーピング領域のポテンシャル井戸にないので、ダイオード電流（ＩＤｉｏｄｅ）がダイオードに流れることを防止する。
対照的に、第２エネルギーバンドダイヤグラム５１１による状態「１」において、過度な電荷キャリアがエネルギーバンドダイヤグラムのｎ及びｐドーピング領域のポテンシャル井戸に蓄積され、ダイオード電流がダイオードに流れるようになる。
ポテンシャル障壁を変調すると、ダイオードが双安定特性を示すことができる。
０Ｖの加重値電圧０Ｖは、上昇及び下降動作を行うときに印加され、１Ｖの加重値電圧は、待機及び積算（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）動作を行うときに印加される。
状態「０」と状態「１」のコンダクタンスは、上昇又は下降動作によってポテンシャル井戸内に電荷が存在したり、又は存在しないことによって変わる素子のコンダクタンスであり得る。
図６ａは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式での積演算のタイミング図を例示する。
図６ａを参考にすると、タイミング図６００は、加重値「１」のアップデート後に該当する上昇区間６０１を示すことができ、連続的な入力信号（ＶＩＮ）パルスに比例して出力電流（ＩＯＵＴ）が測定された一方で、加重値「０」のアップデート後に該当する下降区間６０２を示すことができ、入力信号（ＶＩＮ）とは関係なく、０ｍＡの低い出力電流（ＩＯＵＴ）が測定され得る。
本発明の一実施例によると、シリコンゲーテッドダイオードは、シナプス加重値が「１」の状態でアップデートされる上昇動作の場合は、印加される入力信号に比例して電流信号として演算の結果が出力され、シナプス加重値が「０」の状態でアップデートされる下降動作の場合は、印加される入力信号と関係なく、電流信号が０ｍＡで出力され得る。
シリコンゲーテッドダイオードは、シナプス加重値が「１」の状態である場合、ゲート電圧とは関係なく、カソード端子のカソード電流をＲｅＬＵ（ｒｅｃｔｉｆｉｅｄ ｌｉｎｅａｒ ｕｎｉｔ）関数のグラフの概形と類似する形態で出力することができる。
タイミング図６００の動作方法でシナプス加重値（Ｗ）を１にアップデートするために、アノード端子に加えられる入力電圧（ＶＩＮ）＝２Ｖと、ゲート端子に加えられるシナプス加重値電圧（ＶＷ）＝０Ｖの電圧パルスを印加する。
その後、１．１Ｖから２．０Ｖまでの連続的なＶＩＮに比例して、０ｍＡ～７．４ｍＡの連続的なＩＯＵＴが測定され得る。
シナプス加重値（Ｗ）を０にアップデートするために、ＶＩＮ＝２ＶとＶＷ＝０Ｖの電圧パルスを印加することができる。
このとき、同一の入力電圧（ＶＡ）とは関係なく、０ｍＡに近接した非常に低いレベルの出力電流が測定され得る。
これを通じて、単一シナプス素子が、優れた線形性に基づいて積演算を行うことが分かる。
図６ｂを参考にすると、グラフ６１０において、シリコンゲーテッドダイオードは、入出力間の優れた線形関係を示しながら積演算を行うことができる。
グラフ６１０は、実験結果６１１及び直線フィッティング６１２を示す。
したがって、本発明は、ＣＭＯＳ工程を活用可能であるので大規模アレイの製作が可能であり、シリコンゲーテッドダイオードとシナプティック素子との特性偏差がほとんどないので、人工ニューラルネットワークの演算正確度を増加させることができる。
従来技術の次世代メモリであるＲｅＲＡＭ及びＭＲＡＭなどを用いた技術では、ＣＭＯＳ工程を適用不可能であり、素子の均一性及び安定性が低下し、複雑な工程過程によって実用化されにくいという短所が存在する。
従来の人工ニューラルネットワーク技術では、活性化機能を通じて多くのニューラルネットワーク層を連結するが、これを具現するためには複雑な付加的なニューロン回路が必要であり、これは、人工ニューラルネットワークの面積及びエネルギー効率を悪化させ得る。
しかし、本発明は、シリコンゲーテッドダイオードの優れたメモリ特性を用いて待機電力を減少させながら、優れたスイッチング特性を通じて低い消耗電力で演算効率を増加させ、次世代人工知能コンピュータ技術に活用できる二値化ニューラルネットワーク回路を具現することができる。
図７ａ乃至図８ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算を説明する図である。
図７ａ及び図７ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ演算と関連して、４×１の形態で連結されたシリコンゲーテッドダイオードで構成されたメモリアレイを使用した場合を例示する。
図７ａを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路に該当するメモリアレイ７００において、出力電流には、共通した出力ライン（ＯＬ）を介して出力電流（ＩＯＵＴ）に電流加算（ｃｕｒｒｅｎｔ ｓｕｍｍａｔｉｏｎ）が行われ、和（ａｃｃｕｍｕｌａｔｅ）演算が行われる。
図７ｂを参考にすると、本発明の一実施例に係る二値化ニューラルネットワーク回路に該当するタイミング図７１０において、入力ラインの入力電圧（ＶＩＮ１乃至ＶＩＮ４）を１．１Ｖから段階ごとに０．１Ｖずつ２Ｖまで増加させる。
タイミング図７１０は、各ダイオードからの出力電流に対して、共通した出力ライン（ＯＬ）を介して出力電流（ＩＯＵＴ）に電流加算が行われ、和演算が行われた結果を示す。
図８ａ及び図８ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の動作方式でのＭＡＣ演算と関連した行列ＭＡＣ演算を例示する。
図８ａは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路８００と、二値化ニューラルネットワーク回路の演算によるシナプス加重値行列８０１とを開示する。
図８ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路８００と、二値化ニューラルネットワーク回路の演算と関連したタイミング図８１０とを例示する。
二値化ニューラルネットワークのＭＡＣ演算は、２×２の形態で連結されたシリコンゲーテッドダイオードアレイを二値化ニューラルネットワーク回路８００として使用する。
二値化ニューラルネットワーク回路８００と関連したメモリアレイは、複数のシリコンゲーテッドダイオードがＮ×Ｎの形態で連結され、入力ラインに印加される入力信号、及び加重値ラインに印加された加重値アップデート信号に基づいてアップデートされるシナプス加重値の積演算により、出力ラインを通じて各電流が加算されながら和演算を行い、ＭＡＣ演算の結果をシナプス加重値行列として出力することができる。
また、メモリアレイにおいて、Ｎが「２」である場合、入力信号が第１入力信号及び第２入力信号で構成され、シナプス加重値が第１シナプス加重値乃至第４シナプス加重値で構成され、出力ラインに出力される第１電流及び第２電流で構成され、第１電流及び第２電流で構成されるシナプス加重値行列がシナプス加重値と入力信号とのベクトル行列積演算の結果として演算され得る。
シリコンゲーテッドダイオードは、各入力信号（ＶＩＮ１、ＶＩＮ２）とシナプス加重値（Ｗ１１、Ｗ１２、Ｗ２１、Ｗ２２）との積演算を行い、共通した第１出力ライン（ＯＬ１）及び第２出力ライン（ＯＬ２）を通じて各出力電流（ＩＯＵＴ１、ＩＯＵＴ２）が加算されながら和演算を行うことができる。
すなわち、数学的には、前記２×２アレイは、ベクトル－行列積演算
を行うことができ、シナプス加重値行列８０１が
であることを例示する。
二値化ニューラルネットワーク回路８００において、各素子のシナプス加重値をアップデートした後、ＶＷは１Ｖに固定した状態でＶＩＮ１とＶＩＮ２を全て印加すると、ＩＯＵＴ１が正確にＩＯＵＴ２の２倍の値を有し、その後、ＶＩＮ１のみを印加したときは、ＩＯＵＴ１とＩＯＵＴ２が同一の値を有することができる。
その反対に、ＶＩＮ２のみを印加したときは、ＩＯＵＴ１のみが入力信号に比例する値を有することができる。
最後に、全ての入力信号を印加していないときは、ＩＯＵＴ１とＩＯＵＴ２が全て低いレベルで測定され得る。
このような結果は、入力ベクトルとシナプス加重値行列との間の積演算と一致する。
二値化ニューラルネットワーク回路８００を介して２×２の形態で連結されたシリコンゲーテッドダイオードアレイは、自己活性二値化ニューラルネットワークのＭＡＣ演算を具現できることを示す。
二値化ニューラルネットワーク回路８００を２×２の形態で説明するが、Ｎ×Ｍの形態に拡張可能である。
第１区域８１１でのタイミング図８１０は、ＶＷを１Ｖに固定した状態でＶＩＮ１とＶＩＮ２を全て印加すると、ＩＯＵＴ１が正確にＩＯＵＴ２の２倍の値を有することを示す。
第２区域８１２は、ＶＩＮ１のみを印加したとき、ＩＯＵＴ１とＩＯＵＴ２が同一の値を有し得ることを示す。
第３区域８１３は、ＶＩＮ２のみを印加したとき、ＩＯＵＴ１のみが入力信号に比例する値を有し得ることを示す。
第４区域８１４は、全ての入力信号を印加していないとき、ＩＯＵＴ１とＩＯＵＴ２が全て低いレベルで測定され得ることを示す。
すなわち、二値化ニューラルネットワーク回路８００と関連したメモリアレイにおいて、加重値アップデート信号が１Ｖに固定された状態で第１及び第２入力信号が全て印加される場合は、第１電流が第２電流の２倍の値を有し、その後、第１入力信号のみが印加される場合は、第１電流と第２電流が同一の値を有することができる。
また、メモリアレイにおいて、第２入力信号のみが印加される場合は、第１電流のみが第２入力信号に比例する値を有し、第１入力信号及び第２入力信号が印加されない場合は、第１電流及び前記第２電流が０ｍＡに近似するように測定され得る。
したがって、本発明は、陽性フィードバックループベースのシリコンゲーテッドダイオードで構成されたメモリアレイがニューロン回路の活性化機能を自体的に行い、均一性及び安定性に優れた二値化ニューラルネットワーク回路を具現することができる。
図９ａ乃至図９ｆは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の加重値アップデートによるＭＡＣ行列演算を行った結果を例示するタイミング図である。
図９ａ乃至図９ｆに示したタイミング図の行列演算は、それぞれのタイミング図上にある行列式を意味する。
全ての行列演算時、加重値電圧は１Ｖに固定され、入力電圧は、０Ｖ或いは１Ｖと２Ｖとの間の値を有することができる。
全ての行列式で
が共通的に含まれ、これは、図７ｂにあるＶＩＮパルスがＶＩＮ１とＶＩＮ２に印加されることを示す。
すなわち、入力「１」と「２」を全て「１」に固定した状態で２×２アレイ素子の加重値が変わることによって、演算の結果が行列式に符合する結果を導出することを示す。
図９ａは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）が「０」として測定され、第２出力電流（ＩＯＵＴ２）が「０」として測定される場合に該当するタイミング図９００を示す。
タイミング図９００による行列演算は、タイミング図９００上の行列演算と同一であり得る。
行列演算動作時、加重値電圧は１Ｖで、入力電圧は、０Ｖ又は１Ｖと２Ｖとの間の値を有することができる。
その後、図１１ｃは、行列演算動作を行う場合を例示する。
図９ｂは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）による値は「１」として測定され、第２出力電流（ＩＯＵＴ２）による値は「０」として測定される場合に該当するタイミング図９１０を示す。
タイミング図９１０による行列演算は、タイミング図９１０上の行列演算と同一であり得る。
図９ｃは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）による値は「１」として測定され、第２出力電流（ＩＯＵＴ２）による値は「１」として測定される場合に該当するタイミング図９２０を示す。
タイミング図９２０による行列演算は、タイミング図９２０上の行列演算と同一であり得る。
図９ｄは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）による値は「２」として測定され、第２出力電流（ＩＯＵＴ２）による値は「０」として測定される場合に該当するタイミング図９３０を示す。
タイミング図９３０による行列演算は、タイミング図９３０上の行列演算と同一であり得る。
図９ｅは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）による値は「２」として測定され、第２出力電流（ＩＯＵＴ２）による値は「１」として測定される場合に該当するタイミング図９４０を示す。
タイミング図９４０による行列演算は、タイミング図９４０上の行列演算と同一であり得る。
図９ｆは、ＭＡＣ行列演算のうち、第１出力電流（ＩＯＵＴ１）による値は「２」として測定され、第２出力電流（ＩＯＵＴ２）による値は「２」として測定される場合に該当するタイミング図９５０を示す。
タイミング図９５０による行列演算は、タイミング図９５０上の行列演算と同一であり得る。
上述した行列演算は、下記の数式１のようにまとめることができる。
数式１において、Ｗは、二値化された加重値（コンダクタンス）を示すことができ、ＩＮは、入力信号（電圧）を示すことができ、ＯＵＴは、行列演算による出力信号（電流）を示すことができる。
タイミング図９００乃至タイミング図９５０によると、第１出力電流（ＩＯＵＴ１）及び第２出力電流（ＩＯＵＴ２）による出力電流は、７．５ｍＡであると「１」、１５ｍＡであると「２」、７．５ｍＡ未満であると「０」の場合を例示する。
ただし、上述した例示によって、７．５ｍＡが出力「１」を意味するものに限定されることはない。入力電圧とは関係なく、出力電流が０ｍＡであるときは出力「０」を意味し、これと異なり、入力電圧によって出力電流が一定のレベルで測定されるときは出力「１」を意味し得る。
このような比例関係は図６ｂを通じて確認することができ、出力「１」は、素子１個に該当するときであり、タイミング図９５０において、出力電流は、入力電圧に比べて素子１個の電流の２倍になるので出力「２」を意味し得る。
シリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路は、各加重値に対して行列ＭＡＣ演算を行い、このとき、行列ＭＡＣ演算の出力は、シリコンゲーテッドダイオードの高い均一性によって単純化されたＶＭＭ（ｖｅｃｔｏｒ－ｍａｔｒｉｘ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）方程式との高い一致性を有する。
図１０は、本発明の一実施例に係るシリコンゲーテッドダイオードの光学イメージを説明する図である。
図１０は、本発明の一実施例に係るシリコンゲーテッドダイオードの光学イメージを例示する。
図１０を参考にすると、イメージ１０１０は、イメージ１０００の一部分を拡大して表示する。
例えば、イメージ１０００及びイメージ１０１０は、ＢＮＮの二値化された加重値とアナログ入力との間の行列ＭＡＣ演算を行うためのシリコンゲーテッドダイオードの光学イメージであり得る。
図１１ａ乃至図１１ｃは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業を説明する図である。
図１１ａは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業での加重値アップデートを例示する。
図１１ａを参考にすると、加重値アップデート動作１１００において、二値化された加重値（Ｗ）行列はＶＩＮ（２．０又は－２．０Ｖ）で、ＶＷ＝０．０Ｖであるアレイから選ばれたシリコンゲーテッドダイオードは、２．０Ｖ（－２．０Ｖ）のＶＩＮで上昇（又は下降）した。
図１１ｂは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業での待機状態を例示する。
図１１ｂを参考にすると、待機動作１１１０において、全ての加重値ラインに１Ｖが印加され、全ての入力ラインに０Ｖが発生する。
シリコンゲーテッドダイオードは、非常に低い出力電流（ＩＤｉｏｄｅ）でメモリ状態を維持する。
図１１ｃは、本発明の一実施例に係るシリコンゲーテッドダイオードを用いた二値化ニューラルネットワーク回路の演算作業での積算演算を例示する。
図１１ｃを参考にすると、積算演算動作１１２０において、アレイから選ばれたダイオードは、ＶＷ＝１．０Ｖ及びＶＩＮ＝０．０Ｖ又はＶＩＮ＝１．１Ｖ～２．０Ｖであり得る。
入力電圧と二値化された加重値との積のＩＯＵＴは、出力電流（ＩＤｉｏｄｅ）の和から得ることができる。
上述した具体的な各実施例において、発明に含まれる構成要素は、提示された具体的な実施例によって単数又は複数で表現された。
しかし、単数又は複数の表現は、説明の便宜のために提示した状況に合わせて選ばれたものであって、上述した各実施例は、単数又は複数の構成要素に制限されるものではなく、複数で表現された構成要素であっても単数で構成され、単数で表現された構成要素であっても複数で構成され得る。
一方、発明の説明では、具体的な実施例について説明したが、多様な実施例が内包する技術的思想の範囲から逸脱しない限度内で様々な変形が可能であることは当然である。
そのため、本発明の範囲は、説明した実施例に限定して定めてはならなく、後述する特許請求の範囲のみならず、この特許請求の範囲と均等なものによって定めなければならない。
１００ シリコンゲーテッドダイオード
１０１ アノード端子
１０２ 第１チャネル領域
１０３ 第２チャネル領域
１０４ カソード端子
１０５ ゲート絶縁膜
１０６ ゲート端子

Claims (11)

  1. アノード端子とカソード端子との間にダイオード構造体がチャネル領域として位置し、前記ダイオード構造体上にゲート端子が位置し、前記アノード端子と前記ゲート端子のそれぞれに印加される互いに異なる電圧に基づいて前記チャネル領域でポテンシャル障壁調節を通じて単方向スイッチングを具現し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性を具現する複数のシリコンゲーテッドダイオードを含み、
    前記複数のシリコンゲーテッドダイオードは、並列に連結したメモリアレイでシナプス素子として動作し、前記メモリアレイに連結された入力ライン処理部から印加される入力信号、及び前記メモリアレイに連結されたシナプスライン処理部から印加される加重値アップデート信号に基づいてＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算の結果を出力し、および、
    前記複数のシリコンゲーテッドダイオードは、前記アノード端子のアノード電圧を前記入力信号として受け、前記印加される入力信号が正の方向に増加することに伴う前記陽性フィードバックループによるラッチアップ現象を発生させ、前記チャネル領域に対して二つのメモリ状態のうちいずれか一つのメモリ状態を有し、前記ゲート端子のゲート電圧を前記加重値アップデート信号として受けることによって前記ラッチアップ現象が発生する前記入力信号が調節され、前記入力信号と前記加重値アップデート信号の印加によって前記いずれか一つのメモリ状態と関連したシナプス状態がアップデートされ、アップデートされたシナプス加重値による前記ＭＡＣ演算を行う、ことを特徴とする、二値化ニューラルネットワーク回路。
  2. 前記シリコンゲーテッドダイオードは、前記印加される入力信号が正の方向に増加することに伴う「０」から「１」までの連続的な入力と、前記二つのメモリ状態に該当する「０」の状態及び「１」の状態のうちいずれか一つの状態のシナプス加重値との間の積演算を行い、「０」及び「１」のうちいずれか一つに該当する電流信号を演算の結果として出力することを特徴とする、請求項１に記載の二値化ニューラルネットワーク回路。
  3. 前記シリコンゲーテッドダイオードは、前記シナプス加重値が前記「１」の状態でアップデートされる上昇動作の場合は、前記印加される入力信号に比例して電流信号として演算の結果が出力され、前記シナプス加重値が前記「０」の状態でアップデートされる下降動作の場合は、前記印加される入力信号とは関係なく、電流信号が０ｍＡで出力されることを特徴とする、請求項２に記載の二値化ニューラルネットワーク回路。
  4. 前記シリコンゲーテッドダイオードは、前記シナプス加重値が「１」である状態の場合、前記ゲート電圧とは関係なく、前記カソード端子のカソード電流をＲｅＬＵ（ｒｅｃｔｉｆｉｅｄ ｌｉｎｅａｒ ｕｎｉｔ）関数のグラフの概形と類似する形態で出力することを特徴とする、請求項１に記載の二値化ニューラルネットワーク回路。
  5. 前記メモリアレイは、前記複数のシリコンゲーテッドダイオードで前記アノード端子、前記ゲート端子及び前記カソード端子を並列に連結することによってそれぞれ入力ライン、加重値ライン及び出力ラインを形成し、
    前記入力ラインは、前記加重値ライン及び前記出力ラインと互いに垂直に配列され、
    前記加重値ラインと前記出力ラインは平行に配列されることを特徴とする、請求項１に記載の二値化ニューラルネットワーク回路。
  6. 前記入力ラインは前記入力信号を受け、
    前記加重値ラインは前記加重値アップデート信号を受け、
    前記出力ラインは、前記入力信号及び前記加重値アップデート信号に基づいた前記ＭＡＣ演算の結果を次の人工ニューラルネットワーク端に出力することを特徴とする、請求項５に記載の二値化ニューラルネットワーク回路。
  7. 前記メモリアレイは、前記複数のシリコンゲーテッドダイオードがＮ×Ｍの形態で連結され、前記入力ラインに印加される入力信号、及び前記加重値ラインに印加された加重値アップデート信号に基づいてアップデートされるシナプス加重値の積演算により、前記出力ラインを通じて各電流が加算されながら和演算を行い、前記ＭＡＣ演算の結果をシナプス加重値行列として出力することを特徴とする、請求項６に記載の二値化ニューラルネットワーク回路。
  8. 前記メモリアレイは、前記Ｎ及び前記Ｍが「２」である場合、前記入力信号が第１入力信号及び第２入力信号で構成され、前記シナプス加重値が第１シナプス加重値乃至第４シナプス加重値で構成され、前記出力ラインに出力される第１電流及び第２電流で構成され、前記第１電流及び前記第２電流で構成される前記シナプス加重値行列は、前記シナプス加重値と前記入力信号とのベクトル行列積演算の結果として演算されることを特徴とする、請求項７に記載の二値化ニューラルネットワーク回路。
  9. アノード端子とカソード端子との間にダイオード構造体がチャネル領域として位置し、前記ダイオード構造体上にゲート端子が位置し、前記アノード端子と前記ゲート端子のそれぞれに印加される互いに異なる電圧に基づいて前記チャネル領域でポテンシャル障壁調節を通じて単方向スイッチングを具現し、陽性フィードバックループによってポテンシャル井戸に正孔又は電子が蓄積されることによってメモリ特性を具現する複数のシリコンゲーテッドダイオードを含み、
    前記複数のシリコンゲーテッドダイオードは、並列に連結したメモリアレイでシナプス素子として動作し、前記メモリアレイに連結された入力ライン処理部から印加される入力信号、及び前記メモリアレイに連結されたシナプスライン処理部から印加される加重値アップデート信号に基づいてＭＡＣ（ｍｕｌｔｉｐｌｙ－ａｃｃｕｍｕｌａｔｅ）演算の結果を出力し、
    前記メモリアレイは、前記複数のシリコンゲーテッドダイオードで前記アノード端子、前記ゲート端子及び前記カソード端子を並列に連結することによってそれぞれ入力ライン、加重値ライン及び出力ラインを形成し、
    前記入力ラインは、前記加重値ライン及び前記出力ラインと互いに垂直に配列され、
    前記加重値ラインと前記出力ラインは平行に配列され、
    前記入力ラインは前記入力信号を受け、
    前記加重値ラインは前記加重値アップデート信号を受け、
    前記出力ラインは、前記入力信号及び前記加重値アップデート信号に基づいた前記ＭＡＣ演算の結果を次の人工ニューラルネットワーク端に出力し、
    前記メモリアレイは、前記複数のシリコンゲーテッドダイオードがＮ×Ｍの形態で連結され、前記入力ラインに印加される入力信号、及び前記加重値ラインに印加された加重値アップデート信号に基づいてアップデートされるシナプス加重値の積演算により、前記出力ラインを通じて各電流が加算されながら和演算を行い、前記ＭＡＣ演算の結果をシナプス加重値行列として出力し、
    前記メモリアレイは、前記Ｎ及び前記Ｍが「２」である場合、前記入力信号が第１入力信号及び第２入力信号で構成され、前記シナプス加重値が第１シナプス加重値乃至第４シナプス加重値で構成され、前記出力ラインに出力される第１電流及び第２電流で構成され、前記第１電流及び前記第２電流で構成される前記シナプス加重値行列は、前記シナプス加重値と前記入力信号とのベクトル行列積演算の結果として演算され、および、
    前記メモリアレイは、前記加重値アップデート信号が１Ｖに固定された状態で前記第１及び第２入力信号が全て印加される場合は、前記第１電流が前記第２電流の２倍の値を有し、その後、前記第１入力信号のみが印加される場合は、前記第１電流と前記第２電流が同一の値を有することを特徴とする、二値化ニューラルネットワーク回路。
  10. 前記メモリアレイは、前記第２入力信号のみが印加される場合は、前記第１電流のみが前記第２入力信号に比例する値を有し、前記第１入力信号及び前記第２入力信号が印加されない場合は、前記第１電流及び前記第２電流が０ｍＡに近似するように測定されることを特徴とする、請求項９に記載の二値化ニューラルネットワーク回路。
  11. 前記シリコンゲーテッドダイオードは、シングルシリコンゲーテッドダイオード、ダブルシリコンゲーテッドダイオード及びトリプルシリコンゲーテッドダイオードのうちいずれか一つを含むことを特徴とする、請求項１に記載の二値化ニューラルネットワーク回路。
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