JP7507905B2 - 部分和に基づいた低減した読取エネルギーの使用 - Google Patents
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- 230000036961 partial effect Effects 0.000 title claims description 119
- 230000002829 reductive effect Effects 0.000 title description 46
- 239000013598 vector Substances 0.000 claims description 130
- 238000000034 method Methods 0.000 claims description 22
- 230000009467 reduction Effects 0.000 claims description 20
- 230000001186 cumulative effect Effects 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 238000012546 transfer Methods 0.000 description 17
- 238000005265 energy consumption Methods 0.000 description 10
- 101000798429 Pinus strobus Putative 2-Cys peroxiredoxin BAS1 Proteins 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 9
- 101001136140 Pinus strobus Putative oxygen-evolving enhancer protein 2 Proteins 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 101100218500 Arabidopsis thaliana BS gene Proteins 0.000 description 3
- 101150071418 TPS11 gene Proteins 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- -1 PS12 Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- XDDAORKBJWWYJS-UHFFFAOYSA-N glyphosate Chemical compound OC(=O)CNCP(O)(O)=O XDDAORKBJWWYJS-UHFFFAOYSA-N 0.000 description 2
- 238000010801 machine learning Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 108091081062 Repeated sequence (DNA) Proteins 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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- G—PHYSICS
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4814—Non-logic devices, e.g. operational amplifiers
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- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Complex Calculations (AREA)
- Power Sources (AREA)
- Measurement Of Current Or Voltage (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
Initialize a counter integer to 0.Initialize a storing variable(e.g.,APS)to 0.
Provide an INPUT array having the length n with input values.
Provide a WEIGHT array having the length n with signed weight values.
For counter=0,counter<n,counter++{
APS=APS+(INPUT[counter]*WEIGHT[counter]).
}
MAC=APS.
Provide MAC as output.
REavg=P1×E1+P2×E2
11 画素
12 ノード
14 重み付け行列
16 積和演算/演算
20 ビット数
30 演算
34 第2の項
100 ブロック図
110 メモリアレイ
120 ワード線ドライバ
130 制御ブロック
140 マルチプレクサ
150 入力/出力(IO)ブロック
160 MACブロック
161 重みレジスタ
162 入力レジスタ
163 乗算ブロック
164 加算器ブロック
165 部分和レジスタ
170 DYNRブロック
200 フローチャート
210 フロー要素
220 フロー要素
230 フロー要素
240 フロー
241 フロー要素
242 フロー要素
243 フロー要素
244 フロー要素
245 フロー要素
246 フロー要素
247 フロー要素
248 フロー要素
250 フロー要素
260 フロー要素
270 フロー要素
280 フロー要素
290 フロー要素
AP 累積積
BL ビット線
BL/BLB ビット線/ビット線ビット
F26 閉鎖領域
GBL グローバルビット線
GSL グローバルソース線
I 入力
I1 入力
I2 入力
I3 入力
I4 入力
I5 入力
I6 入力
I7 入力
I8 入力
I9 入力
IM-1 入力
IN-1 入力
N 長さ
NZ 入力
O 出力
P 確率
P1 確率
P2 確率
P3 確率
P5 確率
PRE プリ
PS 部分和
PS11 部分和
PS12 部分和
PS13 部分和
PS14 部分和
PS19 部分和
PSP 部分和
PSX 出力信号
Q 出力
Q’ 出力
R 信号
RRE 低減した読取エネルギー
RRE<0> 信号
RRE<1> 信号
RST リセット入力
S 信号
SA_BL ビット線
SAEN センスアンプイネーブル
TPS 11 転送ゲート
VBL_RD バイアス電圧
VDD 電圧
VREF 基準電圧
VSA 電圧型センスアンプ
W 重み付けベクトル
W1 重み付けベクトル
W2 重み付けベクトル
W3 重み付けベクトル
W4 重み付けベクトル
W5 重み付けベクトル
W6 重み付けベクトル
W7 重み付けベクトル
W8 重み付けベクトル
W9 重み付けベクトル
WM-1 重み付けベクトル
WN-1 重み付けベクトル
WL ワード線
Claims (10)
- メモリ演算操作の部分和が正であるかを判定して、第1の結果を取得する工程と、
前記部分和の選択されたビットが0から1に変わったかを判定して、第2の結果を取得する工程と、
前記第1の結果及び前記第2の結果が両方とも真であることに応じて、前記メモリ演算操作のメモリユニットの読取操作の読取エネルギーを調整する工程と、
を備えるメモリの読取方法。 - 第1の読取エネルギーによってメモリの1組の重み付けベクトルから第1組のビットを読み取る工程と、
1組の入力を前記第1組のビットに乗算して、第1の積を取得する工程と、
前記第1の積を累積積和に追加する工程と、
前記累積積和が正で且つ前記累積積和のビット条件が0から1に変わると、読取エネルギー低減信号を有効にする工程と、
前記第1の読取エネルギーより小さい第2の読取エネルギーによって前記メモリから前記組の重み付けベクトルにおける第2組のビットを読み取る工程と、
を備えるメモリの読取方法。 - 前記第1の積を前記累積積和に追加する前に、前記累積積和に対してビットシフトを行う工程を更に備える請求項2に記載の方法。
- 前記第2組のビットを読み取るためには、前記第1組のビットを読み取るための時間帯より短い時間帯を使用する請求項2又は3に記載の方法。
- 前記第2組のビットを読み取るためには、前記第1組のビットを読み取るための第1のプリチャージ電圧より低い、アンプを読み取るための第2のプリチャージ電圧を利用する請求項2又は3に記載の方法。
- 前記ビット条件は、第1の指数、第2の指数、第3の指数又は第4の指数の前記累積積和を有する選択されたビットに対応し、前記第1の指数は、この組の入力の第1の入力のビット長にこの組の入力内の複数の入力の2を底とする対数を足したものであり、前記対数は次の整数に丸められ、前記第2の指数は、前記第1の指数に1を足したものであり、前記第3の指数は、前記第1の指数に2を足したものであり、前記第4の指数は、前記第1の指数に3を足したものである請求項2又は3に記載の方法。
- 1組の入力及び対応する1組の重み付けベクトルが記憶されるコンピュータ可読メモリと、
加算器と、乗算器と、前記組の入力及び対応する前記組の重み付けベクトルの反復積及び演算の累積結果を記憶するための部分和レジスタと、を含む乗算累積装置と、
前記重み付けベクトルを読み取るために、バイアス電圧をセンスアンプに供給するためのマルチプレクサと、
部分和を評価し、前記マルチプレクサに供給される読取エネルギー低減信号を有効にするかを判定して、且つ前記読取エネルギー低減信号を有効にするための動的読取論理と、
を備えるメモリ装置。 - 前記読取エネルギー低減信号が更に提供される制御ブロックを更に備え、
前記制御ブロックは、メモリアクセスタイミングを提供し、前記読取エネルギー低減信号が有効にされる場合に、前記コンピュータ可読メモリを読み取る読取遅延を減少することに用いられる請求項7に記載のメモリ装置。 - 前記動的読取論理は、前記部分和の符号ビット及び前記部分和の選択されたビットを検査することで、前記部分和を評価することに用いられる請求項7又は8に記載のメモリ装置。
- 前記マルチプレクサは、前記読取エネルギー低減信号に基づいて前記バイアス電圧を選択することに用いられるが、前記読取エネルギー低減信号が有効にされる場合、前記読取エネルギー低減信号が有効にされていない場合よりも小さいバイアス電圧を提供することに用いられる請求項7又は8に記載のメモリ装置。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202263268830P | 2022-03-03 | 2022-03-03 | |
US63/268,830 | 2022-03-03 | ||
US202263269899P | 2022-03-25 | 2022-03-25 | |
US63/269,899 | 2022-03-25 | ||
US17/860,228 | 2022-07-08 | ||
US17/860,228 US20230280976A1 (en) | 2022-03-03 | 2022-07-08 | Using reduced read energy based on the partial-sum |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023129271A JP2023129271A (ja) | 2023-09-14 |
JP7507905B2 true JP7507905B2 (ja) | 2024-06-28 |
Family
ID=86884796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023013281A Active JP7507905B2 (ja) | 2022-03-03 | 2023-01-31 | 部分和に基づいた低減した読取エネルギーの使用 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230280976A1 (ja) |
JP (1) | JP7507905B2 (ja) |
CN (1) | CN116340253A (ja) |
TW (1) | TWI842375B (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129900A (ja) | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2020518042A (ja) | 2017-04-19 | 2020-06-18 | シャンハイ カンブリコン インフォメーション テクノロジー カンパニー リミテッドShanghai Cambricon Information Technology Co.,Ltd. | 処理装置と処理方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11347477B2 (en) * | 2019-09-27 | 2022-05-31 | Intel Corporation | Compute in/near memory (CIM) circuit architecture for unified matrix-matrix and matrix-vector computations |
US20220019407A1 (en) * | 2020-07-14 | 2022-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-memory computation circuit and method |
KR20220028899A (ko) * | 2020-08-31 | 2022-03-08 | 삼성전자주식회사 | 가속기, 가속기의 동작 방법 및 이를 포함한 전자 장치 |
-
2022
- 2022-07-08 US US17/860,228 patent/US20230280976A1/en active Pending
-
2023
- 2023-01-31 JP JP2023013281A patent/JP7507905B2/ja active Active
- 2023-02-02 CN CN202310078792.3A patent/CN116340253A/zh active Pending
- 2023-02-07 TW TW112104276A patent/TWI842375B/zh active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129900A (ja) | 2009-11-20 | 2011-06-30 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2020518042A (ja) | 2017-04-19 | 2020-06-18 | シャンハイ カンブリコン インフォメーション テクノロジー カンパニー リミテッドShanghai Cambricon Information Technology Co.,Ltd. | 処理装置と処理方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2023129271A (ja) | 2023-09-14 |
CN116340253A (zh) | 2023-06-27 |
TW202336608A (zh) | 2023-09-16 |
US20230280976A1 (en) | 2023-09-07 |
TWI842375B (zh) | 2024-05-11 |
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A621 | Written request for application examination |
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