JP7334638B2 - semiconductor equipment - Google Patents
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Description
本明細書に開示の技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.
特許文献1に開示の半導体装置は、ソース電極と層間絶縁膜とゲート配線を有している。ソース電極は、半導体基板上に配置されており、トランジスタのソースに接続されている。層間絶縁膜は、半導体基板上に配置されている。ゲート配線は、層間絶縁膜上に配置されており、トランジスタのゲートに接続されている。半導体基板は、ゲート配線の下部で層間絶縁膜に接するp型領域を有している。p型領域は、ソース電極に接している。このため、p型領域は、ソース電極と略同電位を有している。ソース電極と略同電位のp型領域をゲート配線の下部に配置することで、ゲート配線の下部の層間絶縁膜に印加される電圧を低減し、層間絶縁膜の劣化を抑制することができる。 The semiconductor device disclosed in Patent Document 1 has a source electrode, an interlayer insulating film, and a gate wiring. A source electrode is disposed on the semiconductor substrate and connected to the source of the transistor. The interlayer insulating film is arranged on the semiconductor substrate. The gate wiring is arranged on the interlayer insulating film and connected to the gate of the transistor. The semiconductor substrate has a p-type region in contact with the interlayer insulating film under the gate wiring. The p-type region is in contact with the source electrode. Therefore, the p-type region has approximately the same potential as the source electrode. By arranging the p-type region having substantially the same potential as the source electrode under the gate wiring, the voltage applied to the interlayer insulating film under the gate wiring can be reduced, and deterioration of the interlayer insulating film can be suppressed.
特許文献1の半導体装置では、ゲート配線の下部のp型領域に電流が流入する場合がある。p型領域に流入した電流は、ソース電極へ流れる。すると、ゲート配線の下部においてp型領域の電位が上昇する。このため、ゲート配線に高い電圧が印加され、層間絶縁膜の劣化が進行する。本明細書では、層間絶縁膜の劣化をより好適に抑制する技術を提案する。 In the semiconductor device of Patent Document 1, current may flow into the p-type region below the gate wiring. The current flowing into the p-type region flows to the source electrode. Then, the potential of the p-type region under the gate wiring rises. Therefore, a high voltage is applied to the gate wiring, and the deterioration of the interlayer insulating film progresses. This specification proposes a technique for more preferably suppressing deterioration of an interlayer insulating film.
本明細書が開示する半導体装置は、トランジスタを有する半導体基板と、前記半導体基板上に配置されているとともに前記トランジスタのソースに接続されているソース電極と、前記半導体基板上に配置されている層間絶縁膜と、前記層間絶縁膜上に配置されているとともに前記トランジスタのゲートに接続されているゲート配線、を有する。前記半導体基板が、第1p型領域と、n型領域と、第2p型領域を有する。前記第1p型領域は、前記ゲート配線の下部で前記層間絶縁膜に接している。前記n型領域は、前記第1p型領域に接している。前記第2p型領域は、前記n型領域に接し、前記n型領域によって前記第1p型領域から分離されており、前記ソース電極に接している。 A semiconductor device disclosed in this specification includes a semiconductor substrate having a transistor, a source electrode arranged on the semiconductor substrate and connected to the source of the transistor, and an interlayer electrode arranged on the semiconductor substrate. It has an insulating film and a gate wiring arranged on the interlayer insulating film and connected to the gate of the transistor. The semiconductor substrate has a first p-type region, an n-type region and a second p-type region. The first p-type region is in contact with the interlayer insulating film under the gate wiring. The n-type region is in contact with the first p-type region. The second p-type region contacts the n-type region, is separated from the first p-type region by the n-type region, and contacts the source electrode.
この半導体装置では、ゲート配線の下部の第1p型領域の周囲に、n型領域と、第2p型領域が配置されている。第2p型領域に電流が流れていない状態では、n型領域と第1p型領域が第2p型領域と略同電位(すなわち、ソース電極と略同電位)となる。このため、層間絶縁膜に高い電圧は印加されない。また、第2p型領域に電流が流入する場合がある。第2p型領域に流入した電流は、ソース電極へ流れる。また、第2p型領域に流入した電流の一部は、n型領域を経由してソース電極へ流れる。このため、第2p型領域に電流が流れると、ゲート配線の下部の第2p型領域とn型領域の電位が上昇する。しかしながら、この場合でも、n型領域から第1p型領域へは電流が流入しないので、第1p型領域の電位はあまり変化しない。すなわち、第2p型領域に電流が流入する場合でも、ゲート配線の下部で層間絶縁膜に接する第1p型領域の電位はあまり変化せず、層間絶縁膜に高い電圧は印加されない。このように、この半導体装置では、層間絶縁膜に高い電圧が印加されることを抑制でき、層間絶縁膜の劣化を抑制できる。 In this semiconductor device, an n-type region and a second p-type region are arranged around the first p-type region under the gate wiring. When no current flows through the second p-type region, the n-type region and the first p-type region have approximately the same potential as the second p-type region (that is, approximately the same potential as the source electrode). Therefore, no high voltage is applied to the interlayer insulating film. Also, current may flow into the second p-type region. The current flowing into the second p-type region flows to the source electrode. Also, part of the current flowing into the second p-type region flows to the source electrode via the n-type region. Therefore, when a current flows through the second p-type region, the potentials of the second p-type region and the n-type region below the gate wiring rise. However, even in this case, current does not flow from the n-type region to the first p-type region, so the potential of the first p-type region does not change much. That is, even when a current flows into the second p-type region, the potential of the first p-type region in contact with the interlayer insulating film below the gate wiring does not change much, and a high voltage is not applied to the interlayer insulating film. Thus, in this semiconductor device, application of a high voltage to the interlayer insulating film can be suppressed, and deterioration of the interlayer insulating film can be suppressed.
図1に示す実施例1の半導体装置10は、半導体基板12を有している。半導体基板12は、炭化ケイ素(SiC)により構成されている。半導体基板12の上面に、ソース電極14が設けられている。半導体基板12の下面に、ドレイン電極16が設けられている。
A
ソース電極14の下部の半導体基板12の上面に、トレンチ18が設けられている。なお、図1では1つのトレンチ18が示されているが、半導体基板12の上面に複数のトレンチ18が設けられている。各トレンチ18内に、ゲート絶縁膜20とゲート電極22が配置されている。ゲート電極22は、ゲート絶縁膜20によって半導体基板12から絶縁されている。各ゲート電極22の上面は、層間絶縁膜24によって覆われている。層間絶縁膜24は、酸化シリコンによって構成されている。各ゲート電極22は、層間絶縁膜24によってソース電極14から絶縁されている。
A
ソース電極14の下部の半導体基板12内に、ソース領域30、ボディ領域32、ドリフト領域36、及び、ドレイン領域38が設けられている。ソース領域30は、高濃度のn型領域であり、ソース電極14にオーミック接触している。ソース領域30は、ゲート絶縁膜20に接している。ボディ領域32は、コンタクト領域32aと低濃度領域32bを有している。コンタクト領域32aは、高濃度のp型領域であり、ソース電極14にオーミック接触している。低濃度領域32bは、コンタクト領域32aよりも低いp型不純物濃度を有するp型領域である。低濃度領域32bは、ソース領域30とコンタクト領域32aに接している。低濃度領域32bは、ソース領域30の下側でゲート絶縁膜20に接している。ドリフト領域36は、低濃度のn型領域である。ドリフト領域36は、低濃度領域32bの下側に配置されている。ドリフト領域36は、低濃度領域32bの下側でゲート絶縁膜20に接している。ドレイン領域38は、高濃度のn型領域である。ドレイン領域38は、ドリフト領域36の下側に配置されている。ドレイン領域38は、ドレイン電極16にオーミック接触している。ソース領域30、ボディ領域32、ドリフト領域36、ドレイン領域38、及び、ゲート電極22等によって、FETが構成されている。
A
ソース電極14に覆われていない範囲の半導体基板12上に、層間絶縁膜40とゲート配線42が設けられている。層間絶縁膜40は、酸化シリコンによって構成されている。層間絶縁膜40は、半導体基板12の上面上に配置されている。ゲート配線42は、ポリシリコンによって構成されている。ゲート配線42は、層間絶縁膜40上に配置されている。ゲート配線42は、層間絶縁膜40によって半導体基板12から絶縁されている。ゲート配線42は、図示しない位置で、各ゲート電極22に接続されている。また、ゲート配線42は、図示しないゲートパッドに接続されている。ゲートパッドとゲート配線42を介して、各ゲート電極22の電位が制御される。ゲート配線42は、層間絶縁膜24によって覆われている。
An
ゲート配線42の下部の半導体基板12内に、第1p型領域51と、n型領域54と、第2p型領域52が配置されている。第1p型領域51は、ゲート配線42の下部の層間絶縁膜40に接している。n型領域54は、第1p型領域51の周囲に配置されており、第1p型領域51に接している。第2p型領域52は、ボディ領域32と連続する領域である。第2p型領域52は、n型領域54の周囲に配置されており、n型領域54に接している。第2p型領域52は、n型領域54によって第1p型領域51から分離されている。第2p型領域52は、コンタクト領域52aと低濃度領域52bを有している。コンタクト領域52aは、低濃度領域52bよりも高いp型不純物濃度を有している。コンタクト領域52aは、ソース電極14にオーミック接触している。低濃度領域52bは、n型領域54及びコンタクト領域52aと接している。低濃度領域52bに対して下側からドリフト領域36が接している。
A first p-
第1p型領域51のp型不純物濃度は、n型領域54のn型不純物濃度よりも高い。n型領域54のn型不純物濃度は、低濃度領域52bのp型不純物濃度よりも高い。一例では、第1p型領域51のp型不純物濃度を1×1019~1×1020/cm3とし、n型領域54のn型不純物濃度を1×1019~1×1020/cm3とし、低濃度領域52bのp型不純物濃度を1×1016~1×1017/cm3とすることができる。
The p-type impurity concentration of the first p-
第1p型領域51、n型領域54、及び、第2p型領域52は、イオン注入により形成することができる。この場合、第1p型領域51、コンタクト領域52a、及び、コンタクト領域32aを共通のイオン注入工程で形成することができる。また、n型領域54とソース領域30を共通のイオン注入工程で形成することができる。また、低濃度領域52bと低濃度領域32bを共通のイオン注入工程で形成することができる。
The first p-
FETをターンオフするときには、ドリフト領域36から第2p型領域52に電流が流入する。それ以外の場合には、ゲート配線42の下部の第2p型領域52には電流が流れない。第2p型領域52に電流が流れていない状態では、第2p型領域52の電位はソース電極14の電位と略等しい。このため、n型領域54と第1p型領域51の電位も、ソース電極14の電位と略等しい。ゲート配線42の電位は、図示しないゲートパッドによって制御される。ゲート配線42の電位は、ソース電極14の電位に近い範囲(例えば、0~10Vの範囲)で変動する。このため、第2p型領域52に電流が流れていない状態では、ゲート配線42と第1p型領域51の間にそれほど高い電位差は生じず、層間絶縁膜40に高い電圧は印加されない。
Current flows from the
FETをターンオフするときには、破線矢印100に示すように、ドリフト領域36からボディ領域32と第2p型領域52にホール(すなわち、電流)が流入する。第2p型領域52に流入した電流は、矢印102に示すように、第2p型領域52内を流れてソース電極14に排出される。このように第2p型領域52内に電流が流れるので、ゲート配線42の下部(すなわち、位置A)において第2p型領域52の電位が上昇する。位置Aにおいて第2p型領域52の電位が上昇すると、第2p型領域52とn型領域54の界面のpn接合56に順方向に電圧が印加される。このため、pn接合56がオンし、矢印104に示すように、電流がn型領域54に流入する。n型領域54に流入した電流は、矢印104に示すようにソース電極14に排出される。このようにn型領域54内に電流が流れるので、ゲート配線42の下部(すなわち、位置B)においてn型領域54の電位が上昇する。位置Bにおいてn型領域54の電位が上昇すると、n型領域54と第1p型領域51の界面のpn接合58に逆方向に電圧が印加される。このため、pn接合58はオンせず、第1p型領域51には電流が流入しない。したがって、第1p型領域51の電位はフローティングとなる。したがって、位置Bにおいてn型領域54の電位が上昇しても、第1p型領域51の電位はあまり上昇しない。このため、層間絶縁膜40に高い電圧が印加されない。
When the FET is turned off, holes (that is, current) flow from
以上に説明したように、実施例1の半導体装置10では、第2p型領域52に電流が流れている状態でも、第2p型領域52に電流が流れていない状態でも、層間絶縁膜40に高い電圧が印加されない。したがって、層間絶縁膜40の劣化を抑制することができる。
As described above, in the
また、ゲート配線42と第2p型領域52が層間絶縁膜40を介して対向しているので、この部分にコンデンサが形成されている。図2に示すように、ゲート配線42の直下の位置で第2p型領域52が層間絶縁膜40に接していると、ゲート配線42と第2p型領域52の間の静電容量は極めて大きい。これに対し、図1に示すように、ゲート配線42と第2p型領域52の間に電位がフローティングしている第1p型領域51が存在すると、ゲート配線42と第2p型領域52の間の静電容量は、ゲート配線42と第1p型領域51の間の静電容量と第1p型領域51と第2p型領域52の間の静電容量の合成容量(直列接続されたコンデンサの合成容量)となる。このため、図1では、ゲート配線42と第2p型領域52の間の静電容量が小さい。このように、第1p型領域51が設けられていることで、ゲート配線42と第2p型領域52の間の静電容量が小さくなり、これによって、FETのゲート-ソース間容量が低減される。
Also, since the
なお、図3に示すように、n型領域54がソース電極14にオーミック接触していてもよい。この構成によれば、n型領域54の電位がより安定するので、層間絶縁膜40に印加される電圧をより効果的に抑制することができる。
Note that the n-
また、図4に示すように、半導体基板12上に2つのソース電極14を配置し、第2p型領域52を第1コンタクト部52xと第2コンタクト部52yでソース電極14に接触させてもよい。この場合、第1コンタクト部52xと第2コンタクト部52yの間にゲート配線42を配置してもよい。この構成によれば、第2p型領域52に電流が流れるときに、第1コンタクト部52xと第2コンタクト部52yのそれぞれから電流がソース電極14に排出される。このため、第2p型領域52内の電流経路の電気抵抗が低減され、ゲート配線42の下部の位置で第2p型領域52の電位がより上昇し難い。これによって、層間絶縁膜40に印加される電圧をより効果的に抑制することができる。
Alternatively, as shown in FIG. 4, two
図5に示す実施例2の半導体装置200では、ドリフト領域36が、高濃度領域36aと低濃度領域36bを有している。高濃度領域36aは、トレンチ18の下端を含む深さに配置されている。低濃度領域36bは、高濃度領域36aの下側に配置されている。また、半導体基板12は、トレンチ18の下部のドリフト領域36内に配置された底部p型領域202を有している。また、半導体基板12は、半導体基板12の上面から底部p型領域202に達する位置まで伸びる接続p型領域204を有している。接続p型領域204の上端は、ソース電極14にオーミック接触している。
In the
また、実施例2の半導体装置200では、第2p型領域52の低濃度領域52bが、底部p型領域202と同じ深さに配置されている。また、第2p型領域52のコンタクト領域52aが、接続p型領域204と同じ深さに配置されている。また、n型領域54が、ドリフト領域36の高濃度領域36aと同じ深さに配置されている。また、第1p型領域51が、ボディ領域32の低濃度領域32bと同じ深さに配置されている。
Further, in the
以上を除いて、実施例2の半導体装置200の構成は、実施例1の半導体装置10の構成と等しい。
Except for the above, the configuration of the
実施例2のように、底部p型領域202と接続p型領域204が設けられていると、FETの耐圧を向上させることができる。また、実施例2でも、実施例1と同様に、ゲート配線42の下部に第1p型領域51、n型領域54、及び、第2p型領域52が設けられているので、ゲート配線42の下部の層間絶縁膜40に印加される電圧を低減することができる。
When the bottom p-
なお、実施例2では、ドリフト領域36の低濃度領域36bによって構成されている半導体基板にp型不純物をイオン注入することで、底部p型領域202と第2p型領域52低濃度領域52bを同時に形成することができる。また、その半導体基板上にエピタキシャル成長によって、ドリフト領域36の高濃度領域36aとn型領域54を同時に形成することができる。また、その上にエピタキシャル成長によってボディ領域32の低濃度領域32bと第1p型領域51を同時に形成することができる。その後、イオン注入によって、接続p型領域204とコンタクト領域52aを同時に形成することができ、これによって、n型領域54をドリフト領域36の高濃度領域36aから分離することができる。
In Example 2, the bottom p-
また、実施例2では、第1p型領域51のp型不純物濃度が低濃度領域52bのp型不純物濃度よりも高く、低濃度領域52bのp型不純物濃度がn型領域54のn型不純物濃度よりも高い。一例では、第1p型領域51のp型不純物濃度を1×1017~1×1020/cm3とし、低濃度領域52bのp型不純物濃度を1×1017~1×1018/cm3とし、n型領域54のn型不純物濃度を1×1015~1×1017/cm3とすることができる。また、コンタクト領域52aと接続p型領域204のp型不純物濃度を、1×1018~1×1020/cm3とすることができる。
Further, in Example 2, the p-type impurity concentration of the first p-
また、実施例2において、n型領域54をソース電極14にオーミック接触させてもよい。また、実施例2において、ゲート配線42の両側にソース電極14を設け、それらのソース電極14に第2p型領域52をオーミック接触させてもよい。
Also, in the second embodiment, the n-
なお、上述した実施例1、2では、半導体基板12が炭化ケイ素により構成されていた。しかしながら、半導体基板12が、ケイ素、窒化ガリウム等の他の材料により構成されていてもよい。但し、半導体基板12が炭化ケイ素や窒化ガリウム等の化合物半導体により構成されている場合には、半導体基板12の内部に低抵抗のp型領域を形成することが難しく、ゲート配線の下部のp型領域の電位が上昇し易い。したがって、本明細書に開示の技術を化合物半導体基板に適用することで、より高い効果を得ることができる。
In addition, in Examples 1 and 2 described above, the
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed in this specification are listed below. Each of the following technical elements is independently useful.
本明細書が開示する一例の半導体装置では、ゲート配線の下部のn型領域が、ソース電極に接していてもよい。 In one example of the semiconductor device disclosed in this specification, the n-type region under the gate wiring may be in contact with the source electrode.
この構成によれば、n型領域の電位がより安定し、その結果、第1p型領域の電位がより安定する。 With this configuration, the potential of the n-type region is more stable, and as a result, the potential of the first p-type region is more stable.
本明細書が開示する一例の半導体装置では、前記第2p型領域が、第1コンタクト部と第2コンタクト部で前記ソース電極に接していてもよい。前記ゲート配線が、前記第1コンタクト部と前記第2コンタクト部の間に配置されていてもよい。 In one example of the semiconductor device disclosed in this specification, the second p-type region may be in contact with the source electrode at a first contact portion and a second contact portion. The gate wiring may be arranged between the first contact portion and the second contact portion.
この構成によれば、第2p型領域の電位がより安定し、その結果、第1p型領域の電位がより安定する。 With this configuration, the potential of the second p-type region is more stable, and as a result, the potential of the first p-type region is more stable.
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, they are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or in the drawings exhibit technical usefulness either singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.
10 :半導体装置
12 :半導体基板
14 :ソース電極
16 :ドレイン電極
18 :トレンチ
20 :ゲート絶縁膜
22 :ゲート電極
24 :層間絶縁膜
30 :ソース領域
32 :ボディ領域
32a :コンタクト領域
32b :低濃度領域
36 :ドリフト領域
36a :高濃度領域
36b :低濃度領域
38 :ドレイン領域
40 :層間絶縁膜
42 :ゲート配線
51 :第1p型領域
52 :第2p型領域
52a :コンタクト領域
52b :低濃度領域
52x :第1コンタクト部
52y :第2コンタクト部
54 :n型領域
56 :pn接合
58 :pn接合
100 :矢印
102 :矢印
200 :半導体装置
202 :底部p型領域
204 :接続p型領域
10: semiconductor device 12: semiconductor substrate 14: source electrode 16: drain electrode 18: trench 20: gate insulating film 22: gate electrode 24: interlayer insulating film 30: source region 32:
Claims (3)
トランジスタを有する半導体基板と、
前記半導体基板上に配置されており、前記トランジスタのソースに接続されているソース電極と、
前記半導体基板上に配置されている層間絶縁膜と、
前記層間絶縁膜上に配置されており、前記トランジスタのゲートに接続されているゲート配線、
を有し、
前記半導体基板が、
前記ゲート配線の下部で前記層間絶縁膜に接する第1p型領域と、
前記第1p型領域に接するn型領域と、
前記n型領域に接し、前記n型領域によって前記第1p型領域から分離されており、前記ソース電極に接する第2p型領域、
を有する半導体装置。 A semiconductor device,
a semiconductor substrate having transistors;
a source electrode disposed on the semiconductor substrate and connected to the source of the transistor;
an interlayer insulating film disposed on the semiconductor substrate;
a gate wiring disposed on the interlayer insulating film and connected to the gate of the transistor;
has
The semiconductor substrate is
a first p-type region in contact with the interlayer insulating film under the gate wiring;
an n-type region in contact with the first p-type region;
a second p-type region in contact with the n-type region and separated from the first p-type region by the n-type region and in contact with the source electrode;
A semiconductor device having
前記ゲート配線が、前記第1コンタクト部と前記第2コンタクト部の間に配置されている、
請求項1または2の半導体装置。 the second p-type region is in contact with the source electrode at a first contact portion and a second contact portion;
The gate wiring is arranged between the first contact portion and the second contact portion,
3. The semiconductor device according to claim 1 or 2.
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