JP7268516B2 - 電子制御装置 - Google Patents

Description

本開示は、複数のプロセッサコアを備える電子制御装置に関する。

特許文献１には、第一コアと第二コアと共有メモリとを備え、ＤＭＡ等のハードウェア機能を使用して第二コアのデータを共有メモリへ直接コピーし、第一コアが共有メモリへアクセスしてデータを取得するように構成された車載制御装置が記載されている。ＤＭＡは、Direct Memory Accessの略である。

再公表特許第２０１７／０５６７２５号

プロセッサコア間の排他制御は、一般的には、セマフォを用いて行われる。しかし、セマフォを用いる場合には、アクセスする側のプロセッサコアは、必ず、セマフォ獲得用およびセマフォ解放用のインターフェースを使う必要があり、オーバーヘッドの増加が生じる。

本開示は、プロセッサコア間の排他制御に起因したオーバーヘッドの増加を抑制することを目的とする。

本開示の一態様は、複数のプロセッサコア（１１，１２，１３）と、共有データ記憶部（２１，１４）と、メモリ保護部（１５）とを備える電子制御装置（１）である。
共有データ記憶部は、複数のプロセッサコアのそれぞれが読出可能にアクセスすることができる共有データ（３１，７１）を記憶するように構成される。

メモリ保護部は、特定プロセッサコア（１１）が共有データへアクセスしている場合には他プロセッサコア（１２，１３）が共有データへアクセスすることができないように複数のプロセッサコアを制御するように構成される。特定プロセッサコアは、複数のプロセッサコアのうちの一つのプロセッサコアである。他プロセッサコアは、特定プロセッサコア以外のプロセッサコアである。

このように構成された本開示の電子制御装置では、メモリ保護部が、特定プロセッサコアが共有データへアクセスしている場合には他プロセッサコアが共有データへアクセスすることができないように複数のプロセッサコアを制御する。すなわち、本開示の電子制御装置は、セマフォの代わりにメモリ保護部を使用するため、アクセスするプロセッサコア側において特殊なインターフェースが必要にならない。これにより、本開示の電子制御装置は、プロセッサコア間の排他制御に起因したオーバーヘッドの増加を抑制することができる。

第１，２実施形態のＥＣＵの構成を示すブロック図である。 テストブロックＩＤテーブルの構成を示す図である。 初期設定処理を示すフローチャートである。 ＲＡＭテスト処理を示すフローチャートである。 アクセスエラー処理を示すフローチャートである。 第１実施形態のＭＰＵによるアクセス調停の第１の具体例を示すシーケンス図である。 第１実施形態のＭＰＵによるアクセス調停の第２の具体例を示すシーケンス図である。 セマフォによる排他制御を説明する図である。 第１実施形態のマイコンによる排他制御を説明する図である。 優先度テーブルの構成を示す図である。 第１プロセッサ処理を示すフローチャートである。 データ読出処理を示すフローチャートである。 第２実施形態のＭＰＵによるアクセス調停の具体例を示すシーケンス図である。 第３，４実施形態のＥＣＵの構成を示すブロック図である。 第３実施形態のＭＰＵによる実行アクセス調停の第１の具体例を示すシーケンス図である。 第３実施形態のＭＰＵによる実行アクセス調停の第２の具体例を示すシーケンス図である。 第４実施形態のＭＰＵによる実行アクセス調停の具体例を示すシーケンス図である。

［第１実施形態］
以下に本開示の第１実施形態を図面とともに説明する。
本実施形態の電子制御装置１（以下、ＥＣＵ１）は、図１に示すように、マイクロコンピュータ２（以下、マイコン２）を備える。ＥＣＵは、Electronic Control Unitの略である。

マイコン２は、プロセッサコア１１，１２，１３と、ＲＯＭ１４と、メモリ保護装置１５（以下、ＭＰＵ１５）と、システムバス１６と、ＲＡＭ２１，２２，２３とを備える。ＭＰＵは、Memory Protection Unitの略である。

マイコン２の各種機能は、プロセッサコア１１，１２，１３が非遷移的実体的記録媒体に格納されたプログラムを実行することにより実現される。この例では、ＲＯＭ１４が、プログラムを格納した非遷移的実体的記録媒体に該当する。また、このプログラムの実行により、プログラムに対応する方法が実行される。なお、プロセッサコア１１，１２，１３が実行する機能の一部または全部を、一つあるいは複数のＩＣ等によりハードウェア的に構成してもよい。また、ＥＣＵ１を構成するマイクロコンピュータの数は１つでも複数でもよい。

プロセッサコア１１，１２，１３は、プログラムを実行するための演算ユニットおよびレジスタなどを備える。プロセッサコア１１，１２，１３は、図示しないエンジンを制御するための各種制御処理を分散して実行する。

ＲＯＭ１４は、データの書き換えが不能な不揮発性メモリである。ＲＯＭ１４は、プロセッサコア１１，１２，１３が実行するプログラム等を記憶する。
ＭＰＵ１５は、ＲＡＭ２１，２２，２３に対するデータの書き込みと読み込みとを制御する。

システムバス１６は、プロセッサコア１１，１２，１３、ＲＯＭ１４、ＭＰＵ１５およびＲＡＭ２１，２２，２３を、互いにデータ入出力可能に接続する。
ＲＡＭ２１，２２，２３は、揮発性メモリである。ＲＡＭ２１，２２，２３はそれぞれ、プロセッサコア１１，１２，１３の演算結果等を一時的に記憶する。

ＲＡＭ２１は、更新データ３１と、ハンドシェーク用データ４１，５１とを記憶する。更新データ３１は、プロセッサコア１１が専用で更新するデータである。ハンドシェーク用データ４１は、プロセッサコア１２が更新データ３１へアクセスする場合に利用されるデータである。ハンドシェーク用データ５１は、プロセッサコア１３が更新データ３１へアクセスする場合に利用されるデータである。

ＲＡＭ２２は、更新データ３２と、ハンドシェーク用データ４２，５２とを記憶する。更新データ３２は、プロセッサコア１２が専用で更新するデータである。ハンドシェーク用データ４２は、プロセッサコア１１が更新データ３２へアクセスする場合に利用されるデータである。ハンドシェーク用データ５２は、プロセッサコア１３が更新データ３２へアクセスする場合に利用されるデータである。

ＲＡＭ２３は、更新データ３３と、ハンドシェーク用データ４３，５３とを記憶する。更新データ３３は、プロセッサコア１３が専用で更新するデータである。ハンドシェーク用データ４３は、プロセッサコア１１が更新データ３３へアクセスする場合に利用されるデータである。ハンドシェーク用データ５３は、プロセッサコア１２が更新データ３３へアクセスする場合に利用されるデータである。

ＭＰＵ１５は、ＲＡＭ２１の更新データ３１に対してはプロセッサコア１１のみが更新することができるように、プロセッサコア１１，１２，１３を制御する。同様にＭＰＵ１５は、ＲＡＭ２２の更新データ３２に対してはプロセッサコア１２のみが更新することができるように、プロセッサコア１１，１２，１３を制御する。またＭＰＵ１５は、ＲＡＭ２３の更新データ３３に対してはプロセッサコア１３のみが更新することができるように、プロセッサコア１１，１２，１３を制御する。

さらにＭＰＵ１５は、ＲＡＭ２１，２２，２３への読出アクセス要求がプロセッサコア１１，１２，１３から入力されると、読出アクセスを許可するか禁止するかを判断する。そしてＭＰＵ１５は、読出アクセスを許可する場合には読出アクセス許可通知を、読出アクセスを禁止する場合には読出アクセス禁止通知を、アクセス要求元へ出力する。

そしてプロセッサコア１１，１２，１３は、ＭＰＵ１５から入力された読出アクセス許可通知または読出アクセス禁止通知に基づいて、読出アクセスを実行するか否かを判断する。

またＲＯＭ１４は、テストブロックＩＤテーブルＴＢ１を記憶する。テストブロックＩＤテーブルＴＢ１は、プロセッサコア１１がＲＡＭ２１に対してＲＡＭテストを実行するときにプロセッサコア１１により参照される。テストブロックＩＤテーブルＴＢ１は、図２に示すように、複数のテストブロックを識別するためのＩＤ番号と、ＩＤ番号に対応するテストブロックのアドレス範囲とを記憶するテーブルである。図２に示すテストブロックＩＤテーブルＴＢ１では、テーブルの左の列に記載されている「１」，「２」，「３」，「４」，「５」がＩＤ番号である。

次に、プロセッサコア１１が実行する初期設定処理の手順を説明する。初期設定処理は、プロセッサコア１１が起動した直後に開始される処理である。
初期設定処理が実行されると、プロセッサコア１１は、図３に示すように、Ｓ１０にて、ＲＡＭ２１に設けられたブロック指示値ＴｅｓｔＢｌｏｃｋに１を格納し、初期設定処理を終了する。

次に、プロセッサコア１１が実行するＲＡＭテスト処理の手順を説明する。ＲＡＭテスト処理は、予め設定された実行周期が経過する毎に開始される処理である。本実施形態では、ＲＡＭテスト処理の実行周期は、例えば１０ｍｓに設定されている。

ＲＡＭテスト処理が実行されると、プロセッサコア１１は、図４に示すように、まずＳ１１０にて、プロセッサコア１２，１３に対する読出禁止設定を行う。具体的には、プロセッサコア１１は、ＲＡＭ２１の更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを禁止するための禁止設定要求をＭＰＵ１５へ出力する。この禁止設定要求がＭＰＵ１５に入力されると、ＭＰＵ１５は、ＭＰＵ１５に設けられたメモリ保護設定レジスタに、ＲＡＭ２１の更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを禁止する旨（以下、読出アクセス禁止）を設定する。

次にプロセッサコア１１は、Ｓ１２０にて、ＲＯＭ１４に記憶されているテストブロックＩＤテーブルＴＢ１を参照して、ブロック指示値ＴｅｓｔＢｌｏｃｋに格納されている値に一致するＩＤ番号に対応するテストブロックのアドレス範囲を取得する。

そしてプロセッサコア１１は、Ｓ１３０にて、Ｓ１２０で取得したアドレス範囲について、ＲＡＭ２１に対するＲＡＭテストを実行する。ＲＡＭテストでは、プロセッサコア１１は、ＲＡＭ２１から読み出したデータの値を反転させた反転データをＲＡＭ２１に書き込んだ後に、書き込んだ書込データを読み出し、読み込んだ反転データが書込データと一致しているか否かを判断することにより、ＲＡＭ２１の故障を診断する。そしてプロセッサコア１１は、診断を行った後に、元の値をＲＡＭ２１に書き込む。

次にプロセッサコア１１は、Ｓ１４０にて、ブロック指示値ＴｅｓｔＢｌｏｃｋに格納されている値に１を加算した加算値をブロック指示値ＴｅｓｔＢｌｏｃｋに格納する。
そしてプロセッサコア１１は、Ｓ１５０にて、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されているか否かを判断する。ここで、ハンドシェーク用データ４１，５１に「読出要求なし」が設定されている場合には、プロセッサコア１１は、Ｓ１６０にて、ブロック指示値ＴｅｓｔＢｌｏｃｋに格納されている値が予め設定されているテーブルブロック数ＭａｘＢｌｏｃｋより大きいか否かを判断する。本実施形態では、テーブルブロック数ＭａｘＢｌｏｃｋは、５に設定されている。

ここで、ブロック指示値ＴｅｓｔＢｌｏｃｋに格納されている値がテーブルブロック数ＭａｘＢｌｏｃｋ以下である場合には、プロセッサコア１１は、Ｓ１２０に移行する。一方、ブロック指示値ＴｅｓｔＢｌｏｃｋに格納されている値がテーブルブロック数ＭａｘＢｌｏｃｋより大きい場合には、プロセッサコア１１は、Ｓ１７０にて、ブロック指示値ＴｅｓｔＢｌｏｃｋに１を格納し、Ｓ１８０に移行する。

またＳ１５０にて、ハンドシェーク用データ４１，５１の少なくとも一方に「読出要求あり」が設定されている場合には、プロセッサコア１１は、Ｓ１８０に移行する。
そして、Ｓ１８０に移行すると、プロセッサコア１１は、プロセッサコア１２，１３に対する読出許可設定を行う。具体的には、プロセッサコア１１は、ＲＡＭ２１の更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを許可するための許可設定要求をＭＰＵ１５へ出力する。この許可設定要求がＭＰＵ１５に入力されると、ＭＰＵ１５は、ＭＰＵ１５に設けられたメモリ保護設定レジスタに、ＲＡＭ２１の更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを許可する旨（以下、読出アクセス許可）を設定する。

さらにプロセッサコア１１は、Ｓ１９０にて、ハンドシェーク用データ４１，５１に「読出要求なし」を設定し、ＲＡＭテスト処理を終了する。
次に、プロセッサコア１２が実行するアクセスエラー処理の手順を説明する。アクセスエラー処理は、ＭＰＵ１５から読出アクセス禁止通知が入力された場合に開始される処理である。

アクセスエラー処理が実行されると、プロセッサコア１２は、図５に示すように、まずＳ３１０にて、ハンドシェーク用データ４１に「読出要求あり」を設定する。
そしてプロセッサコア１２は、Ｓ３２０にて、ハンドシェーク用データ４１に「読出要求あり」が設定されているか否かを判断する。ここで、「読出要求あり」が設定されている場合には、プロセッサコア１２は、Ｓ３２０の処理を繰り返すことにより、ハンドシェーク用データ４１に「読出要求なし」が設定されるまで待機する。

そして、ハンドシェーク用データ４１に「読出要求なし」が設定されると、プロセッサコア１２は、Ｓ３３０にて、エラーが発生した処理（すなわち、入力された読出アクセス禁止通知の原因となった処理）に戻って、アクセスエラー処理を終了する。

プロセッサコア１３が実行するアクセスエラー処理は、ハンドシェーク用データ４１がハンドシェーク用データ５１に変更された点以外は、プロセッサコア１２が実行するアクセスエラー処理と同一であるため、詳細な説明を省略する。

また、プロセッサコア１２，１３も、初期設定処理およびＲＡＭテスト処理を実行する。
プロセッサコア１２の初期設定処理およびＲＡＭテスト処理は、ＲＡＭ２１の更新データ３１およびハンドシェーク用データ４１，５１の代わりにＲＡＭ２２の更新データ３２およびハンドシェーク用データ４２，５２を対象とする点がプロセッサコア１１の初期設定処理およびＲＡＭテスト処理と異なる。

同様に、プロセッサコア１３の初期設定処理およびＲＡＭテスト処理は、ＲＡＭ２１の更新データ３１およびハンドシェーク用データ４１，５１の代わりにＲＡＭ２３の更新データ３３およびハンドシェーク用データ４３，５３を対象とする点がプロセッサコア１１の初期設定処理およびＲＡＭテスト処理と異なる。

プロセッサコア１１，１３は、ＲＡＭ２１を対象とするアクセスエラー処理をプロセッサコア１２，１３が実行するのと同様に、ＲＡＭ２２を対象とするアクセスエラー処理を実行する。同様にプロセッサコア１１，１２は、ＲＡＭ２３を対象とするアクセスエラー処理を実行する。

次に、ＭＰＵ１５によるアクセス調停の第１の具体例を説明する。
図６に示すように、プロセッサコア１１は、まず、更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを禁止する読出アクセス禁止を設定する。矢印Ｌ１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

次にプロセッサコア１１は、矢印Ｌ２で示すように、更新データ３１に対してデータ更新を行う。そしてプロセッサコア１１は、矢印Ｌ３で示すように、更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを許可する読出アクセス許可を設定する。矢印Ｌ３は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

その後にプロセッサコア１２は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ４は、プロセッサコア１２が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ読出アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ５は、プロセッサコア１２が更新データ３１からデータを読み出すことを示す。

さらにプロセッサコア１３は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ６は、プロセッサコア１３が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１３へ読出アクセス許可通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ７は、プロセッサコア１３が更新データ３１からデータを読み出すことを示す。

次に、ＭＰＵ１５によるアクセス調停の第２の具体例を説明する。
図７に示すように、プロセッサコア１１は、まず、更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを禁止する読出アクセス禁止を設定する。矢印Ｌ１１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、ＲＡＭテスト処理の実行を開始する。四角形ＳＱ１は、プロセッサコア１１がＲＡＭテスト処理を実行していることを示す。
ＲＡＭテスト処理が開始された後に、プロセッサコア１２が、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ１２は、プロセッサコア１２が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス禁止が設定されているため、矢印Ｌ１３で示すように、ＭＰＵ１５はプロセッサコア１２へ読出アクセス禁止通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から読出アクセス禁止通知を取得すると、アクセスエラー処理の実行を開始し、まず、矢印Ｌ１４で示すように、ハンドシェーク用データ４１に「読出要求あり」を設定する。

その後にプロセッサコア１２は、四角形ＳＱ２および矢印Ｌ１５で示すように、ハンドシェーク用データ４１を確認して、ハンドシェーク用データ４１に「読出要求なし」が設定されるまで待機する。

一方、プロセッサコア１１は、矢印Ｌ１６で示すように、更新データ３１に対するＲＡＭテストを実行する。さらにプロセッサコア１１は、矢印Ｌ１７で示すように、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されているか否かを判断する。

ここで、ハンドシェーク用データ４１に「読出要求あり」が設定されているため、プロセッサコア１１は、更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを許可する読出アクセス許可を設定する。矢印Ｌ１８は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、矢印Ｌ１９で示すように、ハンドシェーク用データ４１に「読出要求なし」を設定する。
ハンドシェーク用データ４１に「読出要求なし」が設定されると、プロセッサコア１２は、アクセスエラー処理を終了し、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ２０は、プロセッサコア１２が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ読出アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ２１は、プロセッサコア１２が更新データ３１からデータを読み出すことを示す。

さらにプロセッサコア１３は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ２２は、プロセッサコア１３が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１３へ読出アクセス許可通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ２３は、プロセッサコア１３が更新データ３１からデータを読み出すことを示す。

次に、セマフォによる排他制御を説明する。なお、マイコン２はセマフォを備えていないが、セマフォの説明を簡略化するために、プロセッサコア１１，１２がセマフォの獲得および解放を行うとして説明する。

図８に示すように、まず、時刻ｔ０では、セマフォが解放されている。ブロックＢ１は、セマフォが解放されている期間を示す。
そして時刻ｔ１に、プロセッサコア１１がセマフォを獲得し、プロセッサコア１１は、時刻ｔ１から時刻ｔ２までの間に、ＩＤ番号が１であるテストブロックに対してＲＡＭテストを実行する。ブロックＢ２は、セマフォがプロセッサコア１１により獲得されている期間を示す。ブロックＢ３は、ＩＤ番号が１であるテストブロックに対してＲＡＭテストが行われている期間を示す。

プロセッサコア１１は、時刻ｔ２から時刻ｔ３までの間に、ＩＤ番号が２であるテストブロックに対してＲＡＭテストを実行する。ブロックＢ４は、ＩＤ番号が２であるテストブロックに対してＲＡＭテストが行われている期間を示す。

プロセッサコア１１は、時刻ｔ３から時刻ｔ４までの間に、ＩＤ番号が３であるテストブロックに対してＲＡＭテストを実行する。ブロックＢ５は、ＩＤ番号が３であるテストブロックに対してＲＡＭテストが行われている期間を示す。

プロセッサコア１１は、時刻ｔ４から時刻ｔ５までの間に、ＩＤ番号が４であるテストブロックに対してＲＡＭテストを実行する。ブロックＢ６は、ＩＤ番号が４であるテストブロックに対してＲＡＭテストが行われている期間を示す。

プロセッサコア１１は、時刻ｔ５から時刻ｔ６までの間に、ＩＤ番号が５であるテストブロックに対してＲＡＭテストを実行する。ブロックＢ７は、ＩＤ番号が５であるテストブロックに対してＲＡＭテストが行われている期間を示す。

時刻ｔ６に、ＩＤ番号が５であるテストブロックに対するＲＡＭテストが終了すると、プロセッサコア１１は、セマフォを解放する。
プロセッサコア１２は、時刻ｔ１から時刻ｔ６までの間に、セマフォを獲得しようとして、失敗する。ブロックＢ８は、プロセッサコア１２がセマフォを獲得するまで待機している期間を示す。

そして時刻ｔ７に、プロセッサコア１２がセマフォを獲得し、プロセッサコア１２は、時刻ｔ７から時刻ｔ８までの間に、更新データ３１からデータを読み出す。ブロックＢ９は、セマフォが解放されている期間を示す。ブロックＢ１０は、セマフォがプロセッサコア１２により獲得されている期間を示す。ブロックＢ１１は、プロセッサコア１２がデータ読出を行っている期間を示す。

時刻ｔ８に、データ読出が終了すると、プロセッサコア１２は、セマフォを解放する。ブロックＢ１２は、セマフォが解放されている期間を示す。
次に、本実施形態のマイコン２による排他制御を説明する。

図９に示すように、まず、時刻ｔ２０では、ＭＰＵ１５において読出アクセス許可が設定されている。ブロックＢ２１は、読出アクセス許可が設定されている期間を示す。
そして時刻ｔ２１に、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力する。これにより、ＭＰＵ１５は、読出アクセス禁止を設定する。そしてプロセッサコア１１は、時刻ｔ２２まで、ＩＤ番号が１であるテストブロックに対してＲＡＭテストを実行する。

ＩＤ番号が１であるテストブロックに対するＲＡＭテストが終了すると、プロセッサコア１１は、許可設定要求をＭＰＵ１５へ出力する。これにより、ＭＰＵ１５は、読出アクセス許可を設定する。ブロックＢ２２は、ＩＤ番号が１であるテストブロックに対してＲＡＭテストが行われている期間を示す。ブロックＢ２３は、読出アクセス禁止が設定されている期間を示す。

プロセッサコア１１は、時刻ｔ２１から時刻ｔ２２までの間に、読出アクセス要求をＭＰＵ１５へ出力する。しかし、ＭＰＵ１５において読出アクセス禁止が設定されているため、プロセッサコア１２は、読出アクセスが許可されるまで待機する。そしてプロセッサコア１２は、時刻ｔ２３に、読出アクセス要求をＭＰＵ１５へ出力する。時刻ｔ２３では、ＭＰＵ１５において読出アクセス許可が設定されているため、プロセッサコア１２は、更新データ３１からデータを読み出す。ブロックＢ２４は、読出アクセスが許可されるまで待機している期間を示す。ブロックＢ２５は、読出アクセス許可が設定されている期間を示す。ブロックＢ２６は、プロセッサコア１２がデータ読出を行っている期間を示す。

そしてプロセッサコア１１は、時刻ｔ２４に、ＩＤ番号が２であるテストブロックに対してＲＡＭテストを開始する。さらにプロセッサコア１１は、時刻ｔ２５に、ＩＤ番号が３であるテストブロックに対してＲＡＭテストを開始する。ブロックＢ２７は、ＩＤ番号が２であるテストブロックに対してＲＡＭテストが行われている期間を示す。

このように構成されたＥＣＵ１は、プロセッサコア１１，１２，１３と、ＲＡＭ２１と、ＭＰＵ１５とを備える。
ＲＡＭ２１は、プロセッサコア１１，１２，１３のそれぞれが読出可能にアクセスすることができる更新データ３１を記憶する。

ＭＰＵ１５は、プロセッサコア１１が更新データ３１へアクセスしている場合にはプロセッサコア１２，１３が更新データ３１へアクセスすることができないようにプロセッサコア１１，１２，１３を制御する。

このようにＥＣＵ１では、ＭＰＵ１５が、プロセッサコア１１が更新データ３１へアクセスしている場合にはプロセッサコア１２，１３が更新データ３１へアクセスすることができないようにプロセッサコア１１，１２，１３を制御する。すなわち、ＥＣＵ１は、セマフォの代わりにＭＰＵ１５を使用するため、アクセスするプロセッサコア側において特殊なインターフェースが必要にならない。これにより、ＥＣＵ１は、プロセッサコア間の排他制御に起因したオーバーヘッドの増加とプログラムコードの増加とを抑制することができる。

またＥＣＵ１は、プロセッサコア１１とプロセッサコア１２，１３との間のデータ授受のために専用の共有メモリを備える必要がなく、プロセッサコア１１，１２，１３のそれぞれがＲＡＭ２１に直接アクセスすることによりプロセッサコア１１とプロセッサコア１２，１３との間でデータを授受することができる。

またプロセッサコア１１は、プロセッサコア１１が更新データ３１へアクセスする期間内に、ＭＰＵ１５を、プロセッサコア１２，１３からの更新データ３１への読出アクセスを禁止する読出アクセス禁止に設定する。またプロセッサコア１１は、プロセッサコア１１が更新データ３１へアクセスしない期間内に、ＭＰＵ１５を、プロセッサコア１２，１３からの更新データ３１への読出アクセスを許可する読出アクセス許可に設定する。

データ更新が特定のプロセッサコアによって行われる場合には、通常は、他のプロセッサコアからのデータ書込は禁止されても、データ読出までは禁止されない。データ読出がデータ書込に影響しないためである。

これに対し、ＥＣＵ１は、他のプロセッサコアからのデータ読出を敢えて禁止にすることで、ＭＰＵ１５を、意図した読出アクセス要求の検出に用いる。通常は、意図しない不正なアクセスを検出するためにＭＰＵが用いられる。ＥＣＵ１は、意図したアクセスを検出するためにＭＰＵ１５を用いることにより、セマフォを用いた場合においてアクセスの度に常時発生するオーバーヘッドを低減することができる。

また、ＥＣＵ１のＲＡＭ２１は、プロセッサコア１１，１２，１３間のハンドシェークに用いられ、且つ、プロセッサコア１１，１２，１３のそれぞれが読出可能および更新可能にアクセスすることができるハンドシェーク用データ４１，５１を記憶する。

ＭＰＵ１５は、プロセッサコア１１が更新データ３１へアクセスする期間内にプロセッサコア１２，１３が更新データ３１への読出アクセス要求をＭＰＵ１５へ出力した場合には、プロセッサコア１２，１３へ読出アクセス禁止通知を出力する。

プロセッサコア１２，１３はそれぞれ、ＭＰＵ１５から読出アクセス禁止通知を取得すると、プロセッサコア１１とプロセッサコア１２，１３との間のハンドシェークに用いられるハンドシェーク用データ４１，５１に、読出アクセス要求が有ることを示す「読出要求あり」を設定する。

プロセッサコア１２，１３はそれぞれ、ハンドシェーク用データ４１，５１が、「読出要求あり」が設定されている状態から、「読出要求なし」が設定されている状態に変化した場合に、更新データ３１への読出アクセス要求をＭＰＵ１５へ再度出力する。

プロセッサコア１１は、プロセッサコア１１が更新データ３１へアクセスしている期間内において、１つのテストブロックに対するＲＡＭテストが終了する毎に繰り返しハンドシェーク用データ４１，５１を確認し、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されているか否かを判断する。

プロセッサコア１１は、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されていると判断した場合に、ＲＡＭテストを中断して、ＭＰＵ１５を読出アクセス許可に設定する。

プロセッサコア１１は、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されていると判断した場合に、ハンドシェーク用データ４１，５１に、読出アクセス要求が無いことを示す「読出要求なし」を設定する。

これにより、ＥＣＵ１は、プロセッサコア１１がプロセッサコア１２，１３からの読出アクセス要求を検出した場合に、ＲＡＭテストを中断して、プロセッサコア１２，１３に更新データ３１への読出アクセスを実行させることができる。このため、ＥＣＵ１は、プロセッサコア１２，１３が更新データ３１への読出アクセスのために待機する時間を短縮することができ、プロセッサコア１２，１３の処理効率を向上させることができる。

以上説明した実施形態において、ＥＣＵ１は電子制御装置に相当し、ＲＡＭ２１は共有データ記憶部に相当し、ＭＰＵ１５はメモリ保護部に相当する。
また、更新データ３１は共有データに相当し、プロセッサコア１１は特定プロセッサコアに相当し、プロセッサコア１２，１３は他プロセッサコアに相当する。

また、Ｓ１１０は禁止設定部としての処理に相当し、Ｓ１８０は許可設定部としての処理に相当し、読出アクセス禁止はアクセス禁止に相当し、読出アクセス許可はアクセス許可に相当する。

また、ＲＡＭ２１はハンドシェーク記憶部に相当し、読出アクセス禁止通知の出力はメモリアクセス違反処理に相当し、Ｓ３１０は有設定部としての処理に相当し、Ｓ３２０，Ｓ３３０は再アクセス部としての処理に相当し、「読出要求あり」はアクセス要求有に相当する。

また、Ｓ１５０は要求判断部および中断部としての処理に相当し、Ｓ１９０は無設定部としての処理に相当し、「１つのテストブロックに対するＲＡＭテストが終了すること」は確認条件に相当し、ＲＡＭテストはアクセス処理に相当し、「読出要求なし」はアクセス要求無に相当する。

［第２実施形態］
以下に本開示の第２実施形態を図面とともに説明する。なお第２実施形態では、第１実施形態と異なる部分を説明する。共通する構成については同一の符号を付す。

第２実施形態のＥＣＵ１は、優先度テーブルＴＢ２と、第１プロセッサ処理およびデータ読出処理とが追加された点が第１実施形態と異なる。
ＲＯＭ１４は、優先度テーブルＴＢ２を記憶する。優先度テーブルＴＢ２は、図１０に示すように、プロセッサコア１１，１２，１３を識別するためのプロセッサコア番号と、プロセッサコア番号に対応する優先度とを記憶するテーブルである。プロセッサコア番号「１」，「２」，「３」はそれぞれ、プロセッサコア１１，１２，１３に対応する。図１０に示す優先度テーブルＴＢ２では、プロセッサコア１１の優先度が「高」、プロセッサコア１２の優先度が「中」、プロセッサコア１３の優先度が「低」に設定されている。

次に、プロセッサコア１１が実行する第１プロセッサ処理の手順を説明する。第１プロセッサ処理は、予め設定された実行周期が経過する毎に開始される処理である。本実施形態では、第１プロセッサ処理の実行周期は、例えば１０ｍｓに設定されている。また第１プロセッサ処理は、分割されたＮ個の処理（以下、分割処理）を順次実行するための処理である。Ｎは、２以上の整数である。

第１プロセッサ処理が実行されると、プロセッサコア１１は、図１１に示すように、まずＳ４１０にて、Ｓ１１０と同様にして、プロセッサコア１２，１３に対する読出禁止設定を行う。

またプロセッサコア１１は、Ｓ４２０にて、ＲＡＭ２１に設けられた処理指示値ｉに１を格納する。
そしてプロセッサコア１１は、Ｓ４３０にて、ｉ番目の分割処理を実行する。さらにプロセッサコア１１は、Ｓ４４０にて、処理指示値ｉに格納されている値に１を加算した加算値を処理指示値ｉに格納する。

次にプロセッサコア１１は、Ｓ４５０にて、ハンドシェーク用データ４１，５１を確認する。
そしてプロセッサコア１１は、Ｓ４６０にて、ハンドシェーク用データ４１，５１の少なくとも一方に「読出要求あり」が設定されているか否かを判断する。ここで、ハンドシェーク用データ４１，５１に「読出要求なし」が設定されている場合には、プロセッサコア１１は、Ｓ４７０にて、処理指示値ｉに格納されている値が予め設定されている分割処理数Ｎより大きいか否かを判断する。

ここで、処理指示値ｉに格納されている値が分割処理数Ｎ以下である場合には、プロセッサコア１１は、Ｓ４３０に移行する。一方、処理指示値ｉに格納されている値が分割処理数より大きい場合には、プロセッサコア１１は、Ｓ４８０にて、Ｓ１８０と同様にして、プロセッサコア１２，１３に対する読出許可設定を行い、第１プロセッサ処理を終了する。

またＳ４６０にて、ハンドシェーク用データ４１，５１の少なくとも一方に「読出要求あり」が設定されている場合には、プロセッサコア１１は、Ｓ４９０にて、優先度テーブルＴＢ２を参照する。

そしてプロセッサコア１１は、Ｓ５００にて、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアのうち、優先度が最も高いプロセッサコアに対する読出許可設定を行う。例えば、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアが、プロセッサコア１２，１３である場合には、プロセッサコア１１は、プロセッサコア１２に対する読出許可設定を行う。

さらにプロセッサコア１１は、Ｓ５１０にて、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアのうち、優先度が最も高いプロセッサコアに対するハンドシェーク用データに「読出要求なし」を設定し、第１プロセッサ処理を終了する。

次に、プロセッサコア１２が実行するデータ読出処理の手順を説明する。データ読出処理は、プロセッサコア１２において更新データ３１へのデータ読出要求が発生した場合に開始される処理である。

データ読出処理が実行されると、プロセッサコア１２は、図１２に示すように、まずＳ６１０にて、データ読出アクセスを行う。具体的には、プロセッサコア１２は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。

そしてプロセッサコア１２は、Ｓ６２０にて、アクセスエラーがあるか否かを判断する。具体的には、プロセッサコア１２は、ＭＰＵ１５から読出アクセス禁止通知を取得した場合に、アクセスエラーがあると判断し、ＭＰＵ１５から読出アクセス許可通知を取得した場合に、アクセスエラーがないと判断する。

ここで、アクセスエラーがある場合には、プロセッサコア１２は、Ｓ６３０にて、ハンドシェーク用データ４１に「読出要求あり」を設定する。
そしてプロセッサコア１２は、Ｓ６４０にて、ハンドシェーク用データ４１に「読出要求あり」が設定されているか否かを判断する。ここで、「読出要求あり」が設定されている場合には、プロセッサコア１２は、Ｓ６４０の処理を繰り返すことにより、ハンドシェーク用データ４１に「読出要求なし」が設定されるまで待機する。

そして、ハンドシェーク用データ４１に「読出要求なし」が設定されると、Ｓ６５０に移行する。
またＳ６２０にて、アクセスエラーがない場合には、Ｓ６５０に移行する。

そしてＳ６５０に移行すると、プロセッサコア１２は、更新データ３１にアクセスして、更新データ３１からデータを読み出す。
そしてプロセッサコア１２は、Ｓ６６０にて、ハンドシェーク用データ５１を確認する。

そしてプロセッサコア１１は、Ｓ６７０にて、ハンドシェーク用データ５１に「読出要求あり」が設定されているか否かを判断する。ここで、ハンドシェーク用データ５１に「読出要求なし」が設定されている場合には、プロセッサコア１２は、Ｓ６８０にて、プロセッサコア１３に対する読出許可設定を行い、データ読出処理を終了する。

またＳ６７０にて、ハンドシェーク用データ５１に「読出要求あり」が設定されている場合には、プロセッサコア１２は、Ｓ６９０にて、優先度テーブルＴＢ２を参照する。
そしてプロセッサコア１２は、Ｓ７００にて、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアのうち、優先度が最も高いプロセッサコアに対する読出許可設定を行う。例えば、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアが、プロセッサコア１３である場合には、プロセッサコア１２は、プロセッサコア１３に対する読出許可設定を行う。

さらにプロセッサコア１２は、Ｓ７１０にて、「読出要求あり」が設定されているハンドシェーク用データに対応するプロセッサコアのうち、優先度が最も高いプロセッサコアに対するハンドシェーク用データに「読出要求なし」を設定し、データ読出処理を終了する。

プロセッサコア１３が実行するデータ読出処理は、ハンドシェーク用データ４１がハンドシェーク用データ５１に変更された点以外は、プロセッサコア１２が実行するデータ読出処理と同一であるため、詳細な説明を省略する。

次に、第２実施形態のＭＰＵ１５によるアクセス調停の具体例を説明する。
図１３に示すように、プロセッサコア１１は、まず、更新データ３１に対するプロセッサコア１２，１３からの読出アクセスを禁止する読出アクセス禁止を設定する。矢印Ｌ３１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、Ｎ個の分割処理の順次実行を開始する。四角形ＳＱ３は、プロセッサコア１１がＮ個の分割処理を順次実行していることを示す。
Ｎ個の分割処理の順次実行が開始された後に、プロセッサコア１２が、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ３２は、プロセッサコア１２が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス禁止が設定されているため、矢印Ｌ３３で示すように、ＭＰＵ１５はプロセッサコア１２へ読出アクセス禁止通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から読出アクセス禁止通知を取得すると、矢印Ｌ３４で示すように、ハンドシェーク用データ４１に「読出要求あり」を設定する。

その後にプロセッサコア１２は、四角形ＳＱ４および矢印Ｌ３５で示すように、ハンドシェーク用データ４１を確認して、ハンドシェーク用データ４１に「読出要求なし」が設定されるまで待機する。

またプロセッサコア１３が、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ３６は、プロセッサコア１３が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス禁止が設定されているため、矢印Ｌ３７で示すように、ＭＰＵ１５はプロセッサコア１３へ読出アクセス禁止通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から読出アクセス禁止通知を取得すると、矢印Ｌ３８で示すように、ハンドシェーク用データ５１に「読出要求あり」を設定する。

その後にプロセッサコア１３は、四角形ＳＱ５および矢印Ｌ３９で示すように、ハンドシェーク用データ５１を確認して、ハンドシェーク用データ５１に「読出要求なし」が設定されるまで待機する。

一方、プロセッサコア１１は、Ｎ個の分割処理の順次実行し、矢印Ｌ４０で示すように、更新データ３１のデータを更新する。さらにプロセッサコア１１は、矢印Ｌ４１で示すように、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されているか否かを判断する。

ここで、ハンドシェーク用データ４１，５１に「読出要求あり」が設定されているため、プロセッサコア１１は、矢印Ｌ４２で示すように、ＲＯＭ１４に記憶されている優先度テーブルＴＢ２を参照する。

そしてプロセッサコア１１は、プロセッサコア１２，１３のうち、優先度が最も高いプロセッサコア１２からの読出アクセスを許可する読出アクセス許可を設定する。矢印Ｌ４３は、プロセッサコア１１が、プロセッサコア１２の許可設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、矢印Ｌ４４で示すように、ハンドシェーク用データ４１に「読出要求なし」を設定する。
ハンドシェーク用データ４１に「読出要求なし」が設定されると、プロセッサコア１２は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ４５は、プロセッサコア１２が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ読出アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ４６は、プロセッサコア１２が更新データ３１からデータを読み出すことを示す。

ここで、ハンドシェーク用データ５１に「読出要求あり」が設定されているため、プロセッサコア１２は、矢印Ｌ４７で示すように、ＲＯＭ１４に記憶されている優先度テーブルＴＢ２を参照する。

そしてプロセッサコア１２は、プロセッサコア１３からの読出アクセスを許可する読出アクセス許可を設定する。矢印Ｌ４８は、プロセッサコア１２が、プロセッサコア１３の許可設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、矢印Ｌ４９で示すように、ハンドシェーク用データ５１に「読出要求なし」を設定する。
ハンドシェーク用データ５１に「読出要求なし」が設定されると、プロセッサコア１３は、更新データ３１への読出アクセス要求をＭＰＵ１５へ出力する。矢印Ｌ５０は、プロセッサコア１３が更新データ３１への読出アクセスを要求していることを示す。

ここで、ＭＰＵ１５では読出アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１３へ読出アクセス許可通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から読出アクセス許可通知を取得すると、更新データ３１へアクセスして、更新データ３１からデータを読み出す。矢印Ｌ５１は、プロセッサコア１３が更新データ３１からデータを読み出すことを示す。

このように構成されたＥＣＵ１は、プロセッサコア１１，１２，１３のそれぞれに対する優先度が設定された優先度テーブルＴＢ２を備える。
そしてプロセッサコア１１は、優先度テーブルＴＢ２に基づいて、ＭＰＵ１５を、読出アクセス要求をＭＰＵ１５へ出力したプロセッサコア１２，１３の中で優先度が最も高いプロセッサコア１２について読出アクセス許可に設定する。

またプロセッサコア１１は、プロセッサコア１１とプロセッサコア１２との間のハンドシェークに用いられるハンドシェーク用データ４１に「読出要求なし」を設定する。
これにより、ＥＣＵ１は、優先度が高いプロセッサコア１２が、優先度が低いプロセッサコア１３よりも優先して、更新データ３１へアクセスするようにすることができる。これにより、ＥＣＵ１は、優先度が高い処理の実行が、優先度が低い処理の実行のために遅れてしまう事態の発生を抑制することができ、ＥＣＵ１の応答性を向上させることができる。

以上説明した実施形態において、Ｓ４１０は禁止設定部としての処理に相当し、Ｓ４８０は許可設定部としての処理に相当する。
また、Ｓ６３０は有設定部としての処理に相当し、Ｓ６４０は再アクセス部としての処理に相当する。

また、Ｓ４６０は要求判断部としての処理に相当し、Ｓ４６０，Ｓ４９０，Ｓ５００は中断部としての処理に相当し、Ｓ５１０は無設定部としての処理に相当する。
「１つの分割処理が終了すること」は確認条件に相当し、分割処理はアクセス処理に相当する。

［第３実施形態］
以下に本開示の第３実施形態を図面とともに説明する。なお第３実施形態では、第１実施形態と異なる部分を説明する。共通する構成については同一の符号を付す。

第３実施形態のＥＣＵ１は、図１４に示すように、周辺装置１７が追加された点と、ＲＡＭ２１，２２，２３が省略されてＲＡＭ２６が追加された点と、周辺装置１７を制御するための周辺装置制御プログラム７１をＲＯＭ１４が記憶する点とが第１実施形態と異なる。

周辺装置１７およびＲＡＭ２６は、システムバス１６に接続される。
周辺装置１７は、プロセッサコア１１，１２，１３からの指示に従って、アクチュエータ４へＰＷＭ信号を出力する。ＰＷＭは、Pulse Width Modulationの略である。本実施形態では、アクチュエータ４は電子スロットルである。

ＲＡＭ２６は、ハンドシェーク用データ６１，６２，６３を記憶する。ハンドシェーク用データ６１は、プロセッサコア１１による周辺装置制御プログラム７１の実行要求の有無が設定されるデータである。ハンドシェーク用データ６２は、プロセッサコア１２による周辺装置制御プログラム７１の実行要求の有無が設定されるデータである。ハンドシェーク用データ６３は、プロセッサコア１３による周辺装置制御プログラム７１の実行要求の有無が設定されるデータである。

また、第３実施形態のＥＣＵ１では、データアクセスに関しては、以下の第１相違点および第２相違点が第１実施形態と異なる。
第１相違点は、プロセッサコア１１，１２，１３が、ＲＡＭ２１の更新データ３１へアクセスする代わりに、ＲＯＭ１４の周辺装置制御プログラム７１へアクセスすることである。第２相違点は、プロセッサコア１２，１３が、ＲＡＭ２１のハンドシェーク用データ４１，５１にアクセスする代わりに、ＲＡＭ２６のハンドシェーク用データ６２，６３にアクセスする点である。

このように、第３実施形態のＥＣＵ１は、データアクセスに関しては、第１実施形態と類似しているため、フローチャートを用いた処理手順の説明を省略する。
次に、ＭＰＵ１５による実行アクセス調停の第１の具体例を説明する。

図１５に示すように、プロセッサコア１１は、まず、周辺装置制御プログラム７１に対するプロセッサコア１２，１３からの実行アクセスを禁止する実行アクセス禁止を設定する。矢印Ｌ６１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

次にプロセッサコア１１は、矢印Ｌ６２で示すように、ＲＯＭ１４から周辺装置制御プログラム７１をフェッチする。そしてプロセッサコア１１は、矢印Ｌ６３で示すように、アクチュエータ４へＰＷＭ信号を出力する制御を実行する。さらにプロセッサコア１１は、矢印Ｌ６４で示すように、周辺装置制御プログラム７１に対するプロセッサコア１２，１３からの実行アクセスを許可する実行アクセス許可を設定する。矢印Ｌ６４は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

その後にプロセッサコア１２は、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ６５は、プロセッサコア１２が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ実行アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から実行アクセス許可通知を取得すると、ＲＯＭ１４へアクセスして、周辺装置制御プログラム７１をフェッチし、矢印Ｌ６６で示すように、アクチュエータ４へＰＷＭ信号を出力する制御を実行する。

さらにプロセッサコア１３は、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ６７は、プロセッサコア１３が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１３へ実行アクセス許可通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から実行アクセス許可通知を取得すると、ＲＯＭ１４へアクセスして、周辺装置制御プログラム７１をフェッチし、矢印Ｌ６８で示すように、アクチュエータ４へＰＷＭ信号を出力する制御を実行する。

次に、ＭＰＵ１５による実行アクセス調停の第２の具体例を説明する。
図１６に示すように、プロセッサコア１１は、まず、周辺装置制御プログラム７１に対するプロセッサコア１２，１３からの実行アクセスを禁止する実行アクセス禁止を設定する。矢印Ｌ７１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、アクチュエータ４を制御するアクチュエータ制御処理の実行を開始する。
アクチュエータ制御処理が開始された後に、プロセッサコア１２が、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ７２は、プロセッサコア１２が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス禁止が設定されているため、矢印Ｌ７３で示すように、ＭＰＵ１５はプロセッサコア１２へ実行アクセス禁止通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から実行アクセス禁止通知を取得すると、矢印Ｌ７４で示すように、ハンドシェーク用データ６２に「実行アクセス要求あり」を設定する。

その後にプロセッサコア１２は、四角形ＳＱ７および矢印Ｌ７５で示すように、ハンドシェーク用データ６２を確認して、ハンドシェーク用データ６２に「実行アクセス要求なし」が設定されるまで待機する。

一方、プロセッサコア１１は、アクチュエータ制御処理の実行が開始されると、四角形ＳＱ６内において矢印Ｌ７６，Ｌ７７，Ｌ７８，Ｌ８０で示す処理を繰り返す。矢印Ｌ７６は、アクチュエータ４を診断する処理である。矢印Ｌ７７は、ＲＯＭ１４から周辺装置制御プログラム７１をフェッチする処理である。矢印Ｌ７８は、周辺装置１７へ出力指示値を出力する処理である。矢印Ｌ８０は、ハンドシェーク用データ６１，６２，６３を確認する処理である。

なお、周辺装置１７は、プロセッサコア１１からの出力指示値を取得すると、矢印Ｌ７９で示すように、アクチュエータ４へＰＷＭ信号を出力する。
そして、ハンドシェーク用データ６２に「実行アクセス要求あり」が設定されると、プロセッサコア１１は、周辺装置制御プログラム７１に対するプロセッサコア１２，１３からの実行アクセスを許可する実行アクセス許可を設定する。矢印Ｌ８１は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

さらにプロセッサコア１１は、矢印Ｌ８２で示すように、ハンドシェーク用データ６２に「実行アクセス要求なし」を設定する。
ハンドシェーク用データ６２に「実行アクセス要求なし」が設定されると、プロセッサコア１２は、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ８３は、プロセッサコア１２が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ実行アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から実行アクセス許可通知を取得すると、ＲＯＭ１４へアクセスして、周辺装置制御プログラム７１をフェッチし、矢印Ｌ８４で示すように、周辺装置１７へ出力指示値を出力する。

周辺装置１７は、プロセッサコア１２からの出力指示値を取得すると、矢印Ｌ８５で示すように、アクチュエータ４へＰＷＭ信号を出力する。
このように構成されたＥＣＵ１は、プロセッサコア１１，１２，１３と、ＲＯＭ１４と、ＭＰＵ１５とを備える。

ＲＯＭ１４は、プロセッサコア１１，１２，１３のそれぞれが読出可能にアクセスすることができる周辺装置制御プログラム７１を記憶する。
ＭＰＵ１５は、プロセッサコア１１が周辺装置制御プログラム７１へアクセスしている場合にはプロセッサコア１２，１３が周辺装置制御プログラム７１へアクセスすることができないようにプロセッサコア１１，１２，１３を制御する。

このようにＥＣＵ１では、ＭＰＵ１５が、プロセッサコア１１が周辺装置制御プログラム７１へアクセスしている場合にはプロセッサコア１２，１３が周辺装置制御プログラム７１へアクセスすることができないようにプロセッサコア１１，１２，１３を制御する。すなわち、ＥＣＵ１は、セマフォの代わりにＭＰＵ１５を使用するため、アクセスするプロセッサコア側において特殊なインターフェースが必要にならない。これにより、ＥＣＵ１は、プロセッサコア間の排他制御に起因したオーバーヘッドの増加とプログラムコードの増加とを抑制することができる。

またＥＣＵ１は、プロセッサコア１１，１２，１３間で処理が同期していない場合にプロセッサコア１１，１２，１３が同時に周辺装置１７へアクセスして、周辺装置１７において誤動作が発生するのを抑制することができる。またＥＣＵ１は、プロセッサコア１１，１２，１３間における周辺装置１７の使用権の迅速な移行を実現することができ、ＥＣＵ１とアクチュエータ４とで構成されるシステムの信頼性と応答性とを向上させることができる。

またプロセッサコア１１は、プロセッサコア１１が周辺装置制御プログラム７１へアクセスする期間内に、ＭＰＵ１５を、プロセッサコア１２，１３からの周辺装置制御プログラム７１への実行アクセスを禁止する実行アクセス禁止に設定する。またプロセッサコア１１は、プロセッサコア１１が周辺装置制御プログラム７１へアクセスしない期間内に、ＭＰＵ１５を、プロセッサコア１２，１３からの周辺装置制御プログラム７１への実行アクセスを許可する実行アクセス許可に設定する。

このようにＥＣＵ１は、他のプロセッサコアからの実行アクセスを敢えて禁止にすることで、ＭＰＵ１５を、意図した実行アクセス要求の検出に用いる。これにより、ＥＣＵ１は、セマフォを用いた場合においてアクセスの度に常時発生するオーバーヘッドを低減することができる。

また、ＥＣＵ１のＲＡＭ２６は、プロセッサコア１１，１２，１３間のハンドシェークに用いられ、且つ、プロセッサコア１１，１２，１３のそれぞれが読出可能および更新可能にアクセスすることができるハンドシェーク用データ６２，６３を記憶する。

ＭＰＵ１５は、プロセッサコア１１が周辺装置制御プログラム７１へアクセスする期間内にプロセッサコア１２，１３が周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力した場合には、プロセッサコア１２，１３へ実行アクセス禁止通知を出力する。

プロセッサコア１２，１３はそれぞれ、ＭＰＵ１５から実行アクセス禁止通知を取得すると、プロセッサコア１１とプロセッサコア１２，１３との間のハンドシェークに用いられるハンドシェーク用データ６２，６３に、実行アクセス要求が有ることを示す「実行アクセス要求あり」を設定する。

プロセッサコア１２，１３はそれぞれ、ハンドシェーク用データ６２，６３が、「実行アクセス要求あり」が設定されている状態から、「実行アクセス要求なし」が設定されている状態に変化した場合に、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ再度出力する。

プロセッサコア１１は、プロセッサコア１１が周辺装置制御プログラム７１へアクセスしている期間内において、周辺装置１７へ出力指示値を出力する処理が終了する毎に繰り返しハンドシェーク用データ６２，６３を確認し、ハンドシェーク用データ６２，６３に「実行アクセス要求あり」が設定されているか否かを判断する。

プロセッサコア１１は、ハンドシェーク用データ６２，６３に「実行アクセス要求あり」が設定されていると判断した場合に、周辺装置制御プログラム７１をフェッチして周辺装置１７へ出力指示値を出力する処理を中断して、ＭＰＵ１５を実行アクセス許可に設定する。

プロセッサコア１１は、ハンドシェーク用データ６２，６３に「読出要求あり」が設定されていると判断した場合に、ハンドシェーク用データ６２，６３に、実行アクセス要求が無いことを示す「実行アクセス要求なし」を設定する。

これにより、ＥＣＵ１は、プロセッサコア１１がプロセッサコア１２，１３からの実行アクセス要求を検出した場合に、周辺装置制御プログラム７１をフェッチして周辺装置１７へ出力指示値を出力する処理を中断して、プロセッサコア１２，１３に周辺装置制御プログラム７１への実行アクセスを実行させることができる。このため、ＥＣＵ１は、プロセッサコア１２，１３が周辺装置制御プログラム７１への実行アクセスのために待機する時間を短縮することができ、プロセッサコア１２，１３の処理効率を向上させることができる。

以上説明した実施形態において、ＲＯＭ１４は共有データ記憶部に相当し、周辺装置制御プログラム７１は共有データに相当し、ＲＡＭ２６はハンドシェーク記憶部に相当する。
また、実行アクセス禁止はアクセス禁止に相当し、実行アクセス許可はアクセス許可に相当する。

また、ＲＡＭ２６はハンドシェーク記憶部に相当し、実行アクセス禁止通知の出力はメモリアクセス違反処理に相当し、「実行アクセス要求あり」はアクセス要求有に相当する。

また、「周辺装置１７へ出力指示値を出力する処理が終了すること」は確認条件に相当し、「周辺装置制御プログラム７１をフェッチして周辺装置１７へ出力指示値を出力する処理」はアクセス処理に相当し、「実行アクセス要求なし」はアクセス要求無に相当する。

［第４実施形態］
以下に本開示の第４実施形態を図面とともに説明する。なお第４実施形態では、第３実施形態と異なる部分を説明する。共通する構成については同一の符号を付す。

第４実施形態のＥＣＵ１は、第２実施形態で示す優先度テーブルＴＢ２がＲＯＭ１４に記憶されている点が第３実施形態と異なる。
次に、第４実施形態のＭＰＵ１５による実行アクセス調停の具体例を説明する。

図１７に示すように、プロセッサコア１１は、まず、周辺装置制御プログラム７１に対するプロセッサコア１２，１３からの実行アクセスを禁止する実行アクセス禁止を設定する。矢印Ｌ９１は、プロセッサコア１１が禁止設定要求をＭＰＵ１５へ出力することを示す。

そしてプロセッサコア１１は、アクチュエータ４を制御するアクチュエータ制御処理の実行を開始する。
アクチュエータ制御処理が開始された後に、プロセッサコア１２が、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ９２は、プロセッサコア１２が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス禁止が設定されているため、矢印Ｌ９３で示すように、ＭＰＵ１５はプロセッサコア１２へ実行アクセス禁止通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から実行アクセス禁止通知を取得すると、矢印Ｌ９４で示すように、ハンドシェーク用データ６２に「実行アクセス要求あり」を設定する。

その後にプロセッサコア１２は、四角形ＳＱ９および矢印Ｌ９５で示すように、ハンドシェーク用データ６２を確認して、ハンドシェーク用データ６２に「実行アクセス要求なし」が設定されるまで待機する。

また、プロセッサコア１３は、アクチュエータ制御処理が開始された後に、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ９６は、プロセッサコア１３が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス禁止が設定されているため、矢印Ｌ９７で示すように、ＭＰＵ１５はプロセッサコア１３へ実行アクセス禁止通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から実行アクセス禁止通知を取得すると、矢印Ｌ９８で示すように、ハンドシェーク用データ６３に「実行アクセス要求あり」を設定する。

その後にプロセッサコア１３は、四角形ＳＱ１０および矢印Ｌ９９で示すように、ハンドシェーク用データ６３を確認して、ハンドシェーク用データ６３に「実行アクセス要求なし」が設定されるまで待機する。

一方、プロセッサコア１１は、アクチュエータ制御処理の実行が開始されると、四角形ＳＱ８内において矢印Ｌ１００，Ｌ１０１，Ｌ１０２で示す処理を繰り返す。矢印Ｌ１００は、ＲＯＭ１４から周辺装置制御プログラム７１をフェッチする処理である。矢印Ｌ１０１は、アクチュエータ４へＰＷＭ信号を出力する処理である。矢印Ｌ１０２は、ハンドシェーク用データ６１，６２，６３を確認する処理である。

そして、ハンドシェーク用データ６２に「実行アクセス要求あり」が設定されると、矢印Ｌ１０３で示すように、ＲＯＭ１４に記憶されている優先度テーブルＴＢ２を参照する。

次にプロセッサコア１１は、周辺装置制御プログラム７１に対するプロセッサコア１２からの実行アクセスを許可する実行アクセス許可を設定する。矢印Ｌ１０４は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

さらにプロセッサコア１１は、矢印Ｌ１０５で示すように、ハンドシェーク用データ６２に「実行アクセス要求なし」を設定する。
ハンドシェーク用データ６２に「実行アクセス要求なし」が設定されると、プロセッサコア１２は、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ１０６は、プロセッサコア１２が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１２へ実行アクセス許可通知を出力する。
プロセッサコア１２は、ＭＰＵ１５から実行アクセス許可通知を取得すると、ＲＯＭ１４へアクセスして、周辺装置制御プログラム７１をフェッチし、矢印Ｌ１０７で示すように、アクチュエータ４へＰＷＭ信号を出力する。

そしてプロセッサコア１２は、矢印Ｌ１０８で示すように、ＲＯＭ１４に記憶されている優先度テーブルＴＢ２を参照する。
次にプロセッサコア１２は、周辺装置制御プログラム７１に対するプロセッサコア１３からの実行アクセスを許可する実行アクセス許可を設定する。矢印Ｌ１０９は、プロセッサコア１１が許可設定要求をＭＰＵ１５へ出力することを示す。

さらにプロセッサコア１２は、矢印Ｌ１１０で示すように、ハンドシェーク用データ６３に「実行アクセス要求なし」を設定する。
ハンドシェーク用データ６３に「実行アクセス要求なし」が設定されると、プロセッサコア１３は、周辺装置制御プログラム７１へのフェッチ要求をＭＰＵ１５へ出力する。矢印Ｌ１１１は、プロセッサコア１３が周辺装置制御プログラム７１へのフェッチを要求していることを示す。

ここで、ＭＰＵ１５では実行アクセス許可が設定されているため、ＭＰＵ１５はプロセッサコア１３へ実行アクセス許可通知を出力する。
プロセッサコア１３は、ＭＰＵ１５から実行アクセス許可通知を取得すると、ＲＯＭ１４へアクセスして、周辺装置制御プログラム７１をフェッチし、矢印Ｌ１１２で示すように、アクチュエータ４へＰＷＭ信号を出力する。

このように構成されたＥＣＵ１は、プロセッサコア１１，１２，１３のそれぞれに対する優先度が設定された優先度テーブルＴＢ２を備える。
そしてプロセッサコア１１は、優先度テーブルＴＢ２に基づいて、ＭＰＵ１５を、フェッチ要求をＭＰＵ１５へ出力したプロセッサコア１２，１３の中で優先度が最も高いプロセッサコア１２につい実行アクセス許可に設定する。

またプロセッサコア１１は、プロセッサコア１１とプロセッサコア１２との間のハンドシェークに用いられるハンドシェーク用データ６２に「実行アクセス要求なし」を設定する。

これにより、ＥＣＵ１は、優先度が高いプロセッサコア１２が、優先度が低いプロセッサコア１３よりも優先して、周辺装置制御プログラム７１へアクセスするようにすることができる。これにより、ＥＣＵ１は、優先度が高い処理の実行が、優先度が低い処理の実行のために遅れてしまう事態の発生を抑制することができ、ＥＣＵ１の応答性を向上させることができる。

以上、本開示の一実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、種々変形して実施することができる。
本開示に記載のＥＣＵ１およびその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載のＥＣＵ１およびその手法は、一つ以上の専用ハードウェア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載のＥＣＵ１およびその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサおよびメモリと一つ以上のハードウェア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されてもよい。ＥＣＵ１に含まれる各部の機能を実現する手法には、必ずしもソフトウェアが含まれている必要はなく、その全部の機能が、一つあるいは複数のハードウェアを用いて実現されてもよい。

上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加または置換してもよい。

上述したＥＣＵ１の他、当該ＥＣＵ１を構成要素とするシステム、当該ＥＣＵ１としてコンピュータを機能させるためのプログラム、このプログラムを記録した半導体メモリ等の非遷移的実態的記録媒体、アクセス制御方法など、種々の形態で本開示を実現することもできる。

１…ＥＣＵ、１１，１２，１３…プロセッサコア、１４…ＲＯＭ、１５…ＭＰＵ、２１…ＲＡＭ、３１…更新データ、７１…周辺装置制御プログラム

Claims (5)

1. 複数のプロセッサコア（１１，１２，１３）と、
   複数の前記プロセッサコアのそれぞれが読出可能にアクセスすることができる共有データを記憶するように構成された共有データ記憶部（２１，１４）と、
   複数の前記プロセッサコアのうちの一つの前記プロセッサコアを特定プロセッサコア（１１）とし、前記特定プロセッサコア以外の前記プロセッサコアを他プロセッサコア（１２，１３）として、前記特定プロセッサコアが前記共有データへアクセスして前記共有データにデータを書き込んだり記共有データからデータを読み出したりする場合には前記他プロセッサコアが前記共有データへアクセスして前記共有データからデータを読み出すことができないように複数の前記プロセッサコアを制御するように構成されたメモリ保護部（１５）と
   を備え、
   前記メモリ保護部は、
   前記共有データに対する前記他プロセッサコアからの読出アクセスを禁止するための禁止設定要求が前記特定プロセッサコアから入力されると、前記読出アクセスを禁止する読出アクセス禁止を設定し、
   前記読出アクセスを許可するための許可設定要求が前記特定プロセッサコアから入力されると、前記読出アクセスを許可する読出アクセス許可を設定し、
   前記読出アクセス禁止が設定されている場合において、前記読出アクセスを要求する読出アクセス要求が前記他プロセッサコアから入力されると、前記読出アクセスを禁止する旨を通知する読出アクセス禁止通知を前記他プロセッサコアへ出力し、
   前記読出アクセス許可が設定されている場合において、前記読出アクセス要求が前記他プロセッサコアから入力されると、前記読出アクセスを許可する旨を通知する読出アクセス許可通知を前記他プロセッサコアへ出力する電子制御装置（１）。
2. 請求項１に記載の電子制御装置であって、
   前記特定プロセッサコアは、
   前記特定プロセッサコアが前記共有データへアクセスする期間内に、前記メモリ保護部を、前記他プロセッサコアからの前記共有データへのアクセスを禁止するアクセス禁止に設定するように構成された禁止設定部（Ｓ１１０，Ｓ４１０）と、
   前記特定プロセッサコアが前記共有データへアクセスしない期間内に、前記メモリ保護部を、前記他プロセッサコアからの前記共有データへのアクセスを許可するアクセス許可に設定するように構成された許可設定部（Ｓ１８０，Ｓ４８０）と
   を備える電子制御装置。
3. 請求項２に記載の電子制御装置であって、
   複数の前記プロセッサコア間のハンドシェークに用いられ、且つ、複数の前記プロセッサコアのそれぞれが読出可能および更新可能にアクセスすることができるハンドシェーク用データ（４１，５１，６２，６３）を記憶するように構成されたハンドシェーク記憶部（２１，２６）を備え、
   前記メモリ保護部は、前記特定プロセッサコアが前記共有データへアクセスする期間内に前記他プロセッサコアが前記共有データへのアクセスを試みた場合には、前記他プロセッサコアに対してメモリアクセス違反処理を実行し、
   前記他プロセッサコアは、
   前記メモリアクセス違反処理の対象となった場合に、前記特定プロセッサコアと当該他プロセッサコアとの間のハンドシェークに用いられる前記ハンドシェーク用データである違反対象ハンドシェーク用データに、アクセス要求が有ることを示すアクセス要求有を設定するように構成された有設定部（Ｓ３１０，Ｓ６３０）と、
   前記違反対象ハンドシェーク用データが、前記アクセス要求有が設定されている状態から、アクセス要求が無いことを示すアクセス要求無が設定されている状態に変化した場合に、前記共有データへのアクセスを再度試みるように構成された再アクセス部（Ｓ３２０，Ｓ３３０，Ｓ６４０）とを備え、
   前記特定プロセッサコアは、
   前記特定プロセッサコアが前記共有データへアクセスしている期間内において、予め設定された確認条件が成立する毎に繰り返し前記違反対象ハンドシェーク用データを確認し、前記違反対象ハンドシェーク用データに前記アクセス要求有が設定されているか否かを判断するように構成された要求判断部（Ｓ１５０，Ｓ４６０）と、
   前記違反対象ハンドシェーク用データに前記アクセス要求有が設定されていると前記要求判断部が判断した場合に、前記特定プロセッサコアが前記共有データへアクセスするアクセス処理を中断して、前記許可設定部に、前記メモリ保護部を前記アクセス許可に設定させるように構成された中断部（Ｓ１５０，Ｓ４６０，Ｓ４９０，Ｓ５００）と、
   前記違反対象ハンドシェーク用データに前記アクセス要求有が設定されていると前記要求判断部が判断した場合に、前記違反対象ハンドシェーク用データに、前記アクセス要求無を設定するように構成された無設定部（Ｓ１９０，Ｓ５１０）と
   を備える電子制御装置。
4. 請求項１～請求項３の何れか１項に記載の電子制御装置であって、
   前記特定プロセッサコアが前記共有データへアクセスする処理は、前記共有データからデータを読み出し、更に前記共有データにデータを書き込むテストである電子制御装置。
5. 請求項３に記載の電子制御装置であって、
   複数の前記プロセッサコアのそれぞれに対する優先度が設定された優先度テーブル（ＴＢ２）を備え、
   前記中断部（Ｓ４６０，Ｓ４９０，Ｓ５００）は、前記優先度テーブルに基づいて、前記許可設定部に、前記メモリ保護部を、前記共有データへのアクセスを試みた複数の前記他プロセッサコアの中で前記優先度が最も高い前記他プロセッサコアである高優先度プロセッサコアについて前記アクセス許可に設定させ、
   前記無設定部（Ｓ５１０）は、前記特定プロセッサコアと前記高優先度プロセッサコアとの間のハンドシェークに用いられる前記違反対象ハンドシェーク用データに前記アクセス要求無を設定する電子制御装置。

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