JP7225595B2 - 積層電子部品 - Google Patents

Description

本発明の一側面は、積層電子部品に関する。

特許文献１には、複数のセラミック層が積層されてなるセラミック素体と、外部電極と、を備える積層セラミック電子部品が記載されている。外部電極は、セラミック素体の端面上に設けられた焼結金属層と、焼結金属層上に設けられた導電性樹脂層と、を有している。このセラミック電子部品では、焼結金属層の材料に含まれるガラスが焼結金属層の表面に析出する割合を規定することにより、等化直列抵抗の抑制が図られている。

特開２０１５－４６６４４号公報

上述のセラミック電子部品が基板上に実装されて使用される場合、セラミック電子部品及び基板の接続部分には、セラミック電子部品及び基板の熱膨張率の違いから、環境温度の変化等に応じた応力が作用する。特に、素体の稜線部では、外部電極の厚さが薄くなり易いので、応力集中が生じ易い。このため、素体の稜線部を起点としたクラックが素体に発生するおそれがある。

本発明の一側面は、素体におけるクラックの発生を抑制可能な積層電子部品を提供する。

本発明の一側面に係る積層電子部品は、複数の絶縁体層が積層されてなる素体と、素体上に設けられた下地電極層と、下地電極層上に設けられた導電性樹脂層と、を有する電極と、を備え、素体は、実装面とされる第一主面と、第一主面と対向している第二主面と、第一主面及び第二主面の対向方向に延びている側面と、第一主面と側面とを接続している接続部と、を有し、電極は、第一主面、接続部及び側面にまたがって設けられており、接続部は、第一主面と側面とを接続している仮想的な平面の内側に位置している。

この積層電子部品では、接続部が第一主面と側面とを接続している仮想的な平面の内側に位置している。このため、接続部がこの仮想的な平面の外側に位置している場合に比べて、接続部における電極の厚さを厚くすることができる。これにより、接続部の近傍においても、電極の厚さが薄くなり難い。したがって、接続部及びその近傍への応力集中を緩和することができる。よって、素体におけるクラックの発生を抑制することができる。

接続部における電極の厚さは、側面における電極の厚さよりも厚くてもよい。この場合、接続部及びその近傍への応力集中を更に緩和することができる。

接続部の曲率半径は、第一主面の端部の曲率半径よりも大きくてもよい。この場合、接続部に容易に電極を形成することができる。

接続部において、下地電極層の導電性樹脂層側の表面は、接続部に沿う形状を有してもよい。この場合、接続部における導電性樹脂層の厚さを厚くすることができる。

接続部における導電性樹脂層の厚さは、接続部における下地電極層の厚さよりも厚くてもよい。導電性樹脂層の方が下地金属層よりも軟らかいので、この場合、接続部における導電性樹脂層の厚さが接続部における下地電極層の厚さよりも薄い場合に比べて、接続部と隣り合う稜線部及びその近傍への応力集中を更に緩和することができる。

本発明の一側面によれば、素体におけるクラックの発生を抑制可能な積層電子部品を提供することができる。

図１は、第一実施形態に係る積層電子部品を示す斜視図である。 図２は、図１に示される積層電子部品の断面図である。 図３は、第一実施形態に係る積層電子部品の等価回路を示す図である。 図４は、素体の分解斜視図である。 図５は、素体内の構成を示す斜視図である。 図６は、第二実施形態に係る積層電子部品の端子電極の断面図である。 図７は、第三実施形態に係る積層電子部品の端子電極の断面図である。 図８は、第四実施形態に係る積層電子部品の端子電極の断面図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

［第一実施形態］
図１は、第一実施形態に係る積層電子部品を示す斜視図である。図１に示されるように、積層電子部品１は、素体２と、第一端子電極４と、第二端子電極５と、第三端子電極６と、第四端子電極７と、第五端子電極８と、第六端子電極９と、を備えている。積層電子部品１は、例えば、複数の絶縁体層が積層されてなる積層型フィルタである。積層電子部品１は、ダイプレクサである。

図２は、図１に示される積層電子部品の断面図である。図２では、後述するコイル導体、内部導体及び内部電極の図示が省略されている。また、図２では、ハッチングが省略されている。図１及び図２に示されるように、素体２は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体２は、その外表面として、一対の主面２ａ，２ｂと、一対の側面２ｃ，２ｄと、一対の側面２ｅ，２ｆと、４つの接続部２ｇと、４つの稜線部２ｈと、４つの稜線部２ｉとを有している。

一対の主面２ａ，２ｂは、互いに対向している。一対の側面２ｃ，２ｄは、一対の主面２ａ，２ｂの間を連結するように延びており且つ互いに対向している。一対の側面２ｅ，２ｆは、一対の主面２ａ，２ｂの間を連結するように延びており且つ互いに対向している。主面２ａは、例えば積層電子部品１を図示しない他の電子機器（例えば、回路基板、又は、電子部品等）に実装する際、他の電子機器と対向する面（実装面）として規定される。

一対の主面２ａ，２ｂが互いに対向している方向Ｄ１と、一対の側面２ｃ，２ｄが互いに対向している方向Ｄ２と、一対の側面２ｅ，２ｆが互いに対向している方向Ｄ３とは、互いに略直交している。素体２の方向Ｄ１の長さは、例えば、０．９ｍｍであり、素体２の方向Ｄ２の長さは、例えば、２ｍｍであり、素体２の方向Ｄ３の長さは、例えば１．２５ｍｍである。

各接続部２ｇは、主面２ａと、各側面２ｃ，２ｄ，２ｅ，２ｆとを接続している。各稜線部２ｈは、主面２ｂと、各側面２ｃ，２ｄ，２ｅ，２ｆとの間に位置している。各稜線部２ｉは、側面２ｃと側面２ｅとの間、側面２ｅと側面２ｄとの間、側面２ｄと側面２ｆとの間、及び、側面２ｆと側面２ｃとの間に位置している。

主面２ａと側面２ｃとの間の接続部２ｇは、方向Ｄ３に沿って延在している。主面２ａと側面２ｄとの間の接続部２ｇは、方向Ｄ３に沿って延在している。主面２ａと側面２ｅとの間の接続部２ｇは、方向Ｄ２に沿って延在している。主面２ａと側面２ｆとの間の接続部２ｇは、方向Ｄ２に沿って延在している。これらの接続部２ｇは、主面２ａの外縁に沿って延在し、主面２ａの外縁の全周を取り囲んでいる。

各接続部２ｇは、素体２の内側に向かって凹んだ凹曲面状を呈している。つまり、各接続部２ｇは、主面２ａと側面２ｃ，２ｄ，２ｅ，２ｆとを接続している仮想的な平面Ｈ１の内側に位置している。平面Ｈ１は、具体的には、主面２ａの側面２ｃ，２ｄ，２ｅ，２ｆ側の端部２ｊ（すなわち、主面２ａの外縁部）と、側面２ｃ，２ｄ，２ｅ，２ｆの主面２ａ側の端部２ｋとを接続している。端部２ｊ及び端部２ｋは、素体２の稜線部を構成している。端部２ｊ及び端部２ｋは、後述する稜線部２ｈ及び稜線部２ｉと同様に、湾曲するように丸められ、凸面状を呈している。平面Ｈ１は、端部２ｊ及び端部２ｋのそれぞれに外接する平面として規定される。平面Ｈ１は、端部２ｊの湾曲の頂部と、端部２ｋの湾曲の頂部とを接続している。

接続部２ｇは曲面であり、接続部２ｇの曲率半径は、端部２ｊの曲率半径及び端部２ｋの曲率半径よりも大きい。接続部２ｇの曲率半径は、例えば３０μｍである。端部２ｊの曲率半径は、例えば１５μｍである。端部２ｋの曲率半径は、例えば１５μｍである。接続部２ｇの高さ（すなわち、接続部２ｇの方向Ｄ１の長さ）は、例えば１００μｍである。接続部２ｇの幅は、例えば接続部２ｇの高さと同等である。接続部２ｇの幅とは、主面２ａと側面２ｃ，２ｄとの間の接続部２ｇについては、接続部２ｇの方向Ｄ２の長さであり、主面２ａと側面２ｅ，２ｆとの間の接続部２ｇについては、接続部２ｇの方向Ｄ３の長さである。

主面２ｂと側面２ｃとの間の稜線部２ｈは、方向Ｄ３に沿って延在している。主面２ｂと側面２ｄとの間の稜線部２ｈは、方向Ｄ３に沿って延在している。主面２ｂと側面２ｅとの間の稜線部２ｈは、方向Ｄ２に沿って延在している。主面２ｂと側面２ｆとの間の稜線部２ｈは、方向Ｄ２に沿って延在している。各稜線部２ｈは、素体２の外側に突出した凸面状を呈している。つまり、各稜線部２ｈは、主面２ｂと側面２ｃ，２ｄ，２ｅ，２ｆとを接続している仮想的な平面Ｈ２の外側に位置している。平面Ｈ２は、具体的には、主面２ｂの側面２ｃ，２ｄ，２ｅ，２ｆ側の端部２ｍ（すなわち、外縁部）と、側面２ｃ，２ｄ，２ｅ，２ｆの主面２ｂ側の端部２ｎとを接続している。

各稜線部２ｉは、方向Ｄ１に沿って延在している。各稜線部２ｉは、各稜線部２ｈと同様に素体２の外側に突出した凸面状を呈している。稜線部２ｈ，２ｉは、いわゆるＲ面取り加工が素体２に施されていることにより、湾曲するように丸められている。

素体２は、複数の絶縁体層１０（図４参照）が積層されることによって構成されている。各絶縁体層１０は、方向Ｄ１において積層されている。すなわち、各絶縁体層１０の積層方向は、方向Ｄ１と一致している。各絶縁体層１０は、平面視で略矩形状を呈している。実際の素体２では、各絶縁体層１０は、その層間の境界が視認できない程度に一体化されている。各絶縁体層１０は、例えば、誘電体材料（ＢａＴｉＯ_３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系材料、（Ｂａ，Ｃａ）ＴｉＯ_３系材料、ガラス材料、又はアルミナ材料など）を含むセラミックグリーンシートの焼結体から構成される。

各端子電極４～６は、素体２の側面２ｅ側に配置されている。各端子電極４～６は、側面２ｅの一部を素体２の積層方向に沿って覆うように形成されている。各端子電極４～６は、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部にも形成されている。各端子電極４～６は、側面２ｅの一部、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部を連続して覆うように設けられている。換言すると、各端子電極４～６は、側面２ｅの一部、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部にまたがって設けられている。各端子電極４～６は、方向Ｄ２から見て略Ｕ字状を呈している。

素体２において、第二端子電極５は、方向Ｄ２の中央部に位置し、第一端子電極４は、第二端子電極５よりも側面２ｃ側に位置し、第三端子電極６は、第二端子電極５よりも側面２ｄ側に位置している。本実施形態では、各端子電極４～６は、側面２ｅ及び主面２ａ，２ｂのみに設けられている。各端子電極４～６は、側面２ｃ，２ｄ，２ｆには設けられておらず、側面２ｃ，２ｄ，２ｆから離間して設けられている。側面２ｃ，２ｄ，２ｆは、各端子電極４～６に覆われておらず、各端子電極４～６から露出している。

各端子電極７～９は、素体２の側面２ｆ側に配置されている。各端子電極７～９は、側面２ｆの一部を素体２の積層方向に沿って覆うように形成されている。各端子電極７～９は、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部にも形成されている。各端子電極７～９は、側面２ｆの一部、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部を連続して覆うように設けられている。換言すると、各端子電極７～９は、側面２ｆの一部、主面２ａの一部、主面２ｂの一部、接続部２ｇの一部、及び稜線部２ｈの一部にまたがって設けられている。各端子電極７～９は、方向Ｄ２から見て略Ｕ字状を呈している。

素体２において、第五端子電極８は、方向Ｄ２の中央部に位置し、第四端子電極７は、第五端子電極８よりも側面２ｃ側に位置し、第六端子電極９は、第五端子電極８よりも側面２ｄ側に位置している。本実施形態では、各端子電極７～９は、側面２ｆ及び主面２ａ，２ｂのみに設けられている。各端子電極７～９は、側面２ｃ，２ｄ，２ｅには設けられておらず、側面２ｃ，２ｄ，２ｅから離間して設けられている。側面２ｃ，２ｄ，２ｅは、各端子電極７～９に覆われておらず、各端子電極７～９から露出している。

図２では、例として、第一端子電極４の断面図が示されているが、各端子電極４～９は、例えば、互いに同形状を呈している。各端子電極４～９の幅（方向Ｄ２の長さ）は、例えば、素体２の方向Ｄ２の長さの１５～２０％程度である。各端子電極４～９は、第一電極層Ｅ１と、第二電極層Ｅ２と、第三電極層Ｅ３と、第四電極層Ｅ４と、を有している。

第一電極層Ｅ１は、素体２上に設けられている。第一電極層Ｅ１は、主面２ａの一部と、側面２ｅ又は側面２ｆの一部と、主面２ｂの一部と、接続部２ｇの一部と、稜線部２ｈの一部と、を連続して覆うように、これらの上に設けられている。第一電極層Ｅ１は、例えば、素体２の外表面に付与された導電性ペーストを焼き付けることにより形成されている。第一電極層Ｅ１は、導電性ペーストに含まれる金属成分（金属粉末）が焼結して形成された焼結金属層である。金属成分としては、例えば、Ａｇ、Ａｕ、Ｃｕ，Ａｇ／Ｐｄ合金が用いられる。導電性ペーストは、例えば、金属成分、ガラス成分、有機バインダ、及び有機溶媒を含んでいる。第一電極層Ｅ１は、第二電極層Ｅ２を形成するための下地金属層である。

導電性ペーストは、例えば、スクリーン印刷により付与される。スクリーン印刷は、例えば、主面２ａ、側面２ｅ、及び側面２ｆのそれぞれに対して行われる。導電性ペーストが側面２ｅ及び側面２ｆから主面２ｂに回り込むので、主面２ｂ及び稜線部２ｈにも導電性ペーストが付与される。このような回り込みによれば、主面２ａ及び接続部２ｇにも導電性ペーストが付与される。これに加えて、主面２ａに対して更にスクリーン印刷を行うことで、主面２ａ及び接続部２ｇに確実に各端子電極４～９を形成することができる。これにより、積層電子部品１を他の電子機器にはんだ実装する際の実装強度が向上する。

第一電極層Ｅ１は、主面２ａ上に設けられた電極部分Ｅ１ａと、側面２ｅ又は側面２ｆ上に設けられた電極部分Ｅ１ｂと、接続部２ｇ上に設けられた電極部分Ｅ１ｃと、稜線部２ｈに設けられた電極部分Ｅ１ｄと、主面２ｂ上に設けられた電極部分Ｅ１ｅと、を有している。

第二電極層Ｅ２は、第一電極層Ｅ１の全体を覆うように、第一電極層Ｅ１上に設けられている。第二電極層Ｅ２は、第一電極層Ｅ１上に付与された導電性樹脂を硬化させることにより形成された導電性樹脂層である。導電性樹脂は、樹脂（例えば、熱硬化性樹脂）、導電性材料（例えば、金属粉末）、及び有機溶媒を含んでいる。導電性材料としては、例えば、Ａｇが用いられる。熱硬化性樹脂としては、例えば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、又はポリイミド樹脂が用いられる。本実施形態では、第二電極層Ｅ２の電気伝導率は、第一電極層Ｅ１の電気伝導率よりも低い。また、第二電極層Ｅ２は、第一電極層Ｅ１よりも軟らかい。

第二電極層Ｅ２は、主面２ａ上に設けられた電極部分Ｅ２ａと、側面２ｅ又は側面２ｆ上に設けられた電極部分Ｅ２ｂと、接続部２ｇ上に設けられた電極部分Ｅ２ｃと、稜線部２ｈに設けられた電極部分Ｅ２ｄと、主面２ｂ上に設けられた電極部分Ｅ２ｅと、を有している。

第三電極層Ｅ３は、第二電極層Ｅ２の全体を覆うように、第二電極層Ｅ２上に設けられている。第三電極層Ｅ３は、第二電極層Ｅ２上にめっき法により形成されためっき層である。第三電極層Ｅ３は、例えばＮｉめっきにより形成されたＮｉめっき層である。すなわち、第三電極層Ｅ３は、Ｎｉを含んでいる。第三電極層Ｅ３は、Ｓｎめっき層、Ｃｕめっき層、又はＡｕめっき層であってもよい。すなわち、第三電極層Ｅ３は、Ｓｎ、Ｃｕ、又はＡｕを含んでいてもよい。

第四電極層Ｅ４は、第三電極層Ｅ３の全体を覆うように、第三電極層Ｅ３上に設けられている。第四電極層Ｅ４は、第三電極層Ｅ３上にめっき法により形成されためっき層である。第四電極層Ｅ４は、例えばＳｎめっきにより形成されたＳｎめっき層である。すなわち、第四電極層Ｅ４は、Ｓｎを含んでいる。第四電極層Ｅ４は、Ｃｕめっき層又はＡｕめっき層であってもよい。すなわち、第四電極層Ｅ４は、Ｃｕ又はＡｕを含んでいてもよい。

このように、本実施形態の各端子電極４～９は、第一電極層Ｅ１と、第二電極層Ｅ２と、第三電極層Ｅ３と、第四電極層Ｅ４と、を含む多層構造（具体的には、四層構造）を有している。第二電極層Ｅ２に形成されるめっき層は、第三電極層Ｅ３と、第四電極層Ｅ４とを含む多層構造（具体的には、二層構造）を有している。各端子電極４～９は、第三電極層Ｅ３及び第四電極層Ｅ４を有していなくてもよい。

接続部２ｇにおいて、第一電極層Ｅ１の表面Ｐ１は、接続部２ｇに沿う形状を有し、第二電極層Ｅ２の表面Ｐ２は、平面Ｈ１に沿う形状を有し、第三電極層Ｅ３の表面は、平面Ｈ１に沿う形状を有し、第四電極層Ｅ４の表面は、平面Ｈ１に沿う形状を有している。本実施形態では、第四電極層Ｅ４の表面が各端子電極４～９の表面を構成しているので、接続部２ｇにおいて、各端子電極４～９の表面は、平面Ｈ１に沿う形状を有している。

各端子電極４～９の厚さは、各端子電極４～９の表面に垂直な方向における各端子電極４～９の長さで規定される。したがって、接続部２ｇにおける各端子電極４～９の厚さｔ１は、平面Ｈ１に垂直な方向における各端子電極４～９の長さで規定される。厚さｔ１は、端部２ｊ及び端部２ｋから離れるほど厚くなる。厚さｔ１の最小値は、側面２ｅ又は側面２ｆにおける各端子電極４～９の厚さｔ２よりも大きい。厚さｔ１の最大値は、例えば８０μｍ以上１３０μｍ以下である。厚さｔ２は、略一定で、例えば３０μｍ以上８０μｍ以下である。

各電極層Ｅ１～Ｅ４の厚さは、各電極層Ｅ１～Ｅ４の表面に垂直な方向における各電極層Ｅ１～Ｅ４の長さで規定される。したがって、接続部２ｇにおける第一電極層Ｅ１の厚さｔ３（電極部分Ｅ１ｃの厚さ）は、側面２ｅ又は側面２ｆにおける第一電極層Ｅ１の厚さｔ５（電極部分Ｅ１ｂの厚さ）と同等である。厚さｔ３及び厚さｔ５は、略一定で、例えば１０μｍ以上３０μｍ以下である。厚さｔ３及び厚さｔ５は、例えば２０μｍとすることができる。

接続部２ｇにおける第二電極層Ｅ２の厚さｔ４（電極部分Ｅ２ｃの厚さ）は、平面Ｈ１に垂直な方向における第二電極層Ｅ２の長さで規定される。厚さｔ４は、端部２ｊ及び端部２ｋから離れるほど厚くなる。厚さｔ４の最小値は、側面２ｅ又は側面２ｆにおける第二電極層Ｅ２の厚さｔ６（電極部分Ｅ２ｂの厚さ）よりも大きい。厚さｔ４の最大値は、例えば５０μｍ以上１００μｍ以下である。厚さｔ６は、略一定で、例えば１０μｍ以上３０μｍ以下である。厚さｔ６は、例えば２０μｍとすることができる。厚さｔ４は、厚さｔ３よりも厚い。厚さｔ６は、厚さｔ５よりも厚くてもよい。

続いて、積層電子部品１の回路構成について説明した後、積層電子部品１の内部構成について説明する。図３に示されるように、積層電子部品１は、信号が入力される入力端子Ｔ_ＩＮと、信号が出力される第一出力端子Ｔ_ＯＵＴ１と、信号が出力される第二出力端子Ｔ_ＯＵＴ２と、入力端子Ｔ_ＩＮと第一出力端子Ｔ_ＯＵＴ１とを接続する線路Ｓ１に設けられる第一フィルタＦ_１と、入力端子Ｔ_ＩＮと第二出力端子Ｔ_ＯＵＴ２とを接続する線路Ｓ２に設けられる第二フィルタＦ_２と、開放インダクタＬ_ＯＰＥＮと、を備えている。

第一フィルタＦ_１は、第一ＬＣ共振回路ＲＣ１と、第二ＬＣ共振回路ＲＣ２と、を有する。第一ＬＣ共振回路ＲＣ１及び第二ＬＣ共振回路ＲＣ２は、直列に接続されている。第一ＬＣ共振回路ＲＣ１は、ハイパスフィルタを構成している。第一ＬＣ共振回路ＲＣ１は、第一の周波数帯域内の周波数の第一の信号と、第一の周波数帯域よりも高い周波数帯域である第二の周波数帯域内の周波数の第二の信号のうちの、第二の信号を選択的に通過させる。第一ＬＣ共振回路ＲＣ１は、インダクタＬ１及び３つのキャパシタＣ１_１，Ｃ１_２，Ｃ１_３を含んで構成されている。キャパシタＣ１_１及びキャパシタＣ１_３は、直列に接続されている。キャパシタＣ１_２は、キャパシタＣ１_１及びキャパシタＣ１_３と並列に接続されている。インダクタＬ１は、一端がキャパシタＣ１_１とキャパシタＣ１_３との間に接続されていると共に、他端がグラウンド端子に接続されている。

第二ＬＣ共振回路ＲＣ２は、ローパスフィルタを構成している。第二ＬＣ共振回路ＲＣ２は、第一の信号と第二の信号のうちの、第一の信号を選択的に通過させる。第二ＬＣ共振回路ＲＣ２は、インダクタＬ２及びキャパシタＣ２を含んで構成されている。インダクタＬ２及びキャパシタＣ２は並列に接続されている。

第二フィルタＦ_２は、第三ＬＣ共振回路ＲＣ３と、第四ＬＣ共振回路ＲＣ４と、キャパシタＣと、を有する。第三ＬＣ共振回路ＲＣ３及び第四ＬＣ共振回路ＲＣ４は、直列に接続されている。第三ＬＣ共振回路ＲＣ３及び第四ＬＣ共振回路ＲＣ４は、ローパスフィルタを構成している。第三ＬＣ共振回路ＲＣ３は、インダクタＬ３及びキャパシタＣ３を含んで構成されている。インダクタＬ３及びキャパシタＣ３は、並列に接続されている。第四ＬＣ共振回路ＲＣ４は、インダクタＬ４及びキャパシタＣ４を含んで構成されている。インダクタＬ４及びキャパシタＣ４は、並列に接続されている。キャパシタＣは、一端が第三ＬＣ共振回路ＲＣ３と第四ＬＣ共振回路ＲＣ４との間に接続されていると共に、他端がグラウンド端子Ｇに接続されている。

開放インダクタＬ_ＯＰＥＮは、一端がグラウンド端子Ｇに接続されていると共に、他端が開放されている。

図１に示される第一端子電極４は、グラウンド端子Ｇを構成している。第二端子電極５は、入力端子Ｔ_ＩＮを構成している。第三端子電極６は、グラウンド端子Ｇを構成している。第四端子電極７は、第二出力端子Ｔ_ＯＵＴ２を構成している。第五端子電極８は、グラウンド端子Ｇを構成している。第六端子電極９は、第一出力端子Ｔ_ＯＵＴ１を構成している。第一フィルタＦ_１と、第二フィルタＦ_２と、開放インダクタＬ_ＯＰＥＮは、素体２内に配置されている。

インダクタＬ１は、図４及び図５に示されるように、コイル導体１２と、コイル導体１５と、コイル導体１７と、により構成されている。インダクタＬ１は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１２の一端は、第五端子電極８に接続されている。コイル導体１７の一端は、スルーホール導体により、内部電極２８及び内部電極３１に電気的に接続されている。コイル導体１２及びコイル導体１７は、例えば、Ａｇ及びＰｄの少なくとも一方を導電性材料として含んで形成される。コイル導体１２及びコイル導体１７は、導電性材料としてＡｇ及びＰｄの少なくとも一方を含む導電性ペーストの焼結体として構成される。以下の説明において、コイル導体及び内部電極は、同様に形成される。

キャパシタＣ１_１は、内部電極３２と、内部電極３４と、により構成されている。内部電極３４は、第二端子電極５に接続されている。キャパシタＣ１_２は、内部電極３１と、内部電極３４と、により構成されている。キャパシタＣ１_３は、内部電極２８と、内部電極３２と、により構成されている。

インダクタＬ２は、コイル導体１３と、コイル導体１６と、コイル導体１８と、により構成されている。インダクタＬ２は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１８の一端は、スルーホール導体により、内部電極３２に電気的に接続されている。キャパシタＣ２は、内部電極３２と、内部電極３５と、により構成されている。内部電極３５は、第六端子電極９に接続されている。

インダクタＬ３は、コイル導体１１と、コイル導体１４と、により構成されている。インダクタＬ３は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体１１の一端は、第二端子電極５に接続されている。キャパシタＣ３は、内部電極２６と、内部電極２７と、により構成されている。内部電極２６は、第二端子電極５に接続されている。内部電極２７は、スルーホール導体により、コイル導体２２に電気的に接続されている。

インダクタＬ４は、コイル導体１９と、コイル導体２２と、により構成されている。インダクタＬ４は、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体２２の一端は、コイル導体１４の一端にスルーホール導体により電気的に接続されている。キャパシタＣ４は、内部電極３０と、内部電極２７及び内部電極３３と、により構成されている。内部電極３０は、第四端子電極７に接続されている。

キャパシタＣは、内部電極２９及び内部電極３６と、内部電極２７及び内部電極３３と、により構成されている。内部電極２９は、第一端子電極４に接続されている。内部電極３６は、第一端子電極４及び第五端子電極８に接続されている。

開放インダクタＬ_ＯＰＥＮは、コイル導体２０と、コイル導体２３と、コイル導体２４と、コイル導体２５と、により構成されている。開放インダクタＬ_ＯＰＥＮは、積層方向に沿った方向を軸心にループ状に構成されている。コイル導体２０の一端は、第三端子電極６に接続されている。開放インダクタＬ_ＯＰＥＮは、第二ＬＣ共振回路ＲＣ２のインダクタＬ２と対向する位置に配置されている。すなわち、開放インダクタＬ_ＯＰＥＮとインダクタＬ２とは、積層方向で互いに隣り合っている。具体的には、開放インダクタＬ_ＯＰＥＮのコイル導体２０は、絶縁体層１０を挟んで、インダクタＬ２のコイル導体１８と対向する（素体２の積層方向から見て重なる）位置に配置されている。

［第二実施形態］
図６は、第二実施形態に係る積層電子部品の端子電極の断面図である。図６では、ハッチングが省略されている。図６に示されるように、第二実施形態に係る積層電子部品１Ａは、主に接続部２ｇにおける第一電極層Ｅ１及び第二電極層Ｅ２の構成の点で積層電子部品１（図２参照）と相違している。以下では、積層電子部品１との相違点を中心に説明する。第二実施形態に係る積層電子部品１Ａの接続部２ｇでは、第一電極層Ｅ１の表面Ｐ１及び第二電極層Ｅ２の表面Ｐ２は、いずれも平面Ｈ１に沿う形状を有している。このため、接続部２ｇにおける第一電極層Ｅ１の厚さｔ３は、端部２ｊ及び端部２ｋから離れるほど厚くなる。接続部２ｇにおける第二電極層Ｅ２の厚さｔ４は、略一定である。厚さｔ３は、側面２ｅ又は側面２ｆにおける第一電極層Ｅ１の厚さｔ５よりも厚い。厚さｔ３の最大値は、例えば５０μｍ以上１００μｍである。厚さｔ３の最大値は、厚さｔ４よりも厚い。厚さｔ４は、側面２ｅ又は側面２ｆにおける第二電極層Ｅ２の厚さｔ６と同等であり、例えば１０μｍ以上３０μｍ以下である。なお、厚さｔ１，ｔ２，ｔ５，ｔ６は、積層電子部品１の場合と同様である。

［第三実施形態］
図７は、第三実施形態に係る積層電子部品の端子電極の断面図である。図７では、ハッチングが省略されている。図７に示されるように、第三実施形態に係る積層電子部品１Ｂは、主に接続部２ｇの形状の点で積層電子部品１（図２参照）と相違している。以下では、積層電子部品１との相違点を中心に説明する。第三実施形態に係る積層電子部品１Ｂでは、接続部２ｇの高さは、接続部２ｇの幅よりも大きい。接続部２ｇの高さは、例えば１５０μｍである。接続部２ｇの幅は、例えば１００μｍである。接続部２ｇにおいて、第一電極層Ｅ１の表面Ｐ１は、接続部２ｇに沿う形状を有し、第二電極層Ｅ２の表面Ｐ２は、平面Ｈ１に沿う形状を有している。接続部２ｇにおける第一電極層Ｅ１の厚さｔ３は、略一定である。接続部２ｇにおける第二電極層Ｅ２の厚さｔ４は、端部２ｊ及び端部２ｋから離れるほど厚くなる。厚さｔ３は、側面２ｅ又は側面２ｆにおける第一電極層Ｅ１の厚さｔ５と同等であり、例えば１０μｍ以上３０μｍ以下である。厚さｔ４は、側面２ｅ又は側面２ｆにおける第二電極層Ｅ２の厚さｔ６よりも厚い。厚さｔ４の最大値は、例えば５０μｍ以上１００μｍである。厚さｔ４は、厚さｔ３よりも厚い。なお、厚さｔ１，ｔ２，ｔ５，ｔ６は、積層電子部品１の場合と同様である。

［第四実施形態］
図８は、第四実施形態に係る積層電子部品の端子電極の断面図である。図８では、ハッチングが省略されている。図８に示されるように、第四実施形態に係る積層電子部品１Ｃは、主に接続部２ｇにおける第一電極層Ｅ１及び第二電極層Ｅ２の構成の点で積層電子部品１Ｂ（図７参照）と相違している。以下では、積層電子部品１Ｂとの相違点を中心に説明する。第四実施形態に係る積層電子部品１Ｃの接続部２ｇでは、第一電極層Ｅ１の表面Ｐ１及び第二電極層Ｅ２の表面Ｐ２は、いずれも平面Ｈ１に沿う形状を有している。このため、接続部２ｇにおける第一電極層Ｅ１の厚さｔ３は、端部２ｊ及び端部２ｋから離れるほど厚くなる。接続部２ｇにおける第二電極層Ｅ２の厚さｔ４は、略一定である。厚さｔ３は、側面２ｅ又は側面２ｆにおける第一電極層Ｅ１の厚さｔ５よりも厚い。厚さｔ３の最大値は、例えば５０μｍ以上１００μｍである。厚さｔ３の最大値は、厚さｔ４よりも厚い。厚さｔ４は、側面２ｅ又は側面２ｆにおける第二電極層Ｅ２の厚さｔ６と同等であり、例えば１０μｍ以上３０μｍ以下である。なお、厚さｔ１，ｔ２，ｔ５，ｔ６は、積層電子部品１Ｂの場合と同様である。

以上説明したように、積層電子部品１，１Ａ，１Ｂ，１Ｃでは、接続部２ｇが平面Ｈ１の内側に位置している。このため、接続部２ｇが平面Ｈ１の外側に位置している場合に比べて、接続部２ｇにおける各端子電極４～９の厚さｔ１を厚くすることができる。これにより、接続部２ｇと隣り合う端部２ｊ及び端部２ｋにおいても、端子電極４～９の厚さが薄くなり難い。したがって、接続部２ｇ、端部２ｊ及び端部２ｋへの応力集中を緩和することができる。よって、クラックの発生を抑制することができる。また、接続部２ｇ及びその近傍への応力集中が緩和されることにより、各端子電極４～９の剥離を抑制することができる。

積層電子部品１，１Ａ，１Ｂ，１Ｃでは、接続部２ｇにおける各端子電極４～９の厚さｔ１は、側面２ｅ又は側面２ｆにおける各端子電極４～９の厚さｔ２よりも厚い。このため、接続部２ｇ及びその近傍への応力集中を更に緩和することができる。

接続部２ｇの曲率半径が小さ過ぎると、第一電極層Ｅ１を構成するための導電性ペーストが接続部２ｇの窪みに付与されないおそれがある。積層電子部品１，１Ａ，１Ｂ，１Ｃでは、接続部２ｇの曲率半径は、主面２ａの端部２ｊの曲率半径よりも大きい。このため、接続部２ｇに窪みにも導電性ペーストを付与することができる。これにより、容易に各端子電極４～９を形成することができる。

積層電子部品１，１Ｂでは、接続部２ｇにおいて、第一電極層Ｅ１の表面Ｐ１は、接続部２ｇに沿う形状を有している。このため、接続部２ｇにおける第二電極層Ｅ２の厚さｔ４を厚くすることができる。導電性樹脂層である第二電極層Ｅ２は、焼結金属層である第一電極層Ｅ１よりも軟らかいので、厚さｔ４を厚くすることにより、接続部２ｇ及びその近傍への応力集中を更に緩和することができる。

積層電子部品１，１Ｂでは、接続部２ｇにおける第二電極層Ｅ２の厚さｔ４は、接続部２ｇにおける第一電極層Ｅ１の厚さｔ３よりも厚い。上述のように、導電性樹脂層である第二電極層Ｅ２は、焼結金属層である第一電極層Ｅ１よりも軟らかいので、厚さｔ４が厚さｔ３よりも薄い場合に比べて、接続部２ｇ及びその近傍への応力集中を更に緩和することができる。

本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

上記実施形態では、積層電子部品として、ダイプレクサを例に説明したが、本発明はこの例に限られることなく、コンデンサ、インダクタ、バリスタ、又はサーミスタ等の積層電子部品に適用されてもよい。

上記実施形態では、各端子電極４～９が側面２ｅ又は側面２ｆ及び主面２ａ，２ｂに配置される形態を例に説明したが、各端子電極４～９の形状（配置形態）はこれに限定されない。

各端子電極４～９は、少なくとも実装面とされる主面２ａの一部、接続部２ｇの一部、側面２ｃ，２ｄ，２ｅ，２ｆのいずれか一つの側面の一部にまたがって設けられていればよい。例えば、各端子電極４～９は、主面２ｂに設けられておらず、主面２ｂから離間して設けられていてもよい。つまり、主面２ｂは、各端子電極４～９に覆われておらず、各端子電極４～９から露出していてもよい。

上記実施形態では、各端子電極４～９は、三つの面を連続して覆うように設けられているが、四つ以上の面を連続して覆うように設けられていてもよい。例えば、積層電子部品１が、五つの面（例えば、側面２ｃ又は側面２ｄの全部、主面２ａ、主面２ｂ、側面２ｅ及び側面２ｆの一部）を連続して覆うように設けられた端子電極を備えていてもよい。上記実施形態のように、三つの面のみを連続して覆うように設けられている各端子電極４～９では、四つ以上の面を連続して覆うように設けられている端子電極に比べて、接続部２ｇ及びその近傍への応力集中が緩和され難い。したがって、接続部２ｇが平面Ｈ１の内側に位置している構成とすることが、接続部２ｇ及びその近傍への応力集中を緩和する上で効果的である。

上記実施形態では、各接続部２ｇの全体が各平面Ｈ１の内側に位置しているが、各接続部２ｇのうち、少なくとも各端子電極４～９が設けられている部分が各平面Ｈ１の内側に位置していればよく、各端子電極４～９が設けられていない部分が各平面Ｈ１の外側に位置していてもよい。上記実施形態のように、各接続部２ｇの全体が各平面Ｈ１の内側に位置している構成とすることで、接続部２ｇを容易に形成することができる。

以下に実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって限定されるものではない。

実施例１～４に係る積層電子部品として、積層電子部品１，１Ａ，１Ｂ，１Ｃに対応する構成を有する積層電子部品を作成した。第一電極層は、Ａｇを含む導電性ペーストの焼結体として形成した。側面における第一電極層の厚さを１６μｍ、側面における第二電極層の厚さを２０μｍとした。各実施例に係る積層電子部品を基板にはんだ実装した場合について、環境温度の変化等に応じて第一電極層に加わる応力値をシミュレーションにより求めた。その結果、接続部において第一電極層に加わる応力値は、実施例１で８７ＭＰａ、実施例２で９４ＭＰａ、実施例３で１１６ＭＰａ、及び実施例４で１３３ＭＰａであった。実装面において第一電極層に加わる応力値は、実施例１で７８ＭＰａ、実施例２で９６ＭＰａ、実施例３で９１ＭＰａ、及び実施例４で８９ＭＰａであった。

１，１Ａ，１Ｂ，１Ｃ…積層電子部品、２…素体、２ａ…主面（第一主面），２ｂ…主面（第二主面）、２ｃ，２ｄ，２ｅ，２ｆ…側面、２ｇ…接続部、２ｊ，２ｋ…端部、４…第一端子電極、５…第二端子電極、６…第三端子電極、７…第四端子電極、８…第五端子電極、９…第六端子電極、１０…絶縁体層、Ｅ１…第一電極層（下地電極層）、Ｅ２…第二電極層（導電性樹脂層）、Ｈ１…平面、Ｐ１…表面。

Claims (7)

1. 複数の絶縁体層が積層されてなる素体と、
   前記素体上に設けられた下地電極層と、前記下地電極層上に設けられた導電性樹脂層と、を有する電極と、を備え、
   前記素体は、実装面とされる第一主面と、前記第一主面と対向している第二主面と、前記第一主面及び前記第二主面の対向方向に延びている側面と、前記第一主面と前記側面とを接続している接続部と、前記第二主面と前記側面との間に位置している稜線部と、を有し、
   前記電極は、前記第一主面、前記接続部及び前記側面にまたがって設けられており、
   前記接続部は、前記第一主面と前記側面とを接続している仮想的な第一平面の内側に位置しており、
   前記稜線部は、前記第二主面と前記側面とを接続している仮想的な第二平面の外側に位置しており、
   前記接続部は、前記電極に覆われた第一部分と、前記電極から露出した第二部分と、を含み、
   前記第一部分及び前記第二部分のそれぞれは、前記第一平面の内側に位置している、積層電子部品。
2. 前記接続部における前記電極の厚さは、前記側面における前記電極の厚さよりも厚い、請求項１に記載の積層電子部品。
3. 前記接続部の曲率半径は、前記第一主面の端部の曲率半径よりも大きい、請求項１又は２に記載の積層電子部品。
4. 前記接続部において、前記下地電極層の前記導電性樹脂層側の表面は、前記接続部に沿う形状を有している、請求項１～３のいずれか一項に記載の積層電子部品。
5. 前記接続部における前記導電性樹脂層の厚さは、前記接続部における前記下地電極層の厚さよりも厚い、請求項１～４のいずれか一項に記載の積層電子部品。
6. 前記導電性樹脂層は、前記接続部と前記第一平面との間に配置された部分を含んでいる、請求項１～５のいずれか一項に記載の積層電子部品。
7. 前記接続部は、前記第一主面の外縁に沿って延在し、前記第一主面の外縁の全周にわたって前記第一平面の内側に位置している、請求項１～６のいずれか一項に記載の積層電子部品。

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