JP6983188B2 - Solid-state image sensor - Google Patents
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Description
本願は、固体撮像素子に関するものである。 The present application relates to a solid-state image sensor.
半導体基板上に多数の受光素子をアレイ状に配置し、その同じ半導体基板上に信号電荷の読み出し回路及び出力アンプを備えたさまざまなイメージセンサが開発されている。
イメージセンサに搭載される固体撮像素子においては、解像度の向上、S/N比の改善、水平方向の信号読み出しの高速化及び低消費電力化が望まれている。
このため、様々な工夫が行われている。例えば、画素アレイの各画素は転送トランジスタ、アンプトランジスタを有し、アンプトランジスタ出力に画素信号読出し線を介して接地との間に電流源を配置する構成として、転送トランジスタがオンとして画素信号が出力される期間のみ電流源の電流を増加させることで高速化を推進し、消費電力の増加を抑制しようとする提案が特許文献1において行われている。
Various image sensors have been developed in which a large number of light receiving elements are arranged in an array on a semiconductor substrate, and a signal charge readout circuit and an output amplifier are provided on the same semiconductor substrate.
In the solid-state image sensor mounted on the image sensor, it is desired to improve the resolution, improve the S / N ratio, speed up the signal readout in the horizontal direction, and reduce the power consumption.
For this reason, various measures have been taken. For example, each pixel of the pixel array has a transfer transistor and an amplifier transistor, and a current source is arranged between the amplifier transistor output and the ground via a pixel signal readout line, so that the transfer transistor is turned on and the pixel signal is output.
特許文献1にて提案されている固体撮像素子では、当該画素出力中の画素出力が転送される期間以外(基準電圧の出力時)は通常の電流を流し、画素出力が転送される時のみアンプに流れる電流を増加させるように制御するためアンプが安定動作せず信号出力が変動するという新たな問題点が生じる。
In the solid-state image sensor proposed in
本願は、この問題点に注目して、信号出力の変動を抑制することのできる固体撮像素子を提供することを目的とする。 Focusing on this problem, an object of the present application is to provide a solid-state image sensor capable of suppressing fluctuations in signal output.
本願の固体撮像素子は、光電変換を行う受光素子、前記受光素子に接続され前記受光素子で発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、前記フローティングディフュージョンに接続され、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力前から出力完了までの所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備えたことを特徴とするものである。 The solid-state imaging device of the present application includes a light receiving element that performs photoelectric conversion, a transfer element that is connected to the light receiving element and transfers the charge generated by the light receiving element, and a floating diffusion that is connected to the transfer element and generates a potential corresponding to the charge. , A column circuit that is connected to the floating diffusion and converts the potential generated by the floating diffusion in the selected column into a voltage signal and outputs it. It is characterized by including an adjustment circuit that consumes electric power for a predetermined period until the output is completed, and a control circuit that selects and operates the column circuit and the adjustment circuit.
本願の固体撮像素子は、フローティングディフュージョンにおいて生成された電位を電圧信号として出力する前から出力が完了するまでの所定期間、調整回路を動作させることによって電力を消費することによって消費電流の変動を小さくして、信号出力の変動を抑制した固体撮像素子を提供することができる。 The solid-state image sensor of the present application reduces fluctuations in current consumption by consuming power by operating an adjustment circuit for a predetermined period from before the potential generated in the floating diffusion is output as a voltage signal until the output is completed. Therefore, it is possible to provide a solid-state image sensor that suppresses fluctuations in signal output.
本願の固体撮像素子の構成について、図面を参照しながら説明する。なお、図は模式的なものであり、機能又は構造を概念的に説明するものである。また、図中、同一符号の部分は、各々同一又はこれに相当するものである。 The configuration of the solid-state image sensor of the present application will be described with reference to the drawings. The figure is schematic and conceptually explains the function or structure. Further, in the figure, the parts having the same reference numerals are the same or corresponding to each other.
実施の形態1.
図1は、実施の形態1の固体撮像素子の概略的な構成を示す説明図である。
図1に示すように、固体撮像素子は、画素領域1と、フローティングディフュージョン2と、複数の列回路5と、共通出力線6と、調整回路7と、列選択制御回路9と、出力アンプ10とを備えている。
画素領域1には、転送素子1bが複数の列を構成して配列されており、一つの転送素子1bは、複数の受光素子1aが一列に配置されて構成されている。受光素子1aでは光の入射に応じて信号電荷を発生する光電変換によって電荷を発生し、発生した電荷が転送素子1bによって転送される。
FIG. 1 is an explanatory diagram showing a schematic configuration of the solid-state image sensor according to the first embodiment.
As shown in FIG. 1, the solid-state image pickup device includes a
In the
1つの転送素子1bに対応してフローティングディフュージョン2が接続され、フローティングディフュージョン2では、転送されてきた電荷に対応する電位を生成する。フローティングディフュージョン2には列回路5が接続され、列回路5は列アンプ3と列スイッチ4を備え、フローティングディフュージョン2にて生成された電位を列アンプ3において電圧信号に変換し、列スイッチ4を通して共通出力線6に出力する。
A
調整回路7は、図1の左下端に示しているように、列回路5に並列に接続され、列回路5による出力前から出力完了までの所定期間に電力を消費する動作を行う。調整回路7および列回路5の選択は、列選択制御回路9によって行うように構成されている。列選択制御回路9は、列回路5および調整回路7に列選択信号8を出力する。図1では、列選択信号8として、選択信号S(1)、S(2)、S(3)、S(4)、S(5)、S(6)〜S(n−1)、S(n)、S(N2+1)を示している。
As shown in the lower left of FIG. 1, the
図1に示した固体撮像素子の具体的な回路配置は図2に示すとおりである。
図2は、TDI(Time Delay and Integration)方式のリニアイメージセンサの垂直CCD(Charge Coupled Devices)の回路配置の説明図であって、ここでは、垂直方向に4相の転送クロックで転送される例を示している。
ここで、各転送素子1bは、転送チャネル19と、第1ゲート11a、11c及び第2ゲート12b、12dをそれぞれ含む複数の転送ゲート13とを含む。これらの転送ゲート13には、転送クロックφV1〜φV4が与えられる。図2のA1−A1’線よりも下の領域には、アルミニウムなどの遮光膜21が形成され、撮像時の偽信号の発生を防止している。太い点線20で囲んだ範囲が受光素子1aに相当し、A1−A1’線よりも上の領域が光電変換に寄与する。各受光素子1aで発生した信号電荷は、転送素子1bの転送動作によって図2の下方に向かって転送される。
The specific circuit arrangement of the solid-state image sensor shown in FIG. 1 is as shown in FIG.
FIG. 2 is an explanatory diagram of a circuit arrangement of a vertical CCD (Charge Coupled Devices) of a TDI (Time Delay and Integration) type linear image sensor, and here, an example of being transferred in the vertical direction by a four-phase transfer clock. Is shown.
Here, each
図2に示すように、転送素子1bの下方の端部には蓄積ゲート17、18及び最終ゲート14が形成されている。蓄積ゲート17及び18のそれぞれには蓄積制御クロックφSTおよび蓄積制御クロックφSCが与えられ、最終ゲート14にはバイアス電圧VGOが与えられる。また、転送素子1bの下方の端部にはN型不純物領域などからなるフローティングディフュージョン2及びチャネル端部16が形成される。フローティングディフュージョン2は列アンプ3の入力端子に接続される。チャネル端部16は、リセット電位VRに接続される。転送素子1bを通じて転送されてきた信号電荷がフローティングディフュージョン2へ転送されて電圧に変換され、列アンプ3から電圧信号が出力される。
As shown in FIG. 2, the
また、フローティングディフュージョン2には、読み出し後の信号電荷を排出するためのリセットトランジスタ15が接続されている。リセットクロックφRによってリセットトランジスタ15が導通状態となると、フローティングディフュージョン2の電位がリセット電位VRにリセットされる。
なお、4相の転送クロックで転送される例を示したが、他の相数の転送クロック(例えば3相)で転送させる構成としても良い。
Further, a
Although an example of transfer using a four-phase transfer clock has been shown, a configuration may be used in which transfer is performed using a transfer clock having another number of phases (for example, three phases).
図3は、本実施の形態である固体撮像素子の列回路5、リセットトランジスタ15、フローティングディフュージョン2及び共通出力線6の構成を示す回路図である。図に示すように、列回路5は、列アンプ3及び列スイッチ4を含んでいる。また、列アンプ3は、アンプ部3aとバイアス電流源部3bを含んでいる。
アンプ部3aは、アンプトランジスタ31のゲートにフローティングディフュージョン2が接続されて電圧信号が入力され、ドレインに電源電圧VDDが印加され、ソースにバイアス電流源部3bからバイアス電流が供給されるとともに、ソースより列スイッチ4へ電圧信号を出力するように構成されている。
FIG. 3 is a circuit diagram showing the configuration of the
In the
バイアス電流源部3bは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)32、33、34と、インバータ35、NORゲート36及び遅延回路37を含んでいる。MOSFET32は、ソースが接地され、ゲートに印加されるバイアス電圧VG’(n)に応じた電流がドレイン−ソース間に流れ、ドレインよりアンプ部3aにバイアス電流を供給する。MOSFET33は、ドレインとソースの片方どちらかがバイアス電圧VGの配線に接続され、もう一方がMOSFET32のゲートに接続される。MOSFET34は、ドレインがMOSFET32のゲートに接続され、ソースが接地されている。
The bias
また、MOSFET33のゲートには、列選択信号8の選択信号S(n)と、遅延回路37を介した列選択信号8の選択信号S(n−1)が入力されるNORゲート36の出力がインバータ35を介して接続され、MOSFET34のゲートにはNORゲート36の出力が接続される。バイアス電圧VGは、列アンプ3を駆動させる時にアンプ部3aに必要なバイアス電流を供給するためにMOSFET32のゲートに印加される電圧である。
Further, at the gate of the
列スイッチ4は、列選択信号8の選択信号S(n)により導通、非導通が制御され、選択信号S(n)がハイレベルの時は導通の状態に、選択信号S(n)がローレベルの時は非導通の状態となる。列スイッチ4が導通状態にある時、列アンプ3の出力が共通出力線6に接続される。
The
この実施の形態1の動作について、図4のタイミングチャートを用いて説明する。
列選択信号8のうち、選択信号S(n−1)と選択信号S(n)がハイレベルの時にバイアス電圧VG’(n)はバイアス電圧VGとなり、バイアス電流源部3bからアンプ部3aにバイアス電流が供給され、列アンプ3が動作する状態となる。
列選択信号8のうち、選択信号S(n−1)と選択信号S(n)がともにローレベルの時にはバイアス電圧VG’(n)は0V(接地)となり、バイアス電流源部3bからアンプ部3aにバイアス電流が供給されず、列アンプ3は動作しない状態となる。
これにより、列選択信号8の選択信号S(n−1)がハイレベルの時は、選択信号S(n−1)で制御される列スイッチ4が含まれる列回路5の列アンプ3と、選択信号S(n)で制御される列スイッチ4が含まれる列回路5の列アンプ3とにバイアス電流が供給されて、その他の列アンプ3にはバイアス電流は供給されず、選択信号S(n−1)で制御される列スイッチ4が導通状態となって共通出力線6に電圧信号が出力される。
The operation of the first embodiment will be described with reference to the timing chart of FIG.
Of the column selection signals 8, when the selection signal S (n-1) and the selection signal S (n) are at high levels, the bias voltage VG'(n) becomes the bias voltage VG, and the bias
Of the column selection signals 8, when both the selection signal S (n-1) and the selection signal S (n) are at low level, the bias voltage VG'(n) becomes 0V (ground), and the bias
As a result, when the selection signal S (n-1) of the
列選択信号8の選択信号S(n)がハイレベルの時は、選択信号S(n)で制御される列スイッチ4が含まれる列回路5の列アンプ3と、S(n+1)で制御される列スイッチ4が含まれる列回路5の列アンプ3とにバイアス電流が供給されて、その他の列アンプ3にはバイアス電流は供給されず、選択信号S(n)で制御される列スイッチ4が導通状態となって共通出力線6に電圧信号が出力される。
When the selection signal S (n) of the
MOSFET32のドレインとアンプ部3aとの間にトランジスタを挿入してバイアス電流を供給する場合と供給しない場合の切り替えを行う場合に、アンプ部3aのダイナミックレンジ(最も強い信号と、最も弱い信号との比)が狭くなるという問題があるが、本実施の形態ではMOSFET32のゲートに印加されるVG’(n)を制御して切り替えを行うため、アンプ部3aのダイナミックレンジが狭くなることはない。
When switching between the case where a transistor is inserted between the drain of the
また、遅延回路37は、列選択信号8の選択信号S(n−1)がハイレベルからローレベルに切り替わるタイミングと選択信号S(n)がローレベルからハイレベルに切り替わるタイミングがほぼ同時となるため、この切り替えのタイミングにおいてNORゲート36の出力がローレベルからハイレベルに切り替わる期間ができないようにするためにNORゲート36に対する選択信号S(n−1)の入力タイミングを遅延回路37によって遅延させている。このように、NORゲート36に入力される選択信号を遅延回路37に通すことによって選択信号S(n−1)がハイレベルからローレベルに切り替わるタイミングと選択信号S(n)がローレベルからハイレベルに切り替わるタイミングの重なりを確実にさせ、電流の消費による変化を抑制することができる。
Further, in the
なお、列アンプ3のアンプ部3a及びバイアス電流源部3bは、列選択信号8の選択信号S(n−1)または選択信号S(n)がハイレベルの時にアンプ部3aへバイアス電流が供給されて電流が流れ、選択信号S(n−1)と選択信号S(n)がともにローレベルの時にはアンプ部3aのバイアス電流の供給が停止されて電流が流れないようにする機能を発揮する構成であれば、図3に示した回路構成以外の回路構成としても良い。
The
図5は、本実施の形態である固体撮像素子の調整回路7の構成を示す回路図である。
調整回路7は、図3において説明した列回路5と類似している。すなわち、列アンプ3は調整回路列アンプであって、列スイッチ4は調整回路列スイッチである。したがって、この図5の説明では、図3に説明した部分と同じ符号を付けている部分は、同じ機能を果たす部分であるとして説明を省略する。調整回路7は、列回路5と同じ符号を記すところは同様の構成となるため説明を省略する。
この調整回路7では、アンプ部3aのアンプトランジスタ31のドレインに供給される電源電圧VDDと接地の間に抵抗38と、抵抗39とを直列に接続したものを挿入し、抵抗38と抵抗39の接続点が、アンプ部3aの入力端子である、アンプトランジスタ31のゲートに接続される。すなわち、抵抗38と抵抗39との構成がアンプ部3aの入力電圧設定手段となった、入力電圧値は、抵抗38と抵抗39の抵抗値の比で設定される。ここでは、画素領域1へ最大光量の光が入射された際にフローティングディフュージョン2に生成される電圧信号と光が入射されない際にフローティングディフュージョン2に生成される電圧信号の凡そ中間の電圧値とするように抵抗38と抵抗39の抵抗値の比を設定することになる。
FIG. 5 is a circuit diagram showing the configuration of the
The
In this
列アンプ3のバイアス電流の供給、停止を制御するためにNORゲート36に入力される列選択信号8としては、列回路5の最終列の列スイッチ4を制御する選択信号S(N2+1)と選択信号S(1)を入力する。これにより、最終列の信号が共通出力線6に出力されている、列選択信号8の選択信号S(N2+1)がハイレベルにある期間は最終列の列アンプ3と、調整回路7の列アンプ3とにバイアス電流が供給されて、その他の列アンプ3にはバイアス電流は供給されない。列選択信号8の選択信号S(1)がハイレベルにある期間は調整回路7の列アンプ3と、列回路5の1列目の列アンプ3とにバイアス電流が供給されて、その他の列アンプ3にはバイアス電流が供給されない。
The
なお、図5では、列アンプ3への入力電圧を抵抗分圧により設定する場合を示したが、列アンプ3の入力に画素領域1へ最大光量の光が入射された際にフローティングディフュージョン2に生成される電圧信号と光が入射されない際にフローティングディフュージョン2に生成される電圧信号の凡そ中間の電圧が供給されれば良く、外部からその電圧を印加することができるのであれば、他の手段を使用して供給しても良い。
Although FIG. 5 shows a case where the input voltage to the
図6は、固体撮像素子の列選択制御回路9に使用するシフトレジスタの例を示している。この図6に示すように、シフトレジスタ41は、フリップフロップFF_1〜FF_N2、FF_N2+1を含む構成になる。ここで、フリップフロップは、クロック入力端子にクロックφHが供給され、このクロックφHのタイミングでD入力をラッチする。D入力としては、データパルスφHSが供給される。このデータパルスφHSは、クロックφHよりも幅広のパルスである。したがって、図7のタイミングチャートに示すように、クロックφHとデータパルスφHSが入力され、各フリップフロップFF_1〜FF_N2、FF_N2+1のQ出力が、それぞれ選択信号S(1)、S(2)、S(3)、S(4)、S(5)、S(6)〜S(n−1)、S(n)〜S(N2+1)を出力する。
なお、図7に示すような、データパルスφHSの入力に対して、選択信号S(1)、S(2)〜S(N2)、S(N2+1)が出力される動作を行う回路であれば、図6に示したシフトレジスタ41以外の回路でも良い。
また、フリップフロップFF_N2+1の後段にフリップフロップを追加し、その出力をシステムのモニタ用として利用することができる。
FIG. 6 shows an example of a shift register used in the column
If it is a circuit that outputs the selection signals S (1), S (2) to S (N2), and S (N2 + 1) in response to the input of the data pulse φHS as shown in FIG. , A circuit other than the shift register 41 shown in FIG. 6 may be used.
Further, a flip-flop can be added after the flip-
次に、本実施の形態の動作の詳細を図8のタイミングチャートを用いて説明する。
列選択制御回路9により、列選択信号8の選択信号S(1)、S(2)〜S(N2)、S(N2+1)が生成され、それぞれが列回路5及び調整回路7に入力されると、列回路5及び調整回路7のバイアス電流源部3bのMOSFET32のゲートの電圧VG’(1)、VG’(2)〜VG’(N2)、VG’(N2+1)がVG(V)または0Vに設定される。
Next, the details of the operation of the present embodiment will be described with reference to the timing chart of FIG.
The column
列選択信号8の選択信号S(1)、S(2)〜S(N2)、S(N2+1)がハイレベルとなっている間、接続されている列スイッチ4が導通状態となり、共通出力線6に列スイッチ4を介して電圧信号Sig(2)、Sig(3)〜Sig(N2)、Sig(N2+1)が出力アンプ10の出力端子Voutに順番に出力される。調整回路7の出力は、共通出力線6に接続されていないため、電圧信号Sig(1)は出力端子Voutに出力されない。
While the selection signals S (1), S (2) to S (N2), and S (N2 + 1) of the
MOSFET32のゲートの電圧VG’(1)、VG’(2)〜VG’(N2)、VG’(N2+1)がVG(V)に設定されている間、接続される列アンプ3にバイアス電流が流れる。このため、図8に示すように、撮像周期の間で、列選択信号8の選択信号S(1)、S(2)〜S(N2)、S(N2+1)のいずれかがハイレベルとなっている間、MOSFET32のゲートの電圧VG’(1)、VG’(2)〜VG’(N2)、VG’(N2+1)のうちの2つがVG(V)、残りが0Vに設定される。これにより、列選択信号8の選択信号S(1)、S(2)〜S(N2)、S(N2+1)のいずれかがハイレベルとなっている間には、列回路5に含まれる列アンプ3及び調整回路7に含まれる列アンプ3にバイアス電流が流れる。そして、その他の期間は、列回路5に含まれる列アンプ3または調整回路7に含まれる列アンプ3のいずれにもバイアス電流は流れない。
また、列回路5に含まれる列アンプ3にはその列回路5の列スイッチ4が導通状態となる1列前の列スイッチ4が導通状態となる時から列回路5の電圧信号を共通出力線6へ出力する間までバイアス電流が供給される。
While the gate voltages VG'(1), VG'(2) to VG'(N2), VG'(N2 + 1) of the
Further, the
調整回路7へ入力される列選択信号8の選択信号S(1)がハイレベルとなる期間は電圧信号の出力がないため、この間にリセットクロックφR及び蓄積制御クロックφSCによってフローティングディフュージョン2をリセットした後、フローティングディフュージョン2へ信号電荷を転送する。
Since there is no voltage signal output during the period when the selection signal S (1) of the
本実施の形態である固体撮像素子は、画素領域1が、垂直方向に並ぶ複数の受光素子1aで発生した信号電荷を時間遅延積分して垂直方向に転送することにより感度を向上させることができ、列アンプ3、出力アンプ10、アンプ51の利得の配分を低減可能となり消費電力低減に繋がる。また、本実施の形態である固体撮像素子の初段での信号が大きくなり、高S/N化が可能である。また、転送素子1bのそれぞれの端部にフローティングディフュージョン2を介して接続される列回路5が、MOSFETにより構成されることにより高速かつ低消費電力化ができる。加えて、列アンプ3に、当該列の1つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、消費電力をより低減できる。更には、当該列の1つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域1からの信号電荷を電圧信号に変換して、出力アンプ10へ出力するまでの間、2つの列アンプ3にバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制することができることになる。
In the solid-state image pickup device of the present embodiment, the sensitivity can be improved by the
なお、本実施の形態では、調整回路7を1つ配置する場合を説明したが、列アンプ3が安定動作するまでに時間が掛かる場合には、調整回路7の数を増加させ、NORゲート36を2入力の回路から3入力の回路に変更することで適応できる。すなわち、複数の列回路5を単位として一つの調整回路が設けられている状態として、複数の調整回路7を設けることができる。
また、本実施の形態では、フローティングディフュージョン2及び列回路5が転送素子1bごとに1つずつ設けられる場合を説明したが、複数の転送素子1bごとにフローティングディフュージョン2及び列回路5を設ける場合には、画素領域1と複数のフローティングディフュージョン2及び複数の列回路に含まれる列アンプ3との境界付近の構造を図9のように変更すれば良い。
In the present embodiment, the case where one
Further, in the present embodiment, the case where the floating
図9は、転送素子1b_a、1b_b、1b_c、1b_dの4つを一組として、この組に対応したフローティングディフュージョン2及び列回路5を設ける場合の例である。この場合のタイミングチャートを図10に示す。
図10に示すように、撮像周期の期間内において、蓄積制御クロックφST3をハイレベルからローレベルに切り替えて、信号電荷をフローティングディフュージョン2へ転送する前に選択クロックφSEL1A、φSEL1B、φSEL2A、φSEL2Bを制御して4つの転送素子1b_a、1b_b、1b_c、1b_dのうち1つを選択し、信号電荷を転送して、その後に出力アンプ10へ読み出す動作を行う。これを4つの転送素子1b_a、1b_b、1b_c、1b_dについて順に行えば良い。
受光素子1aの寸法が小さく、列回路が、受光素子1aの寸法以下の幅に配置が困難な場合などには図9に示した構成とすることが有効である。
FIG. 9 shows an example in which four transfer elements 1b_a, 1b_b, 1b_c, and 1b_d are used as a set, and a floating
As shown in FIG. 10, during the imaging cycle, the accumulation control clock φST3 is switched from high level to low level, and the selection clocks φSEL1A, φSEL1B, φSEL2A, and φSEL2B are controlled before the signal charge is transferred to the floating
When the size of the
また、本願の実施の形態1の固体撮像素子に対して、TDI段数制御回路を追加することができる。すなわち、TDI段数制御回路は、画素群すなわち受光素子群と、複数の選択線と、ライン選択回路と、垂直シフトレジスタと、水平転送部とを備え、画素群は、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が2次元配置される。
複数の選択線は、転送電極の各々に接続され、ライン選択回路は、選択線と接続され、複相の転送クロックを所定の選択線に接続される。垂直シフトレジスタは、ライン選択回路での転送クロックの接続状態を決定する所定の選択信号をライン選択回路に書き込む。水平転送部は、時間遅延積分された電荷を水平転送する。ここで、所定の選択信号を用いることにより、時間遅延積分の段数を制御することができる。
また、ハイレベルとローレベルからなる2値の信号である選択信号によって、複相の転送クロックのいずれかの相を入れ替えて逆相の転送クロックを作るライン選択回路を備えることもできる。このとき、所定の時間遅延積分の段数に応じた連続したハイレベル信号と連続したローレベル信号とを組み合わせた選択信号を用いることにより、時間遅延積分の段数を制御することができる。
Further, a TDI stage number control circuit can be added to the solid-state image sensor according to the first embodiment of the present application. That is, the TDI stage number control circuit includes a pixel group, that is, a light receiving element group, a plurality of selection lines, a line selection circuit, a vertical shift register, and a horizontal transfer unit, and the pixel group performs photoelectric conversion and is generated. A pixel having a transfer electrode for vertically delayed integration of electric charges is arranged two-dimensionally.
The plurality of selection lines are connected to each of the transfer electrodes, the line selection circuit is connected to the selection line, and the dual phase transfer clock is connected to the predetermined selection line. The vertical shift register writes a predetermined selection signal that determines the connection state of the transfer clock in the line selection circuit to the line selection circuit. The horizontal transfer unit horizontally transfers the charge integrated with a time delay. Here, by using a predetermined selection signal, the number of stages of the time delay integration can be controlled.
Further, a line selection circuit may be provided in which one of the phases of the multi-phase transfer clock is exchanged by a selection signal which is a binary signal consisting of a high level and a low level to create a transfer clock having a reverse phase. At this time, the number of stages of time-delayed integration can be controlled by using a selection signal that is a combination of a continuous high-level signal and a continuous low-level signal corresponding to the number of stages of time-delayed integration.
本願の実施の形態1に係る固体撮像素子にTDI段数制御回路を追加する場合には、画素領域1の上方にTDI段数制御回路を配置することになる。
また、固体撮像素子としての構成が複雑になる場合には、固体撮像素子を複数に分割して、第1の半導体基板及び第2の半導体基板に分けて形成する構成することができる。例えば、第1の半導体基板に、画素アレイ、複数の垂直CCD、及び入出力パッドを形成し、第2の半導体基板に信号処理回路が形成し、第1の半導体基板に対して第2の半導体基板が電気的に接続されるようにする。このように構成することによって、高速且つ低消費電力で動作する固体撮像素子をパッケージに実装することが容易になる。なお、本願の実施の形態1に係る固体撮像素子に分割の構成を適用する場合には、第1の半導体基板に画素領域1及びフローティングディフュージョン2を形成し、第2の半導体基板に複数の列回路5と、共通出力線6と、調整回路7と、列選択制御回路9と、出力アンプ10とを形成し、第1の半導体基板の配線に対して第2の半導体基板の配線が電気的に接続される構成にできる。
When the TDI stage number control circuit is added to the solid-state image sensor according to the first embodiment of the present application, the TDI stage number control circuit is arranged above the
Further, when the configuration of the solid-state image sensor becomes complicated, the solid-state image sensor can be divided into a plurality of solid-state image pickup devices and formed separately into a first semiconductor substrate and a second semiconductor substrate. For example, a pixel array, a plurality of vertical CCDs, and input / output pads are formed on the first semiconductor substrate, a signal processing circuit is formed on the second semiconductor substrate, and a second semiconductor is formed with respect to the first semiconductor substrate. Allow the boards to be electrically connected. With such a configuration, it becomes easy to mount a solid-state image sensor that operates at high speed and low power consumption in a package. When the split configuration is applied to the solid-state imaging device according to the first embodiment of the present application, the
実施の形態2.
本願の実施の形態2である固体撮像素子は、実施の形態1と異なり、列回路及び調整回路にCDS(Correlated Double Sampling 相関2重サンプリング)回路を備える。その他の同一符号を付した部分については、実施の形態1である固体撮像素子と同様に構成されるため、説明は省略する。
この実施の形態2では、列回路5および調整回路7の構成を部分的に変更している。まず図11に列回路5の構成を示し、図12に調整回路7の構成を示している。
Unlike the first embodiment, the solid-state image pickup device according to the second embodiment of the present application includes a CDS (Correlated Double Sampling) circuit in the column circuit and the adjustment circuit. Since the other parts with the same reference numerals are configured in the same manner as the solid-state image pickup device according to the first embodiment, the description thereof will be omitted.
In the second embodiment, the configurations of the
図11は、実施の形態2の固体撮像素子の一部の構成を示す回路図であり、この実施の形態2の固体撮像素子の列回路5の回路図を示す。
図11において、列アンプ3は、アンプ51と、クランプ容量52と、クランプスイッチ53と、アンプ部3aとバイアス電流源部3bを含む。
また、アンプ51は、入力端子にフローティングディフュージョン2が接続されて電圧信号が入力され、出力端子にクランプ容量52の一端が接続される。また、電源電圧VDDが供給されている。
クランプ容量52は、アンプ部3aのアンプトランジスタ31のゲートとアンプ51との間に設けられている。
クランプスイッチ53は、基準電圧VCLが印加され、アンプ部3aのアンプトランジスタ31のゲートとクランプ容量52との間に接続され、制御信号φCLにより導通、非導通が制御されるように設けられている。
アンプ部3aのアンプトランジスタ31のドレインには電源電圧VDD2が印加され、ソースにバイアス電流源部3bからのバイアス電流が供給されるとともに、ソースより列スイッチ4へ電圧信号を出力するように構成されている。
FIG. 11 is a circuit diagram showing a partial configuration of the solid-state image sensor of the second embodiment, and shows a circuit diagram of a
In FIG. 11, the
Further, in the
The
The clamp switch 53 is provided so that a reference voltage VCL is applied, it is connected between the gate of the
A power supply voltage VDD2 is applied to the drain of the
図12は、実施の形態2の固体撮像素子の一部の構成を示す回路図であり、この実施の形態2の固体撮像素子の調整回路7の回路図を示す。
図12において、調整回路7の列アンプ3は、図11の列回路5と同様に、アンプ51と、クランプ容量52と、クランプスイッチ53と、アンプ部3aとバイアス電流源部3bを含んでいる。なお、列回路5と同じ符号を記すところは同様の構成となるため説明を省略する。
異なっている構成は、アンプ51に供給される、電源電圧VDDと接地の間に抵抗38と、抵抗39とを直列に接続したものを挿入し、抵抗38と抵抗39の接続点が、アンプ51の入力端子に接続されているところである。
FIG. 12 is a circuit diagram showing a partial configuration of the solid-state image pickup device of the second embodiment, and shows a circuit diagram of the
In FIG. 12, the
In a different configuration, a
この実施の形態2の動作は、図13に示したタイミングチャートの通りになる。
フローティングディフュージョン2の基準電圧は、リセットクロックφRがハイレベルとなる期間にリセット電圧VRにリセットされた後、リセットクロックφRがハイレベルからローレベルに切り替わった後の状態の電圧値となる。その後、蓄積制御クロックφSCがハイレベルからローレベルに切り替わり信号電荷がフローティングディフュージョン2へ転送され、フローティングディフュージョン2の電圧が基準電圧から信号電荷に応じて変化する。
The operation of the second embodiment is as shown in the timing chart shown in FIG.
The reference voltage of the floating
リセットクロックφRがハイレベルからローレベルに切り替わり、フローティングディフュージョン2が基準電圧となっている間に制御信号φCLをハイレベルとしてクランプスイッチ53を導通状態とし、クランプ容量52のアンプ51の出力端子が接続される側がアンプ51を介したフローティングディフュージョン2の基準電圧に、クランプ容量52のもう一端が基準電圧VCLに保持される。その後、制御信号φCLがハイレベルからローレベルに切り替わり、クランプスイッチ53を非導通の状態とした後、蓄積制御クロックφSCをハイレベルからローレベルに切り替えて信号電荷をフローティングディフュージョン2へ転送すると、転送された信号電荷に応じて変化したフローティングディフュージョン2の電圧の変化量にアンプ51の利得を掛けた分、クランプ容量52の両端の電圧がそれぞれ変化する。
While the reset clock φR is switched from high level to low level and the floating
なお、アンプ51は、CDS動作及びCDS後の電圧信号を保持するため、バイアス電流の供給、停止は行わない。但し、アンプ51はクランプ容量52の充放電に対応できれば良いためバイアス電流をアンプ部3aのバイアス電流の数分の1程度に設定することができる。
Since the
前述の通り、本実施の形態である固体撮像素子は、基準電圧VCLを適当な値に設定することで後段回路の入力範囲等に合わせて信号電圧を調整することができる。つまり、基準電圧VCLにより、アンプ部3a以降で扱う電圧を調整でき、例えば、アンプ51の電源電圧VDD=15V等に対してアンプ部3aの電源電圧VDD2=5V等に下げることができ、低消費電力化の効果がある。また、アンプ部3aが、当該列の1つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、低消費電力化できる。また、当該列の1つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域1からの信号電荷を電圧信号に変換して、出力アンプ10へ出力するまでの間、全ての列回路5及び調整回路7のアンプ51と、2つのアンプ部3aにバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制できる。
As described above, in the solid-state image sensor according to the present embodiment, the signal voltage can be adjusted according to the input range of the subsequent circuit or the like by setting the reference voltage VCL to an appropriate value. That is, the reference voltage VCL can adjust the voltage handled by the
その他、基準電圧の状態と信号電圧の状態の差分を取るCDS動作により、アンプ51の雑音とリセットによる雑音が抑制でき、更にS/Nを改善する効果も得られる。
また、実施の形態1および実施の形態2において、列回路に対して、特別な調整回路を設けた構成を説明しているが、調整回路を、複数の列回路の中から指定して、列回路に調整回路の役割を担わせることができる。すなわち、列回路と調整回路の構成は、ほとんど同じ構成となっており、異なるところは、共通出力線への接続と、アンプ部への入力電圧の設定である。この相違は、スイッチ素子によるオンオフ操作によって行うことができる。したがって、複数の列回路の中から調整回路の役割行う列回路を指定し、選択された列回路の共通出力線への接続とフローティングディフュージョンへの接続とを制御回路によって制御し、調整回路のタイミングで動作させるようにして、実施の形態1および実施の形態2において説明した調整回路の効果を達成することができる。
In addition, by the CDS operation that takes the difference between the state of the reference voltage and the state of the signal voltage, the noise of the
Further, in the first embodiment and the second embodiment, a configuration in which a special adjustment circuit is provided for the column circuit is described, but the adjustment circuit is designated from among a plurality of column circuits, and a column is specified. The circuit can be made to play the role of an adjustment circuit. That is, the configurations of the column circuit and the adjustment circuit are almost the same, and the differences are the connection to the common output line and the setting of the input voltage to the amplifier section. This difference can be made by an on / off operation by a switch element. Therefore, the column circuit that plays the role of the adjustment circuit is specified from among multiple column circuits, and the connection of the selected column circuit to the common output line and the connection to the floating diffusion are controlled by the control circuit, and the timing of the adjustment circuit is controlled. The effect of the adjustment circuit described in the first embodiment and the second embodiment can be achieved.
本願は、様々な例示的な実施の形態が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
Although the present application describes various exemplary embodiments, the various features, embodiments, and functions described in one or more embodiments are limited to the application of the particular embodiment. It can be applied to embodiments alone or in various combinations.
Therefore, innumerable variations not exemplified are envisioned within the scope of the techniques disclosed herein. For example, it is assumed that at least one component is modified, added or omitted, and further, at least one component is extracted and combined with the components of other embodiments.
1 画素領域、1a 受光素子、1b 転送素子、
2 フローティングディフュージョン、3 列アンプ、3a アンプ部、
3b バイアス電流源部、4 列スイッチ、5 列回路、6 共通出力線、
7 調整回路、8 列選択信号、9 列選択制御回路、10 出力アンプ、
11a,11c 第1ゲート、12b,12d 第2ゲート、13 転送ゲート、
14 最終ゲート、15 リセットトランジスタ、16 チャネル端部、
17,18 蓄積ゲート、19 転送チャネル、 21 遮光膜、
31 アンプトランジスタ、32,33、34 MOSFET、35 インバータ、
36 NORゲート、37 遅延回路、38,39 抵抗、51 アンプ、
52 クランプ容量、53 クランプスイッチ
1 pixel area, 1a light receiving element, 1b transfer element,
2 Floating diffusion, 3-row amplifier, 3a amplifier section,
3b Bias current source, 4-row switch, 5-row circuit, 6 common output lines,
7 adjustment circuit, 8-row selection signal, 9-row selection control circuit, 10 output amplifier,
11a, 11c 1st gate, 12b, 12d 2nd gate, 13 transfer gate,
14 final gate, 15 reset transistor, 16 channel end,
17, 18 storage gates, 19 transfer channels, 21 light-shielding films,
31 amplifier transistor, 32, 33, 34 MOSFET, 35 inverter,
36 NOR gate, 37 delay circuit, 38, 39 resistor, 51 amplifier,
52 Clamp capacity, 53 Clamp switch
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