JP6908214B1 - 多端子チップインダクタ - Google Patents

Abstract

多端子チップインダクタ（１０１）は、複数の基材層にそれぞれ形成された複数のコイル導体と、複数のコイル導体を層間接続する層間接続導体と、複数のコイル導体及び層間接続導体による一連のコイル導体の複数箇所にそれぞれ接続される複数の外部電極と、を備える。複数の外部電極は共用の外部電極を含み、複数のコイル導体のうち、共用の外部電極（ＧＮＤ）と、この共用の外部電極（ＧＮＤ）に回路上隣接する第１外部電極（Ｌ１ｉｎ）とが接続される第１コイル導体（Ｌ１０）は、互いに並列接続された複数の第１コイル導体（Ｌ１２），（Ｌ１３），（Ｌ１４）を含む。

Description

本発明は、複数の基材層の積層体内にコイル導体を備え、複数のインダクタンス値を有する素子として用いる多端子チップインダクタに関する。

従来、基材層の積層体内にコイル導体を設けることによって、複数のインダクタンスを有する積層インダクタンス素子が構成されている。

例えば特許文献１には、フェライト積層体内に、螺旋状の積層コイルと、そのコイルの途中を端子に接続する引き出し線が形成された積層インダクタンス素子が示されている。

特開平１０−２０８９４３号公報

一般に、独立した複数のコイルを積層体内に設けることによって、複数のインダクタンスを有する積層インダクタンス素子が得られるが、このように独立した複数のコイルを備えると、コイル同士が干渉して、各インダクタが単独状態である場合に比較して、各インダクタのＱ値が低下する。

一方、特許文献１に示されるように、一連のコイル導体パターンを形成し、その途中を端子に引き出す構成であれば、上記コイル同士の干渉は回避できる。そのため、基本的にＱ値の高いインダクタンス素子が構成されるが、更に高いＱ値を得るためには、コイル導体パターンの線幅や厚みを大きくすることになり、その結果、全体のサイズが大型化してしまう。

本発明の目的は、上記コイル同士の干渉を回避し、大型化することなく更にＱ値の高いインダクタンス素子として用いることのできる多端子チップインダクタを提供することにある。

本開示の一例としての多端子チップインダクタは、複数の基材層と、当該複数の基材層のうち所定の複数の基材層にそれぞれ形成された複数のコイル導体と、当該複数のコイル導体を層間接続する層間接続導体と、前記複数のコイル導体にそれぞれ接続される複数の外部電極と、を備え、前記複数のコイル導体及び前記層間接続導体により、共通のコイル開口を有する一連のコイル導体が形成され、前記複数の外部電極は、共用の外部電極と、当該共用の外部電極に回路上隣接する第１外部電極と、当該第１外部電極に比べて前記共用の外部電極から回路上離れた第２外部電極と、を含み、前記一連のコイル導体は、前記共用の外部電極と前記第１外部電極との間に接続される部分である第１コイル導体と、前記第１外部電極と前記第２外部電極との間に接続される部分である第２コイル導体と、を含み、前記第１コイル導体は、互いに並列接続された複数のコイル導体を含むことを特徴とする。

上記構成により、どのインダクタンス値を選択する場合でも、並列接続された複数のコイル導体が使用されるので、各外部電極から見たインダクタンス素子のＱ値を効果的に高めることができる。

本発明によれば、コイル同士の干渉が回避され、大型化することなくＱ値の高いインダクタンス素子として用いることのできる多端子チップインダクタが得られる。

図１は第１の実施形態に係る多端子チップインダクタ１０１の内部の構造を示す透過斜視図である。 図２は、図１に示す多端子チップインダクタ１０１をＹ方向に視た正面図である。 図３は、多端子チップインダクタ１０１の各基材層に形成されている導体パターンを示す分解平面図である。 図４は多端子チップインダクタ１０１の回路図である。 図５はキャリアアグリゲーションに対応する共振周波数調整回路である。 図６は第２の実施形態に係る多端子チップインダクタ１０２の回路図である。 図７は比較例としての多端子チップインダクタの正面図である。 図８は図７に示す多端子チップインダクタの各基材層に形成されている導体パターンを示す分解平面図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

《第１の実施形態》
図１は第１の実施形態に係る多端子チップインダクタ１０１の内部の構造を示す透過斜視図である。図２は図１に示す多端子チップインダクタ１０１を座標系ＸＹＺのＹ方向に視た正面図である。但し、後述の外部電極の図示は省略している。図３は多端子チップインダクタ１０１の各基材層に形成されている導体パターンを示す分解平面図である。図４は多端子チップインダクタ１０１の回路図である。

この多端子チップインダクタ１０１は、複数の基材層Ｓ１〜Ｓ１０と、これら複数の基材層Ｓ１〜Ｓ１０のうち所定の複数の基材層Ｓ２〜Ｓ８にそれぞれ形成された複数のコイル導体と、これら複数のコイル導体を層間接続する層間接続導体と、複数のコイル導体及び層間接続導体による一連のコイル導体の複数箇所にそれぞれ接続される複数の外部電極Ｌ１ｉｎ，Ｌ２ｉｎ，Ｌ３ｉｎ，ＧＮＤと、を備える。

図３においては、基材層Ｓ１〜Ｓ１０による積層体の底面Ｓ０も表している。この底面Ｓ０は多端子チップインダクタ１０１の実装面である。基材層Ｓ８には第１コイル導体Ｌ１１が形成されている。基材層Ｓ７には第１コイル導体Ｌ１２、基材層Ｓ６には第１コイル導体Ｌ１３、基材層Ｓ５には第１コイル導体Ｌ１４がそれぞれ形成されている。基材層Ｓ４には第１コイル導体Ｌ１５が形成されている。基材層Ｓ３には第２コイル導体Ｌ２２及び第３コイル導体Ｌ３１が形成されている。基材層Ｓ２には第３コイル導体Ｌ３２が形成されている。

基材層Ｓ８には層間接続導体Ｖ４ａ、基材層Ｓ７には層間接続導体Ｖ４ｂ，Ｖ３ａ、基材層Ｓ６には層間接続導体Ｖ４ｃ，Ｖ３ｂがそれぞれ形成されている。基材層Ｓ５には層間接続導体Ｖ３ｃ、基材層Ｓ４には層間接続導体Ｖ２、基材層Ｓ３には層間接続導体Ｖ１がそれぞれ形成されている。

第１コイル導体Ｌ１１の第１端は共用の外部電極ＧＮＤに接続されている。層間接続導体Ｖ４ａは第１コイル導体Ｌ１１の第２端と第１コイル導体Ｌ１２の第１端とを層間接続する。層間接続導体Ｖ４ｂは第１コイル導体Ｌ１２の第１端と第１コイル導体Ｌ１３の第１端とを層間接続する。層間接続導体Ｖ４ｃは第１コイル導体Ｌ１４の第１端と第１コイル導体Ｌ１３の第１端とを層間接続する。

層間接続導体Ｖ３ａは第１コイル導体Ｌ１２の第２端と第１コイル導体Ｌ１３の第２端とを層間接続する。層間接続導体Ｖ３ｂは第１コイル導体Ｌ１４の第２端と第１コイル導体Ｌ１３の第２端とを層間接続する。層間接続導体Ｖ３ｃは第１コイル導体Ｌ１５の第１端と第１コイル導体Ｌ１４の第２端とを層間接続する。

層間接続導体Ｖ２は第２コイル導体Ｌ２２の第１端と第２コイル導体Ｌ２１の第２端とを層間接続し、層間接続導体Ｖ１は第３コイル導体Ｌ３２の第１端と第３コイル導体Ｌ３１の第２端とを層間接続する。

第１コイル導体Ｌ１５の第２端と第２コイル導体Ｌ２１の第１端とは接続されていて（連続していて）、この第１コイル導体Ｌ１５の第２端と第２コイル導体Ｌ２１の第１端は外部電極Ｌ１ｉｎに接続されている。また、第２コイル導体Ｌ２２の第２端と第３コイル導体Ｌ３１の第１端とは接続されていて（連続していて）、この第２コイル導体Ｌ２２の第２端と第３コイル導体Ｌ３１の第１端は外部電極Ｌ２ｉｎに接続されている。

このように、複数のコイル導体及び複数の層間接続導体によって、複数ターンの一連のコイル導体が構成され、この一連のコイル導体は、複数の基材層の積層方向から視て（Ｚ方向に視て）同一箇所を周回する形状である。そして、互いに並列接続された複数の第１コイル導体Ｌ１２，Ｌ１３，Ｌ１４は、複数の基材層の積層方向から視て（Ｚ方向に視て）同一形状である。本実施形態では、一連のコイル導体は、偏平八角形状の辺に沿って周回する形状である。

図３では基材層Ｓ１，Ｓ９，Ｓ１０をそれぞれ１層で表しているが、必要に応じてこれら基材層は複数層あってもよい。

基材層Ｓ１〜Ｓ１０は、感光性絶縁ペースト及び感光性導電ペーストのスクリーン印刷、露光及び現像によって形成され、これら基材層の積層形成によって積層体は形成される。

具体的には、感光性絶縁ペースト層をスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像する。これにより外部電極用の開口やビアホール等を有する絶縁基材パターンを形成する。また、感光性導電ペーストをスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像することによって導体パターンを形成する。この絶縁基材パターン及び導体パターンの積層によって、マザー積層体を得る。その後、このマザー積層体を個片に分断することによって多数の積層体を得る。各外部電極の表面には、はんだ付け性向上、導電率向上、耐環境性向上を目的として、例えばNi / Auめっきを施す。

上記積層体の形成方法はこれに限らない。例えば、導体パターン形状に開口したスクリーン版による導体ペーストを印刷し積層する工法でもよい。絶縁基材に導体箔を貼付し、導体箔のパターンニングによって各基材層の導体パターンを形成してもよい。また、外部電極の形成方法もこれに限らず、例えば、積層した素体に対する導体ペーストのディッピングやスパッタリング法によって、積層体の底面及び側面に外部電極を形成してもよく、さらに、その表面にめっき加工を施してもよい。

図３、図４に示すように、共用の外部電極ＧＮＤと、この外部電極ＧＮＤに回路上隣接する外部電極Ｌ１ｉｎとの間に接続される第１コイル導体Ｌ１１〜Ｌ１５のうち、第１コイル導体Ｌ１２，Ｌ１２，Ｌ１３は並列接続されている。

図４において、第１コイル導体Ｌ１１〜Ｌ１５は包括的に第１コイル導体Ｌ１０、第２コイル導体Ｌ２１，Ｌ２２は包括的に第２コイル導体Ｌ２０、第３コイル導体Ｌ３１，Ｌ３２は包括的に第３コイル導体Ｌ３０、でそれぞれ表すことができる。外部電極Ｌ１ｉｎ−ＧＮＤ間のインダクタンスは第１コイル導体Ｌ１０によるインダクタのインダクタンス、外部電極Ｌ２ｉｎ−ＧＮＤ間のインダクタンスは第１コイル導体Ｌ１０及び第２コイル導体Ｌ２０によるインダクタのインダクタンス、外部電極Ｌ３ｉｎ−ＧＮＤ間のインダクタンスはコイル導体Ｌ１０，Ｌ２０，Ｌ３０によるインダクタのインダクタンスである。

このように、共用の外部電極ＧＮＤと第１外部電極Ｌ１ｉｎとの間に接続される第１コイル導体Ｌ１０が、並列接続された複数のコイル導体を含むことにより、この並列接続部が無い構成に比較して、第１コイル導体Ｌ１０によるコイルのＱ値は高い。そして、外部電極Ｌ１ｉｎ−ＧＮＤ間のコイル導体を使用する場合、外部電極Ｌ２ｉｎ−ＧＮＤ間のコイル導体を使用する場合、外部電極Ｌ３ｉｎ−ＧＮＤ間のコイル導体を使用する場合、のいずれにおいても、インダクタ内に第１コイル導体Ｌ１０を含むので、そのいずれの場合でもＱ値の高いインダクタとして使用できる。ちなみに、第１コイル導体Ｌ１０、第２コイル導体Ｌ２０、第３コイル導体Ｌ３０のいずれも並列接続構造とすれば、コイルのＱ値を高めることはできるが、全体のサイズが非常に大きくなってしまう。限られたサイズのチップ素子であるためには、共用の外部電極ＧＮＤと第１外部電極Ｌ１ｉｎとの間に接続される第１コイル導体Ｌ１０が、並列接続された複数のコイル導体を含んでいることが重要であり、効果的である。

上記一連のコイル導体が、複数の基材層の積層方向から視て同一箇所を周回する形状であることにより、つまり、一連のコイル導体により複数層に亘って形成されるコイルの内縁（コイル開口）もコイル外縁も積層方向に重なっているので、コイル導体の各部を周回する磁束が重なって、インダクタのインダクタンスが高まる。そのため、必要なインダクタンスを得るために要するコイル導体の線長を短縮化でき、その分、より高いＱ値が得られる。

なお、Ｑ値を高めたい第１コイル導体の線幅を特に拡げることでもＱ値を向上させることできるが、図１、図３等に示した例では、第１コイル導体Ｌ１０だけでなく、一連のコイル導体の全体が同一の線幅であるため、上記コイル導体の各部を周回する磁束の重なり効果が大きくなって、より高いＱ値が得られる。

また、本実施形態では、並列接続された複数のコイル導体を含む第１コイル導体Ｌ１０は、他のコイル導体よりも、複数の基材層の積層方向の一端面である実装面とは反対面側寄りに配置されている。そのため、この多端子チップインダクタ１０１が電子機器の回路基板に実装された状態で、その回路基板に形成されているグランド導体から第１コイル導体Ｌ１０が離れるので、グランド導体との不要結合による渦電流の発生が抑制され、インダクタのＱ値低下が抑制される。

ここで、本実施形態の多端子チップインダクタ１０１に対する比較例としての多端子チップインダクタの構成例、及び、その多端子チップインダクタと本実施形態の多端子チップインダクタとの特性差について示す。

図７は比較例としての多端子チップインダクタの正面図である。但し、図２の例と同様に、外部電極の図示は省略している。図８は図７に示す多端子チップインダクタの各基材層に形成されている導体パターンを示す分解平面図である。

この比較例としての多端子チップインダクタにおいては、複数の基材層Ｓ１〜Ｓ１１を備え、第１コイル導体Ｌ１は第１コイル導体Ｌ１１，Ｌ１２の２層で構成されていて、第２コイル導体Ｌ２は第２コイル導体Ｌ２１〜Ｌ２３の３層で構成されていて、第３コイル導体Ｌ３は第３コイル導体Ｌ３１〜Ｌ３３の３層で構成されている。

第１の実施形態で示した多端子チップインダクタ１０１の特性と、上記比較例としての多端子チップインダクタの特性は次とおりである。

［多端子チップインダクタ１０１］

［比較例の多端子チップインダクタ］

表１と表２を対比すれば明らかなように、外部電極Ｌ３ｉｎ−ＧＮＤ間のインダクタンスや外部電極Ｌ２ｉｎ−ＧＮＤ間のインダクタンスのように、大きなインダクタンスを有するインダクタについてＱ値が特に改善されている。

なお、本実施形態では、一連のコイル導体は、偏平八角形状の辺に沿って周回する形状であり、各外部電極Ｌ１ｉｎ，Ｌ２ｉｎ，Ｌ３ｉｎ，ＧＮＤが四隅に配置されているので、これら外部電極と一連のコイル導体との間に比較的大きな間隔が生じて、外部電極Ｌ１ｉｎ，Ｌ２ｉｎ，Ｌ３ｉｎ，ＧＮＤへの渦電流の発生、インダクタンスの低下が抑制される。

また、一連のコイル導体が外部電極Ｌ１ｉｎ，Ｌ２ｉｎ，Ｌ３ｉｎ，ＧＮＤだけを避けて、基材層の縁に沿って周回する形状であるので、積層体内部の容積を効率的に利用できる。

図５はキャリアアグリゲーションに対応する共振周波数調整回路である。この共振周波数調整回路は、主インダクタＬ０、多端子チップインダクタ１０１及びスイッチＳＷで構成されている。スイッチＳＷが第１ポートＰ１を選択しているとき、第１コイル導体Ｌ１０によるインダクタが主インダクタＬ０に並列接続されることになる。また、スイッチＳＷが第２ポートＰ２を選択しているとき、第１コイル導体Ｌ１０によるインダクタ及び第２コイル導体Ｌ２０によるインダクタの直列回路が主インダクタＬ０に並列接続されることになる。また、スイッチＳＷが第３ポートＰ３を選択しているとき、第１コイル導体Ｌ１０によるインダクタ、第２コイル導体Ｌ２０によるインダクタ及び第３コイル導体Ｌ３０によるインダクタの直列回路が主インダクタＬ０に並列接続されることになる。

本実施形態によれば、共用の外部電極ＧＮＤに接続される第１コイル導体Ｌ１０が並列接続されたコイル導体を含むコイル導体であることにより、多端子チップインダクタ１０１全体のＱ値を大きくできる。

なお、第１コイル導体Ｌ１０によるインダクタのインダクタンスをL10、第２コイル導体Ｌ２０によるインダクタのインダクタンスをL20、第３コイル導体Ｌ３０によるインダクタのインダクタンスをL30でそれぞれ表すと、
L10＞L20＞L30
の関係にあってもよい。つまり、第１コイル導体Ｌ１０によるインダクタのインダクタンスは、第１外部電極Ｌ１ｉｎと、この第１外部電極Ｌ１ｉｎに回路上隣接する第２外部電極Ｌ２ｉｎとが接続される第２コイル導体Ｌ２０によるインダクタのインダクタンスより大きくしてもよい。

上記インダクタンスの大小関係であれば、スイッチＳＷの、ポートＰ１の選択、ポートＰ２の選択、ポートＰ３の選択の順にインダクタンスの増加量が小さくなって、共振周波数の微調整が可能となる。

《第２の実施形態》
第２の実施形態では、第１の実施形態で示した多端子チップインダクタに比べて外部電極の数の少ない多端子チップインダクタについて例示する。

図６は第２の実施形態に係る多端子チップインダクタ１０２の回路図である。この多端子チップインダクタ１０２は、共用の外部電極ＧＮＤと、この外部電極ＧＮＤに回路上隣接する外部電極Ｌ１ｉｎとの間に接続される第１コイル導体Ｌ１０は第１コイル導体Ｌ１１，Ｌ１２の並列接続回路で構成されている。

この第２の実施形態で示すように、本発明は、外部電極として、三つの外部電極Ｌ１ｉｎ，Ｌ２ｉｎ，ＧＮＤだけを有する多端子チップインダクタにも適用できる。

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。

例えば、外部電極の数は３以上であれば適用でき、共用の外部電極以外に４つ以上の外部電極を備えてもよい。

ＧＮＤ…共用の外部電極
Ｌ０…主インダクタ
Ｌ１，Ｌ１０，Ｌ１１〜Ｌ１５…第１コイル導体
Ｌ２，Ｌ２０，Ｌ２１，Ｌ２２…第２コイル導体
Ｌ３，Ｌ３０，Ｌ３１〜Ｌ３３…第３コイル導体
Ｌ１ｉｎ…第１外部電極
Ｌ２ｉｎ…第２外部電極
Ｌ３ｉｎ…外部電極
Ｐ１…第１ポート
Ｐ２…第２ポート
Ｐ３…第３ポート
Ｓ０…底面
Ｓ１〜Ｓ１０…基材層
ＳＷ…スイッチ
Ｖ１，Ｖ２，Ｖ３ａ，Ｖ３ｂ，Ｖ３ｃ，Ｖ４ａ，Ｖ４ｂ，Ｖ４ｃ…層間接続導体
１０１，１０２…多端子チップインダクタ

Claims (4)

1. 複数の基材層と、当該複数の基材層のうち所定の複数の基材層にそれぞれ形成された複数のコイル導体と、当該複数のコイル導体を層間接続する層間接続導体と、前記複数のコイル導体にそれぞれ接続される複数の外部電極と、を備える多端子チップインダクタにおいて、
   前記複数のコイル導体及び前記層間接続導体により、共通のコイル開口を有する一連のコイル導体が形成され、
   前記複数の外部電極は、共用の外部電極と、当該共用の外部電極に回路上隣接する第１外部電極と、当該第１外部電極に比べて前記共用の外部電極から回路上離れた第２外部電極と、を含み、
   前記一連のコイル導体は、前記共用の外部電極と前記第１外部電極との間に接続される部分である第１コイル導体と、前記第１外部電極と前記第２外部電極との間に接続される部分である第２コイル導体と、を含み、
   前記第１コイル導体は、互いに並列接続された複数のコイル導体を含むことを特徴とする多端子チップインダクタ。
2. 前記一連のコイル導体は、前記複数の基材層の積層方向から視て同一箇所を周回する形状である、
   請求項１に記載の多端子チップインダクタ。
3. 前記互いに並列接続された複数のコイル導体は、前記複数の基材層の積層方向から視て同一形状である、
   請求項２に記載の多端子チップインダクタ。
4. 前記第１コイル導体は、前記第２コイル導体に比べて、前記複数の基材層の積層方向の一端面である実装面とは反対面側寄りに配置されている、
   請求項１から３のいずれかに記載の多端子チップインダクタ。

Images