JP6786448B2 - 半導体装置 - Google Patents
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Description
図1に実施の形態1にかかる半導体装置1のブロック図を示す。実施の形態1にかかる半導体装置1は、それぞれが独立してプログラムを実行可能な複数のCPUコアを有する。そして、実施の形態1にかかる半導体装置1は、複数のCPUコアが、それぞれのCPUコアが占有するメモリに格納されたプログラムを独立して実行する通常動作モードに加えて解析モードとデバッグモードを有する。
実施の形態2では、実施の形態1にかかる半導体装置1の変形例となる半導体装置2について説明する。図10に実施の形態2にかかる半導体装置2のブロック図を示す。なお、実施の形態2の説明では、実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態3では、実施の形態1にかかる半導体装置1の変形例となる半導体装置3について説明する。図13に実施の形態3にかかる半導体装置3のブロック図を示す。なお、実施の形態3の説明では、実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
実施の形態4では、実施の形態3にかかる半導体装置3の変形例となる半導体装置4について説明する。図16に実施の形態4にかかる半導体装置4のブロック図を示す。なお、実施の形態4の説明では、実施の形態1、3で説明した構成要素については同じ構成要素については実施の形態1、3と同じ符号を付して説明を省略する。
実施の形態5では、実施の形態1にかかる半導体装置1の変形例となる半導体装置5について説明する。図18に実施の形態5にかかる半導体装置5のブロック図を示す。なお、実施の形態5の説明では、実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
101〜10n、501〜50n、701〜70n CPUコア
111〜11n、711〜71n ローカルRAM
121〜12n プログラム格納部
20 解析コア
21 ローカル解析RAM
22 解析用プログラム格納部
30 フラッシュバス
31、61、81 アクセス経路制御部
32 経路設定レジスタ
40 システムバス
41 デバッガ
42 DMAC
43 グローバルRAM
44 周辺回路インタフェース
45 周辺回路
511〜51n、721〜72n リングバッファ
62 解析マスタ設定レジスタ
701M〜70nM マスタCPUコア
701S〜70nS スレーブCPUコア
82 比較設定レジスタ
83 リングバッファ比較部
ACP 解析制御プログラム
AP コア解析プログラム
UP1〜UPn ユーザープログラム
ACS 経路設定値
AD 演算結果
AMS 解析マスタ設定値
BCS バッファ比較設定値
LW 論理障壁
Claims (12)
- 第1のコード領域に格納される第1のプログラムを第1のローカルメモリ領域を用いて実行する第1の演算コアと、
前記第1のコード領域とは異なる第2のコード領域に格納される第2のプログラムを第2のローカルメモリ領域を用いて実行する第2の演算コアと、
解析制御プログラムが格納される解析用コード領域と、
前記解析制御プログラムの実行結果を保持する解析用ローカルメモリ領域と、
前記第1の演算コアと前記第2の演算コアとの不具合を解析する解析モードにおいて前記第1の演算コア又は前記第2の演算コアのプログラム実行状況を前記解析制御プログラムに基づき制御する解析コアと、
前記第1の演算コアと前記第2の演算コアとがそれぞれ独立して動作する通常動作モードにおいて、前記第1の演算コアによる前記第2のコード領域へのアクセス及び前記第2の演算コアによる前記第1のコード領域へのアクセスを防止するアクセス経路制御部と、を有し、
前記アクセス経路制御部は、前記解析モードの期間中、第1の解析処理において前記解析コアからの指示に基づき、前記第1のプログラムを前記第1の演算コア及び前記第2の演算コアに読み出すようにアクセス経路を切り替え、第2の解析処理において前記第2のプログラムを前記第1の演算コア及び前記第2の演算コアに読み出すようにアクセス経路を切り替え、
前記解析コアは、前記第1の解析処理において、前記第1のプログラムに基づき前記第1の演算コアにより生成された第1の演算結果データと、前記第1のプログラムに基づき前記第2の演算コアにより生成された第2の演算結果データとを比較し、かつ、前記第2の解析処理において、前記第2のプログラムに基づき前記第1の演算コアにより生成された第3の演算結果データと、前記第2のプログラムに基づき前記第2の演算コアにより生成された第4の演算結果データとを比較することで、前記第1の演算コア、前記第2の演算コア及びこれらに用いられる回路の不具合解析に用いる解析情報を生成する半導体装置。 - 前記解析用コード領域には、前記第1の演算コア及び前記第2の演算コアに対して特定のテストシーケンスを実行するコア解析プログラムが格納され、
前記解析コアは、デバックモードにおいて、前記第1の演算コア及び前記第2の演算コアに前記コア解析プログラムを実行させ、前記コア解析プログラムに基づき生成された第5の演算結果データに基づき前記解析情報を生成する請求項1に記載の半導体装置。 - 前記アクセス経路制御部は、前記解析コアから与えられる経路設定値を保持する経路設定レジスタを有し、前記経路設定値に基づき前記第1の演算コアと前記第2の演算コアのアクセス先となるコード領域を切り替える請求項1に記載の半導体装置。
- 前記解析コアに前記解析制御プログラムに基づく動作を開始させる指示を行うデバッガを更に有する請求項1に記載の半導体装置。
- 前記第1の演算コア及び前記第2の演算コアとバスを介して接続される複数の周辺回路を有し、
前記第1の演算コア及び前記第2の演算コアは、前記解析モードにおいて前記複数の周辺回路の少なくとも1つを利用しながら前記第1のプログラム又は前記第2のプログラムを実行する請求項1に記載の半導体装置。 - 前記複数の周辺回路には、タイマ、アナログデジタル変換回路、コプロセッサ、メモリ、ダイレクメモリアクセスコントローラ、PWM信号生成回路、通信インタフェース回路、入出力インタフェース回路の少なくとも1つが含まれる請求項5に記載の半導体装置。
- 前記第1の演算コア及び前記第2の演算コアは、それぞれリングバッファを有し、
前記リングバッファは、前記第1の演算コア及び前記第2の演算コアに入出力される信号を時系列順に取得して、動作モニタ情報として保持し、
前記第1の演算結果データから前記第4の演算結果データには、前記リングバッファで保持された前記動作モニタ情報が含まれる請求項1に記載の半導体装置。 - 前記第1のコード領域及び前記第2のコード領域とは異なる第3のコード領域に格納される第3のプログラムを第3のローカルメモリ領域を用いて実行する第3の演算コアと、
前記第1の演算コアから前記第3の演算コアに対して前記解析モードに基づく動作を行うか否かの指示を与えるデバッガと、をさらに有し、
前記第3の演算コアは、前記解析モードにおいて、前記デバッガの指示に基づき前記解析コアとして動作する請求項1に記載の半導体装置。 - 前記アクセス経路制御部は、前記デバッガから与えられる解析マスタ設定値を保持する解析マスタ設定レジスタを有し、前記解析マスタ設定値に基づき前記第3の演算コアのアクセス先のコード領域を前記解析用コード領域に切り替える請求項8に記載の半導体装置。
- 前記解析用ローカルメモリ領域は、前記第1の演算コアから前記第3の演算コアのいずれの演算コアからもアクセス可能な周辺回路の1つであるグローバルメモリ領域であり、
前記第3の演算コアは、前記デバッガから与えられる解析マスタ設定値に基づき前記グローバルメモリ領域から前記解析制御プログラムをロードすることで前記解析コアとして機能する請求項8に記載の半導体装置。 - 前記第1の演算コア及び前記第2の演算コアは、それぞれ、
同一回路構成のマスタコア及びスレーブコアと、
前記マスタコア及び前記スレーブコアのそれぞれに対応して設けられる複数のリングバッファと、
前記第1の演算コア及び前記第2の演算コアが共用するローカルメモリ領域と、を有し、
比較対象とする前記リングバッファの出力値の組み合わせを指定するバッファ比較設定値が格納される比較設定レジスタと、
前記バッファ比較設定値に基づき指定される組み合わせで前記リングバッファの出力値を比較して、前記出力値間に不一致が発生した場合にエラー信号を出力するリングバッファ比較部と、を有し、
前記解析コアは、
前記解析モードにおいて、異なる演算コアに属する前記リングバッファの出力値を比較対象とするように前記バッファ比較設定値を書き換え、
前記解析モード終了時に、同一の演算コアに属する前記リングバッファの出力値を比較対象とするように前記バッファ比較設定値を書き戻す請求項1に記載の半導体装置。 - 前記通常動作モードにおいて、前記リングバッファ比較部から出力される前記エラー信号に基づき前記解析コアに前記解析モードによる動作の開始を指示するデバッガを更に有する請求項11に記載の半導体装置。
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