JP6743594B2 - 表示装置及び表示方法 - Google Patents

Description

本発明は、各種情報の表示を行う為の表示装置及び表示方法に関する。

電子書籍等を閲覧することが可能な携帯型電子機器には、情報表示を行うための表示装置が備わっている。一般にそれらの表示装置は双安定な電気泳動素子を用いて構成され実現している。それらの電気泳動素子には、表示品位の向上と狭額縁構造の両立が求められていた。

特許文献１、２には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた表示装置の狭額縁構造が記載されている。この特許文献１には「表示装置の額縁の面積を小さくする為に、データ信号ラインと平行に補助走査信号ラインを設ける」ことが記載され、特許文献２には「表示装置の額縁の面積を小さくする為に、駆動回路の出力信号を信号線に伝達する配線は、画素領域内部に引き回される」ことが記載されている。しかしながら、両文献とも表示品位の向上は達成されていない。

特開平１１−３０５６８１号公報 特開２００３−５８０７５号公報

電気泳動素子は厚みが厚い為、電気力線が平面方向に大きく広がる。したがって電気泳動素子が画素電極間の絶縁部において動作してしまうことで、画素輪郭が膨張したぼやけた表示となって表示品位を低下させていた。特に黒表示を最後に書き込んだ場合には、画素輪郭が黒く膨張し、暗い表示となってしまっていた。本発明の目的は、上記実情を鑑みて、画素輪郭の膨張を抑え表示品位の向上を実現するとともに、狭額縁構造を実現できる表示装置及び表示方法を提供することにある。

上記課題を解決するために、本発明にかかる表示装置は、マトリクス状に設けられた走査線と信号線とで囲まれた領域内に、画素電極が薄膜トランジスタを介して走査線および信号線に接続されて設けられたアクティブマトリクス型表示素子駆動基板を備え、走査線のゲートドライバへの引き回し配線は、画素電極間に信号線と平行に設けられており、信号線と平行に設けられた走査線の引き回し配線は、画素電極間に設けられた電気泳動層に電圧を印加して電気泳動層を動作させることが可能であることを特徴とする。

本発明によれば、画素輪郭の膨張を抑え表示品位の向上を実現するとともに、狭額縁構造を実現できる表示装置及び表示方法を実現できる。

実施形態における表示装置の概略断面図。 第一の実施形態における表示装置の回路図。 第一の実施形態における表示装置の画素回路部平面図。 第一の実施形態における表示装置の画素回路部の図３のＡ−Ａ’線に沿う断面図。 第一の実施形態における表示装置の画素回路部の図３のＢ−Ｂ’線に沿う断面図。 第一の実施形態における表示装置の白表示状態図。 第一の実施形態における表示装置の白表示の駆動波形。 第一の実施形態における表示装置の黒表示状態図。 第一の実施形態における表示装置の黒表示の駆動波形。 第二の実施形態における表示装置の画素回路部断面図。 第二の実施形態における表示装置の白表示状態図。 第二の実施形態おける表示装置の白表示の駆動波形。 第二の実施形態における表示装置の黒表示状態図。 第二の実施形態における表示装置の黒表示の駆動波形。

（第一の実施形態）
図１は、実施形態における表示装置の概略断面図である。図１に示す表示装置１は、アクティブマトリクス型表示素子駆動基板２００と表示部１００とを備える。

図２は、第一の実施形態における表示装置の回路図であり、アクティブマトリクス型表示素子駆動基板２００の等価回路図である。図２に示すように、フレキシブルなシート状又はガラスのような剛性の板状の基板上には、ｎ本（複数本）の信号線Ｙ１〜Ｙｎと、信号線Ｙ１〜Ｙｎに対して直交するようにｍ本（複数本）の走査線Ｘ１〜Ｘｍとが配置されている。また、信号線Ｙ１〜Ｙｎ及び走査線Ｘ１〜Ｘｍに沿ってマトリクス状となるよう（ｍ×ｎ）群の画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）が配置されている。

以下では、信号線Ｙ１〜Ｙｎの延在した方向を垂直方向といい、走査線Ｘ１〜Ｘｍの延在した方向を水平方向という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに続く数字は、図２において上からの配列順を表し、信号線Ｙに続く数字は、図２において左からの配列順を表し、画素回路Ｐに続く数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。

すなわち、１〜ｍのうちの任意の数をｉとし、１〜ｎのうちの任意の数をｊとした場合、走査線Ｘｉは上からｉ行目であり、信号線Ｙｊは左からｊ列目であり、画素回路Ｐ（ｉ，ｊ）は上からｉ行目、左からｊ列目であり、画素回路Ｐ（ｉ，ｊ）は走査線Ｘｉ、信号線Ｙｊに接続されている。

この基板においては、走査線Ｘ１〜Ｘｍと信号線Ｙ１〜Ｙｎとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）が１つの領域につき１群だけ設けられている。

走査線Ｘｉは水平方向の画素回路Ｐ（ｉ，１）から画素回路Ｐ（ｉ，ｎ）に接続されている。また、走査線Ｘｉは垂直方向の走査線ＹＸｉにより引き回されており、走査線ＹＸｉは信号線Ｙｊと平行に基板の一辺へ引き回されている。引き回された走査線ＹＸｉは、ゲートドライバ１４へ接続されている。したがって、基板の額縁部水平方向には、走査線Ｘｉの引き回し配線が存在しない。

信号線Ｙｊは垂直方向に引き回されソースドライバ１５へ接続されている。なお容量は全て繋げられて容量電圧発生部１６へ接続されている。これらは全て基板の一辺へ引き回され接続されている。以上のように走査線Ｘｉ、信号線Ｙｊ、容量配線は、全て基板の１方向に引き回されている。

なお、ゲートドライバ１４、ソースドライバ１５は、アクティブマトリクス型表示素子駆動基板２００に実装されている。

図２の例では、走査線ＹＸｉは、信号線間に２本作成されている。この場合表示パネルの最大表示画素数は、（走査線（＝信号線＊２）、信号線）であるので、ＶＧＡ（６４０、４８０）、ＸＧＡ（１０２４、７６８）、ＦＨＤ（１９２０、１０８０）などの表示が可能である。

次に、図３、図４−Ａ及び図４−Ｂを用いて、第一の実施形態における表示装置の画素回路について説明する。図３は、第一の実施形態における表示装置の画素回路部平面図であって、画素回路Ｐ（ｉ，ｊ）の平面概略図である。画素回路Ｐ（ｉ，ｊ）は薄膜トランジスタ１１と、画素電極２０９と、容量電極２０２と、各種配線とを備える。図４−Ａは、図３のＡ−Ａ’線に沿う断面図であり、図４−Ｂは、図３のＢ−Ｂ’線に沿う断面図である。

薄膜トランジスタ１１は、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを備える。ソース電極Ｓは、信号線Ｙｊに接続され、ソースドライバ部１５へと接続されている。ドレイン電極Ｄは、コンタクトホール２０７を介して画素電極２０９と接続され、表示部１００へと接続されている。ゲート電極Ｇは、走査線Ｘｉに接続され、コンタクトホール２１０を介して走査線ＹＸｉと接続され、ゲートドライバ部１４へと接続されている。走査線ＹＸｉ＋１は図示していない隣接する走査線Ｘｉ＋１と接続する為の配線である。画素電極２０９は、薄型トランジスタ１１を覆うように設けられる。また、画素電極２０９は、ソース電極Ｓに接続された信号線Ｙｊを覆うように設けられる。

画素電極２０９、走査線ＹＸｉ、及び走査線ＹＸｉ＋１は、電気泳動層１０３と電気的に接続されている。

図４−Ａの表示部１００は、最外殻にＰＥＴ等からなる透明可塑性基板１０１を有する。透明可塑性基板１０１には透明電極１０２が形成されている。この透明電極１０２は共通電極である。電気泳動層１０３は透明電極１０２に接触して配置されている。

アクティブマトリクス駆動用基板２００の画素回路Ｐ（ｉ，ｊ）の断面構造について、図４−Ａを用いて説明する。可撓性基板２０１の上に配列形成された薄膜トランジスタ１１は、例えば逆スタガー型の薄膜トランジスタであり、この薄膜トランジスタ１１は、可撓性基板２０１上に形成されたゲート電極Ｇと、容量電極２０２と、このゲート電極Ｇと容量電極２０２とを覆うゲート絶縁膜２０３と、このゲート絶縁膜２０３の上に前記ゲート電極Ｇと対向させて形成されたｉ型アモルファスシリコンからなるｉ型半導体膜２０４と、このｉ型半導体膜２０４の両側部の上に形成されたｎ型不純物をドープしたアモルファスシリコンからなるｎ型半導体膜２０５と、これらｎ型半導体膜２０５の上に形成されたソース電極Ｓおよびドレイン電極Ｄとを有する。

なお、ブロッキング絶縁膜２０６がｉ型半導体膜２０４のチャンネル領域の上に形成され、このブロッキング絶縁膜２０６は、薄膜トランジスタ１１の製造工程においてｎ型半導体膜２０５をｉ型半導体膜２０４のチャンネル領域の上において分離する際に、ｉ型半導体膜２０４を保護するために設けられている。

ドレイン電極Ｄ上には、層間絶縁膜２０８が形成されており、ドレイン電極Ｄと画素電極２０９とはコンタクトホール２０７を介して接続されている。

画素電極２０９は電気泳動層１０３と電気的に接続されているので、透明電極１０２との電位差により電気泳動層１０３を動作させることができる。

また走査線ＹＸｉ、ＹＸｉ＋１は、電気泳動層１０３と電気的に接続されているので、透明電極１０２との電圧により電気泳動層１０３を動作させることができる。

アクティブマトリクス駆動用基板２００の画素回路Ｐ（ｉ，ｊ）における、走査線Ｘｉの配置領域の断面構造について、図４−Ｂを用いて説明する。走査線Ｘｉの配置領域の断面においては、可撓性基板２０１の上に形成された走査線Ｘｉと、この走査線Ｘｉを覆うゲート絶縁膜２０３と、ゲート絶縁膜２０３上に形成された走査線ＹＸｉ、ＹＸｉ＋１、及び信号線Ｙｊと、層間絶縁膜２０８とが形成されている。ゲート絶縁膜２０３の一部には、コンタクトホール２１０が形成されている。

走査線Ｘｉと走査線ＹＸｉとはコンタクトホール２１０を介して接続されている。また走査線ＹＸｉ＋１は、図示していない隣接するＸｉ＋１とコンタクトホールを介して接続されている。走査線Ｘｉは、走査線ＹＸｉを介して電気泳動層１０３と電気的に接続されているので、透明電極１０２との電圧により電気泳動層１０３を動作させることができる。

〔駆動方法と表示状態〕
表示装置１の駆動方法及び表示状態の概略を説明する。まず、表示画像に対応したデータを信号線Ｙ１〜Ｙｎより、画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）に供給する。この時各走査線Ｘ１〜Ｘｍに同期させ、走査線毎に順次データを書き込む。書き込まれたデータは容量部１３に保持され、１フレーム期間電圧は保持される。表示部１００はその電圧に対応し、表示状態を変化させる。なおここでは、正電荷の＋１５Ｖを印加した電極に、白の電気泳動粒子が集まり白表示するものとする。

図５−Ａ〜図５−Ｄを用いて、画素回路Ｐ（ｉ，ｊ）の表示状態と駆動波形を説明する。図５−Ａは電気泳動層１０３が白表示の表示状態図であり、図５−Ｂは電気泳動層１０３が白表示の場合の駆動波形である。なおここでは薄膜トランジスタ１１のフィールドスルー電圧は０Ｖであるとして説明する。図５−Ｂに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に−１５Ｖとなるので、図５−Ａに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は白表示となる。

また走査線ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。走査線Ｘｉは表示書き込み完了時に−２０Ｖとなるが、表示部１００に印加される電圧は、表示部１００と層間絶縁膜２０８と絶縁膜２０３との容量直列接続の分圧となる。表示部１００の膜厚は、層間絶縁膜２０８及び絶縁膜２０３の膜厚より１桁以上厚いので、電圧はほぼ表示部１００に印加され、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間、及び画素電極２０９周辺の絶縁部は、回り込み電界の影響により表示部１００による表示は白表示となる。

図５−Ｃは電気泳動層１０３が黒表示の表示状態図であり、図５−Ｄは電気泳動層１０３が黒表示の場合の駆動波形である。図５−Ｄに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に＋１５Ｖとなるので、図５−Ｃに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は黒表示となる。一方、走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間は、回り込み電界の影響により表示部１００による表示は白表示となる。また、走査線ＹＸｉと画素電極２０９間の絶縁部及び走査線Ｘｉと画素電極２０９間の絶縁部は、回り込み電界の影響により表示部１００による表示は白と黒の中間表示状態となる。

なお図３及び図５−Ａ、図５−Ｃに記載した信号線Ｙｊは、画素電極の下に設けられている為、表示部１００の表示にはほぼ無関係である。

本実施形態によれば、上記のように画素電極間に電極を配置した事により、画素電極間の走査線上の電気泳動層を白表示状態にすることができるので、画素輪郭が膨張しないくっきりした表示となる。また、明るさも向上させることができ、表示品位の向上ができる。また画素電極間に配置された走査線は、信号線と平行に引き回しているので、走査線と信号線とを一方向に集中して引き回すことができ、狭額縁構造とする事ができる。したがって、本発明によれば表示品位の向上と、狭額縁構造の両立を図ることが可能となる。

（実施例）
ＶＧＡ（６４０、４８０）、ＸＧＡ（１０２４、７６８）、ＦＨＤ（１９２０、１０８０）の表示を行う場合において、アクティブマトリクス型表示素子駆動基板の構成を図２に示す構成とした。また、走査線ＹＸ１からＹＸｍは図３、図４−Ａ、図４−Ｂに示したように、表示領域において電気泳動層１０３と電気的に接続させ、表示装置を作製した。作製した表示装置に対し、図５−Ｂ、図５−Ｄに示す駆動波形を与えたところ、図５−Ａ、図５−Ｃに示すように、画素電極間を白表示状態にすることができた。

（第二の実施形態）
次に、第二の実施形態について、図６、図７−Ａ〜図７−Ｄを用いて説明する。図６は、第二の実施形態例における表示装置の画素回路部断面図であって、画素回路Ｐ（ｉ，ｊ）の断面図である。第一の実施例との違いは、信号線Ｙｊが表示部１００の電気泳動層１０３と直接電気的に接続されている事である。図７−Ａは電気泳動層１０３が白表示の表示状態図であり、図７−Ｂは電気泳動層１０３が白表示の場合の駆動波形である。図７−Ｂに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に−１５Ｖとなるので、図７−Ａに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は白表示となる。

また走査線ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。走査線Ｘｉは表示書き込み完了時に−２０Ｖとなるが、表示部１００に印加される電圧は、表示部１００と層間絶縁膜２０８と絶縁膜２０３との容量直列接続の分圧となる。表示部１００の膜厚は、層間絶縁膜２０８及び絶縁膜２０３の膜厚より１桁以上厚いので、電圧はほぼ表示部１００に印加され、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間、及び画素電極２０９周辺の絶縁部は、回り込み電界の影響により表示部１００による表示は白表示となる。

ここでさらに、画素輪郭制御期間に走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１、信号線Ｙｉに表示書き込み完了時の電圧を印加しても、上記表示状態は変わらない。

図７−Ｃは電気泳動層１０３が黒表示の表示状態図であり、図７−Ｄは電気泳動層１０３が黒表示の場合の駆動波形である。図７−Ｄに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に＋１５Ｖとなるので、図７−Ｃに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は黒表示となる。一方、走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間は、回り込み電界の影響により表示部１００による表示は白表示となる。また、走査線ＹＸｉと画素電極２０９間の絶縁部及び走査線Ｘｉと画素電極２０９間の絶縁部は、回り込み電界の影響により表示部１００による表示は白と黒の中間表示状態となる。

ここでさらに、画素輪郭制御期間に走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１に表示書き込み完了時の電圧を与え、信号線Ｙｉには−１５Ｖを印加すると、信号線Ｙｉ上の表示部１００は白状態となり、走査線ＹＸｉと信号線Ｙｉの間の絶縁部も白表示となる。

なお通常のドライバを用い簡易に本駆動を実施するには、画素輪郭制御期間にゲートドライバと接続する走査線はハイインピーダンスにし、信号線は表示画素数より多い画像データを白表示データとし、ソースドライバから出力する事で実現できる。

本実施形態においても、上記のように画素電極間に電極を配置した事により、画素電極間の走査線上の電気泳動層を白表示状態にすることができるので、画素輪郭が膨張しないくっきりした表示となる。また、明るさも向上させることができ、表示品位の向上ができる。また画素電極間に配置された走査線は、信号線と平行に引き回しているので、走査線と信号線を一方向に集中して引き回すことができ、狭額縁構造とする事ができる。したがって、本発明によれば表示品位の向上と、狭額縁構造の両立を図ることが可能となる。

本発明に係る表示装置及び表示方法は、携帯型電子機器等に好適に利用できる。

１・・・表示装置
１００・・・表示部
２００・・・アクティブマトリクス型表示素子駆動基板
Ｘ１〜Ｘｍ・・・走査線
Ｙ１〜Ｙｎ・・・信号線
ＹＸ１〜ＹＸｍ・・・走査線（表示領域内）
Ｐ（１，１）〜Ｐ（ｍ，ｎ）・・・画素回路
１１・・・薄膜トランジスタ部
１３・・・容量部
１４・・・ゲートドライバ部
１５・・・ソースドライバ部
１６・・・容量電圧発生部
１０１・・・透明可撓性基板
１０２・・・透明電極
１０３・・・電気泳動層
２０１・・・可撓性基板
２０２・・・容量電極
２０３・・・絶縁膜
２０４・・・ｉ型半導体膜
２０５・・・ｎ型半導体膜
２０６・・・ブロッキング絶縁膜
２０７・・・コンタクトホール
２０８・・・層間絶縁膜
２０９・・・画素電極
２１０・・・コンタクトホール
Ｓ・・・ソース電極
Ｄ・・・ドレイン電極
Ｇ・・・ゲート電極

Claims (7)

1. マトリクス状に設けられた走査線と信号線とで囲まれた領域内に、画素電極が薄膜トランジスタを介して前記走査線および前記信号線に接続されて設けられたアクティブマトリクス型表示素子駆動基板を備える表示装置であって、
   前記走査線のゲートドライバへの引き回し配線は、前記画素電極間に前記信号線と平行に設けられており、
   前記信号線と平行に設けられた前記走査線の引き回し配線は、前記画素電極間に設けられた電気泳動層に電圧を印加して前記電気泳動層を動作させることが可能であることを特徴とする表示装置。
2. 前記信号線のソースドライバへの引き回し配線、前記走査線の前記ゲートドライバへの引き回し配線及び容量線が、前記表示装置の１辺から取り出され、それぞれ、前記ソースドライバ、前記ゲートドライバ及び容量電圧発生部と接続していることを特徴とする、請求項１に記載の表示装置。
3. 前記画素電極は前記薄膜トランジスタを覆うように設けられていることを特徴とする、請求項１または２に記載の表示装置。
4. 前記画素電極は前記信号線を覆うように設けられていることを特徴とする、請求項１から３のいずれか１項に記載の表示装置。
5. 前記ゲートドライバ及びソースドライバが、前記アクティブマトリクス型表示素子駆動基板に直接実装されていることを特徴とする、請求項１に記載の表示装置。
6. 前記アクティブマトリクス型表示素子駆動基板及び前記電気泳動層の前記アクティブマトリクス型表示素子駆動基板側の反対側に配置される透明基板として、それぞれ可撓性基板を備えることを特徴とする、請求項１に記載の表示装置。
7. マトリクス状に設けられた走査線と信号線とで囲まれた領域内に、画素電極が薄膜トランジスタを介して前記走査線および前記信号線に接続されて設けられたアクティブマトリクス型表示素子駆動基板を備える表示装置を用いた表示方法であって、
   前記走査線のゲートドライバへの引き回し配線は、前記画素電極間に前記信号線と平行に設けられており、
   前記信号線と平行に設けられた前記走査線の引き回し配線は、前記画素電極間に設けられた電気泳動層に電圧を印加して前記電気泳動層を動作させることが可能であり、
   表示書き込み期間終了後において、前記走査線に前記薄膜トランジスタがオフ状態になるような電圧を印加し、かつ、前記信号線に白色表示電圧を印加してから、表示を保持することを特徴とする、表示方法。