JP6720725B2 - 出力装置及び切替えシステム - Google Patents
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Description
従って、以上のように構成されたマイコンには、動作が不安定である場合に、出力している電圧が適切な電圧、即ち、ハイレベル電圧に切替わらないという問題がある。
従って、所定処理が繰り返し実行されて処理部の動作が不安定である時間が所定時間以上となった場合に、出力している電圧を適切な電圧に切替えることが可能である。
これにより、所定処理を繰り返し実行している時間が所定時間以上となった場合に、出力している電圧が、スイッチのオフを指示する電圧からスイッチのオンを指示する電圧に切替わる構成を簡単にハードウェアで実現することが可能である。
(実施の形態1)
図1は、実施の形態1における電源システム1の要部構成を示すブロック図である。電源システム1は、車両に好適に搭載されており、バッテリ10、メインスイッチ11、負荷12、駆動回路13及び出力装置14を備える。メインスイッチ11は、Nチャネル型のFET(Field Effect Transistor)である。
第1閾値及び第2閾値夫々は、一定であり、ゼロVを超えている。OR回路21は出力回路として機能する。ハイレベル電圧及びローレベル電圧は2つの電圧に相当する。
I/Oポート31の方向が「入力」に設定されている場合、接地される接地端と、キャパシタC1の一端との間におけるI/Oポート31のインピーダンスは、開放インピーダンスである。I/Oポート31のインピーダンスが開放インピーダンスであることは、I/Oポート31とキャパシタC1の一端との接続が遮断状態であることと略同じである。開放インピーダンスは略無限大である。
サブスイッチ23がオンである場合において、I/Oポート31のインピーダンスが開放インピーダンスであるとき、電流は、抵抗R2を介してI/Oポート31に殆ど流れることはなく、サブスイッチ23及び抵抗R2を介してキャパシタC1に流れる。これにより、キャパシタC1は充電される。キャパシタC1は蓄電器として機能する。
サブスイッチ23がオンである場合において、I/Oポート31とキャパシタC1との接続が遮断状態であるときも、電流は、抵抗R2を介してI/Oポート31に殆ど流れることはなく、サブスイッチ23及び抵抗R2を介してキャパシタC1に流れ、キャパシタC1は充電される。
結果、サブスイッチ23がオンであるか否かに無関係に、I/Oポート31のインピーダンスが接地インピーダンスである場合、キャパシタC1は放電する。
同様に、サブスイッチ23がオフである場合において、I/Oポート31とキャパシタC1の一端との接続が遮断状態であるときも、キャパシタC1に係る充電及び放電が行われることはない。
キャパシタC1の端子電圧値が基準電圧値以上である場合、ダイオードD1のカソードにおける電圧値は第2閾値以上である。キャパシタC1の端子電圧値が基準電圧値未満である場合、ダイオードD1のカソードにおける電圧値は第2閾値未満である。
キャパシタC1の端子電圧値がゼロVである状態でキャパシタC1への充電が開始されてから、基準電圧値に到達するまでの到達時間は、電圧値VccとCR時定数とによって決まる。前述したように、電圧値Vcc及びCR時定数は一定である。このため、到達時間も一定である。
マイコン22がハイレベル電圧又はローレベル電圧を出力していない間、I/Oポート31の方向は「入力」に設定されているか、又は、I/Oポート31とキャパシタC1の一端との接続が遮断状態となっている。前述したように、I/Oポート31の方向が「入力」に設定されている場合、I/Oポート31のインピーダンスは開放インピーダンスである。
マイコン22がハイレベル電圧又はローレベル電圧を出力していない期間は、具体的には、マイコン22が動作を停止している期間であり、マイコン22が起動したか、又は、マイコン22内で初期化が行われてからハイレベル電圧又はローレベル電圧の出力を開始するまでの期間である。
従って、マイコン22が起動してハイレベル電圧又はローレベル電圧を出力している場合、I/Oポート31のインピーダンスは接地インピーダンスであり、かつ、切替え部24はサブスイッチ23をオンに切替えている。この場合、前述したように、キャパシタC1は放電する。
入力部32には、オン信号及びオフ信号が入力される。入力部32は、オン信号又はオフ信号が入力された場合、その旨を通知する。
出力部33は、CPU39の指示に従って、ハイレベル電圧又はローレベル電圧をOR回路21の一方の入力端に出力する。
WDT35は、出力部34から通知信号が入力される都度、ゼロから計時を開始する。WDT35が計時している計時時間が、予め設定されているWDT時間以上となった場合、WDT35は、リセット回路40に、タイマ30、I/Oポート31、入力部32、出力部33,34、WDT35、ROM37、RAM38及びCPU39の初期化を指示する。WDT時間は一定である。
停止信号が、マイコン22の電源回路36と、切替え部24とに入力された場合、サブスイッチ23はオフであり、かつ、I/Oポート31とキャパシタC1の一端との接続が遮断状態であるため、キャパシタC1について充電及び放電が行われることはない。
RAM38にはタイマフラグの値が記憶される。タイマフラグの値は、CPU39によってゼロ又は1に設定される。
なお、CPU39が起動してからステップS7が実行されるまで、I/Oポート31とキャパシタC1の一端との接続は遮断状態である。
CPU39は、ステップS11を実行した後、初期処理を終了する。
CPU39は、ステップS12を実行した後、初期処理を終了する。
CPU39は、ステップS3,S6,S9の1つで特定結果が得られなかったと判定した場合、電源回路36に再起動を行わせる。
従って、初期化、再起動及び初期処理のいずれかが実行されている間、キャパシタC1は充電される。このため、CPU39が初期処理を繰り返し実行している間、キャパシタC1は充電される。前述したように、初期化はリセット回路40によって実行され、再起動は電源回路36によって実行される。
従って、CPU39が初期処理を繰り返し実行している場合において、キャパシタC1の端子電圧値が基準電圧値未満である間、ダイオードD1のカソードにおける電圧値が第2閾値未満であるため、OR回路21はローレベル電圧を駆動回路13に出力し、駆動回路13はメインスイッチ11をオフに維持している。
計時再開処理では、CPU39は、タイマフラグの値を1に設定し(ステップS21)、タイマ30に計時を開始させる(ステップS22)。これにより、タイマ30は計時を再開する。CPU39は、ステップS22を実行した後、計時再開処理を終了する。
ステップS38が実行された時点において、キャパシタC1の端子電圧値が基準電圧値以上であった場合、OR回路21はハイレベル電圧を駆動回路13に出力し続け、駆動回路13はメインスイッチ11をオンに維持する。
CPU39は、オフ信号が入力されていないと判定した場合(S37:NO)、又は、ステップS38を実行した後、出力処理を終了する。
図6には、キャパシタC1の端子電圧値の推移と、OR回路21が出力する電圧の推移とが示されている。これらの推移の横軸には、時間が示されている。図6では、ハイレベル電圧を「H」で示し、ローレベル電圧を「L」で示している。
また、CPU39が最初の出力処理を実行した後において、入力部32にオフ信号が入力された場合、オフ信号が入力された後に実行される出力処理で出力部33はローレベル電圧を出力し、駆動回路13はメインスイッチ11をオフに切替える。これにより、負荷12は動作を停止する。
ただし、タイマフラグの値がゼロである場合、OR回路21が出力している電圧が切替えられることはない。この場合、計時再開処理でタイマフラグの値が1に設定された後、OR回路21が出力している電圧が切替えられる。
再起動が行われない場合において、起動信号が入力されるか、又は、CPU39が初期化されてから出力処理が実行されるまでの時間は、キャパシタC1の端子電圧値がゼロVから基準電圧値Vr以上となるまでの時間、即ち、基準時間よりも短い。
図7にも、図6と同様に、キャパシタC1の端子電圧値の推移と、OR回路21が出力する電圧の推移とが示されている。これらの推移の横軸には、時間が示されている。図7でも、ハイレベル電圧を「H」で示し、ローレベル電圧を「L」で示している。
また、バックアップ回路20を設けることによって、CPU39が初期処理を繰り返し実行している時間が基準時間以上となった場合に、OR回路21が出力している電圧がローレベル電圧からハイレベル電圧に切替わる構成が簡単にハードウェアで実現されている。
また、初期処理においてCPU39が実行する所定処理の数は、2、又は4以上であってもよい。
図8は、実施の形態2における電源システム1の要部構成を示すブロック図である。
以下では、実施の形態2について、実施の形態1と異なる点を説明する。後述する構成を除く他の構成については、実施の形態1と共通しているため、実施の形態1と共通する構成部には実施の形態1と同一の参照符号を付してその説明を省略する。
実施の形態2では、WDT35だけではなく、CPU39も、リセット回路40に、タイマ30、I/Oポート31、入力部32、出力部33,34、WDT35、ROM37、RAM38及びCPU39の初期化を指示する。リセット回路40は、WDT35又はCPU39によって初期化が指示された場合、タイマ30、I/Oポート31、入力部32、出力部33,34、WDT35、ROM37、RAM38及びCPU39を初期化する。
CPU39は、ステップS41で書き込んだデータがステップS42で読出したデータと一致しないと判定した場合(S43:NO)、データ値が設定値と一致しないと判定した場合(S46:NO)、又は、初期値の設定に失敗したと判定した場合(S49:NO)、リセット回路40に初期化を行わせる(ステップS52)。
CPU39は、ステップS52を実行した後、初期処理を終了する。実施の形態1で述べたように、CPU39は、初期化された場合、初期処理を実行する。
従って、以上のように構成された実施の形態2における出力装置14も、実施の形態1における出力装置14と同様の効果を奏する。
CPU39は、ステップS51を実行して初期処理を終了してから、出力処理を周期的に実行する。
また、初期処理においてCPU39が実行する所定処理の数は、2、又は4以上であってもよい。
実施の形態3における電源システム1を実施の形態1における電源システム1と比較した場合、WDT35の構成と、CPU39が実行する初期処理とが異なる。
以下では、実施の形態3について、実施の形態1と異なる点を説明する。後述する構成を除く他の構成については、実施の形態1と共通しているため、実施の形態1と共通する構成部には実施の形態1と同一の参照符号を付してその説明を省略する。
CPU39は、ステップS71を実行して初期処理を終了した後、出力処理を周期的に実行する。
実施の形態1においては、CPU39が初期処理のステップS3,S6,S9のいずれかで特定結果が得られなかったと判定する都度、電源回路36が再起動を行い、CPU39は初期処理を再び実行する。実施の形態3においては、CPU39が初期処理のステップS63,S66,S69のいずれかで特定結果が得られなかったと判定した場合、初期処理が終了されず、継続される。そして、例えば、CPU39が初期処理のステップS61,S62を繰り返し実行しているために初期処理の継続期間が長期化した場合、WDT35が計時している計時時間がWDT時間以上となる。このとき、リセット回路40は初期化を行い、CPU39は初期処理を最初から実行する。
また、初期処理においてCPU39が実行する所定処理の数は、2、又は4以上であってもよい。
また、実施の形態1〜3において、メインスイッチ11は、Nチャネル型のFETに限定されず、Pチャネル型のFET、バイポーラトランジスタ又はリレー接点等であってもよい。
13 駆動回路(切替え回路)
14 出力装置
21 OR回路(出力回路)
36 電源回路
39 CPU(処理部、判定部)
C1 キャパシタ(蓄電器)
Claims (4)
- バッテリから負荷への給電経路に配置されたスイッチのオン及びオフ夫々を指示する2つの電圧中の一方の電圧を出力する出力回路を備える出力装置において、
所定処理を実行する処理部と、
該処理部が前記所定処理を実行した結果として、特定結果が得られたか否かを判定する判定部と
を備え、
前記処理部は、該判定部によって、前記特定結果が得られなかったと判定された場合に再び前記所定処理を実行し、
前記出力回路は、前記処理部が前記所定処理を繰り返し実行している時間が所定時間以上となった場合、出力している電圧を前記スイッチのオフを指示する電圧から該スイッチのオンを指示する電圧に切替えるように構成してあること
を特徴とする出力装置。 - 前記処理部が前記所定処理を繰り返し実行している間、充電される蓄電器を備え、
前記蓄電器の端子電圧値が所定電圧値以上である場合に、前記出力回路は、出力している電圧を前記スイッチのオフを指示する電圧から該スイッチのオンを指示する電圧に切替えるように構成してあること
を特徴とする請求項1に記載の出力装置。 - 前記処理部への電力供給を行う電源回路を備え、
前記電源回路は、前記判定部によって前記特定結果が得られなかったと判定された場合に前記電力供給を停止し、該電力供給を停止した直後に該電力供給を再開し、
前記処理部は、前記電源回路が該電力供給を再開した後に再び前記所定処理を実行するように構成してあること
を特徴とする請求項1又は請求項2に記載の出力装置。 - 請求項1から請求項3のいずれか1つに記載の出力装置と、
前記スイッチと、
前記出力回路が出力した電圧に基づいて該スイッチをオン又はオフに切替える切替え回路と
を備えることを特徴とする切替えシステム。
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