JP6562054B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents

LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE Download PDF

Info

Publication number
JP6562054B2
JP6562054B2 JP2017192757A JP2017192757A JP6562054B2 JP 6562054 B2 JP6562054 B2 JP 6562054B2 JP 2017192757 A JP2017192757 A JP 2017192757A JP 2017192757 A JP2017192757 A JP 2017192757A JP 6562054 B2 JP6562054 B2 JP 6562054B2
Authority
JP
Japan
Prior art keywords
layer
electrode
light emitting
pixel
display
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017192757A
Other languages
Japanese (ja)
Other versions
JP2018029070A (en
Inventor
野澤 陵一
陵一 野澤
温 天野
温 天野
健 腰原
健 腰原
章夫 深瀬
章夫 深瀬
信一 岩田
信一 岩田
Original Assignee
セイコーエプソン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セイコーエプソン株式会社 filed Critical セイコーエプソン株式会社
Priority to JP2017192757A priority Critical patent/JP6562054B2/en
Publication of JP2018029070A publication Critical patent/JP2018029070A/en
Application granted granted Critical
Publication of JP6562054B2 publication Critical patent/JP6562054B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、例えば有機EL材料等の発光材料を利用した発光装置に関する。   The present invention relates to a light emitting device using a light emitting material such as an organic EL material.
例えば有機EL材料を利用した発光素子を基板上に平面状に配列した発光装置が各種の電子機器の表示装置として従来から提案されている。特許文献1には、周囲にバンクが形成された領域に発光素子を形成した発光装置が開示されている。具体的には、基板の面上に画素毎に個別に形成された第1電極(陽極)の周囲にバンクが形成され、バンクで包囲された領域に発光層が形成され、発光層とバンクとを覆う第2電極(陰極)が基板の全域にわたり形成される。各発光素子には、発光層からの出射光を反射層と半透過反射層(第2電極)との間で共振させる共振構造が形成される。共振構造の共振波長は、反射層と半透過反射層との間に形成された光路長調整層の膜厚に応じて各画素の表示色毎に個別に設定される。   For example, a light-emitting device in which light-emitting elements using an organic EL material are arranged in a plane on a substrate has been conventionally proposed as a display device for various electronic devices. Patent Document 1 discloses a light emitting device in which a light emitting element is formed in a region where a bank is formed around. Specifically, a bank is formed around the first electrode (anode) formed individually for each pixel on the surface of the substrate, and a light emitting layer is formed in a region surrounded by the bank. A second electrode (cathode) is formed over the entire area of the substrate. Each light emitting element has a resonance structure that resonates light emitted from the light emitting layer between the reflective layer and the transflective layer (second electrode). The resonant wavelength of the resonant structure is individually set for each display color of each pixel according to the film thickness of the optical path length adjusting layer formed between the reflective layer and the semi-transmissive reflective layer.
特開2010−56017号公報JP 2010-56017 A
特許文献1の技術では、相異なる表示色に対応する画素毎に反射層と半透過反射層との間の光路長調整層の膜厚が相違するため、光路長調整層より上層に形成される各層において光路長調整層の膜厚の相違に起因する段差が生じる。また、特許文献1の技術では、基板上にバンクが形成される領域と各発光素子に対応してバンクが除去された領域(例えば発光領域)との間に、バンクの膜厚に応じた段差が生じる。各層における段差は、例えば導電層の断線や短絡等の成膜不良の原因となり得る。以上の事情を考慮して、本発明は、発光装置において各層の段差を低減することを目的とする。   In the technique of Patent Document 1, since the film thickness of the optical path length adjusting layer between the reflective layer and the semi-transmissive reflective layer is different for each pixel corresponding to a different display color, the optical path length adjusting layer is formed above the optical path length adjusting layer. In each layer, a step due to the difference in film thickness of the optical path length adjusting layer occurs. Further, in the technique of Patent Document 1, a step corresponding to the film thickness of the bank is formed between a region where the bank is formed on the substrate and a region where the bank is removed corresponding to each light emitting element (for example, a light emitting region). Occurs. The level difference in each layer can cause film formation failure such as disconnection or short circuit of the conductive layer. In view of the above circumstances, an object of the present invention is to reduce the step of each layer in a light emitting device.
以上の課題を解決するために、本発明の発光装置は、反射層と、半透過反射層と、前記反射層と前記半透過反射層との間に配置された発光機能層と、前記反射層と前記発光機能層との間に配置された第1画素電極と、前記反射層と前記発光機能層との間に配置された第2画素電極と、前記反射層と前記発光機能層との間に配置された第3画素電極と、窒化珪素を含む第1調整層と、酸化珪素を含む第2調整層と、酸化珪素を含む第3調整層と、を備えた光路調整層と、一方の面と前記一方の面とは反対側に位置する他方の面とを備え、珪素化合物を含む絶縁材料からなる画素定義層と、を有し、前記画素定義層は、前記第1画素電極に対応する第1開口部と、前記第2画素電極に対応する第2開口部と、前記第3画素電極に対応する第3開口部と、を含み、前記第1調整層は、前記第1画素電極と前記反射層との間に配置され、前記第1調整層および前記第2調整層は、前記第2画素電極と前記反射層との間に配置され、前記第1調整層、前記第2調整層および前記第3調整層は、前記第3画素電極と前記反射層との間に配置され、前記画素定義層は、前記光路調整層、前記発光機能層、前記第1画素電極、前記第2画素電極および前記第3画素電極と接し、前記画素定義層の前記一方の面と前記他方の面との間の厚さ、および、前記画素定義層の前記光路調整層との接点と前記発光機能層との接点との間の厚さは、それぞれ前記第2調整層および前記第3調整層の厚さよりも薄い。
また、以上の課題を解決するために、本発明の発光装置は、発光機能層を挟む反射層と半透過反射層との間で発光機能層からの出射光を共振させる共振構造を有する第1発光素子および第2発光素子と、反射層と半透過反射層との間に絶縁材料で形成され、第1発光素子および第2発光素子の各々に対応する開口部が形成された画素定義層とが基体上に形成され、第1発光素子における反射層および半透過反射層の第1間隔と、第2発光素子における反射層および半透過反射層の第2間隔とは相違し、画素定義層の膜厚は、第1間隔と第2間隔との差分を下回る。以上の構成によれば、画素定義層の膜厚が第1間隔と第2間隔との差分を下回るため、画素定義層の膜厚に起因した各層の段差を低減することが可能である。
In order to solve the above problems, a light-emitting device of the present invention includes a reflective layer, a semi-transmissive reflective layer, a light-emitting functional layer disposed between the reflective layer and the semi-transmissive reflective layer, and the reflective layer. And the first pixel electrode disposed between the light emitting functional layer, the second pixel electrode disposed between the reflective layer and the light emitting functional layer, and between the reflective layer and the light emitting functional layer. An optical path adjustment layer comprising: a third pixel electrode disposed on the first adjustment layer; a first adjustment layer containing silicon nitride; a second adjustment layer containing silicon oxide; and a third adjustment layer containing silicon oxide; And a pixel definition layer made of an insulating material containing a silicon compound, the pixel definition layer corresponding to the first pixel electrode. A first opening corresponding to the second pixel electrode, a second opening corresponding to the second pixel electrode, and a third opening corresponding to the third pixel electrode. The first adjustment layer is disposed between the first pixel electrode and the reflective layer, and the first adjustment layer and the second adjustment layer are the second pixel electrode and the reflective layer. The first adjustment layer, the second adjustment layer, and the third adjustment layer are arranged between the third pixel electrode and the reflection layer, and the pixel definition layer is formed on the optical path. An adjustment layer, the light emitting functional layer, the first pixel electrode, the second pixel electrode, and the third pixel electrode, and a thickness between the one surface and the other surface of the pixel definition layer; and The thickness between the contact point of the pixel definition layer with the optical path adjustment layer and the contact point of the light emitting functional layer is smaller than the thicknesses of the second adjustment layer and the third adjustment layer, respectively.
In order to solve the above problems, the light emitting device of the present invention has a first resonance structure that resonates light emitted from the light emitting functional layer between the reflective layer and the transflective layer that sandwich the light emitting functional layer. A light emitting element and a second light emitting element, and a pixel definition layer formed of an insulating material between the reflective layer and the transflective layer and having openings corresponding to the first light emitting element and the second light emitting element, Is formed on the substrate, and the first interval between the reflective layer and the semi-transmissive reflective layer in the first light emitting element is different from the second interval between the reflective layer and the semi-transmissive reflective layer in the second light emitting element. The film thickness is less than the difference between the first interval and the second interval. According to the above configuration, since the film thickness of the pixel definition layer is less than the difference between the first interval and the second interval, it is possible to reduce the level difference of each layer due to the film thickness of the pixel definition layer.
なお、反射層と半透過反射層との間で発光機能層からの出射光を共振させる共振構造を各発光素子に形成し、かつ、各発光素子に対応する開口部を有する画素定義層を反射層と半透過反射層との間に形成した構成では、画素定義層の開口部の内周面の近傍の領域における反射層と半透過反射層との間隔が、画素定義層の膜厚の影響で目標の間隔(表示色に対応する共振長)とは相違し、結果的に所期の表示色とは別個の表示色が知覚される可能性がある。前述の好適な態様では、画素定義層の膜厚は、第1間隔と第2間隔との差分を下回る。したがって、画素定義層の膜厚が第1間隔と第2間隔との差分を上回る構成と比較して、画素定義層の開口部の内周面の近傍の領域における反射層と半透過反射層との間隔に与える画素定義層の影響が低減されるという利点ある。   In addition, a resonance structure that resonates light emitted from the light emitting functional layer between the reflective layer and the semi-transmissive reflective layer is formed in each light emitting element, and the pixel definition layer having an opening corresponding to each light emitting element is reflected. In the configuration formed between the reflective layer and the semi-transmissive reflective layer, the distance between the reflective layer and the semi-transmissive reflective layer in the region near the inner peripheral surface of the opening of the pixel definition layer is affected by the thickness of the pixel definition layer. Therefore, there is a possibility that a display color different from the intended display color is perceived as a result, which is different from the target interval (resonance length corresponding to the display color). In the preferred embodiment described above, the film thickness of the pixel definition layer is less than the difference between the first interval and the second interval. Therefore, compared with a configuration in which the film thickness of the pixel definition layer exceeds the difference between the first interval and the second interval, the reflective layer and the semi-transmissive reflective layer in the region near the inner peripheral surface of the opening of the pixel definition layer There is an advantage that the influence of the pixel definition layer on the interval is reduced.
本発明の好適な態様において、発光装置は、第1発光素子および第2発光素子を覆う封止層を具備し、封止層の膜厚は、第1間隔と第2間隔との差分を上回る。以上の態様では、第1間隔と第2間隔との差分を上回る膜厚で封止層が形成されるから、各発光素子の共振長の相違に起因した段差を封止層の表面にて有効に低減できるという利点がある。第1発光素子および第2発光素子の各々は、第1電極と、第1電極からみて基体とは反対側に位置するとともに半透過反射層として機能する第2電極と、第1電極と第2電極との間に位置する発光機能層とを含む構成では、封止層は、第2電極の表面に直接に接触する絶縁層(例えば第1封止層71)である。   In a preferred aspect of the present invention, the light emitting device includes a sealing layer that covers the first light emitting element and the second light emitting element, and the film thickness of the sealing layer exceeds the difference between the first interval and the second interval. . In the above aspect, since the sealing layer is formed with a film thickness that exceeds the difference between the first interval and the second interval, the step caused by the difference in the resonance length of each light emitting element is effective on the surface of the sealing layer. There is an advantage that it can be reduced. Each of the first light-emitting element and the second light-emitting element includes a first electrode, a second electrode that is located on the opposite side of the base as viewed from the first electrode, and that functions as a transflective layer, a first electrode, and a second electrode In the configuration including the light emitting functional layer positioned between the electrodes, the sealing layer is an insulating layer (for example, the first sealing layer 71) that directly contacts the surface of the second electrode.
以上の各態様に係る発光装置は、例えば表示装置として各種の電子機器に利用される。具体的には、頭部装着型の表示装置や撮像装置の電子式ビューファインダー等が本発明の電子機器の好適例として例示され得るが、本発明の適用範囲は以上の例示に限定されない。   The light emitting device according to each aspect described above is used in various electronic devices as a display device, for example. Specifically, a head-mounted display device, an electronic viewfinder of an imaging device, and the like can be exemplified as preferred examples of the electronic apparatus of the present invention, but the scope of application of the present invention is not limited to the above examples.
本発明の第1実施形態の発光装置の平面図である。It is a top view of the light-emitting device of 1st Embodiment of this invention. 画素の回路図である。It is a circuit diagram of a pixel. 発光装置の断面図である。It is sectional drawing of a light-emitting device. 発光装置の断面図である。It is sectional drawing of a light-emitting device. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 第1電源導電体および第2電源導電体の模式図である。It is a schematic diagram of a 1st power supply conductor and a 2nd power supply conductor. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 基板上に形成される各要素の説明図である。It is explanatory drawing of each element formed on a board | substrate. 光路調整層に着目した各表示画素の断面図である。It is sectional drawing of each display pixel which paid its attention to the optical path adjustment layer. 画素定義層の開口部の内周面に着目した各表示画素の断面図である。It is sectional drawing of each display pixel which paid its attention to the internal peripheral surface of the opening part of a pixel definition layer. 封止体の第2封止層の説明図である。It is explanatory drawing of the 2nd sealing layer of a sealing body. 第2実施形態の光路調整層に着目した各表示画素の断面図である。It is sectional drawing of each display pixel which paid its attention to the optical path adjustment layer of 2nd Embodiment. 第3実施形態の発光装置の平面図である。It is a top view of the light-emitting device of a 3rd embodiment. 電子機器の一例たる頭部装着型の表示装置の模式図である。It is a schematic diagram of a head-mounted display device as an example of an electronic device.
<第1実施形態>
図1は、本発明の第1実施形態に係る発光装置100の平面図である。第1実施形態の発光装置100は、有機EL材料を利用した発光素子を基板10の面上に形成した有機EL装置である。基板10は、珪素(シリコン)等の半導体材料で形成された板状部材(半導体基板)であり、複数の発光素子が形成される基体(下地)として利用される。図1に例示される通り、基板10の表面は、第1領域12と第2領域14とに区分される。第1領域12は矩形状の領域であり、第2領域14は、第1領域12を包囲する矩形枠状の領域である。
<First Embodiment>
FIG. 1 is a plan view of a light emitting device 100 according to the first embodiment of the present invention. The light emitting device 100 of the first embodiment is an organic EL device in which a light emitting element using an organic EL material is formed on the surface of the substrate 10. The substrate 10 is a plate-like member (semiconductor substrate) formed of a semiconductor material such as silicon (silicon), and is used as a base (base) on which a plurality of light emitting elements are formed. As illustrated in FIG. 1, the surface of the substrate 10 is divided into a first region 12 and a second region 14. The first area 12 is a rectangular area, and the second area 14 is a rectangular frame area surrounding the first area 12.
第1領域12には、X方向に延在する複数の走査線22と、各走査線22に対応してX方向に延在する複数の制御線24と、X方向に交差するY方向に延在する複数の信号線26とが形成される。複数の走査線22と複数の信号線26との各交差に対応して画素P(PD,PE)が形成される。したがって、複数の画素Pは、X方向およびY方向にわたり行列状に配列する。   The first region 12 includes a plurality of scanning lines 22 extending in the X direction, a plurality of control lines 24 extending in the X direction corresponding to the scanning lines 22, and a Y direction that intersects the X direction. A plurality of existing signal lines 26 are formed. A pixel P (PD, PE) is formed corresponding to each intersection of the plurality of scanning lines 22 and the plurality of signal lines 26. Accordingly, the plurality of pixels P are arranged in a matrix over the X direction and the Y direction.
第2領域14には駆動回路30と複数の実装端子36とガードリング38とが設置される。駆動回路30は、各画素Pを駆動する回路であり、第1領域12をX方向に挟む各位置に設置された2個の走査線駆動回路32と、第2領域14のうちX方向に延在する領域に設置された信号線駆動回路34とを含んで構成される。複数の実装端子36は、信号線駆動回路34を挟んで第1領域12とは反対側の領域内に形成され、基板10に接合される可撓性の配線基板(図示略)を介して制御回路や電源回路等の外部回路(例えば配線基板上に実装された電子回路)に電気的に接続される。   In the second region 14, a drive circuit 30, a plurality of mounting terminals 36, and a guard ring 38 are installed. The drive circuit 30 is a circuit that drives each pixel P, and extends in the X direction among the two scanning line drive circuits 32 installed at each position sandwiching the first region 12 in the X direction and the second region 14. And a signal line driving circuit 34 installed in the existing area. The plurality of mounting terminals 36 are formed in a region opposite to the first region 12 with the signal line driving circuit 34 interposed therebetween, and are controlled via a flexible wiring substrate (not shown) joined to the substrate 10. It is electrically connected to an external circuit (for example, an electronic circuit mounted on a wiring board) such as a circuit or a power supply circuit.
第1実施形態の発光装置100は、基板10の複数個分に相当するサイズの原基板の切断(スクライブ)で複数個が一括的に形成される。図1のガードリング38は、原基板の切断時の衝撃や静電気の影響が駆動回路30または各画素Pに波及することや各基板10の端面(原基板の切断面)からの水分の侵入を防止する。図1に例示される通り、ガードリング38は、駆動回路30と複数の実装端子36と第1領域12とを包囲する環状(矩形枠状)に形成される。   In the light emitting device 100 according to the first embodiment, a plurality of light emitting devices 100 are collectively formed by cutting (scribing) an original substrate having a size corresponding to a plurality of substrates 10. The guard ring 38 in FIG. 1 prevents the influence of the impact and static electricity at the time of cutting the original substrate from spreading on the drive circuit 30 or each pixel P and the intrusion of moisture from the end face (cut surface of the original substrate) of each substrate 10. To prevent. As illustrated in FIG. 1, the guard ring 38 is formed in an annular shape (rectangular frame shape) surrounding the drive circuit 30, the plurality of mounting terminals 36, and the first region 12.
図1の第1領域12は、表示領域16と周辺領域18とに区分される。表示領域16は、各画素Pの駆動により実際に画像が表示される領域である。周辺領域18は、表示領域16を包囲する矩形枠状の領域であり、表示領域16内の各画素Pに構造は類似するが実際には画像の表示に寄与しない画素P(以下「ダミー画素PD」という)が配置される。周辺領域18内のダミー画素PDとの表記上の区別を明確化する観点から、以下の説明では、表示領域16内の画素Pを「表示画素PE」と便宜的に表記する場合がある。表示画素PEは、発光の最小単位となる要素である。   The first region 12 in FIG. 1 is divided into a display region 16 and a peripheral region 18. The display area 16 is an area where an image is actually displayed by driving each pixel P. The peripheral area 18 is a rectangular frame-like area surrounding the display area 16, and has a similar structure to each pixel P in the display area 16 but does not actually contribute to image display (hereinafter referred to as “dummy pixel PD”). ") Is arranged. From the viewpoint of clarifying the notation distinction from the dummy pixel PD in the peripheral area 18, in the following description, the pixel P in the display area 16 may be referred to as “display pixel PE” for convenience. The display pixel PE is an element that is a minimum unit of light emission.
図2は、表示領域16内に位置する各表示画素PEの回路図である。図2に例示される通り、表示画素PEは、発光素子45と駆動トランジスターTDRと発光制御トランジスターTELと選択トランジスターTSLと容量素子Cとを含んで構成される。なお、第1実施形態では、表示画素PEの各トランジスターT(TDR,TEL,TSL)をPチャネル型としたが、Nチャネル型のトランジスターを利用することも可能である。   FIG. 2 is a circuit diagram of each display pixel PE located in the display area 16. As illustrated in FIG. 2, the display pixel PE includes a light emitting element 45, a drive transistor TDR, a light emission control transistor TEL, a selection transistor TSL, and a capacitive element C. In the first embodiment, each transistor T (TDR, TEL, TSL) of the display pixel PE is a P-channel type, but an N-channel type transistor can also be used.
発光素子45は、有機EL材料の発光層を含む発光機能層46を第1電極(陽極)E1と第2電極(陰極)E2との間に介在させた電気光学素子である。第1電極E1は表示画素PE毎に個別に形成され、第2電極E2は複数の画素Pにわたり連続する。図2から理解される通り、発光素子45は、第1電源導電体41と第2電源導電体42とを連結する経路上に配置される。第1電源導電体41は、高位側の電源電位VELが供給される電源配線であり、第2電源導電体42は、低位側の電源電位(例えば接地電位)VCTが供給される電源配線である。   The light emitting element 45 is an electro-optical element in which a light emitting functional layer 46 including a light emitting layer of an organic EL material is interposed between a first electrode (anode) E1 and a second electrode (cathode) E2. The first electrode E1 is individually formed for each display pixel PE, and the second electrode E2 is continuous over a plurality of pixels P. As understood from FIG. 2, the light emitting element 45 is disposed on a path connecting the first power supply conductor 41 and the second power supply conductor 42. The first power supply conductor 41 is a power supply wiring to which a higher power supply potential VEL is supplied, and the second power supply conductor 42 is a power supply wiring to which a lower power supply potential (for example, ground potential) VCT is supplied. .
駆動トランジスターTDRと発光制御トランジスターTELとは、第1電源導電体41と第2電源導電体42とを連結する経路上で発光素子45に対して直列に配置される。具体的には、駆動トランジスターTDRの一対の電流端のうちの一方(ソース)は第1電源導電体41に接続される。発光制御トランジスターTELは、駆動トランジスターTDRの一対の電流端のうちの他方(ドレイン)と発光素子45の第1電極E1との導通状態(導通/非導通)を制御するスイッチとして機能する。駆動トランジスターTDRは、自身のゲート-ソース間の電圧に応じた電流量の駆動電流を生成する。発光制御トランジスターTELがオン状態に制御された状態では、駆動電流が駆動トランジスターTDRから発光制御トランジスターTELを経由して発光素子45に供給されることで発光素子45が駆動電流の電流量に応じた輝度で発光し、発光制御トランジスターTELがオフ状態に制御された状態では発光素子45に対する駆動電流の供給が遮断されることで発光素子45は消灯する。発光制御トランジスターTELのゲートは制御線24に接続される。   The drive transistor TDR and the light emission control transistor TEL are arranged in series with respect to the light emitting element 45 on a path connecting the first power supply conductor 41 and the second power supply conductor 42. Specifically, one (source) of the pair of current ends of the driving transistor TDR is connected to the first power supply conductor 41. The light emission control transistor TEL functions as a switch for controlling the conduction state (conduction / non-conduction) between the other (drain) of the pair of current ends of the drive transistor TDR and the first electrode E1 of the light emitting element 45. The drive transistor TDR generates a drive current having a current amount corresponding to the voltage between its gate and source. In a state where the light emission control transistor TEL is controlled to be in the on state, the drive current is supplied from the drive transistor TDR to the light emitting element 45 via the light emission control transistor TEL, so that the light emission element 45 corresponds to the amount of current of the drive current. In a state where light is emitted with luminance and the light emission control transistor TEL is controlled to be in an off state, the light emitting element 45 is turned off by interrupting the supply of the driving current to the light emitting element 45. The gate of the light emission control transistor TEL is connected to the control line 24.
図2の選択トランジスターTSLは、信号線26と駆動トランジスターTDRのゲートとの導通状態(導通/非導通)を制御するスイッチとして機能する。選択トランジスターTSLのゲートは走査線22に接続される。また、容量素子Cは、第1電極C1と第2電極C2との間に誘電体を介在させた静電容量である。第1電極C1は駆動トランジスターTDRのゲートに接続され、第2電極C2は第1電源導電体41(駆動トランジスターTDRのソース)に接続される。したがって、容量素子Cは、駆動トランジスターTDRのゲート-ソース間の電圧を保持する。   The selection transistor TSL in FIG. 2 functions as a switch for controlling the conduction state (conduction / non-conduction) between the signal line 26 and the gate of the drive transistor TDR. The gate of the selection transistor TSL is connected to the scanning line 22. The capacitive element C is a capacitance in which a dielectric is interposed between the first electrode C1 and the second electrode C2. The first electrode C1 is connected to the gate of the driving transistor TDR, and the second electrode C2 is connected to the first power supply conductor 41 (the source of the driving transistor TDR). Therefore, the capacitive element C holds the voltage between the gate and the source of the driving transistor TDR.
信号線駆動回路34は、外部回路から供給される画像信号が表示画素PE毎に指定する階調に応じた階調電位(データ信号)を書込期間(水平走査期間)毎に複数の信号線26に対して並列に供給する。他方、各走査線駆動回路32は、各走査線22に走査信号を供給することで複数の走査線22の各々を書込期間毎に順次に選択する。走査線駆動回路32が選択した走査線22に対応する各表示画素PEの選択トランジスターTSLはオン状態に遷移する。したがって、各表示画素PEの駆動トランジスターTDRのゲートには信号線26と選択トランジスターTSLとを経由して階調電位が供給され、容量素子Cには階調電位に応じた電圧が保持される。他方、書込期間での走査線22の選択が終了すると、各走査線駆動回路32は、各制御線24に制御信号を供給することで当該制御線24に対応する各表示画素PEの発光制御トランジスターTELをオン状態に制御する。したがって、直前の書込期間で容量素子Cに保持された電圧に応じた駆動電流が駆動トランジスターTDRから発光制御トランジスターTELを経由して発光素子45に供給される。以上のように各発光素子45が階調電位に応じた輝度で発光することで、画像信号が指定する任意の画像が表示領域16に表示される。   The signal line driving circuit 34 outputs a plurality of signal lines for each writing period (horizontal scanning period) with respect to a gradation potential (data signal) corresponding to a gradation specified by an image signal supplied from an external circuit for each display pixel PE. 26 in parallel. On the other hand, each scanning line drive circuit 32 supplies a scanning signal to each scanning line 22 to sequentially select each of the plurality of scanning lines 22 for each writing period. The selection transistor TSL of each display pixel PE corresponding to the scanning line 22 selected by the scanning line driving circuit 32 is turned on. Therefore, the gradation potential is supplied to the gate of the drive transistor TDR of each display pixel PE via the signal line 26 and the selection transistor TSL, and the capacitor C holds a voltage corresponding to the gradation potential. On the other hand, when the selection of the scanning line 22 in the writing period is completed, each scanning line driving circuit 32 supplies a control signal to each control line 24 to thereby control light emission of each display pixel PE corresponding to the control line 24. The transistor TEL is controlled to be on. Accordingly, a drive current corresponding to the voltage held in the capacitor C in the immediately preceding writing period is supplied from the drive transistor TDR to the light emitting element 45 via the light emission control transistor TEL. As described above, each light emitting element 45 emits light at a luminance corresponding to the gradation potential, whereby an arbitrary image designated by the image signal is displayed in the display area 16.
第1実施形態の発光装置100の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の発光装置100とは相違させている。図3および図4は、発光装置100の断面図であり、図5から図9は、発光装置100の各要素を形成する各段階での基板10の表面の様子を表示画素PEの1個分に着目して図示した平面図である。図5から図9のIII−III線を含む断面に対応した断面図が図3に相当し、図5から図9のIV−IV線の断面に対応した断面図が図4に相当する。なお、図5から図9は平面図であるが、各要素の視覚的な把握を容易化する観点から、図3または図4と共通する各要素に図3または図4と同態様のハッチングが便宜的に付加されている。   A specific structure of the light emitting device 100 of the first embodiment will be described in detail below. In each drawing referred to in the following description, the dimensions and scales of each element are different from those of the actual light emitting device 100 for convenience of description. 3 and 4 are cross-sectional views of the light emitting device 100, and FIGS. 5 to 9 show the appearance of the surface of the substrate 10 at each stage of forming each element of the light emitting device 100 for one display pixel PE. It is the top view illustrated paying attention to. A cross-sectional view corresponding to the cross section including the line III-III in FIGS. 5 to 9 corresponds to FIG. 3, and a cross-sectional view corresponding to the cross section along the line IV-IV in FIGS. 5 to 9 corresponds to FIG. 5 to 9 are plan views. From the viewpoint of facilitating visual grasp of each element, each element common to FIG. 3 or FIG. 4 is hatched in the same manner as FIG. 3 or FIG. It is added for convenience.
図3、図4および図5から理解される通り、珪素等の半導体材料で形成された基板10の表面には、表示画素PEの各トランジスターT(TDR,TEL,TSL)の能動領域10A(ソース/ドレイン領域)が形成される。能動領域10Aにはイオンが注入される。表示画素PEの各トランジスターT(TDR,TEL,TSL)のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域10Aとは別種類のイオンが注入されるが、図示は便宜的に省略されている。図3および図4に例示される通り、能動領域10Aが形成された基板10の表面は絶縁膜L0(ゲート絶縁膜)で被覆され、各トランジスターTのゲートG(GDR,GEL,GSL)が絶縁膜L0の面上に形成される。各トランジスターTのゲートGは、絶縁膜L0を挟んでアクティブ層に対向する。図4には、選択トランジスターTSLのゲートGSLと駆動トランジスターTDRのゲートGDRと発光制御トランジスターTELのゲートGELとが図示されている。   As understood from FIGS. 3, 4 and 5, the active region 10A (source) of each transistor T (TDR, TEL, TSL) of the display pixel PE is formed on the surface of the substrate 10 formed of a semiconductor material such as silicon. / Drain region) is formed. Ions are implanted into the active region 10A. The active layer of each transistor T (TDR, TEL, TSL) of the display pixel PE exists between the source region and the drain region, and ions of a different type from the active region 10A are implanted. It is omitted. 3 and 4, the surface of the substrate 10 on which the active region 10A is formed is covered with an insulating film L0 (gate insulating film), and the gate G (GDR, GEL, GSL) of each transistor T is insulated. It is formed on the surface of the film L0. The gate G of each transistor T faces the active layer across the insulating film L0. FIG. 4 shows the gate GSL of the selection transistor TSL, the gate GDR of the drive transistor TDR, and the gate GEL of the light emission control transistor TEL.
図3および図4から理解される通り、各トランジスターTのゲートGが形成された絶縁膜L0の面上には、複数の絶縁層L(LA〜LD)と複数の導電層(配線層)とを交互に積層した多層配線層が形成される。各絶縁層Lは、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層(単層または複数層)の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。   As understood from FIGS. 3 and 4, on the surface of the insulating film L0 on which the gate G of each transistor T is formed, a plurality of insulating layers L (LA to LD), a plurality of conductive layers (wiring layers), and A multilayer wiring layer is formed by alternately stacking layers. Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, a relationship in which a plurality of elements are collectively formed in the same process by selective removal of a conductive layer (single layer or a plurality of layers) is referred to as “formed from the same layer”.
絶縁層LAは、各トランジスターTのゲートGが形成された絶縁膜L0の面上に形成される。図3、図4および図6から理解される通り、絶縁層LAの面上には、走査線22と制御線24と複数の中継電極QA(QA1,QA2,QA3,QA4)とが同層から形成される。走査線22および制御線24は、相互に間隔をあけて複数の画素PにわたりX方向に直線状に延在する。具体的には、図6に例示される通り、走査線22は、選択トランジスターTSLのゲートGSLの上方および駆動トランジスターTDRのゲートGDRの上方を通過するように形成され、絶縁層LAを貫通する導通孔(コンタクトホール)HA1を介して選択トランジスターTSLのゲートGSLに導通する。導通孔HA1は、選択トランジスターTSLのゲートGSLおよびアクティブ層に平面視で重なるように形成される。他方、制御線24は、発光制御トランジスターTELのゲートGELの上方を通過するように形成され、絶縁層LAを貫通する導通孔HA2を介して発光制御トランジスターTELのゲートGELに導通する。導通孔HA2は、発光制御トランジスターTELのゲートGELおよびアクティブ層に平面視で重なるように形成される。   The insulating layer LA is formed on the surface of the insulating film L0 on which the gate G of each transistor T is formed. As understood from FIGS. 3, 4 and 6, the scanning line 22, the control line 24, and a plurality of relay electrodes QA (QA1, QA2, QA3, QA4) are formed on the surface of the insulating layer LA from the same layer. It is formed. The scanning line 22 and the control line 24 extend linearly in the X direction across the plurality of pixels P with a space therebetween. Specifically, as illustrated in FIG. 6, the scanning line 22 is formed so as to pass above the gate GSL of the selection transistor TSL and above the gate GDR of the driving transistor TDR, and conducts through the insulating layer LA. It conducts to the gate GSL of the selection transistor TSL through a hole (contact hole) HA1. The conduction hole HA1 is formed so as to overlap the gate GSL and the active layer of the selection transistor TSL in plan view. On the other hand, the control line 24 is formed so as to pass over the gate GEL of the light emission control transistor TEL, and is electrically connected to the gate GEL of the light emission control transistor TEL through the conduction hole HA2 penetrating the insulating layer LA. The conduction hole HA2 is formed so as to overlap the gate GEL and the active layer of the light emission control transistor TEL in plan view.
中継電極QA1は、選択トランジスターTSLの能動領域10Aと駆動トランジスターTDRのゲートGDRとを接続する配線であり、図6に例示される通り、平面視で走査線22と制御線24との間に位置する。具体的には、中継電極QA1は、図4および図6から理解される通り、絶縁層LAと絶縁膜L0とを貫通する導通孔HA3を介して選択トランジスターTSLの能動領域10Aに導通するとともに、絶縁層LAの導通孔HA4を介して駆動トランジスターTDRのゲートGDRに導通する。また、図6から理解される通り、中継電極QA2は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA5を介して選択トランジスターTSLの能動領域10Aに導通する。中継電極QA3は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA6を介して駆動トランジスターTDRの能動領域10A(ソース)に導通する。中継電極QA4は、絶縁層LAと絶縁膜L0とを貫通する導通孔HA7を介して発光制御トランジスターTELの能動領域10A(ドレイン)に導通する。図6から理解される通り、選択トランジスターTSLと駆動トランジスターTDRと発光制御トランジスターTELとの各々は、チャネル長がY方向に沿うように形成される。また、駆動トランジスターTDRと発光制御トランジスターTELとはY方向に沿って配列し、選択トランジスターTSLは、駆動トランジスターTDRおよび発光制御トランジスターTELに対してX方向(図6ではX方向の負側)にずれた位置に配置される。   The relay electrode QA1 is a wiring that connects the active region 10A of the selection transistor TSL and the gate GDR of the driving transistor TDR, and is located between the scanning line 22 and the control line 24 in plan view as illustrated in FIG. To do. Specifically, as understood from FIGS. 4 and 6, the relay electrode QA1 is electrically connected to the active region 10A of the selection transistor TSL through a conduction hole HA3 penetrating the insulating layer LA and the insulating film L0. It is electrically connected to the gate GDR of the drive transistor TDR through the conduction hole HA4 of the insulating layer LA. Further, as understood from FIG. 6, the relay electrode QA2 is electrically connected to the active region 10A of the selection transistor TSL through a conduction hole HA5 penetrating the insulating layer LA and the insulating film L0. The relay electrode QA3 is electrically connected to the active region 10A (source) of the drive transistor TDR through a conduction hole HA6 that penetrates the insulating layer LA and the insulating film L0. The relay electrode QA4 is electrically connected to the active region 10A (drain) of the light emission control transistor TEL via a conduction hole HA7 penetrating the insulating layer LA and the insulating film L0. As understood from FIG. 6, each of the selection transistor TSL, the drive transistor TDR, and the light emission control transistor TEL is formed so that the channel length is along the Y direction. The drive transistor TDR and the light emission control transistor TEL are arranged along the Y direction, and the selection transistor TSL is shifted in the X direction (the negative side in the X direction in FIG. 6) with respect to the drive transistor TDR and the light emission control transistor TEL. Placed in a different position.
絶縁層LBは、走査線22と制御線24と複数の中継電極QAとが形成された絶縁層LAの面上に形成される。図3、図4および図7から理解される通り、絶縁層LBの面上には、信号線26と第1電極C1と複数の中継電極QB(QB1,QB2)とが同層から形成される。信号線26は、複数の画素PにわたりY方向に直線状に延在し、絶縁層LAにより走査線22および制御線24からは電気的に絶縁される。具体的には、信号線26は、選択トランジスターTSLの能動領域10A(ソース,ドレイン)およびアクティブ層の上方と駆動トランジスターTDRのゲートGDRに導通する中継電極QA1の上方とを通過するように形成され、選択トランジスターTSLのチャネル長の方向(Y方向)に沿って延在するとともに平面視で選択トランジスターTSLに重なる。また、信号線26は、各トランジスターT(TDR,TEL,TSL)の能動領域10A(ソース,ドレイン)や各トランジスターTのゲートGよりも上層に形成される。図7から理解される通り、信号線26は、絶縁層LBを貫通する導通孔HB1を介して中継電極QA2に導通する。すなわち、信号線26と選択トランジスターTSLの能動領域10A(ソース)とが中継電極QA2を介して接続される。図7の第1電極C1は、絶縁層LBを貫通する導通孔HB2を介して中継電極QA1に導通する。すなわち、容量素子Cの第1電極C1と駆動トランジスターTDRのゲートGDRとが中継電極QA1を介して接続される。図7の中継電極QB1は、絶縁層LBの導通孔HB3を介して中継電極QA3に導通し、中継電極QB2は、絶縁層LBの導通孔HB4を介して中継電極QA4に導通する。   The insulating layer LB is formed on the surface of the insulating layer LA on which the scanning lines 22, the control lines 24, and the plurality of relay electrodes QA are formed. As understood from FIGS. 3, 4, and 7, the signal line 26, the first electrode C1, and the plurality of relay electrodes QB (QB1, QB2) are formed from the same layer on the surface of the insulating layer LB. . The signal line 26 extends linearly in the Y direction over the plurality of pixels P, and is electrically insulated from the scanning line 22 and the control line 24 by the insulating layer LA. Specifically, the signal line 26 is formed so as to pass through the active region 10A (source, drain) and the active layer of the selection transistor TSL and the relay electrode QA1 that is conductive to the gate GDR of the driving transistor TDR. , And extends along the channel length direction (Y direction) of the selection transistor TSL and overlaps the selection transistor TSL in plan view. The signal line 26 is formed in an upper layer than the active region 10A (source, drain) of each transistor T (TDR, TEL, TSL) and the gate G of each transistor T. As understood from FIG. 7, the signal line 26 is electrically connected to the relay electrode QA2 through the conduction hole HB1 penetrating the insulating layer LB. That is, the signal line 26 and the active region 10A (source) of the selection transistor TSL are connected via the relay electrode QA2. The first electrode C1 in FIG. 7 is electrically connected to the relay electrode QA1 through a conduction hole HB2 that penetrates the insulating layer LB. That is, the first electrode C1 of the capacitive element C and the gate GDR of the drive transistor TDR are connected via the relay electrode QA1. The relay electrode QB1 in FIG. 7 is electrically connected to the relay electrode QA3 via the conduction hole HB3 of the insulating layer LB, and the relay electrode QB2 is electrically connected to the relay electrode QA4 via the conduction hole HB4 of the insulating layer LB.
絶縁層LCは、信号線26と第1電極C1と複数の中継電極QB(QB1,QB2)とが形成された絶縁層LBの面上に形成される。図3、図4および図8から理解される通り、絶縁層LCの面上には、第2電極C2と複数の中継電極QC(QC1,QC2)とが同層から形成される。第2電極C2は、平面視(すなわち基板10の表面に垂直な方向からみた状態)で第1電極C1に重複する形状および位置に形成される。図3から理解される通り、第1電極C1および第2電極C2と両者間の絶縁層LCとで容量素子Cが構成される。図8に例示される通り、容量素子C(第1電極C1,第2電極C2)は、平面視で駆動トランジスターTDRおよび発光制御トランジスターTELに重なるように設置される。図8の中継電極QC1は絶縁層LCの導通孔HC1を介して中継電極QB1に導通し、中継電極QC2は絶縁層LCの導通孔HC2を介して中継電極QB2に導通する。   The insulating layer LC is formed on the surface of the insulating layer LB on which the signal line 26, the first electrode C1, and the plurality of relay electrodes QB (QB1, QB2) are formed. As understood from FIGS. 3, 4 and 8, the second electrode C2 and the plurality of relay electrodes QC (QC1, QC2) are formed from the same layer on the surface of the insulating layer LC. The second electrode C2 is formed in a shape and a position overlapping the first electrode C1 in a plan view (that is, as viewed from a direction perpendicular to the surface of the substrate 10). As understood from FIG. 3, the capacitive element C is constituted by the first electrode C1 and the second electrode C2 and the insulating layer LC therebetween. As illustrated in FIG. 8, the capacitive element C (first electrode C1, second electrode C2) is disposed so as to overlap the drive transistor TDR and the light emission control transistor TEL in plan view. The relay electrode QC1 in FIG. 8 is electrically connected to the relay electrode QB1 via the conduction hole HC1 of the insulating layer LC, and the relay electrode QC2 is electrically connected to the relay electrode QB2 via the conduction hole HC2 of the insulating layer LC.
図3および図4に例示される通り、絶縁層LDは、第2電極C2と複数の中継電極QC(QC1,QC2)とが形成された絶縁層LCの面上に形成される。以上の説明では表示画素PEに着目したが、基板10の表面から絶縁層LDまでの各要素の構造は、周辺領域18内のダミー画素PDについても共通する。   As illustrated in FIGS. 3 and 4, the insulating layer LD is formed on the surface of the insulating layer LC on which the second electrode C2 and the plurality of relay electrodes QC (QC1, QC2) are formed. In the above description, attention is paid to the display pixel PE, but the structure of each element from the surface of the substrate 10 to the insulating layer LD is common to the dummy pixels PD in the peripheral region 18.
絶縁層LDの表面には平坦化処理が実行される。平坦化処理には、化学機械研磨(CMP:Chemical Mechanical Polishing)等の公知の表面処理技術が任意に採用される。平坦化処理で高度に平坦化された絶縁層LDの表面に、図3に例示される通り、第1電源導電体41と第2電源導電体42とが同層から形成される。図10は、第1電源導電体41および第2電源導電体42の平面図であり、図11から図14は、図10における領域αの拡大図である。図10および図11から理解される通り、第1電源導電体41は第1領域12の表示領域16内に形成され、第2電源導電体42は第1領域12の周辺領域18内に形成される。第1電源導電体41と第2電源導電体42とは、相互に離間して形成されて電気的に絶縁される。第1電源導電体41は、多層配線層内の配線(図示略)を介して、高位側の電源電位VELが供給される実装端子36に導通する。同様に、第2電源導電体42は、多層配線層内の配線(図示略)を介して、低位側の電源電位VCTが供給される実装端子36に導通する。第1実施形態の第1電源導電体41および第2電源導電体42は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば100nm程度の膜厚に形成される。   A planarization process is performed on the surface of the insulating layer LD. For the planarization treatment, a known surface treatment technique such as chemical mechanical polishing (CMP) is arbitrarily employed. As illustrated in FIG. 3, the first power supply conductor 41 and the second power supply conductor 42 are formed from the same layer on the surface of the insulating layer LD that is highly planarized by the planarization process. FIG. 10 is a plan view of the first power supply conductor 41 and the second power supply conductor 42, and FIGS. 11 to 14 are enlarged views of the region α in FIG. As understood from FIGS. 10 and 11, the first power supply conductor 41 is formed in the display area 16 of the first area 12, and the second power supply conductor 42 is formed in the peripheral area 18 of the first area 12. The The first power supply conductor 41 and the second power supply conductor 42 are formed to be separated from each other and electrically insulated. The first power supply conductor 41 is electrically connected to the mounting terminal 36 to which the higher power supply potential VEL is supplied via a wiring (not shown) in the multilayer wiring layer. Similarly, the second power supply conductor 42 is electrically connected to the mounting terminal 36 to which the lower power supply potential VCT is supplied via wiring (not shown) in the multilayer wiring layer. The first power supply conductor 41 and the second power supply conductor 42 of the first embodiment are made of a light-reflective conductive material containing, for example, silver or aluminum and have a thickness of, for example, about 100 nm.
第1電源導電体41は、前述の通り高位側の電源電位VELが供給される電源配線であり、図10および図11から理解される通り、表示領域16の略全域にわたり面状に形成された略矩形状のベタパターンである。ベタパターンとは、線状または帯状のパターンやその組合せ(例えば格子状)のパターンではなく、表示領域16の略全面を塗潰すように実質的に隙間なく一様に連続する面状(すなわちベタ状)のパターンを意味する。   The first power supply conductor 41 is a power supply line to which the higher power supply potential VEL is supplied as described above, and is formed in a planar shape over substantially the entire display region 16 as understood from FIGS. 10 and 11. It is a substantially rectangular solid pattern. The solid pattern is not a linear or belt-like pattern or a combination thereof (for example, a lattice pattern), but a planar shape (that is, a solid pattern) that is substantially continuous with no gap so as to fill almost the entire surface of the display area 16. Pattern).
図4、図9および図11から理解される通り、表示領域16内に形成された第1電源導電体41は、表示画素PE毎に絶縁層LDに形成された導通孔HD1を介して中継電極QC1に導通する。すなわち、図4から理解される通り、駆動トランジスターTDRのソースとして機能する能動領域10Aは、中継電極QA3と中継電極QB1と中継電極QC1とを介して第1電源導電体41に接続される。なお、絶縁層LCと絶縁層LDとを貫通する導通孔を介して第1電源導電体41を中継電極QB2に導通させる(したがって中継電極QC1は省略される)ことも可能である。また、図9および図11に例示される通り、第1電源導電体41は、絶縁層LDの導通孔HD2を介して容量素子Cの第2電極C2に接続される。すなわち、駆動トランジスターTDRのゲートGDRとソース(第1電源導電体41)との間に容量素子Cが介在する。   As understood from FIGS. 4, 9 and 11, the first power supply conductor 41 formed in the display region 16 is connected to the relay electrode via the conduction hole HD1 formed in the insulating layer LD for each display pixel PE. Conducts to QC1. That is, as understood from FIG. 4, the active region 10A functioning as the source of the driving transistor TDR is connected to the first power supply conductor 41 via the relay electrode QA3, the relay electrode QB1, and the relay electrode QC1. It is also possible to conduct the first power supply conductor 41 to the relay electrode QB2 through the conduction hole passing through the insulating layer LC and the insulating layer LD (therefore, the relay electrode QC1 is omitted). Further, as illustrated in FIGS. 9 and 11, the first power supply conductor 41 is connected to the second electrode C2 of the capacitive element C through the conduction hole HD2 of the insulating layer LD. That is, the capacitive element C is interposed between the gate GDR and the source (first power supply conductor 41) of the driving transistor TDR.
図9に例示される通り、第1電源導電体41には表示画素PE毎に開口部41Aが形成される。各開口部41Aの内側には中継電極QD1が第1電源導電体41および第2電源導電体42と同層から形成される。中継電極QD1と第1電源導電体41とは、相互に離間して形成されて電気的に絶縁される。図4および図9から理解される通り、中継電極QD1は、絶縁層LDに形成された導通孔HD3を介して中継電極QC2に導通する。なお、絶縁層LCと絶縁層LDとを貫通する導通孔を介して中継電極QD1を中継電極QB2に導通させる(したがって中継電極QC2は省略される)ことも可能である。   As illustrated in FIG. 9, the first power supply conductor 41 has an opening 41A for each display pixel PE. A relay electrode QD1 is formed in the same layer as the first power supply conductor 41 and the second power supply conductor 42 inside each opening 41A. The relay electrode QD1 and the first power supply conductor 41 are formed away from each other and electrically insulated. As understood from FIGS. 4 and 9, the relay electrode QD1 is electrically connected to the relay electrode QC2 through a conduction hole HD3 formed in the insulating layer LD. Note that the relay electrode QD1 can be electrically connected to the relay electrode QB2 through a conduction hole that penetrates the insulating layer LC and the insulating layer LD (therefore, the relay electrode QC2 is omitted).
他方、第1領域12のうちダミー画素PDが配列される周辺領域18内に形成された第2電源導電体42は、前述の通り低位側の電源電位VCTが供給される電源配線であり、図10に例示される通り、平面視で第1電源導電体41(表示領域16)を包囲する矩形枠状(閉図形)に形成される。図11に例示される通り、絶縁層LDにはダミー画素PD毎に導通孔HD4と導通孔HD5とが形成される。第2電源導電体42は、導通孔HD4を介してダミー画素PDの中継電極QC1に導通するとともに、導通孔HD5を介してダミー画素PDの中継電極QC2に導通する。他方、第1電源導電体41について前述した開口部41Aや中継電極QD1は第2電源導電体42には形成されない。   On the other hand, the second power supply conductor 42 formed in the peripheral region 18 in which the dummy pixels PD are arranged in the first region 12 is a power supply wiring to which the lower power supply potential VCT is supplied as described above. 10 is formed in a rectangular frame shape (closed figure) surrounding the first power supply conductor 41 (display area 16) in plan view. As illustrated in FIG. 11, in the insulating layer LD, a conduction hole HD4 and a conduction hole HD5 are formed for each dummy pixel PD. The second power supply conductor 42 is conducted to the relay electrode QC1 of the dummy pixel PD through the conduction hole HD4, and is conducted to the relay electrode QC2 of the dummy pixel PD through the conduction hole HD5. On the other hand, the opening 41A and the relay electrode QD1 described above for the first power supply conductor 41 are not formed in the second power supply conductor.
図3および図4に例示される通り、第1電源導電体41と第2電源導電体42と中継電極QD1とが形成された絶縁層LDの面上には光路調整層60が形成される。光路調整層60は、各表示画素PEの共振構造の共振波長(すなわち表示色)を規定する光透過性の膜体である。各表示画素PEの共振構造や光路調整層60の詳細については後述する。   As illustrated in FIGS. 3 and 4, the optical path adjustment layer 60 is formed on the surface of the insulating layer LD on which the first power supply conductor 41, the second power supply conductor 42, and the relay electrode QD1 are formed. The optical path adjustment layer 60 is a light-transmitting film body that defines the resonance wavelength (that is, display color) of the resonance structure of each display pixel PE. Details of the resonance structure of each display pixel PE and the optical path adjustment layer 60 will be described later.
図12に例示される通り、光路調整層60の面上には、表示領域16内の表示画素PE毎の中継電極QE1と周辺領域18のダミー画素PD毎の中継電極QE2とが同層から形成される。中継電極QE1および中継電極QE2は、例えば遮光性の導電材料(例えば窒化チタン)で形成される。   As illustrated in FIG. 12, on the surface of the optical path adjustment layer 60, the relay electrode QE1 for each display pixel PE in the display region 16 and the relay electrode QE2 for each dummy pixel PD in the peripheral region 18 are formed from the same layer. Is done. The relay electrode QE1 and the relay electrode QE2 are made of, for example, a light-shielding conductive material (for example, titanium nitride).
表示領域16内の中継電極QE1は、光路調整層60を貫通する導通孔HE1を介して中継電極QD1に導通する。図4および図12から理解される通り、中継電極QE1は、第1電源導電体41の開口部41Aに平面視で重複するように形成される。すなわち、中継電極QE1の外周縁は平面視で開口部41Aの内周縁の外側に位置する。中継電極QE1は遮光性の導電材料で形成されるから、多層配線層に対する開口部41Aからの外光の侵入が中継電極QE1により防止される。したがって、光照射に起因した各トランジスターTの電流リークを防止できるという利点がある。他方、周辺領域18内の中継電極QE2は、図12から理解される通り、光路調整層60を貫通する導通孔HE2を介して第2電源導電体42に導通する。   The relay electrode QE1 in the display region 16 is electrically connected to the relay electrode QD1 through a conduction hole HE1 penetrating the optical path adjustment layer 60. As understood from FIGS. 4 and 12, the relay electrode QE1 is formed so as to overlap the opening 41A of the first power supply conductor 41 in plan view. That is, the outer peripheral edge of the relay electrode QE1 is located outside the inner peripheral edge of the opening 41A in plan view. Since the relay electrode QE1 is formed of a light-shielding conductive material, the relay electrode QE1 prevents external light from entering the multilayer wiring layer from the opening 41A. Therefore, there is an advantage that current leakage of each transistor T due to light irradiation can be prevented. On the other hand, the relay electrode QE2 in the peripheral region 18 is electrically connected to the second power supply conductor 42 through the conduction hole HE2 penetrating the optical path adjusting layer 60 as understood from FIG.
中継電極QE1および中継電極QE2が形成された光路調整層60の面上には、図3、図4および図13に例示される通り、表示領域16内の表示画素PE毎の第1電極E1と周辺領域18のダミー画素PD毎の導通用電極QFとが同層から形成される。第1電極E1と導通用電極QFとは、例えばITO(Indium Tin Oxide)等の光透過性の導電材料で形成される。第1電極E1は、図2を参照して前述した通り、発光素子45の陽極として機能する略矩形状の電極(画素電極)であり、図4に例示される通り、光路調整層60の面上の中継電極QE1に接触する。すなわち、第1電極E1は、中継電極QE1と中継電極QD1と中継電極QC2と中継電極QB2と中継電極QA4とを介して発光制御トランジスターTELの能動領域10A(ドレイン)に導通する。   On the surface of the optical path adjustment layer 60 on which the relay electrode QE1 and the relay electrode QE2 are formed, the first electrode E1 for each display pixel PE in the display area 16 and The conductive electrode QF for each dummy pixel PD in the peripheral region 18 is formed from the same layer. The first electrode E1 and the conduction electrode QF are formed of a light-transmitting conductive material such as ITO (Indium Tin Oxide). As described above with reference to FIG. 2, the first electrode E1 is a substantially rectangular electrode (pixel electrode) that functions as the anode of the light emitting element 45, and as illustrated in FIG. 4, the surface of the optical path adjustment layer 60. It contacts the upper relay electrode QE1. That is, the first electrode E1 is electrically connected to the active region 10A (drain) of the light emission control transistor TEL via the relay electrode QE1, the relay electrode QD1, the relay electrode QC2, the relay electrode QB2, and the relay electrode QA4.
他方、周辺領域18内の導通用電極QFは、第1電極E1と同等の平面形状およびサイズに形成された略矩形状の電極である。表示領域16内の各第1電極E1と周辺領域18内の各導通用電極QFとは、X方向およびY方向の各々にわたり共通のピッチ(周期)で配列される。すなわち、各第1電極E1と各導通用電極QFとは、X方向に共通のピッチDXで配列するとともにY方向に共通のピッチDYで配列する。表示領域16と周辺領域18との境界を挟んで相互に隣合う第1電極E1と導通用電極QFとのピッチもX方向のピッチDXとY方向のピッチDYとに設定される。X方向のピッチDXは、例えば1.3μm以上かつ3.5μm以下に設定される。図13から理解される通り、導通用電極QFは、光路調整層60の面上の中継電極QE2に接触する。すなわち、導通用電極QFは、中継電極QE2を介して第2電源導電体42に導通する。なお、図13では、周辺領域18内にX方向の1行分とY方向の2列分とにわたり導通用電極QFを配列した構成を例示したが、導通用電極QFの配列数は任意である。例えば、第2電極E2と第2電源導電体42との間に要求される接続抵抗や、発光機能層46または第2電極E2の形成範囲等に応じて、導通用電極QFの配列数は適宜に選定される。図3および図4から理解される通り、第1電源導電体41は、信号線26が形成された配線層と第1電極E1および導通用電極QFが形成された配線層との間に形成される。   On the other hand, the conduction electrode QF in the peripheral region 18 is a substantially rectangular electrode formed in the same planar shape and size as the first electrode E1. The first electrodes E1 in the display area 16 and the conduction electrodes QF in the peripheral area 18 are arranged at a common pitch (period) over the X direction and the Y direction. That is, the first electrodes E1 and the conduction electrodes QF are arranged at a common pitch DX in the X direction and at a common pitch DY in the Y direction. The pitch between the first electrode E1 and the conduction electrode QF adjacent to each other across the boundary between the display region 16 and the peripheral region 18 is also set to the pitch DX in the X direction and the pitch DY in the Y direction. The pitch DX in the X direction is set to, for example, 1.3 μm or more and 3.5 μm or less. As understood from FIG. 13, the conduction electrode QF is in contact with the relay electrode QE2 on the surface of the optical path adjustment layer 60. That is, the conduction electrode QF is conducted to the second power supply conductor 42 via the relay electrode QE2. Although FIG. 13 illustrates the configuration in which the conduction electrodes QF are arranged in the peripheral region 18 over one row in the X direction and two columns in the Y direction, the number of arrangement of the conduction electrodes QF is arbitrary. . For example, the number of conductive electrodes QF is appropriately determined according to the connection resistance required between the second electrode E2 and the second power supply conductor 42, the formation range of the light emitting functional layer 46 or the second electrode E2, and the like. Selected. As understood from FIGS. 3 and 4, the first power supply conductor 41 is formed between the wiring layer in which the signal line 26 is formed and the wiring layer in which the first electrode E1 and the conduction electrode QF are formed. The
図1のガードリング38は、図3に例示される通り、以上に例示した各要素と同層から形成された複数の導電層QG(QG1〜QG6)の積層で構成される。導電層QG1は各トランジスターTのゲートGと同層から形成され、導電層QG2は信号線26と同層から形成され、導電層QG3は容量素子Cの第2電極C2と同層から形成される。また、導電層QG4は第1電源導電体41および第2電源導電体42と同層から形成され、導電層QG5は中継電極QE2と同層から形成され、導電層QG6は第1電極E1および導通用電極QFと同層から形成される。なお、ガードリング38を構成する各導電層QGは適宜に省略され得る。例えば、導電層QG3を省略して導電層QG2と導電層QG4とを直接に導通させることも可能である。   As shown in FIG. 3, the guard ring 38 in FIG. 1 is formed by stacking a plurality of conductive layers QG (QG1 to QG6) formed from the same layer as each of the elements exemplified above. The conductive layer QG1 is formed from the same layer as the gate G of each transistor T, the conductive layer QG2 is formed from the same layer as the signal line 26, and the conductive layer QG3 is formed from the same layer as the second electrode C2 of the capacitive element C. . The conductive layer QG4 is formed from the same layer as the first power supply conductor 41 and the second power supply conductor 42, the conductive layer QG5 is formed from the same layer as the relay electrode QE2, and the conductive layer QG6 is formed from the first electrode E1 and the conductive layer. It is formed from the same layer as the common electrode QF. The conductive layers QG constituting the guard ring 38 can be omitted as appropriate. For example, the conductive layer QG3 can be omitted and the conductive layer QG2 and the conductive layer QG4 can be directly conducted.
中継電極QE1と中継電極QE2と第1電極E1と導通用電極QFとが形成された光路調整層60の面上には、図3、図4および図14に例示される通り、基板10の全域にわたり画素定義層65が形成される。画素定義層65は、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で形成される。図14から理解される通り、画素定義層65には、表示領域16内の各第1電極E1に対応する開口部(第1開口部)65Aと周辺領域18内の各導通用電極QFに対応する開口部(第2開口部)65Bとが形成される。画素定義層65のうち開口部65Aの内周縁の近傍の領域は第1電極E1の周縁に重なる。すなわち、開口部65Aの内周縁は平面視で第1電極E1の周縁の内側に位置する。同様に、画素定義層65のうち開口部65Bの内周縁の近傍の領域は導通用電極QFの周縁に重なる。図12および図14から理解される通り、中継電極QE1および中継電極QE2は画素定義層65で覆われる。各開口部65Aと各開口部65Bとは、平面形状(矩形状)やサイズが共通し、かつ、X方向およびY方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層65は平面視で格子状に形成される。   On the surface of the optical path adjustment layer 60 on which the relay electrode QE1, the relay electrode QE2, the first electrode E1, and the conduction electrode QF are formed, the entire region of the substrate 10 is illustrated as illustrated in FIGS. A pixel definition layer 65 is formed over the entire area. The pixel definition layer 65 is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). As understood from FIG. 14, the pixel definition layer 65 corresponds to the opening (first opening) 65 </ b> A corresponding to each first electrode E <b> 1 in the display region 16 and each conduction electrode QF in the peripheral region 18. An opening (second opening) 65B is formed. A region in the pixel definition layer 65 in the vicinity of the inner periphery of the opening 65A overlaps the periphery of the first electrode E1. That is, the inner peripheral edge of the opening 65A is located inside the peripheral edge of the first electrode E1 in plan view. Similarly, a region in the pixel definition layer 65 near the inner periphery of the opening 65B overlaps the periphery of the conduction electrode QF. As understood from FIGS. 12 and 14, the relay electrode QE1 and the relay electrode QE2 are covered with a pixel definition layer 65. Each opening 65A and each opening 65B have a common planar shape (rectangular shape) and size, and are arranged in a matrix at a common pitch in each of the X direction and the Y direction. As understood from the above description, the pixel definition layer 65 is formed in a lattice shape in plan view.
図3および図4に例示される通り、第1電極E1と導通用電極QFと画素定義層65とが形成された光路調整層60の面上には発光機能層46が形成される。発光機能層46は、第1領域12の表示領域16内に形成されて複数の表示画素PEにわたり連続する。他方、図3から理解される通り、周辺領域18や第2領域14には発光機能層46は形成されない。なお、例えば周辺領域14のうち表示領域12側の領域に発光機能層46を形成することも可能である。発光機能層46は、有機EL材料で形成された発光層を含んで構成され、電流の供給により白色光を放射する。白色光は、青色の波長域と緑色の波長域と赤色の波長域とにわたるスペクトルを有する光であり、可視光の波長域内に少なくとも2個のピークが観測される。なお、発光層に供給される電子や正孔の輸送層または注入層を発光機能層46に含ませることも可能である。   As illustrated in FIGS. 3 and 4, the light emitting functional layer 46 is formed on the surface of the optical path adjustment layer 60 on which the first electrode E1, the conduction electrode QF, and the pixel definition layer 65 are formed. The light emitting functional layer 46 is formed in the display region 16 of the first region 12 and is continuous over a plurality of display pixels PE. On the other hand, as understood from FIG. 3, the light emitting functional layer 46 is not formed in the peripheral region 18 or the second region 14. For example, it is also possible to form the light emitting functional layer 46 in a region on the display region 12 side in the peripheral region 14. The light emitting functional layer 46 includes a light emitting layer formed of an organic EL material, and emits white light by supplying current. White light is light having a spectrum covering a blue wavelength range, a green wavelength range, and a red wavelength range, and at least two peaks are observed in the visible wavelength range. Note that the light emitting functional layer 46 may include an electron or hole transport layer or an injection layer supplied to the light emitting layer.
発光機能層46が形成された光路調整層60の面上には、第1領域12(表示領域16および周辺領域18)の全域にわたり第2電極E2が形成される。第2電極E2は、図2を参照して前述した通り、発光素子45の陰極として機能する。図4に例示される通り、発光機能層46のうち画素定義層65の各開口部65Aの内側にて第1電極E1と第2電極E2とに挟まれた領域(発光領域)が発光する。すなわち、開口部65Aの内側で第1電極E1と発光機能層46と第2電極E2とが積層された部分が発光素子45として機能する。以上の説明から理解される通り、画素定義層65は、各表示画素PEの発光素子45の平面形状やサイズ(実際に発光する領域)を規定する。第1実施形態の発光装置100は、発光素子45が非常に高精細に配置されたマイクロディスプレイである。例えば1個の発光素子45の面積(1個の開口部65Aの面積)は40μm2以下に設定され、X方向に相互に隣合う各発光素子45の間隔は1.5μm以下に設定される。 On the surface of the optical path adjustment layer 60 on which the light emitting functional layer 46 is formed, the second electrode E2 is formed over the entire first region 12 (the display region 16 and the peripheral region 18). The second electrode E2 functions as the cathode of the light emitting element 45 as described above with reference to FIG. As illustrated in FIG. 4, a region (light emitting region) sandwiched between the first electrode E1 and the second electrode E2 inside the opening 65A of the pixel defining layer 65 in the light emitting functional layer 46 emits light. That is, a portion where the first electrode E1, the light emitting functional layer 46, and the second electrode E2 are stacked inside the opening 65A functions as the light emitting element 45. As understood from the above description, the pixel definition layer 65 defines the planar shape and size (area where light is actually emitted) of the light emitting element 45 of each display pixel PE. The light emitting device 100 of the first embodiment is a micro display in which the light emitting elements 45 are arranged with very high definition. For example, the area of one light emitting element 45 (the area of one opening 65A) is set to 40 μm 2 or less, and the interval between the light emitting elements 45 adjacent to each other in the X direction is set to 1.5 μm or less.
第1領域12の全域にわたる第2電極E2のうち周辺領域18内に位置する部分は、図14の画素定義層65の開口部65Bの内側で導通用電極QFに接触する。周辺領域14のうち導通用電極QFと第2電極E2とが導通する領域やその外側の領域には発光機能層46は形成されない。以上の説明から理解される通り、表示領域16および周辺領域18の双方にわたる第2電極E2は、周辺領域18内の各導通用電極QFと各中継電極QE2とを介して第2電源導電体42に導通する。すなわち、第2電源導電体42から中継電極QE2と導通用電極QFとを介して第2電極E2に低位側の電源電位VCTが供給される。   A portion of the second electrode E2 located in the peripheral region 18 in the entire first region 12 is in contact with the conduction electrode QF inside the opening 65B of the pixel definition layer 65 in FIG. In the peripheral region 14, the light emitting functional layer 46 is not formed in a region where the conductive electrode QF and the second electrode E2 are conductive or in a region outside the conductive region. As can be understood from the above description, the second electrode E2 extending over both the display region 16 and the peripheral region 18 is connected to the second power source conductor 42 via the conductive electrodes QF and the relay electrodes QE2 in the peripheral region 18. Conducted to. That is, the lower power supply potential VCT is supplied from the second power supply conductor 42 to the second electrode E2 through the relay electrode QE2 and the conduction electrode QF.
第2電極E2は、表面に到達した光の一部を透過するとともに残りを反射する性質(半透過反射性)の半透過反射層として機能する。例えば、銀やマグネシウムを含有する合金等の光反射性の導電材料を充分に薄い膜厚に形成することで半透過反射性の第2電極E2が形成される。発光機能層46からの放射光は、第1電源導電体41と第2電極E2との間で往復し、特定の共振波長の成分が選択的に増幅されたうえで第2電極E2を透過して観察側(基板10とは反対側)に出射する。すなわち、反射層として機能する第1電源導電体41と半透過反射層として機能する第2電極E2との間で発光機能層46からの出射光を共振させる共振構造が形成される。光路調整層60は、共振構造の共振波長(表示色)を表示画素PEの表示色毎に個別に設定するための要素である。具体的には、共振構造を構成する第1電源導電体41と第2電極E2との間の光路長(光学的距離)を光路調整層60の膜厚に応じて適宜に調整することで各表示画素PEの出射光の共振波長が表示色毎に設定される。   The second electrode E2 functions as a semi-transmissive reflective layer having a property of transmitting part of the light reaching the surface and reflecting the rest (semi-transmissive reflective). For example, the transflective second electrode E2 is formed by forming a light-reflective conductive material such as an alloy containing silver or magnesium in a sufficiently thin film thickness. The radiated light from the light emitting functional layer 46 reciprocates between the first power supply conductor 41 and the second electrode E2, and a specific resonance wavelength component is selectively amplified and then transmitted through the second electrode E2. To the observation side (the side opposite to the substrate 10). That is, a resonance structure is formed that resonates the light emitted from the light emitting functional layer 46 between the first power supply conductor 41 functioning as a reflective layer and the second electrode E2 functioning as a semi-transmissive reflective layer. The optical path adjustment layer 60 is an element for individually setting the resonance wavelength (display color) of the resonance structure for each display color of the display pixel PE. Specifically, each optical path length (optical distance) between the first power supply conductor 41 and the second electrode E2 constituting the resonance structure is adjusted appropriately according to the film thickness of the optical path adjustment layer 60. The resonance wavelength of the light emitted from the display pixel PE is set for each display color.
図15は、表示色が相違する3個の表示画素PE(赤色,緑色,青色)の構成を、光路調整層60の具体的な構成に着目して図示した断面図である。図15では、赤色(R)に対応する表示画素PEと緑色(G)に対応する表示画素PEと青色(B)に対応する表示画素PEとが便宜的に例示されている。図15から理解される通り、光路調整層60は、珪素化合物(典型的には窒化珪素や酸化珪素)等の光透過性の絶縁材料で形成された複数層(第1調整層61,第2調整層62,第3調整層63)の積層で構成される。第1調整層61は、例えば窒化珪素で40nm以上かつ100nm以下の膜厚に形成され、第2調整層62は、例えば酸化珪素で40nm以上かつ50nm以下の膜厚に形成され、第3調整層63は、例えば酸化珪素で40nm以上かつ70nm以下の膜厚に形成される。   FIG. 15 is a cross-sectional view illustrating the configuration of three display pixels PE (red, green, and blue) having different display colors, focusing on the specific configuration of the optical path adjustment layer 60. In FIG. 15, a display pixel PE corresponding to red (R), a display pixel PE corresponding to green (G), and a display pixel PE corresponding to blue (B) are illustrated for convenience. As understood from FIG. 15, the optical path adjustment layer 60 is composed of a plurality of layers (first adjustment layer 61, second adjustment layer 61 made of a light transmissive insulating material such as a silicon compound (typically silicon nitride or silicon oxide)). The adjustment layer 62 and the third adjustment layer 63) are stacked. The first adjustment layer 61 is formed of, for example, silicon nitride with a thickness of 40 nm or more and 100 nm or less, and the second adjustment layer 62 is formed of, for example, silicon oxide with a thickness of 40 nm or more and 50 nm or less. 63 is formed of, for example, silicon oxide with a film thickness of 40 nm or more and 70 nm or less.
第2調整層62および第3調整層63は、各表示画素PEの表示色に応じて選択的に除去される。具体的には、青色の表示画素PEでは、第2調整層62および第3調整層63が除去されることで光路調整層60は第1調整層61のみで構成され、緑色の表示画素PEでは、第3調整層63が除去されることで光路調整層60は第1調整層61および第2調整層62で構成される。他方、赤色の表示画素PEでは、第1調整層61と第2調整層62と第3調整層63との積層で光路調整層60が構成される。例えば第1調整層61を50nmの膜厚で形成し、第2調整層62を65nmの膜厚で形成し、第3調整層63を55nmの膜厚で形成した場合、赤色の表示画素PEでは170nmの光路調整層60(第1調整層61+第2調整層62+第3調整層63)が構成され、緑色の表示画素PEでは115nmの光路調整層60(第1調整層61+第2調整層62)が構成され、青色の表示画素PEでは50nmの光路調整層60(第1調整層61)が構成される。以上の例示では、赤色の表示画素PEと青色の表示画素PEとの間で光路調整層60の膜厚差は120nmである。なお、以上の説明では表示領域16に着目したが、周辺領域18内の各ダミー画素PDについても表示領域16内と同様の構成の光路調整層60が形成される。   The second adjustment layer 62 and the third adjustment layer 63 are selectively removed according to the display color of each display pixel PE. Specifically, in the blue display pixel PE, the second adjustment layer 62 and the third adjustment layer 63 are removed, so that the optical path adjustment layer 60 includes only the first adjustment layer 61. In the green display pixel PE, By removing the third adjustment layer 63, the optical path adjustment layer 60 is constituted by the first adjustment layer 61 and the second adjustment layer 62. On the other hand, in the red display pixel PE, the optical path adjustment layer 60 is configured by stacking the first adjustment layer 61, the second adjustment layer 62, and the third adjustment layer 63. For example, when the first adjustment layer 61 is formed with a film thickness of 50 nm, the second adjustment layer 62 is formed with a film thickness of 65 nm, and the third adjustment layer 63 is formed with a film thickness of 55 nm, the red display pixel PE The 170 nm optical path adjustment layer 60 (first adjustment layer 61 + second adjustment layer 62 + third adjustment layer 63) is configured, and the 115 nm optical path adjustment layer 60 (first adjustment layer 61 + second adjustment layer 62) in the green display pixel PE. ), And a 50 nm optical path adjustment layer 60 (first adjustment layer 61) is formed in the blue display pixel PE. In the above example, the difference in film thickness of the optical path adjustment layer 60 between the red display pixel PE and the blue display pixel PE is 120 nm. In the above description, the display area 16 is focused. However, the optical path adjustment layer 60 having the same configuration as that in the display area 16 is formed for each dummy pixel PD in the peripheral area 18.
光路調整層60の膜厚を以上の例示のように表示画素PEの表示色毎に調整することで、共振構造の反射層として機能する第1電源導電体41と半透過反射層として機能する第2電極E2との間隔(以下「共振長」という)Zが表示色毎に個別に設定される。具体的には、青色の表示画素PEの共振長ZBは緑色の表示画素PEの共振長ZGを下回り、緑色の表示画素PEの共振長ZGは赤色の表示画素PEの共振長ZRを下回る(ZB<ZG<ZR)。したがって、青色の表示画素PEの発光素子45からは青色光が出射され、緑色の表示画素PEの発光素子45からは緑色光が出射され、赤色の表示画素PEの発光素子45からは赤色光が出射される。   By adjusting the film thickness of the optical path adjustment layer 60 for each display color of the display pixel PE as illustrated above, the first power supply conductor 41 that functions as a reflective layer of the resonant structure and the first power source conductor 41 that functions as a transflective layer. An interval Z (hereinafter referred to as “resonance length”) Z between the two electrodes E2 is individually set for each display color. Specifically, the resonance length ZB of the blue display pixel PE is less than the resonance length ZG of the green display pixel PE, and the resonance length ZG of the green display pixel PE is less than the resonance length ZR of the red display pixel PE (ZB <ZG <ZR). Accordingly, blue light is emitted from the light emitting element 45 of the blue display pixel PE, green light is emitted from the light emitting element 45 of the green display pixel PE, and red light is emitted from the light emitting element 45 of the red display pixel PE. Emitted.
発光機能層46の表面や第2電極E2の表面には、各々の下層に形成された各要素の形状を反映した段差(凹凸)が現れる。絶縁層LDの表面や第1電源導電体41の表面が段差のない平坦面であると仮定すると、発光機能層46や第2電極E2の表面に現れる最大の段差は、図15の距離FBと距離FRとの差分(高低差)に相当する。距離FBは、第1調整層61と第1電極E1との膜厚の和である。一方、距離FRは、光路調整層60(第1調整層61+第2調整層62+第3調整層63)と画素定義層65と第1電極E1との膜厚の和である。したがって、画素定義層65の膜厚が大きいほど、発光機能層46や第2電極E2の表面に現れる段差は大きくなる。各層における段差は、例えば導電層の断線や短絡等の成膜不良の原因となり得る。以上の事情を考慮して、本実施形態の画素定義層65は、発光機能層46や第2電極E2の表面の段差に起因した成膜不良等の不具合が抑制される膜厚に形成される。   On the surface of the light emitting functional layer 46 and the surface of the second electrode E2, a step (unevenness) reflecting the shape of each element formed in each lower layer appears. Assuming that the surface of the insulating layer LD and the surface of the first power supply conductor 41 are flat surfaces without steps, the maximum step appearing on the surfaces of the light emitting functional layer 46 and the second electrode E2 is the distance FB in FIG. This corresponds to the difference (height difference) from the distance FR. The distance FB is the sum of the film thicknesses of the first adjustment layer 61 and the first electrode E1. On the other hand, the distance FR is the sum of the film thicknesses of the optical path adjustment layer 60 (first adjustment layer 61 + second adjustment layer 62 + third adjustment layer 63), pixel definition layer 65, and first electrode E1. Accordingly, the greater the film thickness of the pixel defining layer 65, the larger the level difference appearing on the surface of the light emitting functional layer 46 and the second electrode E2. The level difference in each layer can cause film formation failure such as disconnection or short circuit of the conductive layer. In consideration of the above circumstances, the pixel definition layer 65 of the present embodiment is formed to have a film thickness that suppresses defects such as film formation defects caused by steps on the surface of the light emitting functional layer 46 and the second electrode E2. .
前述の通り、共振構造の共振長は表示画素PEの表示色毎に相違する。第1実施形態では、相異なる各表示色間における共振長の差異を下回るように画素定義層65の膜厚が選定される。具体的には、本実施形態の画素定義層65は、青色の共振長ZBおよび緑色の共振長ZGの差分ΔBG(ΔBG=ZG−ZB)と、緑色の共振長ZGおよび赤色の共振長ZRの差分ΔGR(ΔGR=ZR−ZG)と、赤色の共振長ZRおよび青色の共振長ZBの差分ΔRB(ΔRB=ZR−ZB)とのうちの最小値(差分Δ)を下回る膜厚に形成される。前述の通り、第1実施形態では、光路調整層60の膜厚に応じて共振構造の共振長を表示色毎に相違させる。したがって、画素定義層65の膜厚は、相異なる各表示色間における光路調整層60の膜厚差を下回る、とも換言され得る。前掲の例示のように、第1調整層61を50nmの膜厚で形成し、第2調整層62を65nmの膜厚で形成し、第3調整層63を55nmの膜厚で形成した場合、差分ΔBGは第2調整層62の膜厚分の65nmであり、差分ΔGRは第3調整層63の膜厚分の55nmであり、差分ΔRBは第2調整層62および第3調整層63の膜厚分の120nmである。以上の構成では、緑色の共振長ZGと赤色の共振長ZRとの差分ΔGR(第3調整層63の膜厚)である55nmが、表示色間の共振長の最小の差分Δに相当する。したがって、画素定義層65は55nmを下回る膜厚に形成される。例えば、画素定義層65は、50nmの膜厚に形成され、更に好適には20nm〜30nm程度の膜厚に形成される。   As described above, the resonance length of the resonance structure is different for each display color of the display pixel PE. In the first embodiment, the film thickness of the pixel definition layer 65 is selected so as to be less than the difference in resonance length between different display colors. Specifically, the pixel definition layer 65 of the present embodiment includes a difference ΔBG (ΔBG = ZG−ZB) between the blue resonance length ZB and the green resonance length ZG, and the green resonance length ZG and the red resonance length ZR. The film thickness is less than the minimum value (difference Δ) between the difference ΔGR (ΔGR = ZR−ZG) and the difference ΔRB (ΔRB = ZR−ZB) between the red resonance length ZR and the blue resonance length ZB. . As described above, in the first embodiment, the resonance length of the resonance structure is made different for each display color according to the film thickness of the optical path adjustment layer 60. Therefore, it can be said that the film thickness of the pixel definition layer 65 is less than the film thickness difference of the optical path adjustment layer 60 between different display colors. As illustrated above, when the first adjustment layer 61 is formed with a thickness of 50 nm, the second adjustment layer 62 is formed with a thickness of 65 nm, and the third adjustment layer 63 is formed with a thickness of 55 nm, The difference ΔBG is 65 nm corresponding to the thickness of the second adjustment layer 62, the difference ΔGR is 55 nm corresponding to the thickness of the third adjustment layer 63, and the difference ΔRB is a film of the second adjustment layer 62 and the third adjustment layer 63. The thickness is 120 nm. In the above configuration, 55 nm which is the difference ΔGR (film thickness of the third adjustment layer 63) between the green resonance length ZG and the red resonance length ZR corresponds to the minimum difference Δ of the resonance length between display colors. Therefore, the pixel definition layer 65 is formed to a thickness less than 55 nm. For example, the pixel definition layer 65 is formed with a thickness of 50 nm, and more preferably with a thickness of about 20 nm to 30 nm.
図16は、図15に例示した任意の1個の表示画素PEを拡大した断面図である。図16から理解される通り、画素定義層65の開口部65Aの内周面67の近傍では、画素定義層65の膜厚の影響で、第1電源導電体41と第2電極E2との間隔が表示画素PEの共振構造の目標の共振長Z(ZR,ZG,ZB)とは相違する場合がある。例えば図16に例示される通り、発光機能層46および第2電極E2の表面には画素定義層65の膜厚を反映した段差が形成されるから、画素定義層65の開口部65Aの内周面67の近傍における第1電源導電体41と第2電極E2との間隔Z'は、表示画素PEの表示色に対応する目標の共振長Z(ZR,ZG,ZB)とは相違する。そして、第1電源導電体41と第2電極E2との間隔Z'が目標の共振長Zとは相違する領域では、発光機能層46からの出射光のうち目標の共振長Zに対応する波長(すなわち本来の表示色の波長)とは相違する波長の単色光が共振構造で強調されたうえで第2電極E2から観察側に出射する。したがって、平面視で発光素子45の周縁の近傍(開口部65Aの内周面67の近傍)の表示色が当該発光素子45の本来の表示色とは相違し得る。例えば、青色の表示画素PEの周縁に緑色が表示される可能性や、緑色の表示画素PEの周縁に黄色や赤色が表示される可能性が想定される。   FIG. 16 is an enlarged cross-sectional view of any one display pixel PE illustrated in FIG. As understood from FIG. 16, in the vicinity of the inner peripheral surface 67 of the opening 65A of the pixel definition layer 65, the distance between the first power supply conductor 41 and the second electrode E2 is influenced by the film thickness of the pixel definition layer 65. May differ from the target resonance length Z (ZR, ZG, ZB) of the resonance structure of the display pixel PE. For example, as illustrated in FIG. 16, a step reflecting the film thickness of the pixel defining layer 65 is formed on the surface of the light emitting functional layer 46 and the second electrode E2, and therefore the inner periphery of the opening 65A of the pixel defining layer 65 is formed. The distance Z ′ between the first power supply conductor 41 and the second electrode E2 in the vicinity of the surface 67 is different from the target resonance length Z (ZR, ZG, ZB) corresponding to the display color of the display pixel PE. In a region where the distance Z ′ between the first power supply conductor 41 and the second electrode E2 is different from the target resonance length Z, the wavelength corresponding to the target resonance length Z of the emitted light from the light emitting functional layer 46. Monochromatic light having a wavelength different from (that is, the wavelength of the original display color) is emphasized by the resonance structure and then emitted from the second electrode E2 to the observation side. Therefore, the display color in the vicinity of the periphery of the light emitting element 45 (in the vicinity of the inner peripheral surface 67 of the opening 65A) in plan view may be different from the original display color of the light emitting element 45. For example, there is a possibility that green will be displayed on the periphery of the blue display pixel PE, or that yellow or red may be displayed on the periphery of the green display pixel PE.
前述の通り、画素定義層65の膜厚が大きいほど第2電極E2(半透過反射層)の段差は大きい。したがって、画素定義層65の膜厚が厚いほど、目標の共振長Zと内周面67の近傍における間隔Z'との相違が大きくなり、発光素子45の本来の表示色と、当該発光素子45の周縁の近傍(間隔Z'の領域)の表示色との相違が顕在化する。本実施形態においては、画素定義層65の膜厚が差分Δを下回るから、画素定義層65の膜厚が差分Δを上回る構成(以下「対比例」という)と比較して、目標の共振長Zと内周面67の近傍における間隔Z'との相違が小さくなる。したがって、本実施形態によれば、対比例と比較して、発光素子45の本来の表示色と発光素子45の周縁の近傍の表示色との差異が表示画像の観察者に知覚され難いという利点がある。具体的には、画素定義層65の膜厚が差分Δ(差分ΔGRと差分ΔBGと差分ΔRBとのうちの最小値)を下回るから、例えば、青色の表示画素PEにおける間隔Z'が緑色の表示画素PEの共振長ZGに到達する(すなわち、青色の表示画素PEの周縁にて表示色が緑色まで変化する)ことや、緑色の表示画素PEにおける間隔Z'が赤色の表示画素PEの共振長ZRに到達する(すなわち、緑色の表示画素PEの周縁にて表示色が赤色まで到達する)ことが防止される。したがって、第1実施形態によれば、各表示画素PEの表示色の誤差が低減された高品位な画像を表示できるという利点がある。   As described above, the step difference of the second electrode E2 (semi-transmissive reflection layer) increases as the film thickness of the pixel definition layer 65 increases. Therefore, the thicker the film thickness of the pixel definition layer 65, the larger the difference between the target resonance length Z and the distance Z ′ in the vicinity of the inner peripheral surface 67, and the original display color of the light emitting element 45 and the light emitting element 45. The difference from the display color in the vicinity of the peripheral edge (region of the interval Z ′) becomes obvious. In this embodiment, since the film thickness of the pixel definition layer 65 is less than the difference Δ, the target resonance length is compared with a configuration in which the film thickness of the pixel definition layer 65 is greater than the difference Δ (hereinafter referred to as “proportional”). The difference between Z and the distance Z ′ in the vicinity of the inner peripheral surface 67 is reduced. Therefore, according to the present embodiment, the advantage that the difference between the original display color of the light emitting element 45 and the display color in the vicinity of the periphery of the light emitting element 45 is less likely to be perceived by the observer of the display image, as compared with the comparative example. There is. Specifically, since the film thickness of the pixel definition layer 65 is less than the difference Δ (the minimum value among the difference ΔGR, the difference ΔBG, and the difference ΔRB), for example, the interval Z ′ in the blue display pixel PE is displayed in green. The resonance length ZG of the pixel PE is reached (that is, the display color changes to green at the periphery of the blue display pixel PE), or the resonance length of the display pixel PE whose interval Z ′ in the green display pixel PE is red. It is prevented that ZR is reached (that is, the display color reaches red at the periphery of the green display pixel PE). Therefore, according to the first embodiment, there is an advantage that a high-quality image in which the display color error of each display pixel PE is reduced can be displayed.
図3に例示される通り、第2電極E2の面上には、基板10の全域にわたり封止体70が形成される。なお、図4では封止体70の図示を便宜的に省略した。封止体70は、基板10上に形成された各要素を封止することで外気や水分の侵入を防止する光透過性の膜体であり、第1封止層71と第2封止層72と第3封止層73との積層で構成される。第1封止層71の面上に第2封止層72が形成され、第1封止層71および第2封止層72の面上に第3封止層73が形成される。図3から理解される通り、第1封止層71および第3封止層73は、第1領域12と第2領域14とを含む基板10の全域にわたり形成される。他方、第2封止層72は、基板10の第1領域12内に形成されて第2領域14には形成されない。具体的には、第2封止層72は、図17に例示される通り、表示領域16と周辺領域18のうち内周縁側の一部の領域とにわたり形成される。以上の説明から理解される通り、図3の封止体70は、表示領域16内では第1封止層71と第2封止層72と第3封止層73との計3層の積層で構成され、第2領域14内では第1封止層71および第2封止層72の計2層の積層で構成される。図1の各実装端子36は、封止体70のうち可撓性の配線基板と接続される領域に形成された開口部を介して外部に露出する。各実装端子36は、例えば、第1電源導電体41および第2電源導電体42と同層から形成された導電層と、中継電極QE2と同層から形成された導電層と、第1電極E1および導通用電極QFと同層から形成された導電層との積層で構成される。   As illustrated in FIG. 3, a sealing body 70 is formed on the entire surface of the substrate 10 on the surface of the second electrode E2. In FIG. 4, the sealing body 70 is not shown for convenience. The sealing body 70 is a light-transmitting film body that seals each element formed on the substrate 10 to prevent intrusion of outside air and moisture, and includes a first sealing layer 71 and a second sealing layer. 72 and a third sealing layer 73. A second sealing layer 72 is formed on the surface of the first sealing layer 71, and a third sealing layer 73 is formed on the surfaces of the first sealing layer 71 and the second sealing layer 72. As understood from FIG. 3, the first sealing layer 71 and the third sealing layer 73 are formed over the entire region of the substrate 10 including the first region 12 and the second region 14. On the other hand, the second sealing layer 72 is formed in the first region 12 of the substrate 10 and is not formed in the second region 14. Specifically, as illustrated in FIG. 17, the second sealing layer 72 is formed over the display region 16 and a partial region on the inner peripheral side of the peripheral region 18. As understood from the above description, the sealing body 70 of FIG. 3 has a total of three layers of the first sealing layer 71, the second sealing layer 72, and the third sealing layer 73 in the display region 16. In the second region 14, the first sealing layer 71 and the second sealing layer 72 are laminated in total. Each mounting terminal 36 in FIG. 1 is exposed to the outside through an opening formed in a region connected to a flexible wiring board in the sealing body 70. Each mounting terminal 36 includes, for example, a conductive layer formed from the same layer as the first power supply conductor 41 and the second power supply conductor 42, a conductive layer formed from the same layer as the relay electrode QE2, and a first electrode E1. The conductive electrode QF and a conductive layer formed from the same layer are used.
封止体70の第1封止層71は、第2電極E2の面上に形成されて第2電極E2の表面に直接に接触する。第1封止層71は、例えば珪素化合物(典型的には窒化珪素や酸化珪素)等の絶縁性の無機材料で例えば200nmから400nm程度の膜厚に形成される。第1封止層71は、光路調整層60の膜厚差(例えば120nm)以上の膜厚に好適に形成される。第1封止層71の形成には、プラズマCVD(Chemical Vapor Deposition)法またはECR(Electron Cyclotron Resonance)プラズマスパッタ法やイオンプレーティング法等の高密度プラズマ成膜技術が好適に利用される。酸化珪素を窒素雰囲気中で蒸着することで珪素酸窒化物の第1封止層71を形成することも可能である。また、酸化チタン等の金属酸化物に代表される無機酸化物も第1封止層71の材料として採用され得る。   The first sealing layer 71 of the sealing body 70 is formed on the surface of the second electrode E2, and is in direct contact with the surface of the second electrode E2. The first sealing layer 71 is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide), for example, with a thickness of about 200 nm to 400 nm. The first sealing layer 71 is suitably formed with a film thickness that is greater than or equal to the film thickness difference (for example, 120 nm) of the optical path adjustment layer 60. For the formation of the first sealing layer 71, a high-density plasma film forming technique such as a plasma CVD (Chemical Vapor Deposition) method, an ECR (Electron Cyclotron Resonance) plasma sputtering method, or an ion plating method is preferably used. It is also possible to form the first sealing layer 71 of silicon oxynitride by depositing silicon oxide in a nitrogen atmosphere. In addition, an inorganic oxide typified by a metal oxide such as titanium oxide can also be adopted as the material of the first sealing layer 71.
封止体70の第2封止層72は、第2電極E2や第1封止層71の表面の凹凸を埋める平坦化膜として機能する。すなわち、第2電極E2や第1封止層71の表面には下方(基板10側)の各要素の形状を反映した凹凸が形成されるが、第2封止層72の表面は、凹凸が充分に低減された略平面である。第2封止層72の上面が下面(すなわち第1封止層71との接触面)と比較して平坦であるとも換言され得る。以上に説明した平坦化の機能が実現されるように、第2封止層72は、第1封止層71および第3封止層73と比較して充分に厚い膜厚(例えば1μmから5μm、特に好適には3μm)に形成される。例えばエポキシ樹脂等の光透過性の有機材料の溶液を公知の塗布技術(例えば印刷法やスピンコート法)で第1封止層71の表面に塗布して乾燥させる工程により第2封止層72が形成される。なお、第2封止層72の材料は有機材料に限定されない。例えば酸化珪素等の無機材料を印刷法等の塗布技術で塗布して乾燥させることで平坦化に充分な膜厚の第2封止層72を形成することも可能である。第2封止層72は、発光機能層46が形成された領域と比較して広い領域にわたり連続し、少なくとも発光機能層46を覆うように形成される。また、第2封止層72が第2電極E2を覆う構成も採用され得る。   The second sealing layer 72 of the sealing body 70 functions as a planarizing film that fills the unevenness on the surfaces of the second electrode E2 and the first sealing layer 71. That is, the surface of the second electrode E2 and the first sealing layer 71 is formed with unevenness reflecting the shape of each element on the lower side (substrate 10 side), but the surface of the second sealing layer 72 is uneven. It is a substantially flat surface that is sufficiently reduced. In other words, the upper surface of the second sealing layer 72 is flat compared to the lower surface (that is, the contact surface with the first sealing layer 71). The second sealing layer 72 has a sufficiently thick film thickness (for example, 1 μm to 5 μm, for example) compared to the first sealing layer 71 and the third sealing layer 73 so that the planarization function described above is realized. And particularly preferably 3 μm). For example, the second sealing layer 72 is formed by applying a solution of a light transmissive organic material such as an epoxy resin to the surface of the first sealing layer 71 by a known coating technique (for example, a printing method or a spin coating method) and drying the solution. Is formed. Note that the material of the second sealing layer 72 is not limited to an organic material. For example, the second sealing layer 72 having a film thickness sufficient for planarization can be formed by applying an inorganic material such as silicon oxide by a coating technique such as a printing method and drying it. The second sealing layer 72 is formed so as to be continuous over a wide area as compared with the area where the light emitting functional layer 46 is formed and to cover at least the light emitting functional layer 46. A configuration in which the second sealing layer 72 covers the second electrode E2 may also be employed.
第3封止層73は、例えば耐水性や耐熱性に優れた無機材料で例えば300nmから700nm程度(特に好適には400nm程度)の膜厚に形成される。例えば窒素化合物(珪素窒化物、珪素酸化物、珪素酸窒化物)が第3封止層73の材料として好適である。第3封止層73の形成には、第1封止層71について例示した公知の成膜技術が任意に採用される。   The third sealing layer 73 is an inorganic material having excellent water resistance and heat resistance, for example, and is formed to a film thickness of, for example, about 300 nm to 700 nm (particularly preferably about 400 nm). For example, a nitrogen compound (silicon nitride, silicon oxide, silicon oxynitride) is suitable as the material of the third sealing layer 73. For the formation of the third sealing layer 73, a known film forming technique exemplified for the first sealing layer 71 is arbitrarily employed.
以上の各要素が形成された基板10の表面には封止基板(図示略)が例えば接着剤で接合される。封止基板は、基板10上の各要素を保護するための光透過性の板状部材(例えばガラス基板)である。なお、封止基板の表面または封止体70(第3封止層73)の表面に表示画素PE毎にカラーフィルターを形成することも可能である。   A sealing substrate (not shown) is bonded to the surface of the substrate 10 on which the above elements are formed, for example, with an adhesive. The sealing substrate is a light-transmitting plate member (for example, a glass substrate) for protecting each element on the substrate 10. It is also possible to form a color filter for each display pixel PE on the surface of the sealing substrate or the surface of the sealing body 70 (third sealing layer 73).
また、封止体70のうち第2電極E2に直接に接触する第1封止層71の膜厚は、共振長Zの差分Δ(光路調整層60の各構成層間の段差)を上回る。以上のように光路調整層60の表面の段差に対して充分な膜厚で第1封止層71を形成した構成によれば、第1封止層71の表面は充分な平坦面(すなわち光路調整層60の段差を反映しない平坦面)となる。すなわち、光路調整層60の段差を埋める平坦化膜として第1封止層71を有効に利用することが可能である。更に好適には、共振長Zの差分Δの2倍以上の膜厚で第1封止層71が形成される。   Further, the film thickness of the first sealing layer 71 in direct contact with the second electrode E2 in the sealing body 70 exceeds the difference Δ of the resonance length Z (steps between the constituent layers of the optical path adjustment layer 60). As described above, according to the configuration in which the first sealing layer 71 is formed with a sufficient film thickness with respect to the step on the surface of the optical path adjustment layer 60, the surface of the first sealing layer 71 has a sufficiently flat surface (that is, the optical path). A flat surface that does not reflect the step of the adjustment layer 60). That is, it is possible to effectively use the first sealing layer 71 as a planarizing film that fills the steps of the optical path adjustment layer 60. More preferably, the first sealing layer 71 is formed with a film thickness that is twice or more the difference Δ of the resonance length Z.
第1実施形態では、表示領域16内の第1電極E1と同層から形成された導通用電極QFと、表示領域16内の第1電源導電体41と同層から形成された第2電源導電体42とが周辺領域18に形成され、表示領域16および周辺領域18の双方にわたる第2電極E2が、周辺領域18内で導通用電極QFを介して第2電源導電体42導通する。すなわち、表示領域16内で第1電源導電体41と第1電極E1とが重なる層構造と同様に周辺領域18でも第2電源導電体42と導通用電極QFとが重なる。したがって、隣接領域内のダミー画素に発光素子の陽極を形成しない特許文献1の構成と比較して、表示領域16と周辺領域18との段差を抑制することが可能である。そして、表示領域16と周辺領域18との段差が抑制されることで、表示領域16と周辺領域18との段差が大きい構成と比較して封止体70を容易に形成できるという利点がある。第1実施形態では特に、表示領域16内の第1電極E1と周辺領域18内の導通用電極QFとで、平面形状およびサイズとX方向のピッチDXおよびY方向のピッチDYとが共通する。したがって、表示領域16と周辺領域18との段差が抑制されるという効果は格別に顕著である。   In the first embodiment, the conductive electrode QF formed from the same layer as the first electrode E1 in the display region 16 and the second power supply conductive formed from the same layer as the first power supply conductor 41 in the display region 16 are used. The body 42 is formed in the peripheral region 18, and the second electrode E2 extending over both the display region 16 and the peripheral region 18 is electrically connected to the second power supply conductor 42 in the peripheral region 18 via the conductive electrode QF. That is, similarly to the layer structure in which the first power supply conductor 41 and the first electrode E1 overlap in the display region 16, the second power supply conductor 42 and the conduction electrode QF also overlap in the peripheral region 18. Therefore, a step between the display region 16 and the peripheral region 18 can be suppressed as compared with the configuration of Patent Document 1 in which the anode of the light emitting element is not formed in the dummy pixel in the adjacent region. In addition, since the step between the display region 16 and the peripheral region 18 is suppressed, there is an advantage that the sealing body 70 can be easily formed as compared with a configuration in which the step between the display region 16 and the peripheral region 18 is large. In the first embodiment, in particular, the first electrode E1 in the display region 16 and the conduction electrode QF in the peripheral region 18 have the same planar shape and size, the pitch DX in the X direction, and the pitch DY in the Y direction. Therefore, the effect of suppressing the level difference between the display area 16 and the peripheral area 18 is particularly remarkable.
また、表示領域16および周辺領域18の双方にわたる画素定義層65には、表示領域16内の第1電極E1に対応する開口部65Aに加えて、周辺領域18内の導通用電極QFに対応する開口部65Bが形成される。すなわち、画素定義層65についても表示領域16と同様の構造が周辺領域18に存在する。したがって、周辺領域18に画素定義層65を形成しない構成や周辺領域18では画素定義層65に開口部65Bを形成しない構成と比較して、表示領域16と周辺領域18との段差を抑制することが可能である。第1実施形態では特に、開口部65Aと開口部65Bとで、平面形状およびサイズとX方向およびY方向の配列のピッチとが共通するから、表示領域16と周辺領域18との段差が抑制されるという効果は格別に顕著である。   In addition, the pixel definition layer 65 extending over both the display region 16 and the peripheral region 18 corresponds to the conduction electrode QF in the peripheral region 18 in addition to the opening 65A corresponding to the first electrode E1 in the display region 16. An opening 65B is formed. In other words, the pixel definition layer 65 also has a structure similar to that of the display area 16 in the peripheral area 18. Therefore, the step difference between the display region 16 and the peripheral region 18 is suppressed as compared with the configuration in which the pixel definition layer 65 is not formed in the peripheral region 18 and the configuration in which the opening 65B is not formed in the pixel definition layer 65 in the peripheral region 18. Is possible. In the first embodiment, in particular, the opening 65A and the opening 65B have the same planar shape and size, and the pitch of the arrangement in the X direction and the Y direction, so that the step between the display area 16 and the peripheral area 18 is suppressed. The effect is particularly remarkable.
第1実施形態では、第1電源導電体41が走査線22や制御線24や信号線26とは別層から形成されるから、第1電源導電体41を各配線と同層から形成する構成と比較して第1電源導電体41の面積を充分に確保する(第1電源導電体41の抵抗を低減する)ことが可能である。具体的には、図10を参照して説明した通り、表示領域16の全域にわたるベタパターンとして第1電源導電体41を形成することが可能である。したがって、第1電源導電体41の面内における電源電位VELの電圧降下が抑制され、結果的に表示画像の表示斑(表示領域16の面内における表示階調の相違)を低減することが可能である。なお、以上の説明では第1電源導電体41に着目したが、各配線(走査線22,制御線24,信号線26)とは別層から形成される第2電源導電体42についても同様の効果が実現される。   In the first embodiment, since the first power supply conductor 41 is formed from a different layer from the scanning line 22, the control line 24, and the signal line 26, the first power supply conductor 41 is formed from the same layer as each wiring. It is possible to sufficiently secure the area of the first power supply conductor 41 (reducing the resistance of the first power supply conductor 41). Specifically, as described with reference to FIG. 10, the first power supply conductor 41 can be formed as a solid pattern over the entire display region 16. Therefore, the voltage drop of the power supply potential VEL in the plane of the first power supply conductor 41 is suppressed, and as a result, display spots of the display image (difference in display gradation in the plane of the display area 16) can be reduced. It is. In the above description, the first power supply conductor 41 is focused. However, the same applies to the second power supply conductor 42 formed from a layer different from each wiring (scanning line 22, control line 24, signal line 26). The effect is realized.
なお、第1電源導電体41と第2電源導電体42とを同層から形成した構成では、例えば絶縁層LDの表面の凹凸に起因して第1電源導電体41と第2電源導電体42とが相互に短絡する可能性がある。第1実施形態では、絶縁層LDの表面に対して平坦化処理が実行されたうえで第1電源導電体41および第2電源導電体42が形成されるから、絶縁層LDの表面の凹凸に起因した第1電源導電体41と第2電源導電体42との短絡を有効に防止できるという利点もある。   In the configuration in which the first power supply conductor 41 and the second power supply conductor 42 are formed from the same layer, the first power supply conductor 41 and the second power supply conductor 42 are caused by, for example, irregularities on the surface of the insulating layer LD. May short-circuit each other. In the first embodiment, since the first power supply conductor 41 and the second power supply conductor 42 are formed after the planarization process is performed on the surface of the insulating layer LD, the unevenness on the surface of the insulating layer LD is formed. There is also an advantage that a short circuit between the first power supply conductor 41 and the second power supply conductor 42 can be effectively prevented.
<第2実施形態>
本発明の第2実施形態を説明する。なお、以下に例示する各形態において作用や機能が第1実施形態と同様である要素については、第1実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
Second Embodiment
A second embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment in each form illustrated below, the reference | standard referred by description of 1st Embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
図18は、光路調整層60の具体的な構成に着目した第2実施形態の各表示画素PEの断面図であり、第1実施形態の説明で参照した前掲の図15に対応する。図15に例示した第1実施形態では、相互に隣合う各表示画素PEの間隔内に、第1調整層61と第2調整層62と第3調整層63との計3層が積層された構成を例示した。第2実施形態では、図18から理解される通り、相互に隣合う各表示画素PEの間隔内には、第1調整層61と第2調整層62との計2層が積層される。   FIG. 18 is a cross-sectional view of each display pixel PE of the second embodiment focusing on the specific configuration of the optical path adjustment layer 60, and corresponds to FIG. 15 referred to above in the description of the first embodiment. In the first embodiment illustrated in FIG. 15, a total of three layers of the first adjustment layer 61, the second adjustment layer 62, and the third adjustment layer 63 are stacked in the interval between the display pixels PE adjacent to each other. The configuration is illustrated. In the second embodiment, as understood from FIG. 18, a total of two layers of the first adjustment layer 61 and the second adjustment layer 62 are stacked in the interval between the display pixels PE adjacent to each other.
具体的には、第1調整層61は基板10の全域にわたり形成され、第2調整層62は、第1調整層61の面上に基板10の全域にわたり形成されるとともに青色の表示画素PEに対応する領域が除去される。そして、第3調整層63は、第2調整層62の表面のうち赤色の表示画素PEに対応する領域に島状に形成される。したがって、第1実施形態と同様に、青色の表示画素PEでは光路調整層60が第1調整層61のみで構成され、緑色の表示画素PEでは光路調整層60が第1調整層61と第2調整層62との積層で構成され、赤色の表示画素PEでは光路調整層60が第1調整層61と第2調整層62と第3調整層63との積層で構成される。   Specifically, the first adjustment layer 61 is formed over the entire area of the substrate 10, and the second adjustment layer 62 is formed over the entire area of the substrate 10 on the surface of the first adjustment layer 61 and the blue display pixel PE. The corresponding area is removed. The third adjustment layer 63 is formed in an island shape in a region corresponding to the red display pixel PE on the surface of the second adjustment layer 62. Therefore, as in the first embodiment, in the blue display pixel PE, the optical path adjustment layer 60 includes only the first adjustment layer 61, and in the green display pixel PE, the optical path adjustment layer 60 includes the first adjustment layer 61 and the second adjustment layer 61. In the red display pixel PE, the optical path adjustment layer 60 is composed of a first adjustment layer 61, a second adjustment layer 62, and a third adjustment layer 63.
光路調整層60以外の各要素の構成は第1実施形態と同様である。したがって、第2実施形態においても第1実施形態と同様の効果が実現される。また、第2実施形態では、相互に隣合う各表示画素PEの間隔内に第1調整層61と第2調整層62との計2層が積層されるから、各表示画素PEの間隔内に第1調整層61と第2調整層62と第3調整層63との計3層が積層される第1実施形態と比較して、光路調整層60の表面の段差が低減される。したがって、発光機能層46や第2電極E2等の各要素の表面の段差を低減できるという利点がある。   The configuration of each element other than the optical path adjustment layer 60 is the same as in the first embodiment. Therefore, the same effects as those of the first embodiment are realized in the second embodiment. In the second embodiment, since a total of two layers of the first adjustment layer 61 and the second adjustment layer 62 are stacked within the interval between the display pixels PE adjacent to each other, the interval between the display pixels PE is within the interval. Compared with the first embodiment in which a total of three layers of the first adjustment layer 61, the second adjustment layer 62, and the third adjustment layer 63 are laminated, the step on the surface of the optical path adjustment layer 60 is reduced. Therefore, there is an advantage that the level difference of the surface of each element such as the light emitting functional layer 46 and the second electrode E2 can be reduced.
<第3実施形態>
図19は、第3実施形態の発光装置100のうち封止体70に着目した平面図である。図19に例示される通り、第3実施形態の発光装置100では、基板10の第2領域14のうち複数の実装端子36が配列される領域(以下「端子領域」という)15には封止体70が形成されない。具体的には、表示領域16および周辺領域18を含む第1領域12と、第2領域14のうち端子領域15以外の領域とにわたり封止体70の第1封止層71および第3封止層73が形成される。封止体70の第2封止層72が表示領域16内に形成される構成は第1実施形態と同様である。以上の構成によれば、第1実施形態と同様の効果に加えて、各実装端子36を多層配線層内の配線に導通させるための導通孔を封止体70に形成する必要がないという利点がある。なお、複数の実装端子36を基板10の2辺または3辺に沿って配列することも可能である。
<Third Embodiment>
FIG. 19 is a plan view focusing on the sealing body 70 in the light emitting device 100 of the third embodiment. As illustrated in FIG. 19, in the light emitting device 100 of the third embodiment, a region (hereinafter referred to as “terminal region”) 15 in which a plurality of mounting terminals 36 are arranged in the second region 14 of the substrate 10 is sealed. The body 70 is not formed. Specifically, the first sealing layer 71 and the third sealing of the sealing body 70 span the first region 12 including the display region 16 and the peripheral region 18 and the region other than the terminal region 15 in the second region 14. Layer 73 is formed. The configuration in which the second sealing layer 72 of the sealing body 70 is formed in the display region 16 is the same as in the first embodiment. According to the above configuration, in addition to the same effect as that of the first embodiment, there is an advantage that it is not necessary to form a conduction hole in the sealing body 70 for conducting each mounting terminal 36 to the wiring in the multilayer wiring layer. There is. A plurality of mounting terminals 36 may be arranged along two or three sides of the substrate 10.
<変形例>
以上の形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された2以上の態様は、相互に矛盾しない範囲内で適宜に併合され得る。
<Modification>
The above forms can be variously modified. Specific modifications are exemplified below. Two or more aspects arbitrarily selected from the following examples can be appropriately combined within a range that does not contradict each other.
(1)前述の各形態では、第1封止層71と第2封止層72と第3封止層73とを積層した構造の封止体70を例示したが、封止体70の層数(単層/複数層)は任意である。例えば、無機材料または有機材料の単層で封止体70を構成することも可能である。また、前述の各形態では、平面視でガードリング38が封止体70の全部(第1実施形態)または一部(第3実施形態)と重なる構成を例示したが、封止体70とガードリング38との重複の有無は不問である。 (1) In each of the above-described embodiments, the sealing body 70 having a structure in which the first sealing layer 71, the second sealing layer 72, and the third sealing layer 73 are stacked is illustrated. The number (single layer / multiple layers) is arbitrary. For example, the sealing body 70 can be configured by a single layer of an inorganic material or an organic material. Further, in each of the above-described embodiments, the guard ring 38 is illustrated to overlap with the whole (first embodiment) or part (third embodiment) of the sealing body 70 in plan view. The presence or absence of overlap with the ring 38 is not questioned.
(2)前述の各形態では、表示領域16内の開口部65Aと同様の態様で画素定義層65に形成された開口部65Bを介して第2電極E2を第2電源導電体42に導通させたが、第2電極E2と第2電源導電体42とを導通させる構造は適宜に変更される。例えば、特開2005−352498号に開示される通り、画素定義層65に平面視で直線状(すなわち表示領域16内の開口部65Aとは相違する態様)に形成された開口部を介して第2電極E2と第2電源導電体42とを導通させることも可能である。 (2) In each of the above-described embodiments, the second electrode E2 is electrically connected to the second power supply conductor 42 through the opening 65B formed in the pixel definition layer 65 in the same manner as the opening 65A in the display region 16. However, the structure for conducting the second electrode E2 and the second power supply conductor 42 is appropriately changed. For example, as disclosed in Japanese Patent Application Laid-Open No. 2005-352498, the pixel definition layer 65 is formed through an opening formed in a straight line shape (that is, an aspect different from the opening 65A in the display region 16) in plan view. It is also possible to make the two electrodes E2 and the second power supply conductor 42 conductive.
(3)前述の各形態では、半導体基板を基板10として利用した発光装置100を例示したが、基板10の材料は任意である。例えばガラスや石英等の板状部材を基板10として利用することも可能である。また、前述の各形態では、基板10のうち第1領域12の外側の第2領域14に駆動回路30を配置したが、駆動回路30を例えば周辺領域18内に配置することも可能である。例えば、第2電源導電体42と基板10との間に駆動回路30が配置される。 (3) In each of the above-described embodiments, the light emitting device 100 using the semiconductor substrate as the substrate 10 is illustrated, but the material of the substrate 10 is arbitrary. For example, a plate-like member such as glass or quartz can be used as the substrate 10. In each of the above-described embodiments, the drive circuit 30 is disposed in the second region 14 outside the first region 12 of the substrate 10. However, the drive circuit 30 may be disposed in the peripheral region 18, for example. For example, the drive circuit 30 is disposed between the second power supply conductor 42 and the substrate 10.
(4)画素P(画素回路)の構成は、前掲の図2に例示した構成に限定されない。例えば、前述の各形態の発光制御トランジスターTELを省略した構成や、階調電位の供給前に駆動トランジスターTDRをダイオード接続することで駆動トランジスターTDRの閾値電圧の誤差を補償する構成も採用され得る。 (4) The configuration of the pixel P (pixel circuit) is not limited to the configuration illustrated in FIG. For example, a configuration in which the light emission control transistor TEL in each form described above is omitted, or a configuration in which an error in the threshold voltage of the driving transistor TDR is compensated by diode-connecting the driving transistor TDR before the gradation potential is supplied can be employed.
(5)発光素子45の構成は以上の例示に限定されない。例えば、前述の各形態では、白色光を発生する発光機能層46を複数の表示画素PEにわたり連続に形成した構成を例示したが、各表示画素PEの表示色に対応する波長の単色光を放射する発光機能層46を表示画素PE毎に個別に形成することも可能である。また、前述の各形態では、第1電源導電体41(反射層)と第2電極E2(半透過反射層)との間で共振構造を形成したが、例えば第1電極E1を反射性の導電材料で形成し、第1電極E1(反射層)と第2電極E2(半透過反射層)との間で共振構造を形成することも可能である。第1電極E1を反射層として利用する構成では、第1電極E1と第2電極E2との間に光路調整層60が形成される。第1電源導電体41や第1電極E1とは別個に共振構造の反射層(表示画素PE毎の反射層または複数の表示画素PEにわたり連続する反射層)を形成することも可能である。 (5) The structure of the light emitting element 45 is not limited to the above illustration. For example, in each of the above-described embodiments, the configuration in which the light emitting functional layer 46 that generates white light is continuously formed over the plurality of display pixels PE is exemplified. However, monochromatic light having a wavelength corresponding to the display color of each display pixel PE is emitted. It is also possible to individually form the light emitting functional layer 46 for each display pixel PE. In each of the above-described embodiments, a resonant structure is formed between the first power supply conductor 41 (reflective layer) and the second electrode E2 (semi-transmissive reflective layer). For example, the first electrode E1 is formed as a reflective conductive material. It is also possible to form a resonance structure between the first electrode E1 (reflective layer) and the second electrode E2 (semi-transmissive reflective layer) by using a material. In the configuration using the first electrode E1 as the reflective layer, the optical path adjustment layer 60 is formed between the first electrode E1 and the second electrode E2. It is also possible to form a reflective layer (a reflective layer for each display pixel PE or a reflective layer continuous over a plurality of display pixels PE) separately from the first power supply conductor 41 and the first electrode E1.
前述の各形態では、光路調整層60により各表示画素PEの共振波長を調整したが、第1電極E1や発光機能層46の膜厚に応じて各表示画素PEの共振波長を調整することも可能である。共振波長を調整するための具体的な構成に関わらず、共振波長の相違に起因した段差を上回る膜厚に第1封止層71を形成した構成が好適である。   In each of the above-described embodiments, the resonance wavelength of each display pixel PE is adjusted by the optical path adjustment layer 60. However, the resonance wavelength of each display pixel PE may be adjusted according to the film thickness of the first electrode E1 and the light emitting functional layer 46. Is possible. Regardless of the specific configuration for adjusting the resonance wavelength, a configuration in which the first sealing layer 71 is formed with a film thickness that exceeds the step due to the difference in the resonance wavelength is preferable.
前述の各形態では有機EL材料を利用した発光素子45を例示したが、無機EL材料で発光層を形成した発光素子やLED等の発光素子を利用した構成にも本発明は同様に適用される。また、前述の各形態では、基板10とは反対側に光を出射するトップエミッション型の発光装置100を例示したが、基板10側に光を出射するボトムエミッション型の発光装置にも本発明は同様に適用される。   In each of the above-described embodiments, the light emitting element 45 using the organic EL material is exemplified. However, the present invention is similarly applied to a configuration using a light emitting element in which a light emitting layer is formed with an inorganic EL material or a light emitting element such as an LED. . Further, in each of the above-described embodiments, the top emission type light emitting device 100 that emits light to the side opposite to the substrate 10 is illustrated, but the present invention also applies to a bottom emission type light emitting device that emits light to the substrate 10 side. The same applies.
(6)前述の各形態では、相異なる各表示色間の共振長の差分の最小値(差分Δ)を下回る膜厚で画素定義層65を形成したが、画素定義層65の膜厚の条件は以上の例示に限定されない。例えば、相異なる表示色の組合せに対応する複数の差分Δ(ΔBG,ΔGR,ΔRB)のうち最小値以外の差分Δを下回るように画素定義層65の膜厚を選定することも可能である。例えば、第1実施形態における例示のように、青色の共振長ZBおよび緑色の共振長ZGの差分ΔBGが65nmであり、緑色の共振長ZGおよび赤色の共振長ZRの差分ΔGRが55nmであり、赤色の共振長ZRおよび青色の共振長ZBの差分ΔRBが120nmである場合、差分ΔBGを下回る膜厚(例えば60nm)で画素定義層65を形成することも可能である。ただし、相異なる各表示色間の共振長の差分の最小値を下回る膜厚で画素定義層65を形成する前述の形態によれば、発光素子45の本来の表示色と発光素子45の周縁の表示色との差異が観察者に知覚され難いという前述の効果が、表示画素PEの全部の表示色について実現されるという利点がある。 (6) In each of the above-described embodiments, the pixel definition layer 65 is formed with a film thickness that is less than the minimum value (difference Δ) of the resonance length difference between different display colors. Is not limited to the above examples. For example, the film thickness of the pixel definition layer 65 can be selected so as to be less than the difference Δ other than the minimum value among a plurality of differences Δ (ΔBG, ΔGR, ΔRB) corresponding to different display color combinations. For example, as illustrated in the first embodiment, the difference ΔBG between the blue resonance length ZB and the green resonance length ZG is 65 nm, the difference ΔGR between the green resonance length ZG and the red resonance length ZR is 55 nm, When the difference ΔRB between the red resonance length ZR and the blue resonance length ZB is 120 nm, it is also possible to form the pixel definition layer 65 with a film thickness that is less than the difference ΔBG (for example, 60 nm). However, according to the above-described embodiment in which the pixel definition layer 65 is formed with a film thickness that is less than the minimum value of the resonance length difference between different display colors, the original display color of the light emitting element 45 and the peripheral edge of the light emitting element 45 There is an advantage that the above-described effect that the difference from the display color is hardly perceived by the observer is realized for all display colors of the display pixel PE.
(7)前述の各形態では、表示画素PEに構造(配線やトランジスターや容量素子等の構造)が類似するダミー画素PDを周辺領域18内に配置した構成を例示したが、周辺領域18内の構成は以上の例示に限定されない。例えば、周辺領域18内の第2電源導電体42の下層に、駆動回路30(走査線駆動回路32または信号線駆動回路34)や駆動回路30以外の回路および配線を配置することも可能である。 (7) In each of the above-described embodiments, the configuration in which the dummy pixel PD having a structure similar to the display pixel PE (structure such as a wiring, a transistor, and a capacitor) is arranged in the peripheral region 18 is illustrated. The configuration is not limited to the above examples. For example, a circuit other than the driving circuit 30 (the scanning line driving circuit 32 or the signal line driving circuit 34) or the driving circuit 30 and wirings can be arranged below the second power supply conductor 42 in the peripheral region 18. .
(8)前述の各形態では、共振波長の説明の簡略化のために光路調整層60の膜厚に着目したが、実際には、共振構造の反射層(例えば第1電源導電体41)と半透過反射層(例えば第2電極E2)との間に位置する各層の屈折率や、反射層および半透過反射層の表面での位相シフトに応じて共振構造の共振波長が設定される。 (8) In each of the above-described embodiments, attention is paid to the film thickness of the optical path adjustment layer 60 in order to simplify the description of the resonance wavelength. However, in reality, the reflection layer (for example, the first power supply conductor 41) having a resonance structure is used. The resonant wavelength of the resonant structure is set according to the refractive index of each layer positioned between the semi-transmissive reflective layer (for example, the second electrode E2) and the phase shift on the surfaces of the reflective layer and the semi-transmissive reflective layer.
<電子機器>
前述の各形態に例示した発光装置100は各種の電子機器の表示装置として好適に利用される。図20には、前述の各形態に例示した発光装置100を利用した頭部装着型の表示装置90(HMD:Head Mounted Display)が電子機器として例示されている。
<Electronic equipment>
The light emitting device 100 exemplified in each of the above embodiments is suitably used as a display device for various electronic devices. In FIG. 20, a head-mounted display device 90 (HMD: Head Mounted Display) using the light-emitting device 100 exemplified in each of the above embodiments is illustrated as an electronic device.
表示装置90は、利用者の頭部に装着可能な電子機器であり、利用者の左眼に重なる透過部(レンズ)92Lと、利用者の右眼に重なる透過部92Rと、左眼用の発光装置100Lおよびハーフミラー94Lと、右眼用の発光装置100Rおよびハーフミラー94Rとを具備する。発光装置100Lと発光装置100Rとは、出射光が相互に反対の方向に進行するように配置される。左眼用のハーフミラー94Lは、透過部92Lの透過光を利用者の左眼側に透過させるとともに、発光装置100Lからの出射光を利用者の左眼側に反射させる。同様に、右眼用のハーフミラー94Rは、透過部92Rの透過光を利用者の右眼側に透過させるとともに発光装置100Rからの出射光を利用者の右眼側に反射させる。したがって、利用者は、透過部92Lおよび透過部92Rを介して観察される像と各発光装置100による表示画像とを重畳した画像を知覚する。また、相互に視差が付与された立体視画像(左眼用画像および右眼用画像)を発光装置100Lと発光装置100Rとに表示させることで、利用者に表示画像の立体感を知覚させることが可能である。   The display device 90 is an electronic device that can be worn on the user's head, and includes a transmissive portion (lens) 92L that overlaps the user's left eye, a transmissive portion 92R that overlaps the user's right eye, and a left-eye device. The light-emitting device 100L and the half mirror 94L, and the right-eye light-emitting device 100R and the half mirror 94R are provided. The light emitting device 100L and the light emitting device 100R are arranged so that the emitted light travels in opposite directions. The half mirror 94L for the left eye transmits the transmitted light of the transmission part 92L to the left eye side of the user and reflects the emitted light from the light emitting device 100L to the left eye side of the user. Similarly, the right-eye half mirror 94R transmits the light transmitted through the transmission portion 92R to the right eye side of the user and reflects the light emitted from the light emitting device 100R to the right eye side of the user. Therefore, the user perceives an image obtained by superimposing an image observed through the transmission unit 92L and the transmission unit 92R and a display image by each light emitting device 100. In addition, the stereoscopic image (the image for the left eye and the image for the right eye) with parallax added to each other is displayed on the light emitting device 100L and the light emitting device 100R, thereby allowing the user to perceive the stereoscopic effect of the display image. Is possible.
なお、前述の各形態の発光装置100が適用される電子機器は図20の表示装置90に限定されない。例えば、ビデオカメラやスチルカメラ等の撮像装置に利用される電子式ビューファインダー(EVF:Electronic View Finder)にも本発明の発光装置100が好適に利用される。また、携帯電話機、携帯情報端末(スマートフォン)、テレビやパーソナルコンピューター等のモニター、カーナビゲーション装置等の各種の電子機器に本発明の発光装置を採用することが可能である。   Note that an electronic apparatus to which the light emitting device 100 of each embodiment described above is applied is not limited to the display device 90 in FIG. For example, the light emitting device 100 of the present invention is also preferably used in an electronic view finder (EVF) used in an imaging device such as a video camera or a still camera. In addition, the light emitting device of the present invention can be used in various electronic devices such as mobile phones, personal digital assistants (smartphones), monitors such as televisions and personal computers, and car navigation devices.
100……発光装置、10……基板、10A……能動領域、12……第1領域、14……第2領域、16……表示領域、18……周辺領域、22……走査線、24……制御線、26……信号線、30……駆動回路、32……走査線駆動回路、34……信号線駆動回路、36……実装端子、41……第1電源導電体、42……第2電源導電体、45……発光素子、E1……第1電極、E2……第2電極、46……発光機能層、TDR……駆動トランジスター、TEL……発光制御トランジスター、TSL……選択トランジスター、C……容量素子、60……光路調整層、65……画素定義層、65A,65B……開口部、67……内周面、70……封止体、71……第1封止層、72……第2封止層、73……第3封止層、Q(QA1,QA2,QA3,QA4,QB1,QB2,QC1,QC2,QD1,QE1,QE2)……中継電極、QF……導通用電極。 DESCRIPTION OF SYMBOLS 100 ... Light-emitting device, 10 ... Board | substrate, 10A ... Active area | region, 12 ... 1st area | region, 14 ... 2nd area | region, 16 ... Display area, 18 ... Peripheral area | region, 22 ... Scanning line, 24 ... Control line 26... Signal line 30... Drive circuit 32... Scan line drive circuit 34 34 Signal line drive circuit 36... Mounting terminal 41. ... second power supply conductor, 45 ... light emitting element, E1 ... first electrode, E2 ... second electrode, 46 ... light emitting functional layer, TDR ... driving transistor, TEL ... light emission control transistor, TSL ... Selection transistor, C: Capacitance element, 60: Optical path adjustment layer, 65: Pixel definition layer, 65A, 65B ... Opening, 67: Inner peripheral surface, 70: Sealed body, 71: First Sealing layer, 72... Second sealing layer, 73... Third sealing layer, Q (QA1, QA2, QA3, QA4, QB1, QB 2, QC1, QC2, QD1, QE1, QE2) ... Relay electrode, QF ... Conduction electrode.

Claims (9)

  1. 反射層と、
    半透過反射層と、
    前記反射層と前記半透過反射層との間に配置された発光機能層と、
    前記反射層と前記発光機能層との間に配置された第1画素電極と、
    前記反射層と前記発光機能層との間に配置された第2画素電極と、
    前記反射層と前記発光機能層との間に配置された第3画素電極と、
    窒化珪素を含む第1調整層と、酸化珪素を含む第2調整層と、酸化珪素を含む第3調整層と、を備えた光路調整層と、
    一方の面と前記一方の面とは反対側に位置する他方の面とを備え、珪素化合物を含む絶縁材料からなる画素定義層と、を有し、
    前記反射層は、前記第1画素電極と前記第2画素電極と前記第3画素電極とにわたり平面視で連続し、
    前記画素定義層は、前記第1画素電極に対応する第1開口部と、前記第2画素電極に対応する第2開口部と、前記第3画素電極に対応する第3開口部と、を含み、
    前記第1調整層は、前記第1画素電極と前記反射層との間に配置され、
    前記第1調整層および前記第2調整層は、前記第2画素電極と前記反射層との間に配置され、
    前記第1調整層、前記第2調整層および前記第3調整層は、前記第3画素電極と前記反射層との間に配置され、
    前記画素定義層は、前記光路調整層、前記発光機能層、前記第1画素電極、前記第2画素電極および前記第3画素電極と接し、
    前記画素定義層の前記一方の面と前記他方の面との間の厚さ、および、前記画素定義層の前記光路調整層との接点と前記発光機能層との接点との間の厚さは、それぞれ前記第2調整層および前記第3調整層の厚さよりも薄いことを特徴とする発光装置。
    A reflective layer;
    A transflective layer;
    A light emitting functional layer disposed between the reflective layer and the transflective layer;
    A first pixel electrode disposed between the reflective layer and the light emitting functional layer;
    A second pixel electrode disposed between the reflective layer and the light emitting functional layer;
    A third pixel electrode disposed between the reflective layer and the light emitting functional layer;
    An optical path adjustment layer comprising: a first adjustment layer containing silicon nitride; a second adjustment layer containing silicon oxide; and a third adjustment layer containing silicon oxide;
    A pixel defining layer comprising an insulating material including a silicon compound, and one surface and the other surface located on the opposite side of the one surface,
    The reflective layer is continuous in plan view across the first pixel electrode, the second pixel electrode, and the third pixel electrode,
    The pixel definition layer includes a first opening corresponding to the first pixel electrode, a second opening corresponding to the second pixel electrode, and a third opening corresponding to the third pixel electrode. ,
    The first adjustment layer is disposed between the first pixel electrode and the reflective layer,
    The first adjustment layer and the second adjustment layer are disposed between the second pixel electrode and the reflective layer,
    The first adjustment layer, the second adjustment layer, and the third adjustment layer are disposed between the third pixel electrode and the reflective layer,
    The pixel definition layer is in contact with the optical path adjustment layer, the light emitting functional layer, the first pixel electrode, the second pixel electrode, and the third pixel electrode,
    The thickness between the one surface of the pixel definition layer and the other surface, and the thickness between the contact point of the pixel definition layer with the optical path adjustment layer and the contact point of the light emitting functional layer are: A light emitting device, wherein the light emitting device is thinner than the thickness of each of the second adjustment layer and the third adjustment layer.
  2. 請求項1に記載の発光装置において、
    前記半透過反射層を覆う封止層を有し、
    前記封止層の厚さは、前記第2調整層の厚さおよび前記第3調整層の厚さよりも厚いことを特徴とする発光装置。
    The light-emitting device according to claim 1.
    A sealing layer covering the transflective layer;
    The light-emitting device, wherein the sealing layer is thicker than the second adjustment layer and the third adjustment layer.
  3. 請求項1または2に記載の発光装置において、
    前記半透過反射層は、前記発光機能層と接する電極であることを特徴とする発光装置。
    The light emitting device according to claim 1 or 2,
    The light-emitting device, wherein the transflective layer is an electrode in contact with the light-emitting functional layer.
  4. 請求項1から3の何れか一項に記載の発光装置において、  The light emitting device according to any one of claims 1 to 3,
    前記反射層は、前記発光機能層に駆動電流を供給するための電源電位が供給される電源導電体であることを特徴とする発光装置。  The light emitting device, wherein the reflective layer is a power supply conductor to which a power supply potential for supplying a driving current to the light emitting functional layer is supplied.
  5. 請求項1に記載の発光装置において、
    第1トランジスターと、
    第2トランジスターと、
    第3トランジスターと、
    前記第1トランジスターと前記第1画素電極とに電気的に接続された第1中継電極と、
    前記第2トランジスターと前記第2画素電極とに電気的に接続された第2中継電極と、
    前記第3トランジスターと前記第3画素電極とに電気的に接続された第3中継電極と、を有することを特徴とする発光装置。
    The light-emitting device according to claim 1.
    A first transistor;
    A second transistor;
    A third transistor;
    A first relay electrode electrically connected to the first transistor and the first pixel electrode;
    A second relay electrode electrically connected to the second transistor and the second pixel electrode;
    A light emitting device comprising: a third relay electrode electrically connected to the third transistor and the third pixel electrode.
  6. 請求項に記載の発光装置において、
    前記第1中継電極の少なくとも一部は、前記第1調整層と第1画素電極との間に配置され、
    前記第2中継電極の少なくとも一部は、前記第1調整層と第2調整層との間に配置され、
    前記第3中継電極の少なくとも一部は、前記第1調整層と第2調整層との間に配置されていることを特徴とする発光装置。
    The light emitting device according to claim 5 .
    At least a part of the first relay electrode is disposed between the first adjustment layer and the first pixel electrode,
    At least a part of the second relay electrode is disposed between the first adjustment layer and the second adjustment layer,
    At least a part of the third relay electrode is disposed between the first adjustment layer and the second adjustment layer.
  7. 請求項またはに記載の発光装置において、
    前記第1中継電極は、前記第1画素電極と接し、
    前記第2中継電極は、前記第2画素電極と接し、
    前記第3中継電極は、前記第3画素電極と接することを特徴とする発光装置。
    The light-emitting device according to claim 5 or 6 ,
    The first relay electrode is in contact with the first pixel electrode;
    The second relay electrode is in contact with the second pixel electrode;
    The light emitting device, wherein the third relay electrode is in contact with the third pixel electrode.
  8. 請求項1からの何れか一項に記載の発光装置において、
    前記発光機能層は、有機EL材料を含むことを特徴とする発光装置。
    The light emitting device according to any one of claims 1 to 7 ,
    The light emitting functional layer includes an organic EL material.
  9. 請求項1からの何れか一項に記載の発光装置を具備する電子機器。 The electronic device which comprises the light-emitting device as described in any one of Claim 1 to 8 .
JP2017192757A 2017-10-02 2017-10-02 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE Active JP6562054B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017192757A JP6562054B2 (en) 2017-10-02 2017-10-02 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017192757A JP6562054B2 (en) 2017-10-02 2017-10-02 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013137784A Division JP6221418B2 (en) 2013-07-01 2013-07-01 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE

Publications (2)

Publication Number Publication Date
JP2018029070A JP2018029070A (en) 2018-02-22
JP6562054B2 true JP6562054B2 (en) 2019-08-21

Family

ID=61249155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017192757A Active JP6562054B2 (en) 2017-10-02 2017-10-02 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE

Country Status (1)

Country Link
JP (1) JP6562054B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6750651B2 (en) 2018-08-24 2020-09-02 セイコーエプソン株式会社 Light emitting device and electronic device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4101529B2 (en) * 2001-02-22 2008-06-18 株式会社半導体エネルギー研究所 Display device and manufacturing method thereof
JP2006278257A (en) * 2005-03-30 2006-10-12 Sony Corp Organic light emitting device and its manufacturing method
JP2007059116A (en) * 2005-08-23 2007-03-08 Sony Corp Display device
TWI330998B (en) * 2007-01-16 2010-09-21 Chimei Innolux Corp Top emitter organic electroluminescent display
JP2010056015A (en) * 2008-08-29 2010-03-11 Fujifilm Corp Display device and method of manufacturing the same
JP5117326B2 (en) * 2008-08-29 2013-01-16 富士フイルム株式会社 Color display device and manufacturing method thereof
EP2178133B1 (en) * 2008-10-16 2019-09-18 Semiconductor Energy Laboratory Co., Ltd. Flexible Light-Emitting Device, Electronic Device, and Method for Manufacturing Flexible-Light Emitting Device
JP5708152B2 (en) * 2011-03-31 2015-04-30 ソニー株式会社 Display device and manufacturing method thereof
JP5803232B2 (en) * 2011-04-18 2015-11-04 セイコーエプソン株式会社 Organic EL device and electronic device
JP5741221B2 (en) * 2011-05-31 2015-07-01 セイコーエプソン株式会社 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP5786675B2 (en) * 2011-11-22 2015-09-30 セイコーエプソン株式会社 Organic light emitting device

Also Published As

Publication number Publication date
JP2018029070A (en) 2018-02-22

Similar Documents

Publication Publication Date Title
JP6221418B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
TWI663717B (en) Light-emitting device and electronic apparatus
JP6221386B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6658794B2 (en) Light emitting device and electronic equipment
TWI681559B (en) Light-emitting device and electronic apparatus having the same
JP6217183B2 (en) Light emitting device and electronic device
JP6217161B2 (en) Light emitting device and electronic device
JP6331320B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6562054B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6361181B2 (en) Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus
JP2016053639A (en) Organic electroluminescent device and electronic equipment
JP6255877B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6255878B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6432223B2 (en) Organic electroluminescence device and electronic device
JP2016053637A (en) Organic electroluminescent device and electronic equipment
JP6393972B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6489197B2 (en) LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
JP6747536B2 (en) Light emitting device and electronic device
JP6221413B2 (en) Light emitting device and electronic device
JP2019057512A (en) Organic electroluminescent device and electronic equipment

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190708

R150 Certificate of patent or registration of utility model

Ref document number: 6562054

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150