JP6528617B2 - 回路素子内蔵基板及びｄｃ−ｄｃコンバータモジュール - Google Patents

Description

本発明は、回路素子内蔵基板及びＤＣ−ＤＣコンバータモジュールに関し、特には、個片化後の基板のハンドリングを改善する技術に関する。

従来、基板にコイルやコンデンサ等の回路素子を内蔵してなる回路素子内蔵基板が電子機器に用いられている。セラミック多層基板を構成する複数の基材層にループ状の面内導体を配置し、前記面内導体を前記基材層を貫通する層間導体で接続してコイルを形成したコイル内蔵基板は、そのような回路素子内蔵基板の一例である（例えば、特許文献１）。特許文献１には、複数のコイル内蔵基板を連ねた未焼成の集合基板を作製し、当該集合基板を一括焼成した後、個々のコイル内蔵基板に個片化する製造方法が開示されている。

特開２０１２−１２９３６４号公報

しかしながら、一括焼成した後に個片化を行う製造方法では、個々のコイル内蔵基板の寸法誤差が大きくなり易い。そのため、基板の小型化が進むほど基板寸法に対する寸法誤差の割合が大きくなり、基板の小型化による製品メリットを損なう懸念が大きくなる。

これに対し、未焼成の集合基板を個片化した後に焼成する、個片焼成による製造方法も知られている。個片焼成で製造されたコイル内蔵基板は、寸法誤差が小さい反面、基板をばらばらの状態で取り扱う必要があるため実装におけるハンドリングが煩雑である。

そこで、本発明は、個片化後のハンドリングを改善した回路素子内蔵基板、及び当該回路素子内蔵基板を用いたＤＣ−ＤＣコンバータモジュールを提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る回路素子内蔵基板は、基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、前記第１電極の各々と当該第１電極の対向位置にある第２電極とを接続する第１導体と、前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されている無極性の２端子素子と、前記第１電極のうち線対称位置にありかつ前記２端子素子が接続されていない複数の第１電極同士を接続する第２導体と、を備える。

この構成によれば、前記第１電極と前記第２電極とを区別しない場合、前記電極及び前記２端子素子の配置及び接続は、前記回路素子内蔵基板を前記第１主面（表）から見た場合と前記第２主面（裏）から見た場合とで完全に同一である。そのため、前記回路素子内蔵基板は、表裏の区別なく使用することができる。また、前記回路素子内蔵基板を表裏何れの向きで使う場合にも同じ配置位置となる電極を接続する配線については、前記第２導体により、前記回路素子内蔵基板内に設けることができる。その結果、例えば、個片化後の回路素子内蔵基板を用いた実装作業において、個片化されている個々の回路素子内蔵基板の面をソートする（つまり、表裏を認識して必要に応じて裏返す）必要がなくなり、実装におけるハンドリングが簡素化される。

また、前記２端子素子は、インダクタンス素子、キャパシタンス素子、及び抵抗素子の何れかであってもよい。

この構成によれば、前記２端子素子として、一般的な電子機器での使用頻度が比較的高い部品を前記回路素子内蔵基板に内蔵することができる。

また、本発明の一態様に係る回路素子内蔵基板は、基板の第１主面上の線対称位置に設けられた一方第１電極及び他方第１電極と、前記基板の第２主面上の前記一方第１電極の対向位置及び前記他方第１電極の対向位置にそれぞれ設けられた一方第２電極及び他方第２電極と、前記基板内に形成されたインダクタンス素子と、を備え、前記インダクタンス素子の第１端は、前記一方第１電極と前記一方第２電極とに接続され、前記インダクタンス素子の第２端は、前記他方第１電極に接続され、前記インダクタンス素子の前記第１端と第２端との間の中間点は、前記他方第２電極に接続されている。

この構成によれば、前記一方第１電極と前記他方第１電極との間では、前記インダクタンス素子の前記第１端と前記第２端との間のインダクタンス値が得られる。また、前記一方第１電極と前記他方第１電極との間では、前記インダクタンス素子の前記第１端と前記中間点との間のインダクタンス値が得られる。従って、前記回路素子内蔵基板は、表裏のいずれでも使用でき、使用する面に応じてインダクタンス値を選択できる。これにより、個片化後の回路素子内蔵基板を用いた実装作業において、個片化されている個々の回路素子内蔵基板の面をソートする作業は、単に煩雑なだけの作業から、前記インダクタンス素子のインダクタンス値を選択する機能を持った作業に改善される。

また、前記基板の前記第１主面上及び前記第２主面上の少なくとも一方に、線対称位置にない電極が、さらに設けられていてもよい。

この構成によれば、前記回路素子内蔵基板の表裏に応じて前記線対称位置にない電極を使い分けることができるので、例えば、前記回路素子内蔵基板を表裏のそれぞれで使用して異なる応用装置を構成することで、部品の共通化によるコストメリットが得られる。

また、前記基板の前記第１主面上及び前記第２主面上に設けられた全ての電極が、線対称位置に配置されていてもよい。

この構成によれば、前記回路素子内蔵基板に、前記回路素子内蔵基板を表裏の何れでも使用可能にするための電極のみを設けることができる。そのため、前記回路素子内蔵基板の小型化を阻害することなく、個片化後の前記回路素子内蔵基板のハンドリングを改善する効果を得ることができる。

また、本発明の一態様に係るＤＣ−ＤＣコンバータモジュールは、基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、前記第１電極の各々と当該第１電極の対向位置にある第２電極とを接続する導体と、前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されているインダクタンス素子とを有する回路素子内蔵基板と、前記インダクタンス素子に接続される第１コイル端子及び第２コイル端子を有し、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうち何れか一方に実装されているＩＣチップと、を備え、前記回路素子内蔵基板の前記一方第１電極及び前記他方第１電極を第１コイル電極及び第２コイル電極とし、前記第１コイル電極及び前記第２コイル電極にそれぞれ対向する前記第２電極を第３コイル電極及び第４コイル電極とするとき、前記ＩＣチップが前記第１主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第１コイル電極及び前記第２コイル電極にそれぞれ接続されているか、又は、前記ＩＣチップが前記第２主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第４コイル電極及び前記第３コイル電極にそれぞれ接続されている。

この構成によれば、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうちの任意の面に、前記ＩＣチップを実装することにより、前記ＤＣ−ＤＣコンバータを構成できる。つまり、前記ＩＣチップを前記回路素子内蔵基板に実装するに際して、前記回路素子内蔵基板の面をソートする必要がないので、実装におけるハンドリングが簡素化される。

また、前記ＤＣ−ＤＣコンバータモジュールは、さらに、前記第１主面及び前記第２主面のうち前記一方に実装されている第１チップコンデンサ及び第２チップコンデンサを備え、前記第１電極のうち線対称位置にある２つの第１電極のそれぞれを第１コンデンサ電極及び第２コンデンサ電極とし、線対称位置にある他の２つの第１電極のそれぞれを第３コンデンサ電極及び第４コンデンサ電極とし、前記第１コンデンサ電極、第２コンデンサ電極、第３コンデンサ電極、第４コンデンサ電極にそれぞれ対向する第２電極を、第５コンデンサ電極、第６コンデンサ電極、第７コンデンサ電極、第８コンデンサ電極とするとき、前記第１チップコンデンサ及び第２チップコンデンサが前記第１主面に実装され、前記第１チップコンデンサの第１端及び第２端が前記第１コンデンサ電極及び第３コンデンサ電極にそれぞれ接続され、第２チップコンデンサの第１端及び第２端が前記第２コンデンサ電極及び第４コンデンサ電極にそれぞれ接続されているか、又は、前記第１チップコンデンサ及び第２チップコンデンサが前記第２主面に実装され、前記第１チップコンデンサの前記第１端及び前記第２端が前記第６コンデンサ電極及び第８コンデンサ電極にそれぞれ接続され、第２チップコンデンサの前記第１端及び前記第２端が前記第５コンデンサ電極及び第７コンデンサ電極にそれぞれ接続されていてもよい。

この構成によれば、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうちの任意の面に、前記ＩＣチップ、前記第１チップコンデンサ及び前記第２チップコンデンサを実装することにより、前記ＤＣ−ＤＣコンバータを構成できる。つまり、前記ＩＣチップ、前記第１チップコンデンサ及び前記第２チップコンデンサを前記回路素子内蔵基板に実装するに際して、前記回路素子内蔵基板の面をソートする必要がないので、実装におけるハンドリングが簡素化される。

また、本発明の一態様に係るＤＣ−ＤＣコンバータモジュールは、基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されているインダクタンス素子とを有し、前記一方第１電極と前記一方第１電極の対向位置にある第２電極とが接続され、かつ前記インダクタンス素子の中間点と前記他方第１電極の対向位置にある第２電極とが接続されている回路素子内蔵基板と、前記インダクタンス素子に接続される第１コイル端子及び第２コイル端子を有し、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうち何れか一方に実装されているＩＣチップと、を備え、前記回路素子内蔵基板の前記一方第１電極及び前記他方第１電極を第１コイル電極及び第２コイル電極とし、前記第１コイル電極及び前記第２コイル電極にそれぞれ対向する前記第２電極を第３コイル電極及び第４コイル電極とするとき、前記ＩＣチップが前記第１主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第１コイル電極及び前記第２コイル電極にそれぞれ接続されているか、又は、前記ＩＣチップが前記第２主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第４コイル電極及び前記第３コイル電極にそれぞれ接続されている。

この構成によれば、前記回路素子内蔵基板の表裏を使い分けることで、複数種類のＤＣ−ＤＣコンバータモジュールを、１種類の前記回路素子内蔵基板を用いて製造することができるので、部品の共通化によるコストメリットが得られる。

本発明の回路素子内蔵基板及びＤＣ−ＤＣコンバータモジュールによれば、個片化後のハンドリングを改善した回路素子内蔵基板、及び当該回路素子内蔵基板を用いたＤＣ−ＤＣコンバータモジュールが得られる。

実施の形態１に係る回路素子内蔵基板の断面構造の一例を概念的に示す図である。 実施の形態１に係る回路素子内蔵基板を構成する各層に設けられる導体の配置の一例を示す上面図である。 実施の形態１に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態１に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態１に係るＤＣ−ＤＣコンバータの一例を示す回路図である。 実施の形態２に係る回路素子内蔵基板を構成する各層に設けられる導体の配置の一例を示す上面図である。 実施の形態２に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態２に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態２に係るＤＣ−ＤＣコンバータの一例を示す回路図である。 実施の形態３に係る回路素子内蔵基板を構成する各層に設けられる導体の配置の一例を示す上面図である。 実施の形態３に係る回路素子内蔵基板に内蔵されるコイルを等価的に表す模式図である。 実施の形態３に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態３に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 実施の形態３に係るＤＣ−ＤＣコンバータの一例を示す回路図である。 変形例に係るＤＣ−ＤＣコンバータモジュールの構成の一例を示す分解斜視図である。 変形例に係る回路素子内蔵基板の電極配置の一例を示す斜視図である。 変形例に係る回路素子内蔵基板の電極配置の一例を示す斜視図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、及び製造工程の順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ又は大きさの比は、必ずしも厳密ではない。

（実施の形態１）
実施の形態１に係る回路素子内蔵基板は、内部にコイルが形成されたセラミック多層基板であり、例えば、ＤＣ−ＤＣコンバータに用いられるものである。

図１は、多層基板１０の断面構造の一例を概念的に示す図である。以下では、簡明のため、同種の構成要素を同じ模様で示して符号を適宜省略し、また、厳密には別断面にある構成要素を同一図面内に示して説明することがある。

多層基板１０は、非磁性体層１１、磁性体層１２、及び非磁性体層１５をこの順に積層して構成される。非磁性体層１１、１５は、多層基板１０の一方主面の表層及び他方主面の表層としてそれぞれ形成され、多層基板１０において露出している。図１の例では、磁性体層１２は、磁性体層１２１〜１２４を積層してなる。非磁性体層１１、１５は単層として図示されているが、それぞれ、複数の非磁性体層を積層して構成されてもよい。

多層基板１０には、コイル３１を含む各種の導体が設けられる。前記導体には、非磁性体層１５の露出面に形成された第１電極１８、非磁性体層１１の露出面に形成された第２電極１７、各磁性体層や各非磁性体層の主面に沿って形成された面内導体１９、及び、各磁性体層や各非磁性体層を厚み方向に貫通して形成された層間導体２０が含まれる。

非磁性体層１１、１５は、例えば、低透磁率又は非磁性のセラミックス基材で構成される。磁性体層１２は、例えば、非磁性体層１１、１５と比べて透磁率が大きい磁性セラミックス基材で構成される。非磁性体層１１、１５を構成する各非磁性体層、及び磁性体層１２、１４を構成する各磁性体層を、基材層と総称する。

磁性セラミックスには、例えば、磁性フェライトセラミックスが用いられる。具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも１つ以上を含むフェライトが用いられ得る。また、非磁性のセラミックスには、例えば、非磁性フェライトセラミックスやアルミナを主成分とするアルミナセラミックスが用いられ得る。

第１電極１８、第２電極１７、面内導体１９及び層間導体２０には、例えば、銀を主成分とする金属又は合金が用いられ得る。第１電極１８、第２電極１７には、例えば、ニッケル、パラジウム、又は金によるめっきが施されていてもよい。

多層基板１０の各層を構成する磁性フェライトセラミックスと非磁性フェライトセラミックスはいわゆるＬＴＣＣセラミックス（Low Temperature Co-fired Ceramics）であり、多層基板１０の焼成温度が銀の融点以下であって、前記導体に銀を用いることが可能になる。抵抗率の低い銀を用いて面内導体１９及び層間導体２０を構成することで、損失が少なく電力効率などの回路特性に優れたＤＣ−ＤＣコンバータ回路が形成される。特に、前記導体に銀を用いることで、例えば大気などの酸化性雰囲気下で多層基板１０を焼成できる。

図２は、多層基板１０を構成する各層に設けられる導体の配置の一例を示す上面図である。図２では、積層の順に、非磁性体層１１、磁性体層１２１〜１２４、及び非磁性体層１５での導体の配置、並びに、転写シート１６から非磁性体層１５に転写される導体の配置が示されている。

図１の多層基板１０は、例えば、図２の配置に従って導体ペーストを配置した非磁性又は磁性の複数のセラミックグリーンシートを積層して、未焼成積層体ブロックに一体化し、当該未焼成積層体ブロックを焼成することにより形成される。多層基板１０及び多層基板１０を用いたＤＣ−ＤＣコンバータの詳細な製造方法については、後ほど詳述する。

以下では説明の便宜のため、各基材層の一方主面及び他方主面のうち、積層の順で下側を裏側、上側を表側と表記する。また、非磁性体層１５の露出面を第１主面又は表と称し、非磁性体層１１の露出面を第２主面又は裏と表記する。

図２に示す導体の配置について、詳しく説明する。

非磁性体層１５の表側、つまり多層基板１０の第１主面には、転写シート１６からの転写により、第１電極１８として、電極Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５が設けられている。電極Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５は、対称軸Ｘによる線対称の位置に設けられている。

非磁性体層１１の裏側、つまり多層基板１０の第２主面には、第２電極１７として、電極Ｑ１、Ｑ２、Ｑ３、Ｑ４、及びＱ５が設けられている。電極Ｑ１、Ｑ２、Ｑ３、Ｑ４、及びＱ５は、それぞれ電極Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５の対向位置に設けられている。つまり、電極Ｑ１、Ｑ２、Ｑ３、Ｑ４、及びＱ５は、電極Ｐ１、Ｐ２、Ｐ３、Ｐ４、及びＰ５の鏡像となる配置で、対称軸Ｙによる線対称の位置に設けられている。

第１電極１８の各々は、層間導体で、対向する第２電極１７と接続されている。

磁性体層１２１の裏側には、引回し用の面内導体Ａが形成されている。面内導体Ａは、積層後の多層基板１０において磁性体層１２１と非磁性体層１１との界面に位置する。同様に、非磁性体層１５の裏側には、引回し用の面内導体Ｂが形成されている。面内導体Ｂは、積層後の多層基板１０において非磁性体層１５と磁性体層１２４との界面に位置する。

磁性体層１２２、１２３、１２４には、それぞれコイル３１を構成するループ状の面内導体Ｗ１、Ｗ２、Ｗ３が形成されている。面内導体Ｗ１、Ｗ２は、層間導体を介してそれぞれ隣接する面内導体Ｗ２、Ｗ３と接続されている。面内導体Ｗ１、Ｗ３のそれぞれの端部が、コイル３１の第１端Ｗａ及び第２端Ｗｂを構成する。

コイル３１の第１端Ｗａは、層間導体及び面内導体Ａを介して、電極Ｐ４、Ｑ４に接続され、第２端Ｗｂは、層間導体及び面内導体Ｂを介して、電極Ｐ５、Ｑ５に接続されている。ここで、コイル３１は、無極性の２端子素子の一例であり、電極Ｐ４、Ｐ５は、第１電極１８のうち線対称位置にある一方第１電極及び他方第１電極の一例である。

なお、多層基板１０を構成する各層における導体の配置は、図２の例には限られない。例えば、面内導体１９を隣接する層の対向する主面に配置するなど、適宜の変更が可能である。

以上のように構成される多層基板１０によれば、次のような効果が得られる。すなわち、多層基板１０において、第１電極１８と第２電極１７とを区別しない場合、第１電極１８と第２電極１７とを含む導体及びコイル３１の配置及び接続は、多層基板１０を第１主面から見た上面視と第２主面から見た下面視とで完全に同一である。また、コイル３１の巻回方向についても、上面視と下面視とで同一であり、区別されない。

そのため、多層基板１０は、表裏の区別なく使用することができる。例えば、個片化後の多層基板１０を用いた実装作業において、個片化されている個々の多層基板１０の面をソートする必要がなくなり、実装におけるハンドリングが簡素化される。

次に、多層基板１０を用いたＤＣ−ＤＣコンバータについて説明する。

図３は、ＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。図３に示すＤＣ−ＤＣコンバータは、多層基板１０に制御用のＩＣチップ３２を実装してなるＤＣ−ＤＣコンバータモジュール１をマザー基板ＭＢに実装して構成される。

ＩＣチップ３２は、一例として、スイッチング制御により降圧動作を行うＩＣチップであり、イネーブル端子ＥＮ、入力端子Ｖｉｎ、グランド端子ＧＮＤ、フィードバック端子ＦＢ、及び出力端子Ｖｏｕｔを有している。ＩＣチップ３２のこれらの端子は、多層基板１０の第１電極１８と実質的に同一の配置位置に設けられている。

マザー基板ＭＢは、イネーブル端子Ｐ_ＥＮ、電源端子Ｐ_ＩＮ、グランド端子Ｐ_ＧＮＤ、負荷端子Ｐ_ＯＵＴ、及びダミー端子ＮＣを有している。マザー基板ＭＢのこれらの端子は、多層基板１０の第１電極１８と実質的に同一の配置位置に設けられている。

図３では、ＩＣチップ３２が多層基板１０の第１主面に実装される場合を示している。この場合、ＩＣチップ３２のフィードバック端子ＦＢ及び出力端子Ｖｏｕｔが、電極Ｐ４、Ｐ５にそれぞれ接続される。ここで、フィードバック端子ＦＢ及び出力端子Ｖｏｕｔがそれぞれ第１コイル端子及び第２コイル端子の一例であり、電極Ｐ４、Ｐ５がそれぞれ第１コイル電極及び第２コイル電極の一例である。

ＩＣチップ３２のイネーブル端子ＥＮは、多層基板１０の電極Ｐ１、層間導体、電極Ｑ１を介して、マザー基板ＭＢのイネーブル端子Ｐ_ＥＮに接続される。

ＩＣチップ３２の入力端子Ｖｉｎは、多層基板１０の電極Ｐ２、層間導体、電極Ｑ２を介して、マザー基板ＭＢの電源端子Ｐ_ＩＮに接続される。

ＩＣチップ３２のグランド端子ＧＮＤは、多層基板１０の電極Ｐ３、層間導体、電極Ｑ３を介して、マザー基板ＭＢのグランド端子Ｐ_ＧＮＤに接続される。

ＩＣチップ３２のフィードバック端子ＦＢは、多層基板１０の電極Ｐ４、層間導体、電極Ｑ４を介して、マザー基板ＭＢの負荷端子Ｐ_ＯＵＴに接続される。

ＩＣチップ３２の出力端子Ｖｏｕｔは、多層基板１０の電極Ｐ５、層間導体、電極Ｑ５を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

このような接続により、ＤＣ−ＤＣコンバータが構成される。なお、同様のＤＣ−ＤＣコンバータは、多層基板１０を裏返しに使って構成することができる。

図４は、多層基板１０を裏返しに使った場合のＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。

図４では、ＩＣチップ３２が多層基板１０の第２主面に実装される場合を示している。この場合、ＩＣチップ３２のフィードバック端子ＦＢ及び出力端子Ｖｏｕｔが、電極Ｑ５、Ｑ４にそれぞれ接続される。ここで、フィードバック端子ＦＢ及び出力端子Ｖｏｕｔがそれぞれ第１コイル端子及び第２コイル端子の一例であり、電極Ｑ５、Ｑ４がそれぞれ第４コイル電極及び第３コイル電極の一例である。

ＩＣチップ３２のイネーブル端子ＥＮは、多層基板１０の電極Ｑ２、層間導体、電極Ｐ２を介して、マザー基板ＭＢのイネーブル端子Ｐ_ＥＮに接続される。

ＩＣチップ３２の入力端子Ｖｉｎは、多層基板１０の電極Ｑ１、層間導体、電極Ｐ１を介して、マザー基板ＭＢの電源端子Ｐ_ＩＮに接続される。

ＩＣチップ３２のグランド端子ＧＮＤは、多層基板１０の電極Ｑ３、層間導体、電極Ｐ３を介して、マザー基板ＭＢのグランド端子Ｐ_ＧＮＤに接続される。

ＩＣチップ３２のフィードバック端子ＦＢは、多層基板１０の電極Ｑ５、層間導体、電極Ｐ５を介して、マザー基板ＭＢの負荷端子Ｐ_ＯＵＴに接続される。

ＩＣチップ３２の出力端子Ｖｏｕｔは、多層基板１０の電極Ｑ４、層間導体、電極Ｐ４を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

このような接続により、図３と同様のＤＣ−ＤＣコンバータが構成される。

図５は、図３及び図４に示すＤＣ−ＤＣコンバータに対応する回路図である。

図５のＤＣ−ＤＣコンバータは、図３、４に示すＤＣ−ＤＣコンバータモジュール１、及び図３、４に示していない平滑コンデンサＣ１、Ｃ２を用いて構成されている。図５のＤＣ−ＤＣコンバータモジュール１以外の回路要素がマザー基板に配置されてもよい。つまり、平滑コンデンサＣ１、Ｃ２は、マザー基板ＭＢ上に実装されていてもよい。

ＩＣチップ３２は、一例として、スイッチング制御により降圧動作を行うＩＣチップであり、内部には、例えばＭＯＳ型ＦＥＴ等のスイッチング素子を有している。

図５のＤＣ−ＤＣコンバータでは、電源端子Ｐ_ＩＮから入力端子Ｖｉｎに供給された入力電圧をＩＣチップ３２でスイッチングして出力端子Ｖｏｕｔに断続的に出力し、コイル３１を介して負荷端子Ｐ_ＯＵＴに出力する。ＩＣチップ３２は、フィードバック端子ＦＢで取得された負荷端子Ｐ_ＯＵＴの電圧に基づいて、スイッチングの周波数やパルス幅を可変制御することによって、負荷端子Ｐ_ＯＵＴの電圧を設定電圧に安定させる。

図５では、多層基板１０の電極を白丸で表記している。回路を構成する電極は多層基板１０を表裏何れで用いるかで異なる。そのため、図５では、図３示す第１主面での実装で用いられる端子の符号に続いて、図４に示す第２主面での実装で用いられる端子の符号をかっこ書きで示している。多層基板１０が表裏の区別なく使用できることは、図５に示す電極の符号からも明らかである。

その結果、ＤＣ−ＤＣコンバータモジュールの小型化への要求に応じて、例えば個片焼成によって高い寸法精度を確保しながら、多層基板１０を表裏の区別なく使用可能な構成とすることにより、実装におけるハンドリングの簡素化も達成できる。

次に、ＤＣ−ＤＣコンバータの製造方法について説明する。

まず、多層基板１０の各基材層となるセラミックグリーンシートを準備する。具体的には、磁性体セラミック粉末を含んだスラリーをシート成形することによって磁性体層用セラミックグリーンシートを準備し、非磁性体セラミック粉末を含んだスラリーをシート成形することによって非磁性体層用セラミックグリーンシートを準備する。

次いで、所定のセラミックグリーンシートにおいて、例えば、図２に示す配置に従って、特定の位置に貫通孔を形成する。貫通孔には、層間導体用のビアホールが含まれる。ビアホールとしての前記貫通孔内に導体ペーストを充填して層間導体（ビアホール導体）を形成するとともに、主面上の特定の位置に導体ペーストを印刷して面内導体パターンや表面電極パターンを形成する。前記貫通孔は、例えばレーザー加工により形成され、前記面内導体パターンや表面電極パターンは、例えばＡｇ粉末を含んだ導体ペーストのスクリーン印刷によりパターニングされ得る。

次いで、導体ペーストが配置された前記複数のセラミックグリーンシートを、位置合わせをして積層、圧着し、未焼成の積層体に一体化する。

ここまでの工程は、複数の多層基板１０を連ねた集合基板に対して行われる。

次いで、未焼成の積層体を個々の多層基板１０に個片化し、個片化後の多層基板１０を焼成する。この焼成により、各セラミックグリーンシート中の磁性体セラミック粉末、非磁性体セラミック粉末が焼結するとともに、導体ペースト中のＡｇ粉末が焼結する。このように、多層基板１０が個片焼成される。多層基板１０を個片化後に個片焼成するので、集合基板を一括焼成後に個片化する場合と比べて、高い寸法精度が得られる。

次に、焼成された多層基板１０の非磁性体層１５に露出している第１電極１８及び非磁性体層１１に露出している第２電極１７にめっきが施される。具体的には、無電解めっきにより、ニッケル／金のめっき膜を形成する。

その後、第１電極１８及び第２電極１７の任意一方に、ＩＣチップ３２をリフローはんだ付け等により実装する。前述のとおり、多層基板１０は、表裏の区別なく使用することができる。そのため、ＩＣチップ３２を多層基板１０に実装するに際して、個片化されている個々の多層基板１０の面をソートする必要がなくなり、実装のハンドリングが簡素化される。

以上のようにして、ＩＣチップ３２が実装されたＤＣ−ＤＣコンバータモジュール１が完成する。完成したＤＣ−ＤＣコンバータモジュール１は、ＩＣチップ３２が実装された主面とは反対側の主面を介して、プリント配線板等のマザー基板に実装される。

このような製造方法によって、ＤＣ−ＤＣコンバータモジュールの寸法精度の向上と実装作業でのハンドリングの簡素化とが達成される。

（実施の形態２）
実施の形態２に係る回路素子内蔵基板は、内部にコイルが形成されたセラミック多層基板であり、実施の形態１に係る回路素子内蔵基板に、チップコンデンサを実装するためのコンデンサ電極を追加して構成される。また、実施の形態２に係るＤＣ−ＤＣコンバータモジュールは、そのような回路素子内蔵基板に、ＩＣチップとチップコンデンサとを実装して構成される。以下では、実施の形態２の回路素子内蔵基板及びＤＣ−ＤＣコンバータモジュールについて、実施の形態１と同等の事項については適宜説明を省略し、実施の形態１と異なる点について主として説明する。

実施の形態２の多層基板１０ａは、図１に示す多層基板１０と同等の断面構造を有し、多層基板１０の第１主面及び第２主面に、チップコンデンサを実装するための電極が追加される。

図６は、多層基板１０ａを構成する各層に設けられる導体の配置の一例を示す上面図である。図６は、図２と同様の表記法で表されている。

非磁性体層１５の表側、つまり多層基板１０ａの第１主面には、第１電極１８として、電極Ｐ６、Ｐ７、Ｐ８、Ｐ９が追加されている。電極Ｐ１〜Ｐ９は、対称軸Ｘによる線対称の位置に設けられている。ここで、電極Ｐ６、Ｐ９が線対称の位置にある２つの第１電極の一例であり、電極Ｐ７、Ｐ８が線対称の位置にある他の２つの第１電極の一例である。また、電極Ｐ６、Ｐ９、Ｐ７、Ｐ８が、それぞれ第１〜第４コンデンサ電極の一例である。

非磁性体層１１の裏側、つまり多層基板１０ａの第２主面には、第２電極１７として、電極Ｑ６、Ｑ７、Ｑ８、Ｑ９が追加されている。電極Ｑ１〜Ｑ９は、それぞれ電極Ｐ１〜Ｐ９の対向位置に設けられている。つまり、電極Ｑ１〜Ｑ９は、電極Ｐ１〜Ｐ９の鏡像となる配置で、対称軸Ｙによる線対称の位置に設けられている。ここで、電極Ｑ６、Ｑ９、Ｑ７、Ｑ８が、それぞれ第５〜第８コンデンサ電極の一例である。

第１電極１８の各々は、層間導体で、対向する第２電極１７と接続されている。

非磁性体層１５の裏側には、引回し用の面内導体Ｇが追加されている。

電極Ｐ３、Ｐ７及びＰ８が、層間導体及び面内導体Ｇにより互いに接続されている。電極Ｐ３、Ｐ７及びＰ８は、線対称の位置にありかつコイル３１が接続されていない複数の第１電極１８の一例である。面内導体Ｇは、一例として、２つのチップコンデンサをそれぞれ接地する配線である。

なお、多層基板１０ａを構成する各層における導体の配置は、図６の例には限られない。例えば、面内導体１９を隣接する層の対向する主面に配置するなど、適宜の変更が可能である。

以上のように構成される多層基板１０ａによれば、次のような効果が得られる。すなわち、多層基板１０ａにおいて、第１電極１８と第２電極１７とを区別しない場合、第１電極１８と第２電極１７とを含む導体及びコイル３１の配置及び接続は、多層基板１０ａを第１主面から見た上面視と第２主面から見た下面視とで完全に同一である。また、コイル３１の巻回方向についても、上面視と下面視とで同一であり、区別されない。

また、多層基板１０を表裏何れの向きで使う場合にも同じ配置位置となる電極を接続する配線については、導体により、多層基板１０内に設けることができる。

そのため、多層基板１０ａは、表裏の区別なく使用することができる。例えば、個片化後の多層基板１０ａを用いた実装作業において、個片化されている個々の多層基板１０ａの面をソートする必要がなくなり、実装におけるハンドリングが簡素化される。

次に、多層基板１０ａを用いたＤＣ−ＤＣコンバータについて説明する。

図７は、ＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。図７に示すＤＣ−ＤＣコンバータは、多層基板１０ａに制御用のＩＣチップ３２、チップコンデンサ３３、３４を実装してなるＤＣ−ＤＣコンバータモジュール２をマザー基板ＭＢに実装して構成される。

ＩＣチップ３２は、実施の形態１で参照したＩＣチップ３２と同一である。

マザー基板ＭＢは、イネーブル端子Ｐ_ＥＮ、電源端子Ｐ_ＩＮ、グランド端子Ｐ_ＧＮＤ、負荷端子Ｐ_ＯＵＴ、及びダミー端子ＮＣに加えて、コンデンサ端子Ｐ_Ｃ１、Ｐ_Ｃ２、及び、さらに２つのダミー端子ＮＣを有している。マザー基板ＭＢのこれらの端子は、多層基板１０ａの第１電極１８と実質的に同一の配置位置に設けられている。

図７では、ＩＣチップ３２及びチップコンデンサ３３、３４が多層基板１０ａの第１主面に実装される場合を示している。この場合、チップコンデンサ３３の第１端及び第２端が、電極Ｐ６、Ｐ７にそれぞれ接続され、チップコンデンサ３４の第１端及び第２端が、電極Ｐ９、Ｐ８にそれぞれ接続される。

チップコンデンサ３３の第１端は、多層基板１０の電極Ｐ６、層間導体、電極Ｑ６を介して、マザー基板ＭＢのコンデンサ端子Ｐ_Ｃ１に接続される。

チップコンデンサ３３の第２端は、多層基板１０の電極Ｐ７、層間導体、電極Ｑ７を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

チップコンデンサ３４の第１端は、多層基板１０の電極Ｐ９、層間導体、電極Ｑ９を介して、マザー基板ＭＢのコンデンサ端子Ｐ_Ｃ２に接続される。

チップコンデンサ３４の第２端は、多層基板１０の電極Ｐ８、層間導体、電極Ｑ８を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

マザー基板ＭＢには、コンデンサ端子Ｐ_Ｃ１と電源端子Ｐ_ＩＮとを接続するジャンパー配線Ｊ_１及びコンデンサ端子Ｐ_Ｃ２と負荷端子Ｐ_ＯＵＴとを接続するジャンパー配線Ｊ２が設けられている。ジャンパー配線Ｊ１、Ｊ２は、配置に対称性がないために、多層基板１０ａ内に設けることができないので、マザー基板ＭＢに設けられる。

このような接続により、２つのチップコンデンサを有するＤＣ−ＤＣコンバータが構成される。なお、同様のＤＣ−ＤＣコンバータは、多層基板１０ａを裏返しに使って構成することができる。

図８は、多層基板１０ａを裏返しに使った場合のＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。

図８では、ＩＣチップ３２及びチップコンデンサ３３、３４が多層基板１０ａの第２主面に実装される場合を示している。この場合、チップコンデンサ３３の前記第１端及び前記第２端が電極Ｑ９、Ｑ８にそれぞれ接続され、チップコンデンサ３４の前記第１端及び前記第２端が電極Ｑ６、Ｑ７にそれぞれ接続される。

チップコンデンサ３３の第１端は、多層基板１０の電極Ｑ９、層間導体、電極Ｐ９を介して、マザー基板ＭＢのコンデンサ端子Ｐ_Ｃ１に接続される。

チップコンデンサ３３の第２端は、多層基板１０の電極Ｑ８、層間導体、電極Ｐ８を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

チップコンデンサ３４の第１端は、多層基板１０の電極Ｑ６、層間導体、電極Ｐ６を介して、マザー基板ＭＢのコンデンサ端子Ｐ_Ｃ２に接続される。

チップコンデンサ３４の第２端は、多層基板１０の電極Ｑ７、層間導体、電極Ｐ７を介して、マザー基板ＭＢのダミー端子ＮＣに接続される。

このような接続により、図７と同様のＤＣ−ＤＣコンバータが構成される。

図９は、図７及び図８に示すＤＣ−ＤＣコンバータに対応する回路図である。

図９のＤＣ−ＤＣコンバータは、図７、８に示すＤＣ−ＤＣコンバータモジュール２を用いて構成されている。図９のＤＣ−ＤＣコンバータは、図５のＤＣ−ＤＣコンバータと実質的に同一である。

図９では、多層基板１０ａの電極を白丸で表記している。回路を構成する電極は多層基板１０ａを表裏何れで用いるかで異なる。そのため、図９では、図７に示す第１主面での実装で用いられる端子の符号に続いて、図８に示す第２主面での実装で用いられる端子の符号をかっこ書きで示している。多層基板１０ａが表裏の区別なく使用できることは、図９に示す電極の符号からも明らかである。

その結果、ＤＣ−ＤＣコンバータモジュールの小型化への要求に応じて、例えば個片焼成によって高い寸法精度を確保しながら、多層基板１０ａを表裏の区別なく使用可能な構成とすることにより、実装におけるハンドリングの簡素化も達成できる。

（実施の形態３）
実施の形態３に係る回路素子内蔵基板は、内部にインダクタ素子としてのコイルが形成されたセラミック多層基板である。実施の形態３に係る回路素子内蔵基板は、第１主面及び第２主面のそれぞれの同等位置に配置された電極で当該コイルに接続し、第１主面及び第２主面のそれぞれの電極での前記コイルのインダクタンス値が異なる。すなわち、実施の形態３に係る回路素子内蔵基板は、実施の形態１に係る回路素子内蔵基板と同様に第１主面及び第２主面の何れでも使用することができ、さらに、使用する面に応じてインダクタンス値を選択できるという追加の機能を有している。

実施の形態３に係るＤＣ−ＤＣコンバータモジュールは、そのような回路素子内蔵基板に、ＩＣチップを実装して構成される。

以下では、実施の形態３の回路素子内蔵基板及びＤＣ−ＤＣコンバータモジュールについて、実施の形態１と同等の事項については適宜説明を省略し、実施の形態１と異なる点について主として説明する。

実施の形態３の多層基板１０ｂは、図１の多層基板１０に、磁性体層１２を構成する磁性体層１２５、１２６を追加し、コイル３１を中間点（タップ）を引き出したコイルに置き換えて構成される。

図１０は、多層基板１０ｂを構成する各層に設けられる導体の配置の一例を示す上面図である。図１０は、図２と同様の表記法で表されている。

非磁性体層１５の表側、つまり多層基板１０ｂの第１主面には、第１電極１８として、電極Ｐ１０が追加されている。電極Ｐ１〜Ｐ５、Ｐ１０は、対称軸Ｘによる線対称の位置に設けられている。

非磁性体層１１の裏側、つまり多層基板１０ｂの第２主面には、第２電極１７として、電極Ｑ１０が追加されている。電極Ｑ１〜Ｑ５、Ｑ１０は、それぞれ電極Ｐ１〜Ｐ５、Ｐ１０の対向位置に設けられている。つまり、電極Ｑ１〜Ｑ５、Ｑ１０は、電極Ｐ１〜Ｐ５、Ｐ１０の鏡像となる配置で、対称軸Ｙによる線対称の位置に設けられている。

互いに対向する第１電極１８と第２電極１７との間の接続のうち、電極Ｐ１０と電極Ｑ１０との接続が追加され、電極Ｐ４と電極Ｑ４との間の接続は削除される。

磁性体層１２２〜１２６には、コイルを構成するループ状の面内導体Ｗ１〜Ｗ５が形成されている。面内導体Ｗ１〜Ｗ４は、層間導体を介してそれぞれ隣接する面内導体Ｗ２〜Ｗ５と接続されている。面内導体Ｗ１、Ｗ５の端部が、それぞれコイルの第１端Ｗａ、第２端Ｗｂを構成し、面内導体Ｗ２の一部が、コイルのタップＷｃを構成している。

コイルの第１端Ｗａは、層間導体及び面内導体Ａを介して、電極Ｐ５、Ｑ５に接続され、第２端Ｗｂは、層間導体及び面内導体Ｂを介して、電極Ｐ４に接続されている。また、コイルのタップＷｃは、層間導体を介して、電極Ｑ４に接続されている。

なお、多層基板１０ｂを構成する各層における導体の配置は、図１０の例には限られない。例えば、面内導体を隣接する層の対向する主面に配置するなど、適宜の変更が可能である。

多層基板１０ｂ内に構成されるコイルについて、説明を続ける。

図１１は、図１０の導体配置に従って多層基板１０ｂ内に構成されるコイル３５を等価的に表す模式図である。図１１において、（ａ）では電極Ｐ４、Ｐ５を上に表し、（ｂ）では電極Ｑ４、Ｑ５を上に表している。なお、面内導体Ｗ１、Ｗ２と、面内導体Ｗ３、Ｗ４、Ｗ５とを、異なる線種で表しているのは、図示の明瞭のためであり、面内導体Ｗ１〜Ｗ５の電磁気特性は、同じであってもよく、異なっていてもよい。

図１１から分かるように、電極Ｐ４、Ｐ５では、コイル３５の全体に対応するインダクタンス値が得られ、電極Ｑ４、Ｑ５では、コイル３５の一部分に対応するインダクタンス値が得られる。従って、電極Ｐ４、Ｐ５で得られるインダクタンス値と、電極Ｑ４、Ｑ５で得られるインダクタンス値は、互いに異なる。

図１１の（ａ）は、例えば、多層基板１０ｂの第１主面を上に配置して電極Ｐ４、Ｐ５でコイル３５を使用する場合に対応し、図１１の（ｂ）は、例えば、多層基板１０ｂの第２主面を上に配置して電極Ｑ４、Ｑ５でコイル３５を使用する場合に対応してもよい。

このように、多層基板１０ｂは、表裏のいずれでも使用でき、使用する面に応じてコイル３５のインダクタンス値を選択できる。これにより、個片化後の多層基板１０ｂの面をソートする作業は、単に煩雑なだけの作業から、コイル３５のインダクタンス値を選択する機能を持った作業に改善される。

また、多層基板１０ｂの構成によれば、２種類のインダクタンス値を持つ部品を別々に用意する必要がなくなるので、部品在庫の適正化に役立つ。また、１枚の集合基板から任意の割合で２種類のインダクタンス値を持つ部品が取れるので、部品の多品種少量生産にも適している。

次に、多層基板１０ｂを用いたＤＣ−ＤＣコンバータについて説明する。

図１２は、ＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。図１２に示すＤＣ−ＤＣコンバータは、多層基板１０ｂに制御用のＩＣチップ３６を実装してなるＤＣ−ＤＣコンバータモジュール３をマザー基板ＭＢに実装して構成される。

ＩＣチップ３６は、実施の形態１で参照したＩＣチップ３２と実質的に同一の機能を持つＩＣチップであり、ＩＣチップ３２と比べて、フィードバック端子ＦＢの位置が変更され、コイル接続端子Ｌｘが追加される。フィードバック端子ＦＢとコイル接続端子Ｌｘとは、ＩＣチップ３６の内部で接続されている。

マザー基板ＭＢでは、負荷端子Ｐ_ＯＵＴの位置が変更され、新たなダミー端子ＮＣが追加される。

図１２では、ＩＣチップ３６が多層基板１０ｂの第１主面に実装される場合を示している。この場合、ＩＣチップ３６のコイル接続端子Ｌｘ、出力端子Ｖｏｕｔが、電極Ｐ４、Ｐ５にそれぞれ接続される。ここで、コイル接続端子ＬｘＦＢ及び出力端子Ｖｏｕｔがそれぞれ第１コイル端子及び第２コイル端子の一例であり、電極Ｐ４、Ｐ５がそれぞれ第１コイル電極及び第２コイル電極の一例である。

ＩＣチップ３６のフィードバック端子ＦＢは、ＩＣチップ３６の内部でコイル接続端子Ｌｘと接続され、さらに、多層基板１０ｂの電極Ｐ１０、内部導体、電極Ｑ１０を介して、マザー基板ＭＢの負荷端子Ｐ_ＯＵＴに接続される。

このような接続により、電極Ｐ４、Ｐ５で見えるインダクタンス値のコイル３５を用いて、図３と同等のＤＣ−ＤＣコンバータが構成される。なお、同様のＤＣ−ＤＣコンバータは、多層基板１０ｂを裏返しに使うことで、異なるインダクタンス値のコイル３５を用いて構成することができる。

図１３は、多層基板１０ｂを裏返しに使った場合のＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。

図１３では、ＩＣチップ３６が多層基板１０ａの第２主面に実装される場合を示している。この場合、ＩＣチップ３６のコイル接続端子Ｌｘ、出力端子Ｖｏｕｔが、電極Ｑ５、Ｑ４にそれぞれ接続される。ここで、コイル接続端子ＬｘＦＢ及び出力端子Ｖｏｕｔがそれぞれ第１コイル端子及び第２コイル端子の一例であり、電極Ｑ５、Ｑ４がそれぞれ第４コイル電極及び第３コイル電極の一例である。

ＩＣチップ３６のフィードバック端子ＦＢは、ＩＣチップ３６の内部でコイル接続端子Ｌｘと接続され、さらに、多層基板１０ｂの電極Ｑ１０、内部導体、電極Ｐ１０を介して、マザー基板ＭＢの負荷端子Ｐ_ＯＵＴに接続される。

このような接続により、電極Ｑ４、Ｑ５で見えるインダクタンス値のコイル３５を用いて、図４と同等のＤＣ−ＤＣコンバータが構成される。

図１４は、図１２及び図１３に示すＤＣ−ＤＣコンバータに対応する回路図である。図１４のＤＣ−ＤＣコンバータは、図５のＤＣ−ＤＣコンバータと比べて、大まかな構成において同一であり、多層基板１０ａを表裏の何れで使用するかに応じて太破線枠内の細部が変更される点が異なる。拡大して示した太破線枠内の細部（ａ）、（ｂ）は、それぞれ図１２、図１３のＤＣ−ＤＣコンバータモジュールに対応する。

このように、多層基板１０ｂを表裏の何れで使用するかに応じて、インダクタンス値が異なるコイルを用いてＤＣ−ＤＣコンバータを構成できる。例えば、定格が異なるＤＣ−ＤＣコンバータでは、ノイズやリプルを最適化するためにインダクタンス値が異なるコイルを用いることがある。そのような場合に、多層基板１０ｂの表裏を使い分けることで、複数種類の定格のＤＣ−ＤＣコンバータを、１種類の部品（つまり、多層基板１０ｂ）を用いて製造することができ、部品の共通化によるコストメリットが得られる。

（変形例）
以上、本発明の実施の形態に係る回路素子内蔵基板及びＤＣ−ＤＣコンバータモジュールについて説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。

例えば、電極の配置位置の対称軸が回路素子内蔵基板の辺と平行である必要は必ずしもなく、回路素子内蔵基板の辺から傾いていてもよい。

図１５は、ＤＣ−ＤＣコンバータの構成の一例を示す分解斜視図である。図１５に示すＤＣ−ＤＣコンバータは、辺から傾いた対称軸Ｚに対称な位置に電極が配置されている多層基板１０ｃを用いたＤＣ−ＤＣコンバータモジュール３を、マザー基板ＭＢに実装して構成される。

図１５では、図５での表記法を用いて、多層基板１０ｃの第１主面での実装で用いられる端子の符号に続けて、第２主面での実装で用いられる端子の符号をかっこ書きで示している。図１５に示す電極の符号から、多層基板１０ｃもまた、前述の多層基板１０、１０ａと同様に表裏の区別なく使用できることが分かる。なお、図１５のＤＣ−ＤＣコンバータは、電極の種類の一致から、実施の形態１で説明したＤＣ−ＤＣコンバータと同じものである。

また、例えば、回路素子内蔵基板の外形（上面視、下面視での輪郭）を電極と同様の線対称形状とすることは必ずしも必要ではない。回路素子内蔵基板の外形が線対称形状でなくとも、電極の配置位置について実施の形態での説明が満たされていれば、回路素子内蔵基板を表裏の区別なく使用することはできる。ただし、回路素子内蔵基板の外形が線対称形状であれば、回路素子内蔵基板の外形が占める領域のマージンを最小限にできるため、より好ましい。

また、例えば、回路素子内蔵基板の第１主面及び第２主面のそれぞれに、面内での回転方向を特定できる方向マークを設けてもよい。例えば、電極の配置位置に２以上の対称軸がある場合、このような方向マークがあれば回路素子内蔵基板の面内での方向を特定するために役立つ。

また、例えば、回路素子内蔵基板の第１主面及び第２主面には、線対称位置にない電極をさらに設けてもよい。

図１６は、線対称位置にない電極を有する多層基板１０ｄの電極配置の一例を示す斜視図である。図１６の多層基板１０ｄは、変形例に係る回路素子内蔵基板の一例であり、図３の多層基板１０を対称軸Ｘの直交方向に延長してなる。回路素子内蔵基板１０ｄの第１主面（図１６での上面）の延長部分には、配置が線対称ではない電極Ｐ１１〜Ｐ１４と、方向マークＰｍとが設けられている。また、回路素子内蔵基板１０ｄの第２主面（図１６での下面）には、電極Ｐ１１〜Ｐ１４、及び方向マークＰｍの対向位置に、電極Ｑ１１〜Ｑ１４と、方向マークＱｍとが設けられている。電極Ｐ１１〜Ｐ１４の各々は、電極Ｑ１１〜Ｑ１４のうちの対向する１つの電極と接続されている。

図１７は、回路素子内蔵基板１０ｄの電極配置の一例を示す斜視図である。図１７は、図１６の回路素子内蔵基板１０ｄを裏返して示している。

回路素子内蔵基板１０ｄは、例えば、複数種類のＩＣチップやマザー基板のうち、表裏に応じたマザー基板やＩＣチップと接続されることで、複数種類の応用装置（例えばＤＣ−ＤＣコンバータ）を構成してもよい。その場合、電極Ｐ１〜Ｐ５、Ｑ１〜Ｑ５はマザー基板やＩＣチップの種類に依存せずに使用され、電極Ｐ１１〜Ｐ１４、Ｑ１１〜Ｑ１４はマザー基板やＩＣチップの種類に依存して選択的に使用されてもよい。

多層基板１０ｄの表裏を使い分けることで、複数種類の応用装置を１種類の部品（つまり、多層基板１０ｄ）を用いて製造することができ、部品の共通化によるコストメリットが得られる。

また、例えば、上記の実施の形態では、回路素子内蔵基板に内蔵される無極性の２端子素子としてコイルを例示したが、前記２端子素子は、インダクタンス素子、キャパシタンス素子、抵抗素子の何れかであってもよい。インダクタンス素子としては、上記のようなコイルであってもよいが、ミアンダ線であってもよい。また、抵抗素子としては、バリスタ（電圧非直線性抵抗）やスパークギャップ方式のＥＳＤ保護素子等であってもよい。また、集中定数型回路素子に限定されるものでもなく、ストリップ線路やマイクロストリップ線路のような分布定数型回路素子であってもよい。また、面内導体や層間導体で構成されたパターン素子の他、チップ部品であってもよい。この構成によれば、前記２端子素子として、一般的な電子機器での使用頻度が比較的高い部品を前記回路素子内蔵基板に内蔵することができる。

また、例えば、上記の実施の形態では、基板として複数のセラミック層を積層してなるセラミック多層基板を例示したが、複数の樹脂層を積層してなる樹脂多層基板であってもよいし、セラミックや樹脂の単層基板であってもよい。

また、例えば、上記の実施の形態では、降圧動作を行うＩＣチップを例示したが、ＩＣチップは、降圧動作を行うものには限られず、第１コイル端子と第２コイル端子とを有していれば、昇圧動作を行うものであっても、昇降圧動作を行うものであってもよい。

本発明は、例えば、コイルを内蔵したセラミック多層基板、及び当該セラミック多層基板を用いた超小型のＤＣ−ＤＣコンバータとして、携帯情報端末やデジタルカメラなどの電子機器に広く利用できる。

１、２、３、４ ＤＣ−ＤＣコンバータ
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ 多層基板
１１ 非磁性体層
１２、１２１〜１２６ 磁性体層
１５ 非磁性体層
１６ 転写シート
１７ 第２電極
１８ 第１電極
１９ 面内導体
２０ 層間導体
３１、３５ コイル
３２、３２ｂ、３６ ＩＣチップ
３３、３４ チップコンデンサ

Claims (8)

1. 基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、
   前記第１電極の各々と当該第１電極の対向位置にある第２電極とを接続する第１導体と、
   前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されている無極性の２端子素子と、
   前記第１電極のうち線対称位置にありかつ前記２端子素子が接続されていない複数の第１電極同士を接続する第２導体と、
   を備える回路素子内蔵基板。
2. 前記２端子素子は、インダクタンス素子、キャパシタンス素子、及び抵抗素子の何れかである、
   請求項１に記載の回路素子内蔵基板。
3. 基板の第１主面上の線対称位置に設けられた一方第１電極及び他方第１電極と、
   前記基板の第２主面上の前記一方第１電極の対向位置及び前記他方第１電極の対向位置にそれぞれ設けられた一方第２電極及び他方第２電極と、
   前記基板内に形成されたインダクタンス素子と、を備え、
   前記インダクタンス素子の第１端は、前記一方第１電極と前記一方第２電極とに接続され、前記インダクタンス素子の第２端は、前記他方第１電極に接続され、前記インダクタンス素子の前記第１端と第２端との間の中間点は、前記他方第２電極に接続されている、
   回路素子内蔵基板。
4. 前記基板の前記第１主面上及び前記第２主面上の少なくとも一方に、線対称位置にない電極が、さらに設けられている、
   請求項１から３の何れか１項に記載の回路素子内蔵基板。
5. 前記基板の前記第１主面上及び前記第２主面上に設けられた全ての電極が、線対称位置に配置されている、
   請求項１から３の何れか１項に記載の回路素子内蔵基板。
6. 基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、前記第１電極の各々と当該第１電極の対向位置にある第２電極とを接続する導体と、前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されているインダクタンス素子とを有する回路素子内蔵基板と、
   前記インダクタンス素子に接続される第１コイル端子及び第２コイル端子を有し、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうち何れか一方に実装されているＩＣチップと、を備え、
   前記回路素子内蔵基板の前記一方第１電極及び前記他方第１電極を第１コイル電極及び第２コイル電極とし、前記第１コイル電極及び前記第２コイル電極にそれぞれ対向する前記第２電極を第３コイル電極及び第４コイル電極とするとき、
   前記ＩＣチップが前記第１主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第１コイル電極及び前記第２コイル電極にそれぞれ接続されているか、又は、
   前記ＩＣチップが前記第２主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第４コイル電極及び前記第３コイル電極にそれぞれ接続されている、
   ＤＣ−ＤＣコンバータモジュール。
7. さらに、前記第１主面及び前記第２主面のうち前記一方に実装されている第１チップコンデンサ及び第２チップコンデンサを備え、
   前記第１電極のうち、線対称位置にある２つの第１電極のそれぞれを第１コンデンサ電極及び第２コンデンサ電極とし、線対称位置にある他の２つの第１電極のそれぞれを第３コンデンサ電極及び第４コンデンサ電極とし、前記第１コンデンサ電極、第２コンデンサ電極、第３コンデンサ電極、第４コンデンサ電極にそれぞれ対向する第２電極を、第５コンデンサ電極、第６コンデンサ電極、第７コンデンサ電極、第８コンデンサ電極とするとき、
   前記第１チップコンデンサ及び第２チップコンデンサが前記第１主面に実装され、前記第１チップコンデンサの第１端及び第２端が前記第１コンデンサ電極及び第３コンデンサ電極にそれぞれ接続され、第２チップコンデンサの第１端及び第２端が前記第２コンデンサ電極及び第４コンデンサ電極にそれぞれ接続されているか、又は、
   前記第１チップコンデンサ及び第２チップコンデンサが前記第２主面に実装され、前記第１チップコンデンサの前記第１端及び前記第２端が前記第６コンデンサ電極及び第８コンデンサ電極にそれぞれ接続され、第２チップコンデンサの前記第１端及び前記第２端が前記第５コンデンサ電極及び第７コンデンサ電極にそれぞれ接続されている、
   請求項６に記載のＤＣ−ＤＣコンバータモジュール。
8. 基板の第１主面上の線対称位置に設けられた３以上の第１電極と、前記基板の第２主面上の前記第１電極の各々の対向位置に設けられた第２電極と、前記基板内に形成され、第１端及び第２端が前記第１電極のうち線対称位置にある一方第１電極及び他方第１電極にそれぞれ接続されているインダクタンス素子とを有し、前記一方第１電極と前記一方第１電極の対向位置にある第２電極とが接続され、かつ前記インダクタンス素子の中間点と前記他方第１電極の対向位置にある第２電極とが接続されている回路素子内蔵基板と、
   前記インダクタンス素子に接続される第１コイル端子及び第２コイル端子を有し、前記回路素子内蔵基板の前記第１主面及び前記第２主面のうち何れか一方に実装されているＩＣチップと、を備え、
   前記回路素子内蔵基板の前記一方第１電極及び前記他方第１電極を第１コイル電極及び第２コイル電極とし、前記第１コイル電極及び前記第２コイル電極にそれぞれ対向する前記第２電極を第３コイル電極及び第４コイル電極とするとき、
   前記ＩＣチップが前記第１主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第１コイル電極及び前記第２コイル電極にそれぞれ接続されているか、又は、
   前記ＩＣチップが前記第２主面に実装され、前記ＩＣチップの前記第１コイル端子及び前記第２コイル端子が、前記第４コイル電極及び前記第３コイル電極にそれぞれ接続されている、
   ＤＣ−ＤＣコンバータモジュール。

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