JP6523621B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Description
本発明は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体を基板に用いた半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device using a wide band gap semiconductor having a wider band gap than silicon as a substrate and a method of manufacturing the semiconductor device.
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン(Si)が用いられている。パワー半導体装置は、バイポーラトランジスタやIGBT(絶縁ゲート型バイポーラトランジスタ)、MOSFET(絶縁ゲート型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。 Conventionally, silicon (Si) is used as a constituent material of a power semiconductor device that controls high voltage and large current. There are multiple types of power semiconductor devices, such as bipolar transistors, IGBTs (insulated gate bipolar transistors), and MOSFETs (insulated gate field effect transistors), and these are used according to applications.
例えば、バイポーラトランジスタやIGBTは、MOSFETに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、パワーMOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。 For example, bipolar transistors and IGBTs have higher current densities and can be made larger than MOSFETs, but can not be switched at high speed. Specifically, the use of the bipolar transistor is limited at a switching frequency of about several kHz, and the use of an IGBT is limited at a switching frequency of about several tens of kHz. On the other hand, power MOSFETs have lower current density and are difficult to increase in current as compared to bipolar transistors and IGBTs, but high-speed switching operation up to about several MHz is possible.
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやパワーMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている(例えば、下記非特許文献1参照。)。
However, in the market, there is a strong demand for power semiconductor devices having both high current and high speed, and efforts are being made to improve IGBTs and power MOSFETs, and development is currently progressing to near the material limit. . From the viewpoint of power semiconductor devices, semiconductor materials to replace silicon have been studied, and silicon carbide (SiC) as a semiconductor material capable of producing (manufacturing) next-generation power semiconductor devices excellent in low on voltage, high speed characteristics, and high temperature characteristics. Has attracted attention (see, for example, Non-Patent
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、シリコンよりもバンドギャップが広い他の半導体(以下、ワイドバンドギャップ半導体とする)である例えば窒化ガリウム(GaN)にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる(例えば、下記非特許文献2参照。)。また、低抵抗化を実現するために多数のセルを並列に配置した素子構造にすることが一般的である。
Silicon carbide is a chemically very stable semiconductor material, has a wide band gap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. In addition, silicon carbide is expected as a semiconductor material that can sufficiently reduce the on-resistance because the maximum electric field strength is also larger by one digit or more than that of silicon. Such characteristics of silicon carbide also apply to another semiconductor (hereinafter referred to as a wide band gap semiconductor) having a wider band gap than silicon (eg, gallium nitride (GaN)). Therefore, by using the wide band gap semiconductor, the breakdown voltage of the semiconductor device can be increased (see, for example, Non-Patent
セルを並列に配置した構造として、低抵抗化のためにセル幅を短くして一方向に長く配置したストライプ構造と、セルを四角や六角形にして周期的なパターンで配置した構造がある。特に、セルを四角や六角形にして周期的なパターンで配置した構造は抵抗成分となるチャネルやジャンクションFET(JFET)の単位面積当たりの領域を増やすことができ低抵抗化が実現できる(例えば、下記特許文献1参照。)。
As a structure in which cells are arranged in parallel, there are a stripe structure in which the cell width is shortened and a long cell is arranged in one direction in order to reduce resistance, and a structure in which cells are arranged in a rectangular or hexagonal pattern. In particular, in a structure in which cells are arranged in a square or hexagonal shape and arranged in a periodic pattern, the area per unit area of a channel or junction FET (JFET) serving as a resistance component can be increased (eg, See
しかしながら、セルを四角や六角形にして周期的なパターンで配置した構造は電界の集中するJFET領域を増やすために、JFETを分岐する構造にするため破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。 However, in a structure in which cells are arranged in a square or hexagonal pattern in a periodic pattern, the JFET is branched to increase the JFET area where the electric field is concentrated. There is a risk of
図9Bは、炭化珪素半導体装置の活性部の構成を示す平面図である。この図9Bに示される六角形周期構造を採用したJFET分岐200の部分で破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
FIG. 9B is a plan view showing the configuration of the active portion of the silicon carbide semiconductor device. At the portion of
このような周期構造(セル構造)により形成される電界集中点を回避する方法としてセル同士を一部つなぐ方法が考えられる(例えば、下記特許文献2、特許文献3参照。)。
As a method of avoiding an electric field concentration point formed by such a periodic structure (cell structure), a method of partially connecting cells can be considered (see, for example,
上記特許文献2では、セル同士をnソース領域とpベース領域などで接続し電界集中点を埋める方法を示しているが、Siを基にした設計でJFET部分が広く設計されており、セル同士を接続するnソース領域とpベース領域を追加しても構造への大きな影響は見られない。しかし、電界破壊強度の大きいSiCではJFET部分が狭く設計されるため、セル同士を接続するnソース領域とpベース領域を追加するとJFET部分が大きくつぶされてしまいオン抵抗へ影響する。例えば、SiCでは上記特許文献3で示されるようなpベース領域のみでセル同士を接続した構造があるが、2μmの幅でJFETを設計した場合、JFETの交差部分を斜めに1μmのpベース領域で埋めると狭い部分が0.91μmの幅になる。この幅は適切な幅の2μmの半分以下となりオン抵抗を上げる要因となる。また、SiCプロセスのフォトリソグラフィ工程のパターニング能力により設計ができないため、例えば上記の設計例だとパターニング能力が1μmだと、0.91μmのパターンができるため設計できない。
Although
上記課題を解決するため、本発明は、抵抗成分となるJFET領域を極力減らすことなく、高耐圧を実現することができることを目的とする。 In order to solve the above-mentioned subject, an object of the present invention is to be able to realize a high breakdown voltage without reducing the JFET region which is a resistance component as much as possible.
上記目的を達成するため、本発明の半導体装置は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第1導電型の半導体基板と、前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第1導電型の半導体堆積膜と、前記半導体堆積膜の表面層に選択的に形成された第2導電型の半導体層と、前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第2導電型のベース層と、前記ベース層の表面層に選択的に形成された第1導電型のソース領域と、前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第2導電型のコンタクト領域と、表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を備え、前記半導体層の平面形状が方形で周期的に配置され、前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層が離間して配置され、隣り合う前記半導体層の辺は平行であり、前記ベース層、前記ソース領域と前記コンタクト領域が複数のセルに分かれ、異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し、前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type formed of a wide band gap semiconductor having a wider band gap than silicon, and a band gap formed over the semiconductor substrate. A semiconductor deposition film of a first conductivity type comprising a wide band gap semiconductor having a wide range of impurities and having an impurity concentration lower than that of the semiconductor substrate, and a semiconductor layer of a second conductivity type selectively formed on the surface layer of the semiconductor deposition film. A base layer of a second conductivity type formed on the semiconductor deposition film and the semiconductor layer and having a lower impurity concentration than the semiconductor layer; and a first layer selectively formed on the surface layer of the base layer A source region of a conductivity type, a contact region of a second conductivity type formed in the base layer and having a higher impurity concentration than the base layer, and the base layer penetrated from the surface At least a part of the surface exposed portion of the base layer sandwiched between the source region and the well region of the first conductivity type formed to reach the semiconductor deposited film, and a gate insulating film interposed therebetween And a drain electrode provided on the back surface of the semiconductor substrate, wherein the planar shape of the semiconductor layer is the same as that of the semiconductor layer. The semiconductor layers are periodically arranged in a square shape, and are connected to the adjacent semiconductor layers only at two opposing corner portions of the semiconductor layers, and a plurality of the connected semiconductor layers are spaced apart and the adjacent semiconductor layers are arranged sides are parallel, the base layer, the contact region and the source region is divided into a plurality of cells, possess the well region between said base layers to each other of said different cell, wherein the base Wherein the periphery of the scan layer is surrounded by the well region.
また、前記半導体層の方形の辺の間隔は3μm以下であることを特徴とする。 In addition, an interval between sides of the square of the semiconductor layer is 3 μm or less.
また、複数の前記セルが六角形であることを特徴とする。 Further, wherein the plurality of pre-xenon Le is hexagonal.
また、前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする。 Further, the wide band gap semiconductor is silicon carbide.
また、前記半導体基板の結晶学的面指数は(000−1)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする。 The crystallographic plane index of the semiconductor substrate is characterized in that it is a plane parallel to (000-1) or a plane inclined within 10 degrees.
上記目的を達成するため、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第1導電型の半導体基板と、前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第1導電型の半導体堆積膜と、前記半導体堆積膜の表面層に選択的に形成された第2導電型の半導体層と、前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第2導電型のベース層と、前記ベース層の表面層に選択的に形成された第1導電型のソース領域と、前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第2導電型のコンタクト領域と、表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を備える半導体装置の製造方法において、前記半導体層の平面形状を方形で周期的に配置し、前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層を離間して配置し、隣り合う前記半導体層の辺は平行とし、前記ベース層、前記ソース領域と前記コンタクト領域を複数のセルに分け、異なる前記セルの前記ベース層同士の間に前記ウェル領域を形成し、前記ベース層の周囲が前記ウェル領域で取り囲むことを特徴とする。 In order to achieve the above object, according to a method of manufacturing a semiconductor device of the present invention, a semiconductor substrate of a first conductivity type made of a wide band gap semiconductor having a wider band gap than silicon and silicon formed on the semiconductor substrate A first conductive type semiconductor deposited film made of a wide band gap semiconductor having a wide band gap and having an impurity concentration lower than that of the semiconductor substrate, and a second conductive type selectively formed on the surface layer of the semiconductor deposited film Selectively formed on the surface layer of the base layer, the base layer of the second conductivity type formed on the semiconductor deposition film and the semiconductor layer, and having a lower impurity concentration than the semiconductor layer; The source region of the first conductivity type, the contact region of the second conductivity type formed in the base layer and having a higher impurity concentration than the base layer, and the base from the surface A gate region of at least a portion of a surface exposed portion of the base layer sandwiched between the source region and the well region, and a well region of the first conductivity type formed to penetrate the semiconductor deposition film to reach the semiconductor deposition film Manufacturing a semiconductor device comprising a gate electrode layer provided via a film, a source electrode in common contact with the surfaces of the source region and the contact region, and a drain electrode provided on the back surface of the semiconductor substrate In the method, the planar shape of the semiconductor layer is periodically arranged in a square, and only two opposing corner portions of the semiconductor layer are connected to the adjacent semiconductor layer to separate a plurality of the connected semiconductor layers. and arranged, side of the semiconductor layer adjacent to the parallel, said base layer, said divided source regions and said contact area into a plurality of cells, the base layers to each other of said different cell Said well region is formed, the periphery of the base layer, characterized in that the surrounding in the well region.
また、前記ベース層をエピタキシャル成長で形成することを特徴とする。 Furthermore, the base layer is formed by epitaxial growth.
上記構成によれば、オン抵抗増加の原因となるJFET領域について、耐圧低下の原因となる分岐点がなく、オン抵抗増加の原因となるJFET領域同士の幅に狭い領域がないことから高耐圧、低抵抗を維持できる。 According to the above configuration, there is no branch point causing the decrease in breakdown voltage in the JFET region causing the increase in the on resistance, and no narrow region exists in the width between the JFET regions causing the increase in the on resistance. Low resistance can be maintained.
本発明によれば、高耐圧を維持し低抵抗を実現する効果を奏する。 According to the present invention, the effects of maintaining high withstand voltage and realizing low resistance are achieved.
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数(結晶学的面指数)の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。 Hereinafter, preferred embodiments of a semiconductor device and a method of manufacturing the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively. Further, + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively. In the following description of the embodiments and the accompanying drawings, the same components are denoted by the same reference numerals and redundant description will be omitted. Further, in the present specification, in the notation of Miller index (crystallographic surface index), "-" means a bar attached to the index immediately thereafter, and it is negative by putting "-" in front of the index. It represents the index.
(実施の形態)
図1は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図2Aは、実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。図2Aは図1の活性領域101におけるゲート絶縁膜10から上の構成を除いた基板平面図である。図2Bは、実施の形態にかかる炭化珪素半導体装置のpベース層の構成を示す平面図である。図2Cは、実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。図1のA−A’は図2AのA−A’の断面である。なお、図1には図2Aに記載された複数のうち一つの活性領域101のみ記載してある。また、図2には図1の耐圧構造部102は図示されていない。実施の形態にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のMOSFETを例に説明する。実施の形態においては、n+型炭化珪素基板1、n型炭化珪素エピタキシャル層2および後述するpベース層4を併せて炭化珪素半導体基体とする。
Embodiment
FIG. 1 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the embodiment. FIG. 2A is a plan view showing the configuration of the silicon carbide semiconductor device according to the embodiment. FIG. 2A is a plan view of the substrate in which the above configuration is removed from the
図1に示すように、実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるn+型炭化珪素基板1の主面上に、n型炭化珪素エピタキシャル層2が堆積されている。n+型炭化珪素基板1のn型炭化珪素エピタキシャル層2側に対して反対側の表面(炭化珪素半導体基体の裏面)には、裏面電極14が設けられている。裏面電極14は、ドレイン電極を構成する。
As shown in FIG. 1, in the silicon carbide semiconductor device according to the embodiment, an n-type silicon
活性領域101において、炭化珪素半導体基体のおもて面側には、MOS(金属−酸化膜−半導体からなる絶縁ゲート)構造(素子構造)が形成されている。具体的には、活性領域101において、n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側(炭化珪素半導体基体のおもて面側)の表面層には、p+型領域(第1の第2導電型半導体領域)3が選択的に設けられている。p+型領域3は平面形状が方形であり対向する(図2Bで縦方向に隣り合う)2箇所の角部3aで隣接するp+型領域3と連結している(図2B参照)。p+型領域3は、例えばアルミニウムがドーピングされている。
In the
隣り合うp+型領域3、および当該隣り合うp+型領域3に挟まれたn型炭化珪素エピタキシャル層2の表面には、p型炭化珪素エピタキシャル層(以下、pベース層とする、第2導電型ワイドバンドギャップ半導体堆積層)4が選択的に堆積されている。pベース層4は、活性領域101から耐圧構造部102へと延在し、耐圧構造部102上部にも堆積されている。pベース層4の不純物濃度は、p+型領域3の不純物濃度よりも低い。pベース層4は、例えばアルミニウムがドーピングされている。
The mutually p + -
pベース層4のp+型領域3上の部分には、n+ソース領域5およびp+コンタクト領域7が設けられている。また、n+ソース領域5およびp+コンタクト領域7は互いに接する。p+コンタクト領域7は、n+ソース領域5よりもセル(このp+コンタクト領域7が形成されたセル)中央部側に配置されている。
An n + source region 5 and ap + contact region 7 are provided in a portion of the
また、pベース層4の、n型炭化珪素エピタキシャル層2上の部分には、深さ方向にpベース層4を貫通し、n型炭化珪素エピタキシャル層2に達するnウェル領域9が設けられている。nウェル領域9は、n型炭化珪素エピタキシャル層2とともにドリフト領域を構成する。pベース層4はnウェル領域9によりセルに分かれていてもよい(図2C参照)。図の縦方向に隣り合うpベース層4間にはnウェル領域9が設けられる。pベース層4の、n+ソース領域5とnウェル領域9とに挟まれた部分の表面には、ゲート絶縁膜10を介してゲート電極11が設けられている。ゲート電極11は、ゲート絶縁膜10を介して、nウェル領域9の表面に設けられていてもよい。
Further, an n-
ここで、JFET領域103はnウェル領域9とp+型領域3に挟まれたn型炭化珪素エピタキシャル層2の部分を総合した領域である。JFET領域103の幅Lは3μm以下に設計されていることが望ましい。その理由はオン抵抗を下げ、且つ理想的な耐圧を得るためである。
Here,
層間絶縁膜12は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極11を覆うように設けられている。ソース電極13は、層間絶縁膜12に開口されたコンタクトホールを介して、n+ソース領域5およびp+コンタクト領域7に接する。ソース電極13は、層間絶縁膜12によって、ゲート電極11と電気的に絶縁されている。ソース電極13上には、全セルのすべてのソース電極13に接するように、活性領域101から耐圧構造部102にわたって電極パッド15が設けられている。耐圧構造部102上には、電極パッド15の端部および最も耐圧構造部102側のセルのソース電極13の耐圧構造部102側の端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜16が設けられている。保護膜16は、放電防止の機能を有する。
耐圧構造部102において、n型炭化珪素エピタキシャル層2のn+型炭化珪素基板1側に対して反対側の表面層は、p型領域から構成されており、この構造は素子端部の電界集中を緩和する構造となっている。図1では、耐圧構造としてp型領域8を配置したJunction Termination Extension(JTE)構造となっているが、p領域をリング状に複数配置したFLR(Floating Field Limiting Ring)構造のような電界集中を緩和する他の構造でもよい。
The surface layer of n-type silicon
図1では、活性領域101に1つのMOSゲート(金属−酸化膜−半導体からなる絶縁ゲート)構造のみを図示しているが、複数のMOSゲート構造が並列に配置されていてもよい。
Although only one MOS gate (metal-oxide-semiconductor insulated gate) structure is illustrated in the
図3〜図8は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。例えば1200Vの耐圧クラスのMOSFETを作成する場合を例に説明する。まず、図3に示すように、例えば2×1019cm-3程度の不純物濃度で窒素がドーピングされたn+型炭化珪素基板1を用意する。n+型炭化珪素基板1のおもて面は、例えば<11−20>方向に4度程度のオフ角を有する(000−1)面であってもよい。次に、n+型炭化珪素基板1の(000−1)面上に、1.0×1016cm-3の不純物濃度で窒素がドーピングされた厚さ10μmのn型炭化珪素エピタキシャル層2を成長させる。
FIGS. 3-8 is sectional drawing which shows typically the state in the middle of manufacture of the silicon carbide semiconductor device concerning embodiment. For example, the case of producing a MOSFET of a withstand voltage class of 1200 V will be described as an example. First, as shown in FIG. 3, an n + -type
次に、図4に示すように、フォトリソグラフィおよびイオン注入によって、n型炭化珪素エピタキシャル層2の表面層に、p+型領域3を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、p+型領域3の不純物濃度が1.0×1018cm-3となるようにドーズ量を設定してもよい。p+型領域3の幅および深さは、それぞれ13μmおよび0.5μmであってもよい。隣り合うp+型領域3間の距離は、例えば2μmであってもよい。
Next, as shown in FIG. 4, p + -
次に、n型炭化珪素エピタキシャル層2の表面に、pベース層4となるp型炭化珪素エピタキシャル層を例えば0.5μmの厚さで成長させる。このとき、例えば、pベース層4の不純物濃度が5.0×1015cm-3となるようにアルミニウムがドーピングされたp型炭化珪素エピタキシャル層を成長させてもよい。
Next, on the surface of n-type silicon
次に、図5に示すように、フォトリソグラフィおよびイオン注入によって、pベース層4のn型炭化珪素エピタキシャル層2上の部分の導電型を反転させて、nウェル領域9を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、nウェル領域9の不純物濃度が5.0×1016cm-3となるようにドーズ量を設定してもよい。nウェル領域9の幅および深さは、それぞれ2.0μmおよび0.6μmであってもよい。
Next, as shown in FIG. 5, the conductivity type of the portion of
次に、エッチングによって、耐圧構造部102上にベース層4が残るように耐圧構造部102の外周部を例えば0.7μmの深さで除去し、n型炭化珪素エピタキシャル層2を露出させる。次に、フォトリソグラフィおよびイオン注入によって、n型炭化珪素エピタキシャル層2上の部分の導電型を反転させて、JTE構造を構成するp型領域8を選択的に形成する。p型領域8は幅および深さがそれぞれ60μmおよび0.5μmとし、ドーパントをアルミニウムとし、不純物濃度が6.0×1017cm-3となるようにドーズ量を設定してもよい。
Next, the outer peripheral portion of the withstand
次に、フォトリソグラフィおよびイオン注入によって、pベース層4のp+型領域3上の部分の表面層に、n+ソース領域5を選択的に形成する。この時同時に、耐圧構造部102に露出するn型炭化珪素エピタキシャル層2の表面層に、p型領域8よりも外側に配置されるように、チャネルストッパー領域6を形成する。次に、フォトリソグラフィおよびイオン注入によって、pベース層4のp+型領域3上の部分の表面層に、p+コンタクト領域7を選択的に形成する。次に、n+ソース領域5、チャネルストッパー領域6、p+コンタクト領域7、p型領域8およびnウェル領域9を活性化させるための熱処理(アニール)を行う。このときの熱処理温度および熱処理時間は、それぞれ1620℃および2分間であってもよい。
Next, n + source region 5 is selectively formed in the surface layer of the portion on p + type region 3 of
ここで、n+ソース領域5、チャネルストッパー領域6、p+コンタクト領域7、p型領域8およびnウェル領域9を形成する順序は種々変更可能である。
Here, the order of forming the n + source region 5, the
次に、図6に示すように、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜10を100nmの厚さで形成する。この熱酸化は、酸素と水素の混合雰囲気中において1000℃程度の温度の熱処理によって行ってもよい。これにより、pベース層4およびn型炭化珪素エピタキシャル層2の表面に形成された各領域がゲート絶縁膜10で覆われる。
Next, as shown in FIG. 6, the front surface side of the silicon carbide semiconductor substrate is thermally oxidized to form a
次に、ゲート絶縁膜10上に、ゲート電極11として、例えばリン(P)がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、pベース層4の、n+ソース領域5とnウェル領域9とに挟まれた部分上に多結晶シリコン層を残す。このとき、nウェル領域9上に多結晶シリコン層を残してもよい。次に、ゲート絶縁膜10を覆うように、層間絶縁膜12として例えばリンガラス(PSG:Phospho Silicate Glass)を1.0μmの厚さで成膜する。
Next, a polycrystalline silicon layer doped with, for example, phosphorus (P) is formed as the
次に、図7に示すように、層間絶縁膜12およびゲート絶縁膜10をパターニングして選択的に除去してコンタクトホールを形成し、n+ソース領域5およびp+コンタクト領域7を露出させる。次に、層間絶縁膜12を平坦化するための熱処理(リフロー)を行う。
Next, as shown in FIG. 7, the
次に、図8に示すように、炭化珪素半導体基体のおもて面に、コンタクトホールに露出するn+ソース領域5およびp+コンタクト領域7に接するように、ソース電極13となる例えばニッケル膜(以下、ニッケル膜を成膜した場合を例に説明する)を成膜する。次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内にソース電極13となるニッケル膜を残す。次に、n+型炭化珪素基板1の裏面(炭化珪素半導体基体の裏面)全面に、裏面電極14の最下層となる例えばニッケル膜(以下、ニッケル膜を成膜した場合を例に説明する)を成膜する。
Next, as shown in FIG. 8, for example, a nickel film serving as
そして、例えば970℃の温度で熱処理して、基体両面のニッケル膜と炭化珪素半導体部とを反応させ、基体両面にそれぞれソース電極13および裏面電極14の最下層としてニッケルシリサイド膜を形成することにより、炭化珪素半導体部とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面に電極パッド15を堆積する。電極パッド15の層間絶縁膜12上の部分の厚さは、例えば5μmであってもよい。電極パッド15は、例えば、1%の割合でシリコンを含んだアルミニウム(Al−Si)で形成してもよい。
Then, heat treatment is performed, for example, at a temperature of 970 ° C. to cause the nickel film on both sides of the substrate to react with the silicon carbide semiconductor portion to form a nickel silicide film as the lowermost layer of the
次に、保護膜16としてポリイミドを全面に塗布した後、フォトリソグラフィおよびエッチングにより選択的に層間絶縁膜12と電極パッド15の一部を覆うように製膜する。次に、炭化珪素半導体基体の裏面のニッケルシリサイド膜上に、裏面電極14として例えばチタン、ニッケルおよび金(Au)をこの順に成膜することにより、図1に示した断面で構成されるMOSFETが完成する。
Next, polyimide is applied to the entire surface as a
(実施例)
次に、上述した実施の形態で説明したJFET領域を平面図でみて直線に配置した構造と六角形に周期的に配置した構造とジグザグ構造(方形のp+型領域3を角部3aで連結してなるジグザグ構造)に配置した構造の耐圧とオン抵抗特性について検証した。
(Example)
Next, the structure in which the JFET regions described in the above-described embodiment are arranged in a straight line in plan view, the structure in which the JFET regions are periodically arranged in hexagons, and the zigzag structure (rectangular p + -
図9は、比較例にかかる炭化珪素半導体装置の活性領域の構成を示す平面図であり、図9Aは、比較例1のストライプ構造の炭化珪素半導体装置の活性領域の構成を示す平面図である。図9Bは、比較例2の六角形セル構造の炭化珪素半導体装置の活性領域の構成を示す平面図である。 FIG. 9 is a plan view showing the configuration of the active region of the silicon carbide semiconductor device according to the comparative example, and FIG. 9A is a plan view showing the configuration of the active region of the silicon carbide semiconductor device with the stripe structure of comparative example 1. . FIG. 9B is a plan view showing the configuration of the active region of the silicon carbide semiconductor device of the hexagonal cell structure of Comparative Example 2.
まず、実施例として、上述した実施の形態で説明したMOSFETを作製した。具体的には、図1に示す断面図の構造を有し、平面でみて図2Aに示すようにJFET領域103がジグザグ構造となっている。
First, as an example, the MOSFET described in the above-described embodiment was manufactured. Specifically, it has the structure of the cross-sectional view shown in FIG. 1, and the
また、比較例として、図9Aに示すJFET領域103が直線のストライプ構造(比較例1)と、図9Bに示すようなJFET領域103が六角形のセル構造(比較例2)を作製した(以下、通常ストライプ構造と六角セル構造とする)。これら実施例および比較例1、2は、表面の配置条件以外の構成は同一とした。具体的には、n型炭化珪素エピタキシャル層2の濃度を1×1016cm-3とし、厚さを10μmとした。
Further, as a comparative example, a stripe structure (comparative example 1) in which the
図10は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。実施例と比較例1、2の炭化珪素半導体装置の耐圧とオン抵抗特性を示す。図10に示すように、ストライプ構造(比較例1)では十分な耐圧はあるがオン抵抗が大きいが、六角セル構造(比較例2)ではオン抵抗は下がるが耐圧も下がる。それに対して、実施例のジグザグ構造では、ストライプ構造と同等の耐圧を維持したままオン抵抗を下げることができることを確認することができた。 FIG. 10 is a characteristic diagram showing the pressure resistance characteristics of the silicon carbide semiconductor device according to the example. The breakdown voltage and the on-resistance characteristic of the silicon carbide semiconductor devices of the example and the comparative examples 1 and 2 are shown. As shown in FIG. 10, although there is sufficient withstand voltage in the stripe structure (comparative example 1), the on resistance is large, but in the hexagonal cell structure (comparative example 2), the on resistance is reduced but the withstand voltage is also reduced. On the other hand, in the zigzag structure of the example, it could be confirmed that the on-resistance can be lowered while maintaining the same withstand voltage as the stripe structure.
以上、説明したように、炭化珪素基板基体のJFET領域を幅が一定なジグザグ構造に配置することによりオン抵抗増加の原因となるJFET領域について、耐圧低下の原因となる分岐点がなく、オン抵抗増加の原因となるJFET領域同士の幅に狭い領域がないことから高耐圧、低抵抗を維持できる。 As described above, by arranging the JFET region of the silicon carbide substrate in a zigzag structure having a constant width, there is no branch point causing the breakdown voltage reduction in the JFET region causing the increase in the on resistance, and the on resistance High breakdown voltage and low resistance can be maintained because there is no narrow region in the width between the JFET regions that cause the increase.
以上において本発明では、炭化珪素からなる炭化珪素基板のおもて面を(000−1)面とし当該(000−1)面上にMOSゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、炭化珪素基板のおもて面を(0001)面とし当該(0001)面上にMOSゲート構造を構成してもよいし、窒化ガリウム(GaN)などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。 In the present invention, the case where the front surface of the silicon carbide substrate made of silicon carbide is the (000-1) plane and the MOS gate structure is formed on the (000-1) plane has been described above as an example. The present invention is not limited to this, and various changes can be made to the plane orientation of the main surface of the substrate, the wide band gap semiconductor material that constitutes the substrate, and the like. For example, a semiconductor substrate made of a wide band gap semiconductor such as gallium nitride (GaN) may be formed with the front surface of a silicon carbide substrate as a (0001) surface and a MOS gate structure formed on the (0001) surface. May be used.
本発明では低濃度のp-型層をエピタキシャル成長法で形成したが、イオン注入による方法で形成してもよい。 In the present invention, the low concentration p -- type layer is formed by epitaxial growth, but may be formed by ion implantation.
また、本発明では、縦型MOSFETを例に説明しているが、上述した実施の形態に限らず、JFET構造を備えたさまざまな構成の半導体装置に適用することが可能である。 Further, in the present invention, the vertical MOSFET is described as an example, but the present invention is not limited to the above embodiment, and can be applied to semiconductor devices of various configurations provided with a JFET structure.
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。 As described above, the semiconductor device and the method of manufacturing the semiconductor device according to the present invention are useful for a high breakdown voltage semiconductor device used for a power conversion device or a power supply device such as various industrial machines.
1 n+型炭化珪素基板
2 n型炭化珪素エピタキシャル層
3 p+型領域
4 pベース層
5 n+ソース領域
6 チャネルストッパー
7 p+コンタクト領域
8 JTE構造
9 nウェル領域
10 ゲート絶縁膜
11 ゲート電極
12 層間絶縁膜
13 ソース電極
14 裏面電極
15 電極パッド
16 保護膜
101 活性領域
102 耐圧構造部
103 JFET領域
200 六角形セル構造のJFET分岐部分
1 n + type silicon carbide substrate 2 n type silicon carbide epitaxial layer 3 p + type region 4 p base layer 5 n + source region 6 channel stopper 7 p + contact region 8 JTE structure 9
Claims (7)
前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第1導電型の半導体堆積膜と、
前記半導体堆積膜の表面層に選択的に形成された第2導電型の半導体層と、
前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第2導電型のベース層と、
前記ベース層の表面層に選択的に形成された第1導電型のソース領域と、
前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第2導電型のコンタクト領域と、
表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第1導電型のウェル領域と、
前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記半導体層の平面形状が方形で周期的に配置され、前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層が離間して配置され、隣り合う前記半導体層の辺は平行であり、
前記ベース層、前記ソース領域と前記コンタクト領域が複数のセルに分かれ、異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し、前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。 A semiconductor substrate of a first conductivity type made of a wide band gap semiconductor having a wider band gap than silicon;
A semiconductor deposition film of a first conductivity type formed of a wide band gap semiconductor having a wider band gap than silicon and having a lower impurity concentration than the semiconductor substrate, formed on the semiconductor substrate;
A semiconductor layer of a second conductivity type selectively formed on the surface layer of the semiconductor deposited film;
A second conductivity type base layer formed on the semiconductor deposition film and the semiconductor layer, having a lower impurity concentration than the semiconductor layer;
A source region of a first conductivity type selectively formed in the surface layer of the base layer;
A contact region of a second conductivity type formed in the base layer and having a higher impurity concentration than the base layer;
A well region of a first conductivity type formed to penetrate the base layer from the surface to reach the semiconductor deposited film;
A gate electrode layer provided via a gate insulating film on at least a part of a surface exposed portion of the base layer sandwiched between the source region and the well region;
A source electrode commonly in contact with surfaces of the source region and the contact region;
A drain electrode provided on the back surface of the semiconductor substrate;
Equipped with
The planar shape of the semiconductor layer is periodically arranged in a square shape, and only two opposing corner portions of the semiconductor layer are connected to the adjacent semiconductor layer, and a plurality of the connected semiconductor layers are spaced apart is, the sides of the semiconductor layer adjacent are parallel,
The base layer, the contact region and the source region is divided into a plurality of cells, possess the well region between said base layers to each other of said different cell, that around the base layer is surrounded by the well region A semiconductor device to be characterized.
前記半導体層の平面形状を方形で周期的に配置し、前記半導体層の対向する2箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層を離間して配置し、隣り合う前記半導体層の辺は平行とし、前記ベース層、前記ソース領域と前記コンタクト領域を複数のセルに分け、異なる前記セルの前記ベース層同士の間に前記ウェル領域を形成し、前記ベース層の周囲が前記ウェル領域で取り囲むことを特徴とする半導体装置の製造方法。 A semiconductor substrate of a first conductivity type formed of a wide band gap semiconductor having a wider band gap than silicon, and a wide band gap semiconductor formed on the semiconductor substrate and having a wider band gap than silicon and greater than the semiconductor substrate The semiconductor deposition film of the first conductivity type having a low impurity concentration, the semiconductor layer of the second conductivity type selectively formed on the surface layer of the semiconductor deposition film, and the semiconductor deposition film and the semiconductor layer The second conductive type base layer having a lower impurity concentration than the semiconductor layer, the first conductive type source region selectively formed on the surface layer of the base layer, and the base layer A contact region of a second conductivity type having an impurity concentration higher than that of the base layer, and a first formed from the surface to penetrate the base layer to reach the semiconductor deposition film A gate electrode layer provided via a gate insulating film on at least a part of a surface exposed portion of the base layer sandwiched between the source region and the well region; A method of manufacturing a semiconductor device, comprising: a source electrode in common contact with a surface of a contact region; and a drain electrode provided on the back surface of the semiconductor substrate,
The planar shape of the semiconductor layer is periodically arranged in a square, and only two opposing corner portions of the semiconductor layer are connected to the adjacent semiconductor layer, and a plurality of the connected semiconductor layers are spaced apart The sides of the adjacent semiconductor layers are parallel, the base layer, the source region and the contact region are divided into a plurality of cells, and the well region is formed between the base layers of different cells , A method of manufacturing a semiconductor device, wherein a periphery of a base layer is surrounded by the well region .
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