JP6436921B2 - Multilayer ceramic capacitor - Google Patents

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Description

本発明は、薄いサイドマージンを有しつつも、外部電極と内部電極との間のリーク電流が抑制された積層セラミックコンデンサに関するものである。   The present invention relates to a multilayer ceramic capacitor in which leakage current between an external electrode and an internal electrode is suppressed while having a thin side margin.
積層セラミックコンデンサ(MLCC)は、一般に誘電体層と極性の異なる内部電極層とが交互に積層された積層体を備え、当該積層体において内部電極層が互い違いに引き出されている一対の面に外部電極が形成された構造を有している。そして、図7に代表的な積層セラミックコンデンサ100の概略斜視図を示すが、一般に内部電極層が左右の外部電極104に引き出される面を端面102a,bと呼び、内部電極層及び誘電体層の積層方向上下の面を主面102c,dと呼び、残りの一対の面を側面102e,fと呼ぶ。   A multilayer ceramic capacitor (MLCC) generally includes a multilayer body in which dielectric layers and internal electrode layers having different polarities are alternately stacked, and the external electrode is provided on a pair of surfaces in which the internal electrode layers are alternately drawn. It has a structure in which electrodes are formed. FIG. 7 shows a schematic perspective view of a typical multilayer ceramic capacitor 100. In general, the surfaces from which the internal electrode layers are drawn to the left and right external electrodes 104 are referred to as end faces 102a and b, and the internal electrode layers and the dielectric layers The upper and lower surfaces in the stacking direction are referred to as main surfaces 102c and d, and the remaining pair of surfaces are referred to as side surfaces 102e and f.
また、一般的に、内部電極層が外部に露出して破壊または損傷されることを防止するなどの目的で、一対の側面を構成する一対のサイドマージンが設けられる。   In general, a pair of side margins constituting a pair of side surfaces are provided for the purpose of preventing the internal electrode layer from being exposed to the outside and being destroyed or damaged.
ここで、特許文献1では、内部電極パターンの容量を確保できる最大限の有効面積を確保する検討が行われている。そのように有効面積を確保したところ、マージン部の厚さが薄くなって内部電極パターンがショート又は短絡される問題が発生したことが同文献に記載されている。   Here, in patent document 1, examination which secures the maximum effective area which can ensure the capacity | capacitance of an internal electrode pattern is performed. It is described in this document that when the effective area is ensured in such a manner, the thickness of the margin portion becomes thin and the internal electrode pattern is short-circuited or short-circuited.
そして同文献はこの問題を解決するため、誘電体層と内部電極パターンの積層体を形成し、その後に、所定のセラミックスラリーを使用してサイドマージン部を形成することを提案している。これにより、サイドマージンを薄くして有効面積を確保し、かつ前記のショート又は短絡が防止される旨が述べられている。   In order to solve this problem, the document proposes forming a laminated body of a dielectric layer and an internal electrode pattern, and then forming a side margin portion using a predetermined ceramic slurry. Thus, it is stated that the side margin is reduced to ensure an effective area, and the short circuit or the short circuit is prevented.
ところで、近年、携帯電話やタブレット端末などのデジタル電子機器に使用される電子回路の高密度化に伴う電子部品の小型化に対する要求は高く、当該回路を構成する積層セラミックコンデンサの小型化、大容量化が急速に進んでいる。   By the way, in recent years, there is a high demand for miniaturization of electronic components accompanying the increase in the density of electronic circuits used in digital electronic devices such as mobile phones and tablet terminals, and the miniaturization and large capacity of the multilayer ceramic capacitors constituting the circuits. The process is progressing rapidly.
積層セラミックコンデンサの容量は、当該コンデンサを構成する誘電体層の構成材料の誘電率や誘電体層の積層数、及び互い違いに外部電極に引き出される内部電極層のオーバーラップ部分である有効面積に比例し、誘電体層一層あたりの厚みに反比例する。   The capacitance of a multilayer ceramic capacitor is proportional to the dielectric constant of the constituent material of the dielectric layer constituting the capacitor, the number of laminated dielectric layers, and the effective area which is the overlapping part of the internal electrode layers drawn alternately to the external electrodes. However, it is inversely proportional to the thickness per dielectric layer.
特開2012−195555号公報JP 2012-195555 A
積層セラミックコンデンサのサイドマージンの厚みが大きいと、その分内部電極層の面積が減少し、その結果として有効面積も減少し、当該コンデンサの容量が減少してしまう。   When the thickness of the side margin of the multilayer ceramic capacitor is large, the area of the internal electrode layer is reduced correspondingly, and as a result, the effective area is also reduced, and the capacitance of the capacitor is reduced.
そこで本発明者らは、サイドマージンを薄く形成する検討を行ったところ、30μm以下への薄型化が可能であるが、新たに、サイドマージンが薄いがゆえに、外部電極の回り込み部分と近接する内部電極層との間でリーク電流が大きくなるという問題を見出した。   Therefore, the present inventors have studied to make the side margin thin. As a result, it is possible to reduce the thickness to 30 μm or less. However, because the side margin is thin, the internal margin close to the wraparound portion of the external electrode is newly obtained. A problem has been found that the leakage current between the electrode layer and the electrode layer increases.
この点について、図8を参照してより詳細に説明する。図8は、積層セラミックコンデンサ100の、主面102c,dに平行な、内部電極層106が見える位置での断面の模式図である。積層セラミックコンデンサ100は基板との接続などのため一対の外部電極104を両端面に有しているが、この外部電極104は一般に、両端面以外の他の四つの面にも回り込んでおり(いわゆる五面電極)、どの面でも基板などとの接続が可能な構成となっている。そして、図8においては内部電極層106は右側の外部電極104に接続しており、左側の外部電極104には接続しておらず一定の距離を取っており、絶縁状態にある。ところが、サイドマージン108が30μm以下と薄くなると、前記距離よりもサイドマージン108の厚さが小さくなっており、このため、内部電極層106の左側の外部電極104に近い端縁において、内部電極層106及びサイドマージン108の界面部分と、側面に回り込んだ外部電極104との間でリーク電流が発生してしまうことが明らかとなった。   This point will be described in more detail with reference to FIG. FIG. 8 is a schematic cross-sectional view of the multilayer ceramic capacitor 100 at a position parallel to the main surfaces 102c and d where the internal electrode layer 106 can be seen. The monolithic ceramic capacitor 100 has a pair of external electrodes 104 on both end faces for connection to a substrate, etc., but this external electrode 104 generally wraps around other four faces other than both end faces ( A so-called five-face electrode) can be connected to a substrate or the like on any surface. In FIG. 8, the internal electrode layer 106 is connected to the right external electrode 104, is not connected to the left external electrode 104, takes a certain distance, and is in an insulated state. However, when the side margin 108 becomes as thin as 30 μm or less, the thickness of the side margin 108 becomes smaller than the distance. For this reason, at the edge near the external electrode 104 on the left side of the internal electrode layer 106, the internal electrode layer It has been clarified that a leak current is generated between the interface portion 106 and the side margin 108 and the external electrode 104 that wraps around the side surface.
そこで本発明は、サイドマージンが30μm以下と薄い積層セラミックコンデンサにおいて、リーク電流を抑制することを課題とする。   Therefore, an object of the present invention is to suppress leakage current in a multilayer ceramic capacitor having a side margin as thin as 30 μm or less.
本発明者らは上記課題を解決するために鋭意検討した結果、サイドマージンが30μm以下と薄層のものになっても、外部電極がそこに回り込まない構成とすることで、前記のリーク電流の問題を解決することができることを見出し、本発明を完成するに至った。   As a result of intensive studies to solve the above-mentioned problems, the inventors of the present invention have a configuration in which the external electrode does not wrap around even when the side margin becomes a thin layer of 30 μm or less. The present inventors have found that the problem can be solved and have completed the present invention.
すなわち本発明は、誘電体層と極性の異なる内部電極層とが交互に積層されてなり、一対の主面、一対の端面及び一対の側面を有する略直方体形状の素体を備える積層セラミックコンデンサであって、前記素体の一対の側面に、厚さ30μm以下の一対のサイドマージンを有し、前記素体の一対の端面と、前記一対の主面の少なくとも一方とに外部電極が形成されている、積層セラミックコンデンサである。   That is, the present invention is a multilayer ceramic capacitor comprising a substantially rectangular parallelepiped body having a pair of main surfaces, a pair of end surfaces and a pair of side surfaces, wherein dielectric layers and internal electrode layers having different polarities are alternately stacked. And a pair of side margins having a thickness of 30 μm or less are formed on a pair of side surfaces of the element body, and external electrodes are formed on at least one of the pair of end surfaces of the element body and the pair of main surfaces. It is a multilayer ceramic capacitor.
積層セラミックコンデンサの生産性向上の観点からは、前記一対のサイドマージンの厚さが1μm以上であることが好ましい。   From the viewpoint of improving the productivity of the multilayer ceramic capacitor, the thickness of the pair of side margins is preferably 1 μm or more.
前記外部電極が、前記素体の一対の端面と一方の主面とに形成されている構成とすると、他方の主面に外部電極がなくなった分、内部電極層の積層数を増やせるので、積層セラミックコンデンサの大容量化の観点から好ましい。   When the external electrode is formed on the pair of end surfaces and one main surface of the element body, the number of internal electrode layers can be increased by the amount of external electrodes on the other main surface. This is preferable from the viewpoint of increasing the capacity of the ceramic capacitor.
また、同じく積層セラミックコンデンサの大容量化の観点から、前記誘電体層の厚さを0.8μm以下と薄くし、内部電極層の積層数を増やすことが好ましい。   Similarly, from the viewpoint of increasing the capacity of the multilayer ceramic capacitor, it is preferable to reduce the thickness of the dielectric layer to 0.8 μm or less and increase the number of stacked internal electrode layers.
本発明によれば、サイドマージンが30μm以下と薄い積層セラミックコンデンサにおいて、リーク電流を抑制し、信頼性に優れた積層セラミックコンデンサを提供することができる。   According to the present invention, it is possible to provide a multilayer ceramic capacitor excellent in reliability by suppressing a leakage current in a multilayer ceramic capacitor having a thin side margin of 30 μm or less.
本発明の積層セラミックコンデンサの概略斜視図である。1 is a schematic perspective view of a multilayer ceramic capacitor of the present invention. 本発明の積層セラミックコンデンサ10の、側面12e,fに平行な断面の模式図である。It is a schematic diagram of the cross section parallel to the side surfaces 12e and f of the multilayer ceramic capacitor 10 of this invention. サイドマージン24の厚さを求める際の概念図である。FIG. 6 is a conceptual diagram when obtaining the thickness of the side margin 24. 積層セラミックコンデンサ10の、主面12c,dに平行な、内部電極層18が見える位置での断面の模式図である。2 is a schematic diagram of a cross section of the multilayer ceramic capacitor 10 at a position parallel to the main surfaces 12c and d where the internal electrode layer 18 can be seen. FIG. サイドマージンの形成方法の一例を示す模式図である。It is a schematic diagram which shows an example of the formation method of a side margin. サイドマージンの形成方法の一例を示す模式図である。It is a schematic diagram which shows an example of the formation method of a side margin. 代表的な積層セラミックコンデンサの概略斜視図である。1 is a schematic perspective view of a typical multilayer ceramic capacitor. 積層セラミックコンデンサ100の、主面102c,dに平行な、内部電極層106が見える位置での断面の模式図である。2 is a schematic diagram of a cross section of the multilayer ceramic capacitor 100 at a position parallel to the main surfaces 102c and d where the internal electrode layer 106 can be seen. FIG.
以下、本発明の一実施形態による積層セラミックコンデンサを説明する。図1は、本発明の積層セラミックコンデンサ10の概略斜視図である。本発明においても、従来と同様に、内部電極層が左右の外部電極14に引き出される面を端面12a,bと呼び、内部電極層及び誘電体層の積層方向上下の面を主面12c,dと呼び、残りの一対の面を側面12e,fと呼ぶ。   Hereinafter, a multilayer ceramic capacitor according to an embodiment of the present invention will be described. FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor 10 of the present invention. Also in the present invention, as in the prior art, the surfaces from which the internal electrode layers are drawn to the left and right external electrodes 14 are referred to as end surfaces 12a and b, and the upper and lower surfaces in the stacking direction of the internal electrode layers and the dielectric layers are the main surfaces 12c and d. The remaining pair of surfaces are referred to as side surfaces 12e and f.
[積層セラミックコンデンサ]
図2に、本発明の積層セラミックコンデンサ10の、側面12e,fに平行な断面の模式図を示す。積層セラミックコンデンサ10は、規格で定められたチップ寸法及び形状(例えば1.0×0.5×0.5mmの略直方体)を有する素体16と、主に素体16の両端面側に形成される一対の外部電極14とから概ね構成される。素体16は、例えばBaTiO、CaTiO、SrTiO、CaZrOなどの粒子結晶を主成分とし、内部に誘電体層17と内部電極層18とが交互に積層されてなる積層体20と、積層方向上下の最外層として形成されるカバー層22とを有している。さらに、図示されないが、積層体20(の内部電極層18)が外部に露出しないようにこれをカバーして一対の側面12e,fを形成するサイドマージン24が存在する(図1参照)。
[Multilayer ceramic capacitor]
FIG. 2 shows a schematic diagram of a cross section parallel to the side surfaces 12e and f of the multilayer ceramic capacitor 10 of the present invention. The multilayer ceramic capacitor 10 is formed on an element body 16 having a chip size and shape (for example, a substantially rectangular parallelepiped of 1.0 × 0.5 × 0.5 mm) defined by a standard, and mainly on both end face sides of the element body 16. And a pair of external electrodes 14. The element body 16 is mainly composed of particle crystals such as BaTiO 3 , CaTiO 3 , SrTiO 3 , and CaZrO 3, and a laminated body 20 in which dielectric layers 17 and internal electrode layers 18 are alternately laminated, And a cover layer 22 formed as outermost layers in the stacking direction. Further, although not shown, there is a side margin 24 that covers the stacked body 20 (internal electrode layer 18 thereof) so as not to be exposed to the outside and forms a pair of side surfaces 12e and f (see FIG. 1).
積層体20は、静電容量や要求される耐圧等の仕様に応じて、内部電極層18及び2枚の内部電極層18で挟まれる誘電体層17の厚さが所定の範囲に設定され、全体の積層数が数百〜千程度の高密度多層構造を有している。   In the laminate 20, the thickness of the dielectric layer 17 sandwiched between the internal electrode layer 18 and the two internal electrode layers 18 is set within a predetermined range according to specifications such as capacitance and required breakdown voltage. It has a high-density multilayer structure with a total number of layers of several hundred to 1,000.
積層体20の周囲に形成されるカバー層22及びサイドマージン24は、誘電体層17及び内部電極層18を外部からの湿気やコンタミ等の汚染から保護し、それらの経時的な劣化を防ぐ。   The cover layer 22 and the side margin 24 formed around the multilayer body 20 protect the dielectric layer 17 and the internal electrode layer 18 from contamination such as moisture and contamination from the outside, and prevent their deterioration over time.
また、内部電極層18はその端縁が、誘電体層17の長さ方向両端部にある極性の異なる一対の外部電極14に交互に引き出され、電気的に接続している。   In addition, the internal electrode layer 18 has its edges alternately drawn out and electrically connected to a pair of external electrodes 14 having different polarities at both ends in the length direction of the dielectric layer 17.
そして本発明の積層セラミックコンデンサ10においては、サイドマージン24の厚さが30μm以下と極めて薄い。なお、サイドマージン24の厚さは、あまりにも薄いと生産が極めて困難となったり、内部電極層18が外部から汚染されたりダメージを受ける可能性が出てくるので、これらの観点から1μm以上であることが好ましい。また、本発明においてサイドマージン24の厚さは以下の通り求められるものとする。   In the multilayer ceramic capacitor 10 of the present invention, the thickness of the side margin 24 is as extremely thin as 30 μm or less. In addition, if the thickness of the side margin 24 is too thin, the production becomes extremely difficult, or the internal electrode layer 18 may be contaminated or damaged from the outside. Preferably there is. In the present invention, the thickness of the side margin 24 is determined as follows.
図3は、サイドマージン24の厚さを求める際の概念図である。図3(a)のように素体16の主面12cの中央部、右側及び左側において素体16を切断して端面12a,bに平行な三つの断面26a,b,cを作成し(断面 26a及び26cについて、それぞれが近い端面までの距離:中央までの距離=2:3であり、中央に断面26bがある。そして図3(b)はこれら断面の模式図である)、これらをSEMを用いて拡大倍率3000倍で観察する。観察する視野は、図3(b)に示す通り、得られた断面26a,b,cにおけるサイドマージン24の上部(上側のカバー層22の上端(図3(b)における、上下カバー層22及び左右サイドマージン24により形成される枠形状の右上側の角)から100um下方に移動した地点付近が視野の中心)・中央部(上下カバー層22のそれぞれ上端面及び下端面の中点が視野の中心)・下部(下側のカバー層22の下端(前記枠形状の右下側の角)から100um上方に移動した地点付近が視野の中心)の3視野であり、左右両方のサイドマージン24について観察を行う。つまり、1つの素体16当たり3(視野)×2(両側)×3(断面)=18視野観察することになる。図3(c)に、(b)においてIIIcの符号がつけられた視野の拡大画像(SEM観察像の模式図)を示す。   FIG. 3 is a conceptual diagram when the thickness of the side margin 24 is obtained. As shown in FIG. 3A, the element body 16 is cut at the center, right side, and left side of the main surface 12c of the element body 16, and three cross sections 26a, b, c parallel to the end faces 12a, b are created. 26a and 26c, the distance to the near end faces: the distance to the center = 2: 3, and there is a cross-section 26b in the center, and FIG. 3 (b) is a schematic diagram of these cross-sections). Observe at magnifying power 3000 times. As shown in FIG. 3B, the field of view is the upper part of the side margin 24 (the upper end of the upper cover layer 22 (the upper and lower cover layers 22 in FIG. 3B) and the cross section 26a, b, c obtained). The center of the field of view is the point moved 100 um below the upper right corner of the frame shape formed by the left and right side margins 24) and the center (the middle point of the upper and lower cover layers 22 is the center of the field of view). Center) and lower part (the center of the visual field is near the point moved 100um above the lower end of the lower cover layer 22 (the lower right corner of the frame shape)). Make observations. That is, 3 (field of view) × 2 (both sides) × 3 (cross section) = 18 fields of view are observed per element body 16. FIG. 3 (c) shows an enlarged image of the field of view (schematic diagram of SEM observation image) labeled IIIc in (b).
これらそれぞれの視野内における内部電極層18のサイドマージン24に接触する端部からサイドマージン24を抜けて素体16の外部との界面に至るまでの長さにおいて、最短のもの(サイドマージン24と積層体20との界面は、図3(c)に模式図を示す通り、直線でないことがある)をその視野におけるカバー有効厚みとして定義し(両矢印で示された長さ)、素体16の18視野それぞれのカバー有効厚みを求める。これを3個の素体16について行い、合計54視野のカバー有効厚みの平均値を、各製造条件の積層セラミックコンデンサ10のサイドマージン24の厚さとする。   Within these respective fields of view, the length from the end of the internal electrode layer 18 in contact with the side margin 24 through the side margin 24 to the interface with the outside of the element body 16 (the side margin 24 and The interface with the laminated body 20 is defined as the effective cover thickness in the field of view (which may be a straight line as shown in the schematic diagram of FIG. The effective thickness of each of the 18 visual fields is obtained. This is performed with respect to the three element bodies 16, and the average value of the cover effective thicknesses of a total of 54 fields is set as the thickness of the side margin 24 of the multilayer ceramic capacitor 10 under each manufacturing condition.
本発明の積層セラミックコンデンサ10においては、前記の通り定義されるサイドマージン24の厚さが30μmと極めて薄いため、その分内部電極層18の有効面積を大きくして、コンデンサを大容量化することができる。   In the multilayer ceramic capacitor 10 of the present invention, since the thickness of the side margin 24 defined as described above is as extremely thin as 30 μm, the effective area of the internal electrode layer 18 is increased correspondingly to increase the capacity of the capacitor. Can do.
しかしながら、このようにサイドマージンを薄くすると、上記[発明が解決しようとする課題]にて説明した通り、内部電極層の、それが引き出されるのと反対側の外部電極に近い端縁において、内部電極層及びサイドマージンの界面部分と、側面に回り込んだ外部電極との間でリーク電流が発生してしまう。   However, when the side margin is reduced in this way, as explained in the above [Problems to be Solved by the Invention], the internal electrode layer has an internal edge at the edge near the external electrode on the opposite side from which it is drawn. Leakage current is generated between the interface portion of the electrode layer and the side margin and the external electrode that wraps around the side surface.
そこで本発明は、このような問題点を解決するため、外部電極14を、素体16の一対の端面12a,bと、一対の主面12c,dの少なくとも一方とに形成し、L字型二面電極又はコの字型三面電極としている。このように外部電極14を形成して一対の側面12e,fには外部電極が形成されない構成とすることで、前記のリーク電流の問題を防止することができる。   Therefore, in order to solve such a problem, the present invention forms the external electrode 14 on the pair of end faces 12a, 12b and at least one of the pair of main faces 12c, d, and has an L-shape. It is a two-sided electrode or a U-shaped three-sided electrode. Thus, by forming the external electrode 14 so that the external electrode is not formed on the pair of side surfaces 12e and 12f, the above-described problem of leakage current can be prevented.
なお、一対の側面12e,fに形成されないとは、側面12e,f上に全く外部電極14が存在しない場合だけでなく、一定程度形成されている場合も含む。具体的には、図4は、積層セラミックコンデンサ10の、主面12c,dに平行な、内部電極層18が見える位置での断面の模式図であるが、例えば側面12fと端面12aの交点から、端面12b側に引き出された内部電極層18の端面12a側の終端に対応する位置30まで、側面12f上に外部電極14が形成されていてもよい。ここまでならリーク電流が生じないからである。反対側の端面12bや側面12eについても同様である。   Note that not being formed on the pair of side surfaces 12e and f includes not only the case where the external electrode 14 is not present on the side surfaces 12e and f but also a case where the external electrodes 14 are formed to a certain extent. Specifically, FIG. 4 is a schematic diagram of a cross section of the multilayer ceramic capacitor 10 at a position parallel to the main surfaces 12c and d where the internal electrode layer 18 is visible. For example, from the intersection of the side surface 12f and the end surface 12a. The external electrode 14 may be formed on the side surface 12f up to a position 30 corresponding to the terminal end on the end surface 12a side of the internal electrode layer 18 drawn out to the end surface 12b side. This is because no leak current occurs up to this point. The same applies to the end face 12b and the side face 12e on the opposite side.
また、本発明においては一対の主面12c,dの少なくとも一方に外部電極14が形成されているので、例えば一方の主面12cに外部電極14が形成されていない場合がある。この場合の一方の主面12cに外部電極14が形成されていないとは、側面12e,fの場合と同様に、主面12c上に全く外部電極14が存在しない場合だけでなく、例えば主面12cと端面12aの交点から、端面12b側に引き出された内部電極層18の端面12a側の終端に対応する位置まで、カバー層22上に外部電極14が形成されている場合も含む。反対側の端面12bについても同様である。   In the present invention, since the external electrode 14 is formed on at least one of the pair of main surfaces 12c, d, for example, the external electrode 14 may not be formed on the one main surface 12c. The external electrode 14 is not formed on one main surface 12c in this case, as in the case of the side surfaces 12e and f, not only when there is no external electrode 14 on the main surface 12c, but for example, the main surface This includes the case where the external electrode 14 is formed on the cover layer 22 from the intersection of the end surface 12c and the end surface 12a to a position corresponding to the end of the internal electrode layer 18 drawn to the end surface 12b side on the end surface 12a side. The same applies to the end face 12b on the opposite side.
本発明においては、外部電極14は、一対の主面12c,dのうち、一方に形成されていることが好ましい。これにより他方の主面上の外部電極がなくなった分、内部電極層18の積層数を増やすことができ、積層セラミックコンデンサ10の容量を増加させることができるからである。なお、外部電極14が形成されている主面において、外部電極14が主面全体を被覆することはなく、端面12a側と端面12b側に、一定の距離をおいて分離して形成されている。   In the present invention, the external electrode 14 is preferably formed on one of the pair of main surfaces 12c, d. This is because the number of stacked internal electrode layers 18 can be increased by the amount of the external electrode on the other main surface, and the capacity of the multilayer ceramic capacitor 10 can be increased. In addition, in the main surface in which the external electrode 14 is formed, the external electrode 14 does not cover the entire main surface, and is formed separately on the end surface 12a side and the end surface 12b side at a certain distance. .
積層セラミックコンデンサ10の大容量化の観点からは、誘電体層17の厚さが0.8μm以下であることが好ましい。誘電体層17の厚さを薄くすることで容量が増加し、そして誘電体層17が薄い分内部電極層18の積層数を増やすこともできるからである。   From the viewpoint of increasing the capacity of the multilayer ceramic capacitor 10, the thickness of the dielectric layer 17 is preferably 0.8 μm or less. This is because the capacitance can be increased by reducing the thickness of the dielectric layer 17, and the number of stacked internal electrode layers 18 can be increased as the dielectric layer 17 is thinner.
さらに同様に内部電極層18の積層数を増やして積層セラミックコンデンサ10を大容量化する観点からは、一方の主面12dに形成された外部電極14の厚さが1〜30μmであることが好ましい。なお、外部電極14の厚さは、図2において、外部電極14部分を通る主面12dの法線32(複数存在する)上の、主面12dから外部電極14の終わりの部分までの長さTの最大値とする。なお、図2においては主面12dの明確な始点がないが、このような場合には、端面12aの曲線部分が終了したところから主面12dとする。   Similarly, from the viewpoint of increasing the multilayer ceramic capacitor 10 by increasing the number of laminated internal electrode layers 18, the thickness of the external electrode 14 formed on one main surface 12 d is preferably 1 to 30 μm. . In FIG. 2, the thickness of the external electrode 14 is the length from the main surface 12d to the end of the external electrode 14 on the normal line 32 (a plurality of surfaces) of the main surface 12d passing through the external electrode 14 portion. Let T be the maximum value. In FIG. 2, there is no clear starting point of the main surface 12d. In such a case, the main surface 12d is defined from the end of the curved portion of the end surface 12a.
その他、本発明の積層セラミックコンデンサ10において、カバー層22の厚さ及び内部電極層18の厚さは特に制限されるものではないが、カバー層22の厚さは通常5〜40μmであり、内部電極層18の厚さは通常0.2〜1.0μmである。   In addition, in the multilayer ceramic capacitor 10 of the present invention, the thickness of the cover layer 22 and the thickness of the internal electrode layer 18 are not particularly limited, but the thickness of the cover layer 22 is usually 5 to 40 μm, The thickness of the electrode layer 18 is usually 0.2 to 1.0 μm.
[積層セラミックコンデンサの製造方法]
次に、以上説明した本発明の積層セラミックコンデンサの製造方法について説明する。
まず、誘電体層を形成するための原料粉末を用意する。原料粉末としては、例えばBaTiO、CaTiO、SrTiO、CaZrOなど、セラミック焼結体を形成し得る各種の粉末を使用することができる。
[Manufacturing method of multilayer ceramic capacitor]
Next, a method for manufacturing the multilayer ceramic capacitor of the present invention described above will be described.
First, raw material powder for forming a dielectric layer is prepared. As the raw material powder, various powders that can form a ceramic sintered body such as BaTiO 3 , CaTiO 3 , SrTiO 3 , and CaZrO 3 can be used.
これらは各種金属原料を反応させることで合成することができる。その合成方法としては従来種々の方法が知られており、例えば固相法、ゾルゲル法、水熱法等が知られている。本発明においては、これらのいずれも採用可能である。   These can be synthesized by reacting various metal raw materials. As the synthesis method, various methods are conventionally known, and for example, a solid phase method, a sol-gel method, a hydrothermal method, and the like are known. Any of these can be used in the present invention.
得られた原料粉末には、目的に応じて副成分となる化合物を所定量添加してもよい。副成分としては、Nd,Sm,Eu,Gd,Tb,Dy,Ho,Erの希土類酸化物、並びにMg,Mn,Ni,Co,Fe,Cr,Cu,Al,Mo,W,V及びSiの酸化物が挙げられる。   A predetermined amount of a compound serving as an auxiliary component may be added to the obtained raw material powder according to the purpose. Subcomponents include Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er rare earth oxides, and Mg, Mn, Ni, Co, Fe, Cr, Cu, Al, Mo, W, V, and Si. An oxide is mentioned.
例えば上記のようにして得られた原料粉末について、必要に応じて粉砕処理して粒径を調節したり、あるいは分級処理と組み合わせることで粒径を整えてもよい。   For example, the raw material powder obtained as described above may be pulverized as necessary to adjust the particle size, or may be combined with a classification treatment to adjust the particle size.
そして原料粉末に、ポリビニルブチラール(PVB)樹脂等のバインダ、エタノール及びトルエン等の有機溶剤並びにフタル酸ジオクチル(DOP)等の可塑剤を加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に帯状の前記スラリーを塗工して乾燥させ、厚み1.2μm以下の誘電体グリーンシートを得る。そして、得られた誘電体グリーンシートの表面に、有機バインダを含む金属導電ペーストをスクリーン印刷やグラビア印刷により印刷することで、極性の異なる一対の外部電極に交互に引き出される内部電極層のパターンを配置する。前記金属としては、コストの観点からニッケルが広く採用されている。   Then, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol and toluene, and a plasticizer such as dioctyl phthalate (DOP) are added to the raw material powder and wet mixed. Using the obtained slurry, for example, by the die coater method or the doctor blade method, the belt-like slurry is applied on a substrate and dried to obtain a dielectric green sheet having a thickness of 1.2 μm or less. Then, by printing a metal conductive paste containing an organic binder on the surface of the obtained dielectric green sheet by screen printing or gravure printing, a pattern of internal electrode layers that are alternately drawn to a pair of external electrodes having different polarities is obtained. Deploy. As the metal, nickel is widely adopted from the viewpoint of cost.
その後、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた前記誘電体グリーンシートを、基材を剥離した状態で、内部電極層と誘電体層とが互い違いになるように、かつ内部電極層が誘電体層の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数(例えば100〜1000層)積層する。積層した誘電体グリーンシートの上下にカバー層となるカバーシートを圧着させ、所定チップ寸法(例えば焼成後のサイズが1.2mm×0.7mm×0.7mm)にカットする。   Thereafter, the dielectric green sheet on which the internal electrode layer pattern is printed is punched to a predetermined size, and the internal electrode layer and the dielectric layer are separated from the punched dielectric green sheet in a state where the substrate is peeled off. A predetermined number of layers (for example, 100) so that the internal electrode layers are alternately staggered and the edges are alternately exposed at both end faces in the length direction of the dielectric layer and alternately drawn out to a pair of external electrodes having different polarities. ˜1000 layers). A cover sheet to be a cover layer is pressure-bonded on the top and bottom of the laminated dielectric green sheets and cut into predetermined chip dimensions (for example, the size after firing is 1.2 mm × 0.7 mm × 0.7 mm).
ここで、サイドマージンを形成する方法としては、本発明で規定される厚さのサイドマージンを形成することができる限り、従来公知の各種の方法が特に制限なく採用可能である。例えば、前記所定チップ寸法にカットする際に、内部電極層のジャストの位置でカットするのではなく、それより若干幅をもたせて内部電極層に被覆されていない誘電体層の部分を含むようにカットすることで、積層体の両側面に30μm以下の厚さのサイドマージンを形成して、焼成により素体16となる素体前駆体を得ることができる。   Here, as a method for forming the side margin, various conventionally known methods can be employed without any limitation as long as the side margin having the thickness defined in the present invention can be formed. For example, when cutting to the predetermined chip size, it is not cut at the position of the internal electrode layer just so as to include a portion of the dielectric layer that is slightly covered with the internal electrode layer and not covered with the internal electrode layer. By cutting, a side margin having a thickness of 30 μm or less is formed on both side surfaces of the laminate, and an element precursor that becomes the element body 16 can be obtained by firing.
なお、このような方法では印刷された複数の内部電極層が印刷されたままの形状で素体前駆体中に存在するが、内部電極層の印刷形状を完全に同一とすることは困難な場合があり、また、内部電極層が印刷された誘電体グリーンシートの積層の際に、互い違いになっている複数の内部電極層のそれぞれが完全に重なるように積層することも困難であり、若干ずれて積層される場合がある。このため、前記素体前駆体中においては、図3(c)に示した通り、複数の内部電極層18及び誘電体層17の積層体20とサイドマージン24との界面は直線とはならない場合があり、この場合にはサイドマージン24が局所的に非常に薄くなり、その部分で内部電極層18が外部から汚染やダメージを受けやすくなると考えられる。   In such a method, a plurality of printed internal electrode layers exist in the element precursor in a printed shape, but it is difficult to make the printed shape of the internal electrode layers completely the same. Also, when laminating dielectric green sheets on which internal electrode layers are printed, it is difficult to stack the plurality of staggered internal electrode layers so that they completely overlap each other. May be laminated. Therefore, in the element precursor, as shown in FIG. 3C, the interface between the stacked body 20 of the plurality of internal electrode layers 18 and the dielectric layers 17 and the side margin 24 is not a straight line. In this case, it is considered that the side margin 24 is extremely thin locally, and the internal electrode layer 18 is likely to be contaminated or damaged from the outside at that portion.
このような事態を防止するため、本発明においては、以下のようにしてサイドマージンを形成することができる。すなわち、図5(a)に示すように、所定の間隔(これが、図2において、外部電極14と、当該外部電極14と反対側の外部電極14に引き出された内部電極層18の端縁との距離の2倍に相当する)をあけてストライプ状に内部電極パターン200を印刷した複数の誘電体グリーンシートを、当該ストライプの中央部と内部電極パターン200同士の間隔があいている部分とが重ね合わされるように積層する。   In order to prevent such a situation, in the present invention, the side margin can be formed as follows. That is, as shown in FIG. 5A, a predetermined interval (this is the difference between the external electrode 14 and the edge of the internal electrode layer 18 drawn to the external electrode 14 opposite to the external electrode 14 in FIG. A plurality of dielectric green sheets on which the internal electrode patterns 200 are printed in stripes with a gap between the central portion of the stripes and the interval between the internal electrode patterns 200. Laminate to overlap.
これを、C−C線で示すようにストライプ状の内部電極パターン200を横断するように切断して、図5(b)に示す、一対の対向するサイドマージン204を除いた部分の棒状の積層体202を得る。ここで、切断幅(切断により生じる断面同士の距離)は、
製造する積層セラミックコンデンサのサイズ、すなわち素体16の一対の側面12e,f間の距離に対応するものとする。
This is cut so as to cross the stripe-shaped internal electrode pattern 200 as indicated by the C 1 -C 1 line, and a bar shape in a portion excluding the pair of opposing side margins 204 shown in FIG. 5B. The laminate 202 is obtained. Here, the cutting width (distance between cross sections generated by cutting) is
It corresponds to the size of the multilayer ceramic capacitor to be manufactured, that is, the distance between the pair of side surfaces 12e, f of the element body 16.
得られた棒状の積層体202の側面に焼成後の厚さが30μm以下になるようサイドマージン204を形成して(サイドマージンは通常誘電体層17と同様の素材で形成される)、さらにC−C線で示すように個別のチップサイズにカットして(C−C線は、内部電極パターン200の中央部又は内部電極パターン200同士の間隔の中央部を通る)、個々の積層体チップ206を得る(図5(c))。当該チップ206においては、前記切断により生じた断面に交互に内部電極が引き出されており、当該チップ206は、焼成により素体16となる素体前駆体である。 A side margin 204 is formed on the side surface of the obtained rod-shaped laminate 202 so that the thickness after firing is 30 μm or less (the side margin is usually formed of the same material as that of the dielectric layer 17), and C 2 -C cut into individual chip size as shown by two-wire (C 2 -C 2 wire passes through a central portion of the central portion or the internal electrode pattern 200 to each other spacing of the internal electrode pattern 200), the individual A laminated chip 206 is obtained (FIG. 5C). In the chip 206, internal electrodes are alternately drawn in the cross section generated by the cutting, and the chip 206 is an element precursor that becomes the element body 16 by firing.
また、別の方法として、以下のようにしてサイドマージンを形成することができる。すなわち、図6に示すように、誘電体グリーンシートの積層体において内部電極層のジャストの位置又はそれより内側でカットして、得られた積層体チップ300(側面において内部電極層が露出している)を、その側面が上になるようにして集合ステージ302上に配置する。そして集合ステージ302上で、図示の矢印で示す方向にスライドし得る複数のブロック材304a〜304dを集合ステージ302上で矢印方向にスライドさせる。このようにして、複数の積層体チップ300同士が密着された、平面形状が矩形の集合体を得ることができる。   As another method, the side margin can be formed as follows. That is, as shown in FIG. 6, in the laminate of dielectric green sheets, the laminate chip 300 obtained by cutting at the position of the internal electrode layer just or inside thereof is obtained (the internal electrode layer is exposed on the side surface). Are arranged on the assembly stage 302 with their side surfaces facing up. Then, a plurality of block members 304 a to 304 d that can slide in the direction indicated by the arrow on the assembly stage 302 are slid in the arrow direction on the assembly stage 302. In this way, an assembly having a rectangular planar shape in which a plurality of laminate chips 300 are in close contact with each other can be obtained.
そして、この状態でスキージ306を用いてセラミックペースト(通常誘電体層17の形成材料と同様の材料)を塗布することにより、集合体の上面に所定厚みのセラミックペースト層を形成し、これを乾燥させる。この厚みは、配置された積層体チップ300の高さと、ブロック材304の高さの差を調節することにより、調整することができる。   In this state, a ceramic paste (usually the same material as the material for forming the dielectric layer 17) is applied by using the squeegee 306 to form a ceramic paste layer having a predetermined thickness on the upper surface of the aggregate, and this is dried. Let This thickness can be adjusted by adjusting the difference between the height of the laminated chip 300 arranged and the height of the block material 304.
なお、セラミックペースト層は積層体チップ300の集合体全面上に形成されるので、ローラーを集合体の上面から圧接させ、走行させたり、積層体チップ300の境界に対応する位置にブレードを押し当てることによって、セラミックペースト層を個々の積層体チップ300に対応するように分割する。   The ceramic paste layer is formed on the entire surface of the multilayer chip 300, so that the roller is pressed from the upper surface of the aggregate and travels, or the blade is pressed to a position corresponding to the boundary of the multilayer chip 300. As a result, the ceramic paste layer is divided so as to correspond to the individual multilayer chips 300.
以上のようにして積層体チップ300の一方の側面にサイドマージンが形成され、これを反転させて上記と同じ操作を繰り返すことで、他方の側面にも同様のサイドマージンを形成し、焼成により素体16となる素体前駆体を得ることができる。   As described above, the side margin is formed on one side surface of the multilayer chip 300, and the same operation as described above is repeated by inverting this, thereby forming the same side margin on the other side surface. An element precursor that becomes the body 16 can be obtained.
また、カバー層及びサイドマージンを形成した後に、素体前駆体の角部分を面取りし、素体前駆体の各面の連結部分が湾曲した形状にしてもよい。これにより、素体前駆体の角部の欠けを抑制することができる。   Further, after forming the cover layer and the side margin, the corner portion of the element precursor may be chamfered, and the connecting portion of each surface of the element precursor may be curved. Thereby, the chip | tip of the corner | angular part of an element | base_body precursor can be suppressed.
このような形状とするためには、例えば、ポリエチレン等の材料からなる密閉回転ポットに水と複数の前記素体前駆体と研磨用のメディアを入れて、この密閉回転ポットを回転させることによって、前記素体前駆体の角部分の面取りを行えばよい。   In order to obtain such a shape, for example, by putting water, a plurality of element precursors and a polishing medium in a sealed rotating pot made of a material such as polyethylene, and rotating the sealed rotating pot, What is necessary is just to chamfer the corner | angular part of the said element | base_body precursor.
以上のようにして得られた、誘電体層及び内部電極層の積層体と、当該積層体の上下主面をカバーするカバー層と、積層体の両側面を被覆するサイドマージンとからなる素体前駆体について、250〜500℃のN雰囲気中で脱バインダした後に、還元雰囲気中で1100〜1300℃で10分〜2時間焼成することで、上記誘電体グリーンシートを構成する各化合物が焼結して緻密化する。このようにして、本発明の積層セラミックコンデンサ10における素体16が得られる。 Element body comprising a laminate of dielectric layers and internal electrode layers, a cover layer covering the upper and lower main surfaces of the laminate, and side margins covering both side surfaces of the laminate, obtained as described above. The precursor is debindered in an N 2 atmosphere at 250 to 500 ° C., and then fired in a reducing atmosphere at 1100 to 1300 ° C. for 10 minutes to 2 hours, whereby each compound constituting the dielectric green sheet is fired. Knotted and densified. Thus, the element body 16 in the multilayer ceramic capacitor 10 of the present invention is obtained.
なお、本発明においてはさらに、600〜1000℃で再酸化処理を実施してもよい。   In the present invention, the reoxidation treatment may be further performed at 600 to 1000 ° C.
そして、得られた素体16の両端面及び少なくとも一方の主面に外部電極14を形成する。このような特定の位置に外部電極を形成するためには、例えば以下の方法を採用することができる。   Then, external electrodes 14 are formed on both end surfaces and at least one main surface of the obtained element body 16. In order to form the external electrode at such a specific position, for example, the following method can be employed.
素体16の主面又は側面が下面に接するように整列し、Cu等の金属粒子とエチルセルロース等の有機バインダー、分散剤、溶剤にて構成される外部電極ペーストを一方又は両方の主面に印刷塗布、乾燥し、主面上に外部電極を形成する(両主面に外部電極を形成すればコの字型三面電極、一方の主面に形成すればL字型二面電極となる)。その後、素体16の両端面に同様のペーストをディッピング塗布し、乾燥して、焼き付けを行う。その後、Ni、Snのめっき膜を形成する。   Alignment so that the main surface or side surface of the element body 16 is in contact with the lower surface, and external electrode paste composed of metal particles such as Cu and an organic binder such as ethyl cellulose, a dispersant, and a solvent is printed on one or both main surfaces. Application and drying are performed, and external electrodes are formed on the main surfaces (when external electrodes are formed on both main surfaces, a U-shaped three-surface electrode is formed, and when formed on one main surface, an L-shaped two-surface electrode is formed). Thereafter, the same paste is dipped on both end faces of the element body 16, dried and baked. Thereafter, a plating film of Ni and Sn is formed.
なお、主面上への外部電極14の形成は、カバー層22の形成において、予め外部電極パターンを表面に印刷してあるカバーシートを使用することによっても可能である。   The external electrode 14 can be formed on the main surface by using a cover sheet having an external electrode pattern printed on the surface in advance in forming the cover layer 22.
また、主面及び端面のどちらについても、スパッタや蒸着をすることにより、外部電極14を形成することが可能である。   Further, the external electrode 14 can be formed by sputtering or vapor deposition on both the main surface and the end surface.
このようにして、前記素体16の一対の端面と、一対の主面の少なくとも一方とに外部電極14が形成され、一対の側面に厚さ30μm以下のサイドマージンを有する、本発明の積層セラミックコンデンサ10が製造される。   In this manner, the multilayer ceramic according to the present invention has the external electrodes 14 formed on at least one of the pair of end surfaces of the element body 16 and the pair of main surfaces, and has a side margin of 30 μm or less on the pair of side surfaces. The capacitor 10 is manufactured.
以下、実施例により本発明をより詳細に説明する。しかしながら、本発明はこれら実施例に何ら限定されるものではない。   Hereinafter, the present invention will be described in more detail with reference to examples. However, the present invention is not limited to these examples.
[積層セラミックコンデンサの製造]
平均粒径0.1μmのチタン酸バリウム100molに対し、Dy、Mgを1.0molずつ、VおよびMnを0.5molずつ添加し、これと、アルコールを主成分とする有機溶剤、ポリビニルブチラール樹脂、分散剤、可塑剤とを混合、分散して塗工スラリーを作製した。そしてこのスラリーをダイコーターにて基材上に塗工することで誘電体グリーンシートを作製した。このとき、ダイコーターへのスラリーの供給液量を調整することで、シート厚みを制御した。
[Manufacture of multilayer ceramic capacitors]
To 100 mol of barium titanate having an average particle size of 0.1 μm, 1.0 mol each of Dy and Mg, 0.5 mol each of V and Mn were added, and an organic solvent mainly composed of alcohol, polyvinyl butyral resin, A dispersing slurry and a plasticizer were mixed and dispersed to prepare a coating slurry. Then, this slurry was coated on a substrate with a die coater to produce a dielectric green sheet. At this time, the sheet thickness was controlled by adjusting the amount of slurry supplied to the die coater.
続いて、平均粒径200nmのNi粉末とアルコールを主成分とする有機溶剤、エチルセルロース樹脂、分散剤、及び可塑剤を混合分散した導体ペーストを用いて、先の誘電体グリーンシート上にスクリーン印刷を行い、内部電極印刷誘電体グリーンシートを作製した。このとき、導体ペーストの固形分濃度をペースト溶剤量で調整し、内部電極の厚みの制御を行った。   Subsequently, screen printing is performed on the dielectric green sheet using a conductive paste in which Ni powder having an average particle size of 200 nm and an organic solvent mainly composed of alcohol, ethyl cellulose resin, a dispersant, and a plasticizer are mixed and dispersed. The internal electrode printed dielectric green sheet was prepared. At this time, the solid content concentration of the conductor paste was adjusted by the amount of the paste solvent, and the thickness of the internal electrode was controlled.
複数層の誘電体グリーンシート(カバー層形成のため)、及び複数層の内部電極印刷誘電体グリーンシートを積層し、圧着、カットを行い、個片の未焼成積層体を作製した。   A plurality of layers of dielectric green sheets (for forming a cover layer) and a plurality of layers of internal electrode printed dielectric green sheets were laminated, crimped, and cut to produce individual unfired laminates.
未焼成積層体をサイドマージン面(側面)が上面になるように整列させた。平均粒径0.1μmのチタン酸バリウム100molに対し、Dy、Mgを1.0molずつ、VおよびMnを0.5molずつ添加し、これと、アルコールを主成分とする有機溶剤、エチルセルロース樹脂、分散剤、及び可塑剤とを混合、分散してセラミックペーストを作製した。そしてこのセラミックペーストを整列した未焼成積層体の上面に塗布乾燥させ、サイドマージン部を形成した。このとき、ペーストの塗布厚みを変えることで、サイドマージン厚みの制御を行った。また、対向するサイドマージン面にも同様の処理を行って、素体前駆体を得た。   The unfired laminate was aligned so that the side margin surface (side surface) was the upper surface. To 100 mol of barium titanate with an average particle size of 0.1 μm, 1.0 mol of Dy and Mg and 0.5 mol of V and Mn are added, and an organic solvent mainly composed of alcohol, ethyl cellulose resin, dispersion The ceramic paste was prepared by mixing and dispersing the agent and the plasticizer. And this ceramic paste was apply | coated and dried on the upper surface of the aligned unbaking laminated body, and the side margin part was formed. At this time, the side margin thickness was controlled by changing the coating thickness of the paste. Moreover, the same process was performed on the opposing side margin surfaces to obtain an element body precursor.
密閉回転ポットに水と複数の前記素体前駆体と研磨用のメディアを入れて、この密閉回転ポットを回転させることによって、前記素体前駆体の角部分の面取りを行った。   Water, a plurality of the element precursors, and polishing media were put in a sealed rotating pot, and the corners of the element precursor were chamfered by rotating the sealed rotating pot.
以上のようにして得られた、誘電体層及び内部電極層の積層体と、当該積層体の上下主面をカバーするカバー層と、積層体の両側面を被覆するサイドマージンとからなる素体前駆体について、250〜500℃のN雰囲気中で脱バインダした後に、還元雰囲気中で1100〜1300℃で10分〜2時間焼成を行った。 Element body comprising a laminate of dielectric layers and internal electrode layers, a cover layer covering the upper and lower main surfaces of the laminate, and side margins covering both side surfaces of the laminate, obtained as described above. The precursor was debindered in an N 2 atmosphere at 250 to 500 ° C., and then fired at 1100 to 1300 ° C. for 10 minutes to 2 hours in a reducing atmosphere.
得られた素体を主面又は側面が下面に接するように整列し、Cu粒子とエチルセルロース、分散剤、溶剤にて構成される外部電極ペーストを一方又は両方の主面に印刷塗布、乾燥し、主面上に外部電極を形成した。その後、素体の両端面に同様のペーストをディッピング塗布し、乾燥して、焼き付けを行った。その後、Ni、Snのめっき膜を形成した。   The main body obtained is aligned so that the main surface or side surface is in contact with the lower surface, external electrode paste composed of Cu particles and ethyl cellulose, a dispersant, a solvent is printed on one or both main surfaces, dried, External electrodes were formed on the main surface. Thereafter, the same paste was dipped on both end faces of the element body, dried and baked. Thereafter, a plating film of Ni and Sn was formed.
尚、比較例となる5面電極については、一方の端面の高さを一致させた状態で素体を整列させ、端面と両主面及び両側面の一部が浸漬するように上記と同様の外部電極ペーストをディッピング塗布し、乾燥させた。他方の端面に対しても同様に外部電極を形成した後、焼き付けを行った。その後、Ni、Snのめっき膜を形成した。   In addition, about the 5-surface electrode used as a comparative example, the element body is aligned in a state where the heights of one end face are matched, and the end face, both main faces, and a part of both side faces are immersed in the same manner as described above. The external electrode paste was dipped and dried. Similarly, an external electrode was formed on the other end face and then baked. Thereafter, a plating film of Ni and Sn was formed.
以上のようにして、下記に示す構成の積層セラミックコンデンサを製造した。
チップ寸法(縦×横×高さ) 1.0mm×0.5mm×0.5mm
誘電体層厚 0.5μm、0.8μm
誘電体層数 300層
内部電極層厚 0.7μm
内部電極層数 301層
カバー層厚 35μm
サイドマージン厚 1.2μm〜39.1μm
外部電極厚(メッキ含) 30μm
エンドマージン厚 50μm
*エンドマージン厚とは、内部電極層の、それが引き出されていない外部電極側の端縁と、当該外部電極との距離の最小値である。
As described above, a multilayer ceramic capacitor having the following configuration was manufactured.
Chip dimensions (vertical x horizontal x height) 1.0 mm x 0.5 mm x 0.5 mm
Dielectric layer thickness 0.5μm, 0.8μm
Number of dielectric layers 300 layers Internal electrode layer thickness 0.7μm
Number of internal electrode layers 301 layers Cover layer thickness 35μm
Side margin thickness 1.2μm ~ 39.1μm
External electrode thickness (including plating) 30μm
End margin thickness 50μm
* End margin thickness is the minimum value of the distance between the external electrode side edge from which the internal electrode layer is not drawn and the external electrode.
なお、誘電体層及び内部電極層の厚さは、以下のようにして測定した。すなわち積層セラミックコンデンサについて、一方の端面から他方の端面までを4等分して端面に平行な断面を3枚作成し、当該断面ごとにおける任意の誘電体層及び内部電極層それぞれ20層の厚みを測定し、それらの平均値を求めて、それぞれ誘電体層厚及び内部電極層厚とした。   The thicknesses of the dielectric layer and internal electrode layer were measured as follows. That is, with respect to the multilayer ceramic capacitor, three cross sections parallel to the end face are prepared by equally dividing one end face to the other end face, and the thickness of 20 layers of any dielectric layer and internal electrode layer in each cross section is set. Measurements were made and the average values thereof were obtained, respectively, as the dielectric layer thickness and internal electrode layer thickness.
[リーク電流の測定]
得られた実施例及び比較例の各積層セラミックコンデンサについて、リーク電流の測定を行った。
[Measurement of leakage current]
For each of the obtained multilayer ceramic capacitors of Examples and Comparative Examples, leakage current was measured.
装置:ADCMT-5451 デジタル超高抵抗/微少電流計
条件:室温(印加4V、60秒後)、測定個数:10個
閾値:5面電極(比較例の積層セラミックコンデンサ)より低い値
Equipment: ADCMT-5451 Digital ultra-high resistance / micro ammeter Conditions: Room temperature (4 V applied, after 60 seconds), Number of measurements: 10 Threshold value: Lower value than 5-sided electrode (multilayer ceramic capacitor of comparative example)
ADCMT社製5451デジタル超高抵抗/微少電流計を用いて、実施例及び比較例の積層セラミックコンデンサの両端の外部電極にDC電圧を印加した時に、コンデンサを流れる電流値を測定した。測定は室温で行い、印加電圧は4Vで測定は電圧印加開始から60秒後とした。この条件で各コンデンサ毎に10個ずつ測定を行い、その平均値を求めた。結果を下記表1及び2に示す。   Using a 5451 digital ultrahigh resistance / microammeter manufactured by ADCMT, the value of current flowing through the capacitor was measured when a DC voltage was applied to the external electrodes at both ends of the multilayer ceramic capacitors of Examples and Comparative Examples. The measurement was performed at room temperature, the applied voltage was 4 V, and the measurement was 60 seconds after the start of voltage application. Under this condition, 10 capacitors were measured for each capacitor, and the average value was obtained. The results are shown in Tables 1 and 2 below.
表1及び2からわかるように、サイドマージンの厚さが30μmより大きい場合には、比較例の五面電極の電流値の方がやや大きい傾向があるが、実施例及び比較例のいずれの積層セラミックコンデンサでも、電流値は概ね同等程度であり、リーク電流は発生していない。   As can be seen from Tables 1 and 2, when the side margin thickness is larger than 30 μm, the current value of the five-sided electrode of the comparative example tends to be slightly larger. Even in a ceramic capacitor, the current value is approximately the same, and no leakage current is generated.
一方、比較例の五面電極の積層セラミックコンデンサでは、サイドマージン厚みが薄くなるとそれに伴う電流値の増加が見られるようになる。(これがリーク電流である)とくにサイドマージン厚みが30μm以下になるとサイドマージン厚さの減少に対してリーク電流の増加は顕著になる。これに対して、側面に外部電極が形成されていないL字又はコの字型電極である本発明の積層セラミックコンデンサでは、サイドマージン厚みの減少に対する電流の増加は五面電極ほど観測されなかった。   On the other hand, in the multilayer ceramic capacitor of the five-faced electrode of the comparative example, when the side margin thickness is reduced, the current value increases accordingly. (This is the leakage current.) Especially when the side margin thickness is 30 μm or less, the increase in the leakage current becomes remarkable with respect to the decrease in the side margin thickness. On the other hand, in the multilayer ceramic capacitor of the present invention which is an L-shaped or U-shaped electrode with no external electrode formed on the side surface, an increase in current with respect to a decrease in side margin thickness was not observed as much as a five-surface electrode. .
従って本発明によれば、サイドマージンの厚さを30μm以下にしても、サイドマージンを薄くしたことに基づく側面部分でのリーク電流を抑制し、積層セラミックコンデンサの絶縁抵抗を高く保つことが可能である。   Therefore, according to the present invention, even if the thickness of the side margin is 30 μm or less, it is possible to suppress the leakage current at the side surface due to the thin side margin and to keep the insulation resistance of the multilayer ceramic capacitor high. is there.
10 積層セラミックコンデンサ
12a,b 端面
12c,d 主面
12e,f 側面
14 外部電極
16 素体
17 誘電体層
18 内部電極層
20 積層体
22 カバー層
24 サイドマージン
26a,b,c 断面
30 内部電極層の終端に対応する位置
32 主面dの法線
100 積層セラミックコンデンサ
102a,b 端面
102c,d 主面
102e,f 側面
104 外部電極
106 内部電極層
108 サイドマージン
200 内部電極パターン
202 棒状の積層体
204 サイドマージン
206 積層体チップ
300 積層体チップ
302 集合ステージ
304a〜d ブロック材
306 スキージ
DESCRIPTION OF SYMBOLS 10 Multilayer ceramic capacitor 12a, b End surface 12c, d Main surface 12e, f Side surface 14 External electrode 16 Element body 17 Dielectric layer 18 Internal electrode layer 20 Laminated body 22 Cover layer 24 Side margin 26a, b, c Cross section 30 Internal electrode layer 32 Normal line of main surface d 100 Multilayer ceramic capacitor 102a, b End surface 102c, d Main surface 102e, f Side surface 104 External electrode 106 Internal electrode layer 108 Side margin 200 Internal electrode pattern 202 Rod-shaped multilayer body 204 Side margin 206 Laminated body chip 300 Laminated body chip 302 Assembly stage 304a-d Block material 306 Squeegee

Claims (4)

  1. 誘電体層と極性の異なる内部電極層とが交互に積層されてなり、一対の主面、一対の端面及び一対の側面を有する略直方体形状の素体を備える積層セラミックコンデンサであって、
    前記素体の一対の側面に、厚さ30μm以下の一対のサイドマージンを有し、
    前記素体の一対の端面と、前記一対の主面の少なくとも一方とに外部電極が形成されており、前記素体の一対の側面には外部電極が形成されていない、積層セラミックコンデンサ。
    A dielectric ceramic layer and internal electrode layers having different polarities are alternately laminated, and a multilayer ceramic capacitor comprising a substantially rectangular parallelepiped element having a pair of main surfaces, a pair of end surfaces, and a pair of side surfaces,
    A pair of side margins having a thickness of 30 μm or less on a pair of side surfaces of the element body;
    A multilayer ceramic capacitor in which external electrodes are formed on a pair of end faces of the element body and at least one of the pair of main surfaces, and no external electrodes are formed on a pair of side surfaces of the element body .
  2. 前記一対のサイドマージンの厚さが1μm以上である、請求項1に記載の積層セラミックコンデンサ。   The multilayer ceramic capacitor according to claim 1, wherein a thickness of the pair of side margins is 1 μm or more.
  3. 前記外部電極が、前記素体の一対の端面と一方の主面とに形成されている、請求項1又は2に記載の積層セラミックコンデンサ。   The multilayer ceramic capacitor according to claim 1, wherein the external electrode is formed on a pair of end faces and one main surface of the element body.
  4. 前記誘電体層の厚さが0.8μm以下である、請求項1〜3のいずれかに記載の積層セラミックコンデンサ。   The multilayer ceramic capacitor according to claim 1, wherein the dielectric layer has a thickness of 0.8 μm or less.
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