JP6418032B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.
近年、次世代の高効率高周波デバイスとして、GaNと格子整合するIn組成17%のInAlNを電子供給層に用いた高電子移動度トランジスタ(InAlN/GaN HEMT)が注目を集めている。格子整合したInAlN/GaNにおいて、InAlNとGaNの高い伝導体不連続量とInAlNの自発分極により発生した2次元電子ガス(two dimensional electron gas)は、従来のAlGaN/GaNの構成よりも、電子密度が2、3倍高い。 In recent years, a high electron mobility transistor (InAlN / GaN HEMT) using InAlN having an In composition of 17% lattice-matched with GaN as an electron supply layer has attracted attention as a next-generation high-efficiency high-frequency device. In lattice-matched InAlN / GaN, the two-dimensional electron gas generated by the high conductor discontinuity of InAlN and GaN and spontaneous polarization of InAlN is higher than the conventional AlGaN / GaN configuration. Is a few times higher.
ところで、InAlN/GaN HEMTにおいては、InAlNとGaNの間に、InAlNよりもバンドギャップの大きいAlNをスペーサ層として形成した構造のものがある。このようにAlNによりスペーサ層を形成し、2次元電子の閉じ込め効果を高めることにより、界面ポテンシャルから染み出した2次元電子が、InAlNで合金散乱を受け、移動度が低下することを抑制することができる。 In the InAlN / GaN HEMT, there is a structure in which AlN having a larger band gap than InAlN is formed as a spacer layer between InAlN and GaN. In this way, by forming a spacer layer with AlN and enhancing the confinement effect of two-dimensional electrons, it is possible to suppress the two-dimensional electrons that have exuded from the interface potential from being subjected to alloy scattering by InAlN and lowering the mobility. Can do.
しかしながら、バンドギャップの大きいAlNをスペーサ層として形成した場合、スペーサ層が2次元電子ガスとソース電極及びドレイン電極との間に形成される。このため、ソース電極及びドレイン電極と2次元電子ガスとの間の抵抗が高くなり、オン電流が低下し、効率が低下する等の問題点があった。 However, when AlN having a large band gap is formed as the spacer layer, the spacer layer is formed between the two-dimensional electron gas and the source and drain electrodes. For this reason, there existed problems, such as resistance between a source electrode and a drain electrode, and two-dimensional electron gas becoming high, ON current falling, and efficiency falling.
このため、2次元電子ガスとソース電極及びドレイン電極との間の抵抗が低く、オン電流が大きく、効率の高い半導体装置が求められている。 Therefore, there is a demand for a semiconductor device that has low resistance between the two-dimensional electron gas and the source and drain electrodes, a large on-current, and high efficiency.
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された表面が窒素極性の電子供給層と、前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性のキャップ層と、前記キャップ層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記電子供給層は、InAlNを含む材料により形成されており、前記電子走行層は、GaNを含む材料により形成されており、前記キャップ層は、InGaNを含む材料により形成されていることを特徴とする。 According to one aspect of the present embodiment, a surface formed of a nitride semiconductor on the substrate has a nitrogen-polarity electron supply layer, and a surface formed of the nitride semiconductor on the electron supply layer A nitrogen-polar electron transit layer; a surface formed of a nitride semiconductor on the electron transit layer; a nitrogen-polar cap layer; and a gate electrode, a source electrode, and a drain electrode formed on the cap layer; The electron supply layer is made of a material containing InAlN, the electron transit layer is made of a material containing GaN, and the cap layer is made of a material containing InGaN. It is characterized by being.
開示の半導体装置によれば、2次元電子ガスとソース電極及びドレイン電極との間の抵抗を低くすることができるため、オン電流を大きくすることができ、効率を向上させることができる。 According to the disclosed semiconductor device, the resistance between the two-dimensional electron gas and the source and drain electrodes can be reduced, so that the on-current can be increased and the efficiency can be improved.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.
〔第1の実施の形態〕
最初に、窒化物半導体により形成された半導体装置として、電子走行層にGaNを用い、電子供給層にInAlNを用いたHEMTについて、図1に基づき説明する。この半導体装置は、図1に示されるように、基板910の上に、バッファ層911、電子走行層921、スペーサ層922、電子供給層923が積層して形成されている。電子供給層923の上には、ゲート電極931、ソース電極932、ドレイン電極933が形成されている。バッファ層911はAlGaN等により形成されており、電子走行層921はGaNにより形成されており、スペーサ層922はAlNにより形成されており、電子供給層923はIn0.17Al0.83Nにより形成されている。これにより、電子走行層921において、電子走行層921とスペーサ層922との界面近傍のには、2DEG(two dimensional electron gas:二次元電子ガス)が生成される。
[First Embodiment]
First, as a semiconductor device formed of a nitride semiconductor, a HEMT using GaN as an electron transit layer and InAlN as an electron supply layer will be described with reference to FIG. As shown in FIG. 1, this semiconductor device is formed by stacking a
図1に示される電子走行層にGaNを用い、電子供給層にIn0.17Al0.83Nを用いたHEMTでは、2DEGは自発分極により生成され、電子密度は2.73×1013/cm2である。これに対し、電子走行層にGaNを用い、電子供給層にAl0.2Ga0.8Nを用いたHEMTでは、2DEGは自発分極とピエゾ分極により生成され、電子密度は1.05×1013/cm2である。よって、電子供給層をAl0.2Ga0.8NからIn0.17Al0.83Nにすることにより、2DEGの電子密度を2〜3倍にすることができる。 In the HEMT using GaN for the electron transit layer shown in FIG. 1 and In 0.17 Al 0.83 N for the electron supply layer, 2DEG is generated by spontaneous polarization, and the electron density is 2.73 × 10 13 / cm 2 . On the other hand, in the HEMT using GaN for the electron transit layer and Al 0.2 Ga 0.8 N for the electron supply layer, 2DEG is generated by spontaneous polarization and piezoelectric polarization, and the electron density is 1.05 × 10 6. 13 / cm 2 . Therefore, by changing the electron supply layer from Al 0.2 Ga 0.8 N to In 0.17 Al 0.83 N, the electron density of 2DEG can be increased 2 to 3 times.
また、図1に示される半導体装置においては、GaNにより形成される電子走行層921とInAlNにより形成される電子供給層923との間に、AlNによりスペーサ層922が形成することにより、キャリアの移動度を高めることができる。しかしながら、AlNはバンドギャップが大きいため、ソース電極932と2DEG921aとの間、及び、ドレイン電極933と2DEG921aとの間の抵抗が高くなり、オン電流が低くなるため、効率が低くなる。
Further, in the semiconductor device shown in FIG. 1, the
(半導体装置)
次に、第1の実施の形態の半導体装置について、図2に基づき説明する。本実施の形態における半導体装置は、基板10の上に、第1のバッファ層11、第2のバッファ層12、電子供給層21、スペーサ層22、電子走行層23、キャップ層24が順に形成されている。
(Semiconductor device)
Next, the semiconductor device of the first embodiment will be described with reference to FIG. In the semiconductor device in the present embodiment, a
基板10にはサファイア基板等が用いられており、第1のバッファ層11は、表面が窒素極性のAlN、AlGaN等により形成されており、第2のバッファ層12は、表面が窒素極性のGaNにより形成されている。電子供給層21は、表面が窒素極性のInAlNにより形成されており、スペーサ層22は、表面が窒素極性のAlNにより形成されており、電子走行層23は、表面が窒素極性のGaNにより形成されている。また、キャップ層24は、表面が窒素極性のInGaNにより形成されている。これにより、電子走行層23において、スペーサ層22と電子走行層23との界面の近傍には、2DEG23aが生成される。また、キャップ層24の上には、ゲート電極31、ソース電極32、ドレイン電極33が形成されている。
A sapphire substrate or the like is used for the
本実施の形態においては、基板10となるサファイア基板をアンモニア雰囲気中で十分に窒化処理をすることにより、サファイア基板の表面を十分に窒化する。このように表面が窒化された基板10の上に、窒化物半導体膜をMOCVD(Metal Organic Chemical Vapor Deposition:有機金属気相成長法)によりエピタキシャル成長させると、成膜された窒化物半導体膜の表面は窒素極性となる。基板10としては、サファイア基板以外には、SiC基板等を用いることができる。
In the present embodiment, the surface of the sapphire substrate is sufficiently nitrided by sufficiently nitriding the sapphire substrate to be the
本実施の形態における半導体装置においては、ソース電極32と2DEG23aとの間、及び、ドレイン電極33と2DEG23aとの間には、バンドギャップの広いAlN等の膜が形成されていない。従って、ソース電極32と2DEG23aとの間及びドレイン電極33と2DEG23aとの間の抵抗を低くすることができ、オン電流を大きくすることができる。また、電子供給層21と電子走行層23との間には、AlNによりスペーサ層22が形成されているため、図1に示される半導体装置と同様にキャリアの移動度が高い。
In the semiconductor device in the present embodiment, a film such as AlN having a wide band gap is not formed between the
更に、本実施の形態における半導体装置は、InGaNによりキャップ層24が形成されているため、2DEG23aの密度を高くすることができる。具体的には、図3に示されるキャップ層24が形成されていない半導体装置と比較して、図2に示される本実施の形態における半導体装置は、2DEG23aの密度が高くなる。
Furthermore, since the
尚、図3に示される半導体装置は、基板10の上に、第1のバッファ層11、第2のバッファ層12、電子供給層21、スペーサ層22、電子走行層23をが形成されている。基板10にはサファイア基板等が用いられており、第1のバッファ層11は、表面が窒素極性のAlN、AlGaN等により形成されており、第2のバッファ層12は、表面が窒素極性のGaNにより形成されている。電子供給層21は、表面が窒素極性のInAlNにより形成されており、スペーサ層22は、表面が窒素極性のAlNにより形成されており、電子走行層23は、表面が窒素極性のGaNにより形成されている。電子走行層23の上には、ゲート電極31、ソース電極32、ドレイン電極33が形成されている。
In the semiconductor device shown in FIG. 3, the
図4は、図3に示される半導体装置のコンダクションバンドのエネルギの状態を示す。尚、電子走行層23は膜厚が5nmのGaN、スペーサ層22は膜厚が1nmのAlN、電子供給層21は膜厚が8nmのInAlNにより形成されるものとする。シミュレーションにより得られた図3に示される半導体装置における2DEG23aの密度は、6.7×1019/cm2であった。
FIG. 4 shows the energy state of the conduction band of the semiconductor device shown in FIG. The
図5は、図2に示される本実施の形態における半導体装置のコンダクションバンドのエネルギの状態を示す。尚、キャップ層24は膜厚が5nmのIn0.1Ga0.9N、電子走行層23は膜厚が5nmのGaN、スペーサ層22は膜厚が1nmのAlN、電子供給層21は膜厚が8nmのInAlNにより形成されるものとする。シミュレーションにより得られた図2に示される本実施の形態における半導体装置における2DEG23aの密度は、8.2×1019/cm2であった。
FIG. 5 shows the energy state of the conduction band of the semiconductor device in the present embodiment shown in FIG. The
よって、本実施の形態における半導体装置においては、電子走行層23の上にIn0.1Ga0.9Nによりキャップ層24を形成することにより、圧縮歪みを発生させ、ピエゾ電界により、2DEG23aの電子密度を増やすことができる。尚、図2に示される本実施の形態における半導体装置においては、キャップ層24の膜厚を厚くしたり、Inの組成比を高くすることにより、2DEG23aの発生量を増やすことができる。本実施の形態においては、キャップ層24の膜厚は、2nm以上、10nm以下が好ましく、更には、3nm以上、10nm以下が好ましい。キャップ層24の膜厚が薄すぎると、2DEG23aを増やす効果が発揮されず、厚すぎると、キャップ層24と電子走行層23との間でチャネルが形成されるため、リーク電流が多くなるからである。また、キャップ層24の組成比は、InxGa1−xNで示した場合に、xの値は、0.05以上、0.2以下であることが好ましい。xの値が小さすぎると、2DEG23aを増やす効果が発揮されず、xの値が大きすぎると、キャップ層24と電子走行層23との間で別のチャネルが形成されるため、リーク電流が多くなるからである。
Therefore, in the semiconductor device according to the present embodiment, the
(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図6から図8に基づき説明する。本実施の形態における半導体装置は、基板10の上に、窒化物半導体をMOCVDによるエピタキシャル成長により形成する。窒化物半導体をMOCVDにより結晶成長させる際には、Inの原料ガスとして、TMI(トリメチルインジウム)、Gaの原料ガスとしてTMGa(トリメチルガリウム)、Alの原料ガスとしてTMAl(トリメチルアルミニウム)を用いる。また、窒素原料ガスにはアンモニアを用いる。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS. In the semiconductor device in the present embodiment, a nitride semiconductor is formed on
最初に、図6(a)に示すように、基板10の表面の窒化処理を行う。具体的には、基板10となるサファイア基板を水素雰囲気においてアニールすることにより、表面の清浄化した後、アンモニア雰囲気中で窒化処理を行う。窒化処理は1100℃の温度で、2、3分アニールすることにより、基板10の表面を十分に窒化させる。
First, as shown in FIG. 6A, the surface of the
次に、図6(b)に示すように、基板10の上に、第1のバッファ層11を形成する。第1のバッファ層11は、約1000℃の温度で、膜厚が約100nmのGaN、AlN、AlGaN、InAlGaN等を成膜することにより形成する。
Next, as shown in FIG. 6B, the
次に、図6(c)に示すように、第1のバッファ層11の上に、第2のバッファ層12を形成する。第2のバッファ層12は、約1000℃の温度で、膜厚が約1000nmのGaNを成膜することにより形成する。
Next, as shown in FIG. 6C, the
次に、図7(a)に示すように、第2のバッファ層12の上に、電子供給層21を形成する。電子供給層21は、膜厚が約8nmのIn0.17Al0.83Nを成膜することにより形成する。Inの組成比が0.17のIn0.17Al0.83Nは、GaNと格子整合しているため、厚く成膜することも可能であるが、厚く成膜しても発生する2DEGの量は変わらないため、膜厚は10nm以下であってもよい。
Next, as shown in FIG. 7A, the
次に、図7(b)に示すように、電子供給層21の上に、スペーサ層22を形成する。スペーサ層22は、膜厚が約1nmのAlNを成膜することにより形成する。AlNはバンドギャップが大きく2DEGの閉じ込め効果を得るための材料としては理想的であるが、平坦にすることは困難である。このため、Alの組成比が0.5以上のAlGaNを用いてもよい。尚、スペーサ層22の膜厚は、2nm以下が好ましい。
Next, as shown in FIG. 7B, the
次に、図7(c)に示すように、スペーサ層22の上に、電子走行層23、キャップ層24を順に形成する。電子走行層23は、膜厚が約5nmのGaNを成膜することにより形成する。結晶性を確保するためには、電子走行層23の厚さは厚い方が好ましいが、厚くなると、2DEG23aとソース電極32及びドレイン電極33との間の抵抗が高くなるため、膜厚は5nm前後が好ましい。キャップ層24は、膜厚が約5nmのIn0.1Ga0.9Nを成膜することにより形成する。
Next, as shown in FIG. 7C, an
次に、図8に示すように、キャップ層24の上に、ゲート電極31、ソース電極32、ドレイン電極33を形成する。
Next, as shown in FIG. 8, the
以上の工程により、本実施の形態における半導体装置を作製することができる。 Through the above steps, the semiconductor device in this embodiment can be manufactured.
〔第2の実施の形態〕
(半導体装置)
次に、第2の実施の形態の半導体装置について、図9に基づき説明する。本実施の形態における半導体装置は、基板10の上に、第1のバッファ層11、第2のバッファ層12、電子供給層21、スペーサ層22、電子走行層23が順に形成されている。電子走行層23の上には、ソース電極32及びソース電極32とゲート電極31との間の領域、ドレイン電極33及びドレイン電極33とゲート電極31との間の領域には、第1のキャップ領域124が形成されている。また、ゲート電極31が形成される領域には、第2のキャップ領域125が形成されている。
[Second Embodiment]
(Semiconductor device)
Next, a semiconductor device according to a second embodiment will be described with reference to FIG. In the semiconductor device according to the present embodiment, a
基板10にはサファイア基板等が用いられており、第1のバッファ層11は、表面が窒素極性のAlN、AlGaN等により形成されており、第2のバッファ層12は、表面が窒素極性のGaNにより形成されている。電子供給層21は、表面が窒素極性のInAlNにより形成されており、スペーサ層22は、表面が窒素極性のAlNにより形成されており、電子走行層23は、表面が窒素極性のGaNにより形成されている。これにより、電子走行層23において、スペーサ層22と電子走行層23との界面の近傍には、2DEG23aが生成される。また、第1のキャップ領域124は、表面が窒素極性のInGaNにより形成されており、第2のキャップ領域125は、表面が窒素極性のAlNにより形成されている。また、第1のキャップ領域124の上には、ソース電極32及びドレイン電極33が形成されており、第2のキャップ領域125の上には、ゲート電極31が形成されている。
A sapphire substrate or the like is used for the
本実施の形態においては、基板10となるサファイア基板をアンモニア雰囲気中で十分に窒化処理をすることにより、サファイア基板の表面を十分に窒化する。このように表面が窒化された基板10の上に、窒化物半導体膜をMOCVDによりエピタキシャル成長させると、成膜された窒化物半導体膜の表面は窒素極性となる。
In the present embodiment, the surface of the sapphire substrate is sufficiently nitrided by sufficiently nitriding the sapphire substrate to be the
本実施の形態における半導体装置においては、ソース電極32と2DEG23aとの間、ドレイン電極33と2DEG23aとの間には、バンドギャップの広いAlN等の膜が形成されていない。よって、ソース電極32と2DEG23aとの間及びドレイン電極33と2DEG23aとの間の抵抗を低くすることができ、オン電流を高くすることができる。また、電子供給層21と電子走行層23との間には、AlNによりスペーサ層22が形成されているため、図1に示される半導体装置と同様にキャリアの移動度が高い。
In the semiconductor device according to the present embodiment, a film such as AlN having a wide band gap is not formed between the
また、本実施の形態では、ソース電極32及びソース電極32とゲート電極31との間、ドレイン電極33及びドレイン電極33とゲート電極31との間の領域には、InGaNにより第1のキャップ領域124が形成されている。よって、この領域における2DEG23aの密度を高くすることができる。また、ゲート電極31が形成される領域には、AlNにより第2のキャップ領域125が形成されている。よって、この領域における2DEG23aの密度を低くすることにより、ノーマリーオフ動作に近づけることができる。
In the present embodiment, the
図10は、本実施の形態における半導体装置の第1のキャップ領域124が形成されている部分のコンダクションバンドのエネルギの状態を示す。尚、第1のキャップ領域124は膜厚が2nmのIn0.1Ga0.9N、電子走行層23は膜厚が5nmのGaN、スペーサ層22は膜厚が1nmのAlN、電子供給層21は膜厚が8nmのInAlNにより形成されるものとする。シミュレーションにより得られた第1のキャップ領域124が形成されている部分の2DEG23aの密度は、8.2×1019/cm2であった。
FIG. 10 shows the energy state of the conduction band in the portion where the
図11は、本実施の形態における半導体装置の第2のキャップ領域125が形成されている部分のコンダクションバンドのエネルギの状態を示す。尚、第2のキャップ領域125は膜厚が2nmのAlN、電子走行層23は膜厚が5nmのGaN、スペーサ層22は膜厚が1nmのAlN、電子供給層21は膜厚が8nmのInAlNにより形成されるものとする。シミュレーションにより得られた第2のキャップ領域125が形成されている部分の2DEG23aの密度は、1.6×1019/cm2であった。
FIG. 11 shows the energy state of the conduction band in the portion where the
よって、本実施の形態における半導体装置は、ゲート電極31の直下の領域において2DEG23aの密度を低くすることができ、ノーマリーオフ動作に近づけることができる。
Therefore, in the semiconductor device in this embodiment, the density of
(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図12から図15に基づき説明する。本実施の形態における半導体装置は、基板10の上に、窒化物半導体をMOCVDによるエピタキシャル成長により形成する。窒化物半導体をMOCVDにより結晶成長させる際には、Inの原料ガスとして、TMI(トリメチルインジウム)、Gaの原料ガスとしてTMGa(トリメチルガリウム)、Alの原料ガスとしてTMAl(トリメチルアルミニウム)を用いる。また、窒素原料ガスにはアンモニアを用いる。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS. In the semiconductor device in the present embodiment, a nitride semiconductor is formed on
最初に、図12(a)に示すように、基板10の表面の窒化処理を行う。具体的には、基板10となるサファイア基板を水素雰囲気においてアニールすることにより、表面の清浄化した後、アンモニア雰囲気中で窒化処理を行う。窒化処理は1100℃の温度で、2、3分アニールすることにより、基板10の表面を十分に窒化させる。
First, as shown in FIG. 12A, the surface of the
次に、図12(b)に示すように、基板10の上に、第1のバッファ層11を形成する。第1のバッファ層11は、約1000℃の温度で、膜厚が約100nmのGaN、AlN、AlGaN、InAlGaN等を成膜することにより形成する。
Next, as shown in FIG. 12B, the
次に、図12(c)に示すように、第1のバッファ層11の上に、第2のバッファ層12を形成する。第2のバッファ層12は、約1000℃の温度で、膜厚が約1000nmのGaNを成膜することにより形成する。
Next, as shown in FIG. 12C, the
次に、図13(a)に示すように、第2のバッファ層12の上に、電子供給層21を形成する。電子供給層21は、膜厚が約8nmのIn0.17Al0.83Nを成膜することにより形成する。Inの組成比が0.17のIn0.17Al0.83Nは、GaNと格子整合しているため、厚く成膜することも可能であるが、厚く成膜しても発生する2DEGの量は変わらないため、膜厚は10nm以下であってもよい。
Next, as shown in FIG. 13A, the
次に、図13(b)に示すように、電子供給層21の上に、スペーサ層22を形成する。スペーサ層22は、膜厚が約1nmのAlNを成膜することにより形成する。AlNはバンドギャップが大きく2DEGの閉じ込め効果を得るための材料としては理想的であるが、平坦にすることは困難である。このため、Alの組成比が0.5以上のAlGaNを用いてもよい。尚、スペーサ層22の膜厚は、2nm以下が好ましい。
Next, as shown in FIG. 13B, a
次に、図13(c)に示すように、スペーサ層22の上に、電子走行層23、InGaN膜124aを順に形成する。電子走行層23は、膜厚が約5nmのGaNを成膜することにより形成する。結晶性を確保するためには、電子走行層23の厚さは厚い方が好ましいが、厚くなると、2DEG23aとソース電極32及びドレイン電極33との間の抵抗が高くなるため、膜厚は5nm前後が好ましい。InGaN膜124aは、膜厚が約2nmのIn0.1Ga0.9Nを成膜することにより形成する。
Next, as illustrated in FIG. 13C, the
次に、図14(a)に示すように、InGaN膜124aの上に、第2のキャップ領域125が形成される領域に開口部160aを有する酸化シリコンマスク160を形成する。具体的には、InGaN膜124aの上にALD(Atomic Layer Deposition)等により酸化シリコン膜を成膜する。この後、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、酸化シリコンマスク160の開口部160aが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の酸化シリコン膜をInGaN膜124aの表面が露出するまで、ドライエッチング等により除去することにより、開口部160aを有する酸化シリコンマスク160を形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。
Next, as shown in FIG. 14A, a
次に、図14(b)に示すように、酸化シリコンマスク160の開口部160aにおけるInGaN膜124aを電子走行層23の表面が露出するまで、ドライエッチング等により除去する。これにより残存するInGaN膜124aにより、第1のキャップ領域124が形成される。
Next, as shown in FIG. 14B, the
次に、図15(a)に示すように、酸化シリコンマスク160の開口部160aにおいて露出している電子走行層23の上に、AlNをエピタキシャル成長させることにより、第2のキャップ領域125を形成する。AlNはエピタキシャル成長により形成されるため、酸化シリコンマスク160の上には、結晶成長しない。よって、酸化シリコンマスク160の上には、AlNは成膜されない。
Next, as shown in FIG. 15A, the
次に、図15(b)に示すように、酸等を用いて酸化シリコンマスク160を除去する。
Next, as shown in FIG. 15B, the
次に、図16に示すように、第1のキャップ領域124の上に、ソース電極32、ドレイン電極33を形成し、第2のキャップ領域125の上に、ゲート電極31を形成する。
Next, as illustrated in FIG. 16, the
以上の工程により、本実施の形態における半導体装置を作製することができる。 Through the above steps, the semiconductor device in this embodiment can be manufactured.
尚、上記以外の内容については、第1の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.
〔第3の実施の形態〕
(半導体装置)
次に、第3の実施の形態の半導体装置について、図17に基づき説明する。本実施の形態における半導体装置は、ソース電極32及びソース電極32とゲート電極31との間の領域、ドレイン電極33及びドレイン電極33とゲート電極31との間の領域には、キャップ層224が形成されている。しかしながら、ゲート電極31が形成される領域には、キャップ層224が形成されていない構造の半導体装置である。
[Third Embodiment]
(Semiconductor device)
Next, a semiconductor device according to a third embodiment will be described with reference to FIG. In the semiconductor device in this embodiment, the
具体的には、図17に示されるように、基板10の上に、第1のバッファ層11、第2のバッファ層12、電子供給層21、スペーサ層22、電子走行層23が順に形成されている。電子走行層23の上には、ソース電極32及びソース電極32とゲート電極31との間の領域、ドレイン電極33及びドレイン電極33とゲート電極31との間の領域には、キャップ層224が形成されている。ゲート電極31が形成される領域には、キャップ層224が形成されておらず、ゲート電極31は、電子走行層23の上に形成されている。
Specifically, as shown in FIG. 17, a
基板10にはサファイア基板等が用いられており、第1のバッファ層11は、表面が窒素極性のAlN、AlGaN等により形成されており、第2のバッファ層12は、表面が窒素極性のGaNにより形成されている。電子供給層21は、表面が窒素極性のInAlNにより形成されており、スペーサ層22は、表面が窒素極性のAlNにより形成されており、電子走行層23は、表面が窒素極性のGaNにより形成されている。これにより、電子走行層23において、スペーサ層22と電子走行層23との界面の近傍には、2DEG23aが生成される。また、キャップ層224は、表面が窒素極性のInGaNにより形成されており、キャップ層224の上には、ソース電極32及びドレイン電極33が形成されている。
A sapphire substrate or the like is used for the
本実施の形態においては、基板10となるサファイア基板をアンモニア雰囲気中で十分に窒化処理をすることにより、サファイア基板の表面を十分に窒化する。このように表面が窒化された基板10の上に、窒化物半導体をMOCVDによりエピタキシャル成長させると、成膜された膜の表面は窒素極性となる。
In the present embodiment, the surface of the sapphire substrate is sufficiently nitrided by sufficiently nitriding the sapphire substrate to be the
本実施の形態では、ソース電極32及びソース電極32とゲート電極31との間、ドレイン電極33及びドレイン電極33とゲート電極31との間の領域には、InGaNによりキャップ層224が形成されている。よって、この領域における2DEG23aの密度を高くすることができる。また、ゲート電極31が形成される領域には、キャップ層224が形成されていないため、この領域における2DEG23aの密度を低くすることができ、ノーマリーオフ動作に近づけることができる。
In the present embodiment, a
本実施の形態における半導体装置のキャップ層224が形成されている部分のコンダクションバンドのエネルギの状態は、図5と同様である。シミュレーションにより得られたキャップ層224が形成されている領域の2DEG23aの密度は、8.2×1019/cm2であった。
The state of energy of the conduction band in the portion where the
本実施の形態における半導体装置のキャップ層224が形成されていない部分のコンダクションバンドのエネルギの状態は、図4と同様である。シミュレーションにより得られたキャップ層224が形成されていない領域の2DEG23aの密度は、6.7×1019/cm2であった。
The state of energy of the conduction band in the portion where the
よって、本実施の形態における半導体装置は、ゲート電極31の直下の領域において2DEG23aの密度を低くすることができ、ノーマリーオフ動作に近づけることができる。
Therefore, in the semiconductor device in this embodiment, the density of
尚、本実施の形態における半導体装置の製造方法は、第2の実施の形態における半導体装置の製造方法において、図14(b)に示す工程まで行った後、酸等を用いて酸化シリコンマスク160を除去する。この後、InGaN膜124aにより形成されるキャップ層224の上に、ソース電極32及びドレイン電極33を形成し、キャップ層224の形成されていない電子走行層23の上に、ゲート電極31を形成する。
The semiconductor device manufacturing method according to the present embodiment is the same as the semiconductor device manufacturing method according to the second embodiment until the step shown in FIG. Remove. Thereafter, the
尚、上記以外の内容については、第1の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.
〔第4の実施の形態〕
次に、第4の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
[Fourth Embodiment]
Next, a fourth embodiment will be described. The present embodiment is a semiconductor device, a power supply device, and a high-frequency amplifier.
(半導体デバイス)
本実施の形態における半導体デバイスは、第1から第3の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図18に基づき説明する。尚、図18は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第1から第3の実施の形態に示されているものとは、異なっている。
(Semiconductor device)
The semiconductor device in the present embodiment is a discrete package of the semiconductor device in the first to third embodiments. The semiconductor device thus discretely packaged will be described with reference to FIG. FIG. 18 schematically shows the inside of a discretely packaged semiconductor device. The arrangement of electrodes and the like are different from those shown in the first to third embodiments. Yes.
最初に、第1から第3の実施の形態において製造された半導体装置をダイシング等により切断することにより、GaN系の半導体材料のHEMTの半導体チップ410を形成する。この半導体チップ410をリードフレーム420上に、ハンダ等のダイアタッチ剤430により固定する。尚、この半導体チップ410は、第1から第3の実施の形態における半導体装置に相当するものである。
First, the semiconductor device manufactured in the first to third embodiments is cut by dicing or the like to form a
次に、ゲート電極411をゲートリード421にボンディングワイヤ431により接続し、ソース電極412をソースリード422にボンディングワイヤ432により接続し、ドレイン電極413をドレインリード423にボンディングワイヤ433により接続する。尚、ボンディングワイヤ431、432、433は、Al等の金属材料により形成されている。また、本実施の形態においては、ゲート電極411はゲート電極パッドの一種であり第1から第3の実施の形態における半導体装置のゲート電極31と接続されている。また、ソース電極412はソース電極パッドの一種であり、第1から第3の実施の形態における半導体装置のソース電極32と接続されている。また、ドレイン電極413はドレイン電極パッドの一種であり、第1から第3の実施の形態における半導体装置のドレイン電極33と接続されている。
Next, the
次に、トランスファーモールド法によりモールド樹脂440による樹脂封止を行なう。このようにして、GaN系の半導体材料を用いたHEMTのディスクリートパッケージされている半導体デバイスを作製することができる。
Next, resin sealing with a
(PFC回路、電源装置及び高周波増幅器)
次に、本実施の形態におけるPFC回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるPFC回路、電源装置及び高周波増幅器は、第1から第3の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
(PFC circuit, power supply and high frequency amplifier)
Next, a PFC circuit, a power supply device, and a high frequency amplifier in this embodiment will be described. The PFC circuit, the power supply device, and the high frequency amplifier in the present embodiment are a power supply device and a high frequency amplifier that use any one of the semiconductor devices in the first to third embodiments.
(PFC回路)
次に、本実施の形態におけるPFC(Power Factor Correction)回路について説明する。本実施の形態におけるPFC回路は、第1から第3の実施の形態における半導体装置を有するものである。
(PFC circuit)
Next, a PFC (Power Factor Correction) circuit according to the present embodiment will be described. The PFC circuit in the present embodiment has the semiconductor device in the first to third embodiments.
図19に基づき、本実施の形態におけるPFC回路について説明する。本実施の形態におけるPFC回路450は、スイッチ素子(トランジスタ)451と、ダイオード452と、チョークコイル453と、コンデンサ454、455と、ダイオードブリッジ456と、不図示の交流電源とを有している。スイッチ素子451には、第1から第3の実施の形態における半導体装置であるHEMTが用いられている。
Based on FIG. 19, the PFC circuit in the present embodiment will be described. The
PFC回路450では、スイッチ素子451のドレイン電極とダイオード452のアノード端子及びチョークコイル453の一方の端子とが接続されている。また、スイッチ素子451のソース電極とコンデンサ454の一方の端子及びコンデンサ455の一方の端子とが接続されおり、コンデンサ454の他方の端子とチョークコイル453の他方の端子とが接続されている。コンデンサ455の他方の端子とダイオード452のカソード端子とが接続されており、コンデンサ454の双方の端子間にはダイオードブリッジ456を介して不図示の交流電源が接続されている。このようなPFC回路450においては、コンデンサ455の双方端子間より、直流(DC)が出力される。
In the
(電源装置)
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第1から第3の実施の形態における半導体装置であるHEMTを有する電源装置である。
(Power supply)
Next, the power supply device according to the present embodiment will be described. The power supply device in the present embodiment is a power supply device having a HEMT that is a semiconductor device in the first to third embodiments.
図20に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるPFC回路450を含んだ構造のものである。
A power supply device according to the present embodiment will be described with reference to FIG. The power supply device in the present embodiment has a structure including the
本実施の形態における電源装置は、高圧の一次側回路461及び低圧の二次側回路462と、一次側回路461と二次側回路462との間に配設されるトランス463とを有している。
The power supply device in this embodiment includes a high-voltage
一次側回路461は、前述した本実施の形態におけるPFC回路450と、PFC回路450のコンデンサ455の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路460とを有している。フルブリッジインバータ回路460は、複数(ここでは4つ)のスイッチ素子464a、464b、464c、464dを有している。また、二次側回路462は、複数(ここでは3つ)のスイッチ素子465a、465b、465cを有している。尚、ダイオードブリッジ456には、交流電源457が接続されている。
The
本実施の形態においては、一次側回路461におけるPFC回路450のスイッチ素子451において、第1から第3の実施の形態における半導体装置であるHEMTが用いられている。更に、フルブリッジインバータ回路460におけるスイッチ素子464a、464b、464c、464dにおいて、第1から第3の実施の形態における半導体装置であるHEMTが用いられている。一方、二次側回路462のスイッチ素子465a、465b、465cは、シリコンを用いた通常のMIS構造のFET等が用いられている。
In the present embodiment, the HEMT that is the semiconductor device in the first to third embodiments is used in the
(高周波増幅器)
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第1から第3の実施の形態における半導体装置であるHEMTが用いられている構造のものである。図21に基づき本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路471、ミキサー472a、472b、パワーアンプ473及び方向性結合器474を備えている。
(High frequency amplifier)
Next, the high frequency amplifier in the present embodiment will be described. The high-frequency amplifier in the present embodiment has a structure in which the HEMT that is the semiconductor device in the first to third embodiments is used. The high-frequency amplifier in the present embodiment will be described based on FIG. The high frequency amplifier in this embodiment includes a
ディジタル・プレディストーション回路471は、入力信号の非線形歪みを補償するものである。ミキサー472aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅するものであり、第1から第3の実施の形態における半導体装置であるHEMTを有している。方向性結合器474は、入力信号や出力信号のモニタリング等を行なう。尚、図21では、例えばスイッチの切り替えにより、出力側の信号をミキサー472bで交流信号とミキシングしてディジタル・プレディストーション回路471に送出することができる。
The
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
(付記1)
基板の上に、窒化物半導体により形成された表面が窒素極性の電子供給層と、
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性のキャップ層と、
前記キャップ層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子供給層は、InAlNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記キャップ層は、InGaNを含む材料により形成されていることを特徴とする半導体装置。
(付記2)
基板の上に、窒化物半導体により形成された表面が窒素極性の電子供給層と、
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性のキャップ層と、
前記キャップ層の上に形成されたソース電極及びドレイン電極と、
前記電子走行層の上に形成されたゲート電極と、
を有し、
前記電子供給層は、InAlNまたはAlGaNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記キャップ層は、InGaNを含む材料により形成されていることを特徴とする半導体装置。
(付記3)
前記キャップ層の膜厚は、2nm以上、10nm以下であることを特徴とする付記1または2に記載の半導体装置。
(付記4)
前記キャップ層は、InxGa1−xNにより形成されており、xの値は、0.05以上、0.2以下であることを特徴とする付記1から3のいずれかに記載の半導体装置。
(付記5)
基板の上に、窒化物半導体により形成された表面が窒素極性の電子供給層と、
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性の第1のキャップ領域及び第2のキャップ領域と、
前記第1のキャップ領域の上に形成されたソース電極及びドレイン電極と、
前記第2のキャップ領域の上に形成されたゲート電極と、
を有し、
前記電子供給層は、InAlNまたはAlGaNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記第1のキャップ領域は、InGaNを含む材料により形成されており、
前記第2のキャップ領域は、AlNを含む材料により形成されていることを特徴とする半導体装置。
(付記6)
前記第1のキャップ領域は、InxGa1−xNにより形成されており、xの値は、0.05以上、0.2以下であることを特徴とする付記5に記載の半導体装置。
(付記7)
前記電子走行層には、二次元電子ガスが生成されていることを特徴とする付記1から6のいずれかに記載の半導体装置。
(付記8)
前記電子供給層と電子走行層との間には、AlNを含む材料により形成されたスペーサ層が設けられていることを特徴とする付記1から7のいずれかに記載の半導体装置。
(付記9)
前記基板と前記電子供給層との間には、GaNを含む材料により形成された表面が窒素極性のバッファ層が設けられていることを特徴とする付記1から8のいずれかに記載の半導体装置。
(付記10)
前記電子供給層は、In0.17Al0.83Nにより形成されているとを特徴とする付記1から9のいずれかに記載の半導体装置。
(付記11)
前記基板は、サファイア基板、または、SiC基板であることを特徴とする付記1から10のいずれかに記載の半導体装置。
(付記12)
付記1から11のいずれかに記載の半導体装置を有することを特徴とする電源装置。
(付記13)
付記1から11のいずれかに記載の半導体装置を有することを特徴とする増幅器。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a surface formed of a nitride semiconductor has a nitrogen-polar cap layer,
A gate electrode, a source electrode and a drain electrode formed on the cap layer;
Have
The electron supply layer is formed of a material containing InAlN,
The electron transit layer is formed of a material containing GaN,
The cap layer is formed of a material containing InGaN.
(Appendix 2)
On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a surface formed of a nitride semiconductor has a nitrogen-polar cap layer,
A source electrode and a drain electrode formed on the cap layer;
A gate electrode formed on the electron transit layer;
Have
The electron supply layer is formed of a material containing InAlN or AlGaN,
The electron transit layer is formed of a material containing GaN,
The cap layer is formed of a material containing InGaN.
(Appendix 3)
3. The semiconductor device according to
(Appendix 4)
4. The semiconductor according to any one of
(Appendix 5)
On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a first cap region and a second cap region whose surface formed of a nitride semiconductor is nitrogen-polar, and
A source electrode and a drain electrode formed on the first cap region;
A gate electrode formed on the second cap region;
Have
The electron supply layer is formed of a material containing InAlN or AlGaN,
The electron transit layer is formed of a material containing GaN,
The first cap region is formed of a material containing InGaN,
The semiconductor device, wherein the second cap region is formed of a material containing AlN.
(Appendix 6)
The semiconductor device according to
(Appendix 7)
The semiconductor device according to any one of
(Appendix 8)
8. The semiconductor device according to any one of
(Appendix 9)
The semiconductor device according to any one of
(Appendix 10)
10. The semiconductor device according to any one of
(Appendix 11)
11. The semiconductor device according to any one of
(Appendix 12)
A power supply device comprising the semiconductor device according to any one of
(Appendix 13)
An amplifier comprising the semiconductor device according to any one of
10 基板
11 第1のバッファ層
12 第2のバッファ層
21 電子供給層
22 スペーサ層
23 電子走行層
23a 2DEG
24 キャップ層
31 ゲート電極
32 ソース電極
33 ドレイン電極
DESCRIPTION OF
24
Claims (11)
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性のキャップ層と、
前記キャップ層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記電子供給層は、InAlNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記キャップ層は、InGaNを含む材料により形成されていることを特徴とする半導体装置。 On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a surface formed of a nitride semiconductor has a nitrogen-polar cap layer,
A gate electrode, a source electrode and a drain electrode formed on the cap layer;
Have
The electron supply layer is formed of a material containing InAlN,
The electron transit layer is formed of a material containing GaN,
The cap layer is formed of a material containing InGaN.
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性のキャップ層と、
前記キャップ層の上に形成されたソース電極及びドレイン電極と、
前記電子走行層の上に形成されたゲート電極と、
を有し、
前記電子供給層は、InAlNまたはAlGaNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記キャップ層は、InGaNを含む材料により形成されていることを特徴とする半導体装置。 On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a surface formed of a nitride semiconductor has a nitrogen-polar cap layer,
A source electrode and a drain electrode formed on the cap layer;
A gate electrode formed on the electron transit layer;
Have
The electron supply layer is formed of a material containing InAlN or AlGaN,
The electron transit layer is formed of a material containing GaN,
The cap layer is formed of a material containing InGaN.
前記電子供給層の上に、窒化物半導体により形成された表面が窒素極性の電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された表面が窒素極性の第1のキャップ領域及び第2のキャップ領域と、
前記第1のキャップ領域の上に形成されたソース電極及びドレイン電極と、
前記第2のキャップ領域の上に形成されたゲート電極と、
を有し、
前記電子供給層は、InAlNまたはAlGaNを含む材料により形成されており、
前記電子走行層は、GaNを含む材料により形成されており、
前記第1のキャップ領域は、InGaNを含む材料により形成されており、
前記第2のキャップ領域は、AlNを含む材料により形成されていることを特徴とする半導体装置。 On the substrate, an electron supply layer whose surface formed of a nitride semiconductor has a nitrogen polarity, and
On the electron supply layer, a surface formed of a nitride semiconductor has a nitrogen polarity electron transit layer, and
On the electron transit layer, a first cap region and a second cap region whose surface formed of a nitride semiconductor is nitrogen-polar, and
A source electrode and a drain electrode formed on the first cap region;
A gate electrode formed on the second cap region;
Have
The electron supply layer is formed of a material containing InAlN or AlGaN,
The electron transit layer is formed of a material containing GaN,
The first cap region is formed of a material containing InGaN,
The semiconductor device, wherein the second cap region is formed of a material containing AlN.
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Family Cites Families (8)
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