JP6306343B2 - Source follower - Google Patents

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本発明の一態様は、ソースフォロワに関する。 One aspect of the present invention relates to a source follower. また、当該ソースフォロワを有する半導体装置に関する。 The present invention also relates to a semiconductor device having the source follower. なお、本明細書において半導体装置とは、半導体特性を利用する装置を指すこととする。 Incidentally, a semiconductor device herein, is to refer to a device utilizing semiconductor characteristics.

また、本発明の一態様は、物、方法、または、製造方法に関する。 Another embodiment of the present invention to an object, a method, or a manufacturing method. また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。 Another embodiment of the present invention, processes, machines, manufacture, or a composition (Composition of matter). 具体的には、本発明の一態様は 、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。 Specifically, one aspect of the present invention, a semiconductor device, a display device, a liquid crystal display device, light emitting device, a lighting device, power storage device, a storage device, a driving method thereof, or a manufacturing method thereof.

アナログ回路の一種であるソースフォロワは、飽和領域で動作するトランジスタ(駆動用トランジスタ)と、駆動用トランジスタのソース及びドレインと直列接続される定電流源とによって構成されることが多い。 Source follower, which is a kind of analog circuit includes a transistor (a driving transistor) which operates in a saturation region, it is often constituted by a constant current source which is connected to the source and drain in series with the driving transistor. そして、ソースフォロワでは、駆動用トランジスタのゲートが入力ノードと接続され且つソースが出力ノードと接続される。 Then, in the source follower, the gate of the driving transistor and a source connected to an input node is connected to the output node. そのため、ソースフォロワは、高い入力インピーダンスと低い出力インピーダンスを備えた回路となる。 Therefore, the source follower is a circuit having a high input impedance and low output impedance. この場合、当該ソースフォロワに入力される信号(入力ノードの電位)に影響を与えることなく、当該信号に応じた電位を出力信号(出力ノードの電位)とすることができる。 In this case, it is possible to without affecting the signal inputted to the source follower (the potential of the input node), the potential corresponding to the signal output signal (potential of the output node). よって、ソースフォロワは、電圧バッファとして機能させることが可能である。 Therefore, the source follower, it is possible to function as a voltage buffer. すなわち、特定の回路内の所望のノードを駆動用トランジスタのゲートに接続することで、当該回路に影響を与えることなく当該出力信号から当該ノードの電位を判別することが可能である。 That is, it is possible to determine the desired nodes by a connection to the gate of the driving transistor, the potential of the node from the output signal without affecting the circuit in a particular circuit.

ソースフォロワに設けられる定電流源として、ゲート・ソース間電圧が固定されたトランジスタ(負荷用トランジスタともいう)を適用することが可能である。 As a constant current source provided in the source follower, (also referred to as a load transistor) between the gate and source transistors to which a voltage is fixed and it is possible to apply. この場合、駆動用トランジスタと、定電流源とを同一工程で作製できる点で好ましい。 In this case, a driving transistor, preferable in that the constant current source can be manufactured in the same process. ただし、定電流源として負荷用トランジスタを適用した場合には、ソースフォロワの入力信号と出力信号の対応関係が予定した対応関係からずれる可能性がある。 However, in the case of applying the load transistor as a constant current source, may deviate from the correspondence relationship correspondence between the input signal and the output signal of the source follower is scheduled. 例えば、トランジスタ間のしきい値電圧のばらつきによって当該対応関係が予定した対応関係からずれることがある。 For example, it may deviate from the relationship that the correspondence relationship has been scheduled by the variation in the threshold voltage between the transistors. この点に鑑み、特許文献1では、トランジスタの初期特性のばらつきに起因する当該対応関係のずれを抑制する技術が開示されている。 In view of this, Patent Document 1, a technique for suppressing deviation of the relationship caused by variations in the initial characteristics of the transistor is disclosed.

特開2003−229734号公報 JP 2003-229734 JP

トランジスタの特性は、経時的に変化(経時劣化)することがある。 Characteristics of the transistor may be changed over time (aging deterioration). 例えば、高いソース及びドレイン間電圧が長時間に渡ってトランジスタに印加された場合には、ホットキャリアなどによって当該トランジスタのしきい値電圧が変動する、又はオン電流値が低下するなどの変化が生じることがある。 For example, when a high source and a drain voltage is applied to the transistor for a long time, the threshold voltage varies in the transistor, or changes such as on-current value decreases due such as hot carrier Sometimes.

ここで、アナログ回路であるソースフォロワにおいては、駆動用トランジスタと負荷用トランジスタのソース及びドレイン間に同一の電圧が印加されることはほとんどない。 Here, in the source follower is an analog circuit, there is little that the same voltage is applied between the source and the drain of the load transistor and the driving transistor. そのため、両トランジスタにおいては、経時劣化の程度が異なることになる。 Therefore, in the both transistors, so that the degree of deterioration over time is different. よって、当該ソースフォロワにおいては、入力信号と出力信号の対応関係が経時的に初期動作時の対応関係からずれる可能性がある。 Therefore, in the source follower, correspondence relationship between input and output signals may deviate from the corresponding relation during over time initial operation.

上述した点に鑑み、本発明の一態様は、ソースフォロワの経時的な特性変動を抑制することを目的の一とする。 View of the foregoing, one aspect of the present invention, an object is to suppress temporal characteristic variation of the source follower. 具体的には、ソースフォロワの入力信号と出力信号の対応関係が初期動作時の対応関係からずれることを抑制することを目的の一とする。 Specifically, the correspondence between the input signal and the output signal of the source follower is is an object to suppress the deviated from correspondence between the initial operation.

また、本発明の一態様は、新規なソースフォロワを提供することを目的の一とする。 Another embodiment of the present invention, an object is to provide a novel source follower. また、本発明の一態様は、新規な半導体装置を提供することを目的の一とする。 Another embodiment of the present invention, an object is to provide a novel semiconductor device.

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。 Note that the description of these objects does not preclude the existence of other objects. また、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。 Another embodiment of the present invention need not necessarily achieve all the objects. また、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Another object other than the above, the specification, the drawings, from the description of such claim is intended to be a naturally clear, specification, drawings, from the description of such claim, you can identify issues other than the above it is.

本発明の一態様は、動作時において駆動用トランジスタ及び負荷用トランジスタのソース及びドレイン間電圧を同一又は略同一に維持することを要旨とする。 One aspect of the present invention is summarized in that to maintain the source and drain voltage of the driving transistor and the load transistor identical or substantially identical in operation.

例えば、本発明の一態様は、ゲートが参照電位を供給する配線に接続され、ソースが第1の共通電位を供給する配線に接続され、ドレインが出力ノードに接続されている第1のトランジスタと、ゲートが入力ノードに接続され、ソースが出力ノードに接続されている第2のトランジスタと、非反転入力端子が出力ノードに接続され、出力端子が第2のトランジスタのドレインに接続されているオペアンプと、一端が第2の共通電位を供給する配線に接続され、他端がオペアンプの反転入力端子に接続されている第1の抵抗と、一端がオペアンプの反転入力端子に接続され、他端が第2のトランジスタのドレインに接続されている第2の抵抗とを有するソースフォロワである。 For example, one aspect of the present invention, a gate is connected to a wiring for supplying a reference potential, a source connected to a wiring for supplying a first common potential, a first transistor having a drain connected to the output node a gate connected to the input node, a second transistor whose source is connected to the output node, a non-inverting input terminal connected to an output node, an output terminal connected to the drain of the second transistor op When one end is connected to a wiring for supplying the second common potential, a first resistor and the other end is connected to the inverting input terminal of the operational amplifier, one end connected to the inverting input terminal of the operational amplifier, the other end a source follower and a second resistor connected to the drain of the second transistor.

オペアンプは、非反転入力端子に接続されているノードの電位と、反転入力端子に接続されているノードの電位とを同一にする機能を有する(イマジナリーショート)。 Operational amplifier has the potential of the node connected to the non-inverting input terminal, a function of the same and the potentials of the nodes connected to the inverting input terminal (imaginary short). そのため、上述の抵抗の抵抗値及び共通電位の値を適宜設定することによって、駆動用トランジスタのソース及びドレイン間電圧と、負荷用トランジスタのソース及びドレイン間電圧とを同一に維持することが可能になる。 Therefore, by setting the value of the resistance value and the common potential of the resistor described above as appropriate, and the source and drain voltage of the driving transistor, to be capable of maintaining the source and the drain voltage of the load transistor in the same Become. その結果、本発明の一態様のソースフォロワにおいては、駆動用トランジスタと負荷用トランジスタの経時劣化の程度を揃えることが可能となる。 As a result, in the source follower of one embodiment of the present invention, it is possible to align the driving transistor and the degree of aging of the load transistors. これにより、ソースフォロワの入力信号と出力信号の対応関係が初期動作時の対応関係からずれることを抑制することが可能となる。 Thus, correspondence between the input signal and the output signal of the source follower can be suppressed from being shifted from the correspondence between the initial operation.

また、本発明の一態様により新規なソースフォロワを提供することが可能となる。 Further, it is possible to provide a novel source follower according to one aspect of the present invention. また、本発明の一態様により新規な半導体装置を提供することが可能となる。 Further, it is possible to provide a novel semiconductor device in accordance with an aspect of the present invention.

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。 Incidentally, the description of these effects, do not disturb the existence of other effects. また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。 Another embodiment of the present invention do not necessarily need to have all of these effects. また、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Also, effects other than these are the specification, drawings, from the description of such claim is intended to be a naturally clear, specification, drawings, from the description of such claim, capable of extracting an effect other than the above it is.

ソースフォロワの構成例を示す回路図。 Circuit diagram showing a configuration example of the source follower. (A)、(B)トランジスタの具体例を示す図。 (A), shows a specific example of (B) transistors. (A)、(B)オペアンプの具体例を示す回路図。 (A), the circuit diagram showing a specific example of (B) an operational amplifier. (A)、(B)抵抗の具体例を示す図。 (A), shows a specific example of (B) resistance. ソースフォロワの応用例を示す図。 It shows an application example of the source follower.

以下では、本発明の一態様について詳細に説明する。 The following describes in detail one embodiment of the present invention. ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。 However, the present invention is not limited to the following description, it can be modified in various ways the forms without departing from the spirit and scope of the present invention. したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description below.

<1. <1. ソースフォロワの構成例> Configuration example of the source follower>
図1は、ソースフォロワの構成例を示す回路図である。 Figure 1 is a circuit diagram showing a configuration example of the source follower. 図1に示すソースフォロワは、ゲートが参照電位(Ref)を供給する配線に接続され、ソースが共通電位(Com_1)を供給する配線に接続され、ドレインが出力ノードに接続されているトランジスタ1と、ゲートが入力ノードに接続され、ソースが出力ノードに接続されているトランジスタ2と、非反転入力端子が出力ノードに接続され、出力端子がトランジスタ2のドレインに接続されているオペアンプ3と、一端が共通電位(Com_2)を供給する配線に接続され、他端がオペアンプ3の反転入力端子に接続されている抵抗4と、一端がオペアンプ3の反転入力端子に接続され、他端がトランジスタ2のドレインに接続されている抵抗5とを有する。 Source follower shown in FIG. 1 has a gate connected to a wiring for supplying a reference potential (Ref), a source connected to a wiring for supplying a common potential (COM_1), a transistor 1 whose drain is connected to the output node a gate connected to the input node, the transistor 2 whose source is connected to the output node, a non-inverting input terminal connected to an output node, an output terminal and an operational amplifier 3 which is connected to the drain of the transistor 2, one end There is connected to the wiring for supplying the common potential (COM_2), the other end and a resistor 4 which is connected to the inverting input terminal of the operational amplifier 3, one end of which is connected to the inverting input terminal of the operational amplifier 3 and the other end of the transistor 2 and a resistor 5 connected to the drain. なお、参照電位(Ref)及び共通電位(Com_1、Com_2)のそれぞれは、固定電位である。 Note that the reference potential (Ref) and the common potential (COM_1, COM_2) each, a fixed potential. また、トランジスタ1、2は、同じ極性のトランジスタである。 Further, transistors 1 and 2 are transistors of the same polarity. なお、図1では、トランジスタ1、2はNチャネル型のトランジスタである。 In FIG. 1, transistors 1 and 2 are N-channel transistors. また、トランジスタ1、2のチャネル長及びチャネル幅は、同一又は略同一である。 The channel length and the channel width of the transistors 1 are the same or substantially the same.

図1に示すソースフォロワにおいては、トランジスタ1、2のソース及びドレイン間電圧が同一となるように各種の値が設定される。 In the source follower shown in FIG. 1, source and drain voltages of the transistors 1 and 2 are various values ​​are set to be the same. 例えば、共通電位(Com_1、Com_2)を同一又は略同一とし、抵抗4、5の抵抗値を同一又は略同一とすればよい。 For example, a common potential (COM_1, COM_2) and the same or substantially the same, and the resistance value of the resistor 4 and 5 may be the same or substantially the same. また、共通電位(Com_1、Com_2)を正、且つ共通電位(Com_2)を共通電位(Com_1)のk倍(kは正)と同一又は略同一とし、抵抗5の抵抗値を抵抗4の抵抗値のk倍と同一又は略同一としてもよい。 Further, the common potential (COM_1, COM_2) positive, and the common potential k times (COM_2) a common potential (COM_1) (k is a positive) and the same or substantially the same as the resistance value of the resistance of the resistor 5 the resistor 4 k times may be the same or substantially the same as. なお、共通電位(Com_1、Com_2)を同一又は略同一とする場合には、ソースフォロワの動作に必要とされる電位数を低減できるため好ましい。 Incidentally, the common potential (COM_1, COM_2) if the same or substantially the same and is preferred because it can reduce the number of potential required for operation of the source follower. また、抵抗4、5の抵抗値を同一又は略同一とする場合には、設計が容易になる点で好ましい。 Also, when the resistance value of the resistor 4, 5 the same or substantially the same, preferably in that it is easy to design.

次いで、図1に示すソースフォロワの具体的な動作について説明する。 Next, a description will be given of a specific operation of the source follower shown in FIG. 図1に示すソースフォロワにおいては、トランジスタ1のゲート・ソース間電圧は固定されている。 In the source follower shown in FIG. 1, the gate-source voltage of the transistor 1 is fixed. そのため、トランジスタ1のソース及びドレイン間電流も一定値となる。 Therefore, the source and drain current of the transistor 1 is also constant value. そして、トランジスタ2のソース及びドレインは、トランジスタ1のソース及びドレインと直列接続されている。 Then, the source and the drain of the transistor 2 is connected in series to the source and the drain of the transistor 1. よって、トランジスタ2が飽和領域で動作する限り、トランジスタ2のソース及びドレインにも当該一定値の電流が生じることになる。 Therefore, as long as the transistor 2 to operate in the saturation region, it becomes the current of the constant value occurs in the source and the drain of the transistor 2.

また、図1に示すソースフォロワにおいては、オペアンプ3が、非反転入力端子に接続されているノード(トランジスタ1のドレイン及びトランジスタ2のソースに接続されているノード)の電位と、反転入力端子に接続されているノード(抵抗4の他端及び抵抗5の一端が接続されているノード)の電位とを同一にするように信号を出力する。 In the source follower shown in FIG. 1, the operational amplifier 3 is, the potential of the non-inverting and is connected to the input terminal node (node ​​connected to a drain of the transistor 1 and the source of transistor 2), an inverting input terminal It outputs a signal to the same and the potentials of the connected node (node ​​to which one end of the other end of the resistor 4 and the resistor 5 are connected). ここで、両ノードの電位は、共通電位(Com_1、Com_2)の値及び抵抗4、5の抵抗値に応じて定まる。 Here, potentials of both nodes, a common potential (COM_1, COM_2) determined according to the resistance value of the values ​​and the resistor 4 and 5.

例えば、共通電位(Com_1、Com_2)を同一又は略同一とし、抵抗4、5の抵抗値を同一又は略同一とする場合には、オペアンプ3の出力端子に接続されているノードの電位と反転入力端子に接続されているノードの電位の差(本段落において、第1の差ともいう)と、共通電位(Com_2)とオペアンプ3の反転入力端子に接続されているノードの電位の差(本段落において、第2の差ともいう)とが同一又は略同一になる。 For example, a common potential (COM_1, COM_2) and the same or substantially the same, and when the resistance value of the resistor 4, 5 the same or substantially the same potential and the inverting input node connected to an output terminal of the operational amplifier 3 (in this paragraph, also referred to as first difference) the difference between the potential of the node connected to the terminal and, the difference between the potential of the node connected to the inverting input terminal of the common potential (COM_2) an operational amplifier 3 (the paragraph in, also referred to as a second difference) and is the same or substantially the same. そして、上述の通り、オペアンプ3は、オペアンプ3の反転入力端子に接続されているノードの電位と、オペアンプ3の非反転入力端子に接続されているノードの電位とを同一又は略同一になるように制御する。 Then, as described above, the operational amplifier 3, the potential of the node connected to the inverting input terminal of the operational amplifier 3, so that the potential of the non-inverting and is connected to an input terminal node of the operational amplifier 3 identical or substantially identical to control to. そのため、トランジスタ2のソース及びドレイン間電圧は、第1の差と同一又は略同一となる。 Therefore, the source and drain voltage of the transistor 2 is the same or substantially the same as the first difference. また、上述の通り、共通電位(Com_1)と共通電位(Com_2)は同一又は略同一である。 Further, as described above, the common potential (COM_1) and a common potential (COM_2) are the same or substantially the same. そのため、トランジスタ1のソース及びドレイン間電圧は、第2の差と等しくなる。 Therefore, the source and drain voltage of the transistor 1 is equal to the second difference. よって、この場合には、トランジスタ2のソース及びドレイン間電圧と、トランジスタ1のソース及びドレイン間電圧とを同一又は略同一に維持することが可能である。 Thus, in this case, it is possible to maintain the source and drain voltage of the transistor 2, a source and a drain voltage of the transistor 1 equal or substantially equal.

また、共通電位(Com_1、Com_2)を正、且つ共通電位(Com_2)を共通電位(Com_1)のk倍(kは正)と同一又は略同一とし、抵抗5の抵抗値を抵抗4の抵抗値のk倍と同一又は略同一とする場合、オペアンプ3の出力端子の電位をY(V)、オペアンプ3の反転入力端子及び非反転入力端子の電位をX(V)、共通電位(Com_1)をA(V)とすると、Y=A(2k+1)となり、X=A(k+1)となる。 Further, the common potential (COM_1, COM_2) positive, and the common potential k times (COM_2) a common potential (COM_1) (k is a positive) and the same or substantially the same as the resistance value of the resistance of the resistor 5 the resistor 4 If you k times the same or substantially the same as the, the potential of the output terminal of the operational amplifier 3 Y (V), the potential of the inverting input terminal and non-inverting input terminal of the operational amplifier 3 X (V), the common potential (COM_1) When a (V), Y = a (2k + 1), and becomes a X = a (k + 1). この場合、トランジスタ2のソース及びドレイン間電圧はY−X=Ak(V)となり、トランジスタ1のソース及びドレイン間電圧はX−A=AK(V)となる。 In this case, the source and the drain voltage of the transistor 2 is Y-X = Ak (V), and the source and drain voltages of the transistor 1 becomes X-A = AK (V). よって、この場合にも、トランジスタ2のソース及びドレイン間電圧と、トランジスタ1のソース及びドレイン間電圧とを同一又は略同一に維持することが可能である。 Therefore, in this case also, it is possible to maintain the source and drain voltage of the transistor 2, a source and a drain voltage of the transistor 1 equal or substantially equal.

上述したように図1に示すソースフォロワにおいては、トランジスタ1、2のソース及びドレイン間電圧を同一に維持することが可能になる。 In the source follower shown in FIG. 1 as described above, it is possible to maintain the source and drain voltages of the transistors 1 and 2 to the same. そのため、図1に示すソースフォロワにおいては、トランジスタ1、2の経時劣化の程度を揃えることが可能となる。 Therefore, in the source follower shown in FIG. 1, it is possible to align the degree of aging of the transistors 1 and 2. よって、図1に示すソースフォロワにおいては、入力信号と出力信号の対応関係が初期動作時の対応関係からずれることを抑制することが可能となる。 Therefore, in the source follower shown in FIG. 1, the corresponding relationship between the input signal and the output signal it is possible to suppress the deviated from correspondence between the initial operation.

<(1)トランジスタ1、2の具体例> <(1) Specific examples of the transistors 1 and 2>
図2(A)、(B)は、図1に示すトランジスタ1、2として適用可能なトランジスタの構造例を示す断面図である。 Figure 2 (A), (B) is a sectional view showing a structural example of transistors applicable as transistors 1 and 2 shown in FIG.

図2(A)に示すトランジスタは、基板10上の導電膜11と、導電膜11上の絶縁膜12Aと、絶縁膜12A上の絶縁膜12Bと、絶縁膜12B上の半導体膜13と、半導体膜13上の導電膜14A、14Bと、導電膜14A、14B上の絶縁膜15Aと、絶縁膜15A上の絶縁膜15Bとを有する。 Transistor shown in FIG. 2 (A), a conductive film 11 on the substrate 10, and the insulating film 12A on the conductive film 11, an insulating film 12B on the insulating film 12A, a semiconductor film 13 on the insulating film 12B, a semiconductor a conductive film 14A on the membrane 13, and 14B, the conductive film 14A, an insulating film 15A on 14B, an insulating film 15B on the insulating film 15A. なお、図2(A)に示すトランジスタにおいては、導電膜11がゲートとして機能し、絶縁膜12A、12Bがゲート絶縁膜として機能し、半導体膜13がチャネル形成領域として機能し、導電膜14A、14Bがソース及びドレインとして機能し、絶縁膜15A、15Bがパッシベーション膜として機能する。 In the transistor shown in FIG. 2 (A), the conductive film 11 functions as a gate insulating film 12A, 12B functions as a gate insulating film, the semiconductor film 13 functions as a channel formation region, a conductive film 14A, 14B functions as a source and a drain, the insulating film 15A, 15B serves as a passivation film.

また、図2(B)に示すトランジスタは、基板20上の絶縁膜21と、絶縁膜21上の半導体膜22と、半導体膜22上の絶縁膜23Aと、絶縁膜23A上の絶縁膜23Bと、絶縁膜23B上の、半導体膜22と接する導電膜24A、24Bと、導電膜24A、24B上の絶縁膜25と、絶縁膜25上の導電膜26とを有する。 Further, the transistor illustrated in FIG. 2 (B), the insulating film 21 on the substrate 20, a semiconductor film 22 on the insulating film 21, and the insulating film 23A on the semiconductor film 22, an insulating film 23B on the insulating film 23A has on the insulating film 23B, the conductive film 24A, and 24B in contact with the semiconductor film 22, the conductive film 24A, an insulating film 25 on the 24B, a conductive film 26 on the insulating film 25. なお、導電膜24A、24Bのそれぞれは、絶縁膜23A、23Bに設けられた別個のコンタクトホールにおいて半導体膜22と接している。 Note that the conductive film 24A, each of 24B, the insulating film 23A, is in contact with the semiconductor film 22 in a separate contact hole formed in 23B. また、図2(B)に示すトランジスタにおいては、半導体膜22がチャネル形成領域として機能し、導電膜24A、24Bがソース及びドレインとして機能し、絶縁膜23A、23B、25がゲート絶縁膜として機能し、導電膜26がゲートとして機能する。 In the transistor shown in FIG. 2 (B), the semiconductor film 22 functions as a channel formation region, a conductive film 24A, 24B functions as a source and a drain, the insulating film 23A, 23B, 25 functions as a gate insulating film then, the conductive film 26 functions as a gate.

なお、基板10、20としては、ガラス基板、石英基板、半導体基板、セラミック基板等を適用することができる。 As the substrates 10 and 20 can be applied to a glass substrate, a quartz substrate, a semiconductor substrate, a ceramic substrate, or the like.

また、導電膜11、14A、14B、24A、24B、26としては、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素又はこれらの元素を成分とする合金からなる膜を適用することができる。 The conductive film 11,14A, 14B, 24A, as the 24B, 26, aluminum, copper, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, the selected element or these elements from scandium alloy whose components film can be applied consisting. また、これらの膜の積層を適用することもできる。 It is also possible to apply the laminate of these films.

また、絶縁膜12A、12B、15A、15B、21、23A、23B、25としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁材料膜を適用することができる。 The insulating film 12A, 12B, is 15A, 15B, 21,23A, as 23B, 25, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, an aluminum oxynitride film, or it can be applied to inorganic insulating material film such as a gallium oxide film. また、ゲート絶縁膜として機能する絶縁膜としては、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート(HfSi (x>0、y>0))膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート(HfAl (x>0、y>0))膜、又は酸化ランタン膜など(いわゆるhigh−k材料からなる膜)を含む膜を適用することもできる。 As the insulating film serving as a gate insulating film, hafnium oxide film, yttrium oxide film, a hafnium silicate (HfSi x O y (x> 0, y> 0)) film, a hafnium silicate film to which nitrogen is added, hafnium aluminate (HfAl x O y (x> 0, y> 0)) film, or (consisting called high-k material film) lanthanum oxide film or the like may be applied a film containing. high−k材料からなる膜を用いることでゲートリーク電流の低減が可能である。 It is possible to reduce the gate leakage current by using a film made of a high-k material. また、これらの材料の積層を適用することもできる。 It is also possible to apply a stack of these materials.

なお、後述する半導体膜13、22として酸化物半導体膜を適用する場合には、当該酸化物半導体膜と接する絶縁膜12B、15A、21、23Aとして、酸化シリコン膜、酸化アルミニウム膜、又は酸化ガリウム膜などの酸化物絶縁膜を適用することが好ましい。 Incidentally, in the case where an oxide semiconductor film as a semiconductor film 13 and 22 to be described later, the insulating film 12B in contact with the oxide semiconductor film, 15A, as 21,23A, a silicon oxide film, aluminum oxide film, or a gallium oxide it is preferred to apply the oxide insulating film such as a film. 酸化物半導体膜は、微量の水素の混入によって導電体に近い特性を示す。 The oxide semiconductor film shows a characteristic close to the conductor by inclusion of trace hydrogen. そのため、酸化物半導体膜と接する膜は、水素濃度が低い膜であることが好ましいからである。 Therefore, a film in contact with the oxide semiconductor film is because it is preferable hydrogen concentration is lower film.

半導体膜13、22は、各種の半導体材料を用いて構成することが可能である。 Semiconductor films 13 and 22 may be constructed using various semiconductor materials. 例えば、シリコン又はゲルマニウムなどの材料を用いることができる。 For example, it is possible to use a material such as silicon or germanium. また、化合物半導体膜又は酸化物半導体膜を用いることも可能である。 It is also possible to use a compound semiconductor film or an oxide semiconductor film.

以下、酸化物半導体膜について詳細に説明する。 It will be described in detail below oxide semiconductor film.

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。 The oxide semiconductor film is roughly classified into a non-single-crystal oxide semiconductor film and the single crystal oxide semiconductor film. 非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。 The non-single-crystal oxide semiconductor film refers CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) film, a polycrystalline oxide semiconductor film, a microcrystalline oxide semiconductor film, and an amorphous oxide semiconductor film.

まずは、CAAC−OS膜について説明する。 First, a description will be given of CAAC-OS film.

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。 CAAC-OS film is one of oxide semiconductor films including a plurality of c-axis aligned crystal parts.

CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。 CAAC-OS film transmission electron microscopy: Observation by (TEM Transmission Electron Microscope), a clear crystal unit boundaries between, i.e. grain boundaries (. Referred to as grain boundary also) can not be confirmed. そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 Therefore, CAAC-OS film, a reduction in the electron mobility due to the grain boundary is less likely to occur.

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。 The CAAC-OS film observed by TEM a direction substantially parallel to a sample surface (cross-sectional TEM image), in the crystal parts, metal atoms are arranged in a layered manner. 金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。 Each layer of the metal atoms (also referred to as a formation surface.) Film is formed faces the CAAC-OS film or a shape reflecting the unevenness of the upper surface, arranged in parallel with the formation surface or the top surface of the CAAC-OS film .

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。 On the other hand, the CAAC-OS film observed by TEM a direction substantially perpendicular to the sample surface (planar TEM image), it can be confirmed that the in the crystal parts, metal atoms are arranged in a triangular or hexagonal. しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 However, between different crystal parts, regularity of arrangement of metal atoms is not observed.

なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。 In this specification, "parallel" refers to a state in which the two straight lines are arranged at an angle of less than 10 ° -10 ° or more. 従って、−5°以上5°以下の場合も含まれる。 Accordingly includes the case where the 5 ° below -5 ° or more. また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。 Further, the term "perpendicular" indicates that two straight lines are arranged at an angle of 80 ° to 100 °. 従って、85°以上95°以下の場合も含まれる。 Accordingly includes the case where the 85 ° to 95 °.

CAAC−OS膜に対し、電子回折を行うと、配向性を示すスポット(輝点)が観測される。 To CAAC-OS film is subjected to electron diffraction spot (bright point) is observed indicating the orientation. 例えば、CAAC−OS膜の上面に対し、例えば1nm以上30nm以下の電子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される。 For example, with respect to the upper surface of the CAAC-OS film, for example, (also referred to as a nanobeam electron diffraction.) Electron diffraction using 30nm or less of the electron beam than 1nm Doing, spots are observed.

CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。 Most of the crystal portion in the CAAC-OS film is sized to one side fits inside a cube less than 100 nm. 従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。 Accordingly, the crystal portion in the CAAC-OS film whose one side is less than 10 nm, but also the case of the size fits to 5nm or less than the cube of less than 3nm is. ただし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。 Note that when a plurality of crystal parts included in the CAAC-OS film are connected, may form a single large crystal region. 例えば、平面TEM像において、2500nm 以上、5μm 以上または1000μm 以上となる結晶領域が観察される場合がある。 For example, there are cases in the plan TEM image, 2500 nm 2 or more, the crystal region is observed to be 5 [mu] m 2 or more, or 1000 .mu.m 2 or more.

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。 To CAAC-OS film, X-rays diffraction subjected to structural analysis using a (XRD X-Ray Diffraction) device, is analyzed by CAAC-OS film of out-of-plane method with crystals of example InGaZnO 4, there when the diffraction angle (2 [Theta]) peak appears around 31 °. このピークは、InGaZnO の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。 This peak is derived from attributed to the (009) plane of the crystal of InGaZnO 4, crystals of CAAC-OS film have c-axis alignment, the c-axis is aligned in a direction substantially perpendicular to the formation surface or the top surface it is can be confirmed.

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。 On the other hand, when the CAAC-OS film is analyzed by an in-plane method in which an X-ray enters a direction substantially perpendicular to the c-axis, there is a case where 2θ peak appears in the vicinity of 56 °. このピークは、InGaZnO の結晶の(110)面に帰属される。 This peak is attributed to the (110) plane of the crystal of InGaZnO 4. InGaZnO の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。 If single-crystal oxide semiconductor film of InGaZnO 4, fixed at around 56 ° 2 [Theta], it performed the analysis while the sample was rotary normal vector of the sample surface as an axis (phi axis) a (phi scan), ( 110) peak attributed to face the equivalent crystal plane is observed six. これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。 In contrast, in the case of a CAAC-OS film, even when scanned φ and fixed at around 56 ° 2 [Theta], a peak is not clearly observed.

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。 From the above, in the CAAC-OS film, differ in the inter-crystalline portion orientation of the a-axis and b-axis is irregular, having c-axis orientation, and the normal c-axis of the formation surface or the top surface it can be seen that the oriented direction parallel to the vector. 従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。 Thus, each metal atom layer arranged in layers that are observed in the cross-sectional TEM image is a plane parallel to the ab plane of the crystal.

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。 Note that the crystal unit is formed when subjected to crystallization treatment such as by forming a CAAC-OS film or heat treatment. 上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。 As described above, c-axis of the crystal is aligned in a direction parallel to a normal vector of a surface or top surface of the CAAC-OS film. 従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。 Thus, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis is not parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.

また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。 Further, in the CAAC-OS film, distribution of c-axis aligned crystal parts is not necessarily uniform. 例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。 For example, the crystalline portion of the CAAC-OS film, when formed by the crystal growth from the vicinity of the top surface of the CAAC-OS film, the vicinity of the top surface, the ratio of c-axis aligned crystal parts than the vicinity of the formation surface it may become high. また、不純物の添加されたCAAC−OS膜は、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。 Further, the added CAAC-OS film of impurity, the region to which an impurity is added is altered, partially sometimes different regions of the percentage of c-axis aligned crystal parts are formed.

なお、InGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。 In the analysis by an out-of-plane method CAAC-OS film having a crystal of InGaZnO 4, 2 [Theta] is the other peaks 31 ° near some cases 2 [Theta] is the peak appears in the vicinity of 36 °. 2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。 Peak of 2θ at around 36 °, the part of the CAAC-OS film shows that it contains crystal having no c-axis orientation. CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。 CAAC-OS film, 2 [Theta] is a peak in the vicinity of 31 °, it is preferable that 2 [Theta] is no peak in the vicinity of 36 °.

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。 CAAC-OS film is an oxide semiconductor film having a low impurity concentration. 不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。 Impurities hydrogen, carbon, silicon, an element other than the main component of the oxide semiconductor film, such as a transition metal element. 特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 In particular, such as silicon, a strong bonding force with oxygen than the metal element included in the oxide semiconductor film element, it disturbs the atomic arrangement of the oxide semiconductor film by depriving of oxygen from the oxide semiconductor film, a crystalline It causes a decrease in the. また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 Further, heavy metals such as iron or nickel, argon, carbon dioxide, etc., because the atomic radius (or molecular radius) is large, when contained within the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film, a crystalline It causes a decrease in the. なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。 Note that the impurity contained in the oxide semiconductor film may serve as a carrier trap or a carrier generation source.

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。 Also, CAAC-OS film is an oxide semiconductor film having a low density of defect states. 例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。 For example, oxygen vacancies in the oxide semiconductor film serve as carrier traps or serve as carrier generation sources when hydrogen is captured therein.

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。 Low impurity concentration, the density of defect states is low (the number of oxygen vacancies is small), referred to as highly purified intrinsic or substantially highly purified intrinsic. 高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。 Highly purified intrinsic or substantially oxide semiconductor film of high purity intrinsic carrier generation sources is small, it has a low carrier density. 従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。 Thus, a transistor including the oxide semiconductor film is unlikely to be an electrical characteristic that has a negative threshold voltage (also referred to as a normally-on.). また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。 Moreover, highly purified intrinsic or substantially oxide semiconductor film is highly purified intrinsic is less carrier trap. そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。 Therefore, a transistor including the oxide semiconductor film has little variation in electrical characteristics, a highly reliable transistor. なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。 Charges trapped by the carrier traps in the oxide semiconductor film takes a long time to be released and may behave like fixed charges. そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。 Therefore, high impurity concentration, a transistor including a high density of defect states oxide semiconductor film, electrical characteristics in some cases becomes unstable.

また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In a transistor using the CAAC-OS film, change in electric characteristics due to irradiation with visible light or ultraviolet light is small.

次に、多結晶酸化物半導体膜について説明する。 Next, a description will be given polycrystalline oxide semiconductor film.

多結晶酸化物半導体膜は、TEMによる観察像で、結晶粒を確認することができる。 Polycrystalline oxide semiconductor film is an image obtained with a TEM, it is possible to check the crystal grain. 多結晶酸化物半導体膜に含まれる結晶粒は、例えば、TEMによる観察像で、2nm以上300nm以下、3nm以上100nm以下または5nm以上50nm以下の粒径であることが多い。 Crystal grains in the polycrystalline oxide semiconductor film, for example, the observation image obtained with TEM, 2 nm or more 300nm or less, are often 50nm particle size of less than or 100nm or less or 5nm or 3 nm. また、多結晶酸化物半導体膜は、TEMによる観察像で、結晶粒界を確認できる場合がある。 Further, the polycrystalline oxide semiconductor film is an image obtained with a TEM, it may be possible to check the crystal grain boundaries.

多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。 Polycrystalline oxide semiconductor film has a plurality of crystal grains, there are cases where the crystal orientation is different in the plurality of crystal grains. また、多結晶酸化物半導体膜に対し、XRD装置を用いて構造解析を行うと、例えばInGaZnO の結晶を有する多結晶酸化物半導体膜のout−of−plane法による解析では、2θが31°近傍のピーク、2θが36°近傍のピーク、またはそのほかのピークが現れる場合がある。 Further, with respect to polycrystalline oxide semiconductor film is subjected to structural analysis with an XRD device, for example, is analyzed by polycrystalline oxide semiconductor film of out-of-plane method with crystals of InGaZnO 4, 2 [Theta] is 31 ° there are cases where the peak in the vicinity, 2 [Theta] at around 36 ° peak or other peak thereof appears.

多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。 Polycrystalline oxide semiconductor film has high crystallinity, it may have a higher electron mobility. 従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。 Accordingly, a transistor using a polycrystalline oxide semiconductor film has a high field-effect mobility. ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。 However, the polycrystalline oxide semiconductor film may impurity is segregated at the grain boundaries. また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。 The crystal grain boundary of the polycrystalline oxide semiconductor film becomes a defect level. 多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。 Polycrystalline oxide semiconductor film, since there is a case where the crystal grain boundary becomes a carrier trap or a carrier generation source, a transistor using a polycrystalline oxide semiconductor film, as compared with a transistor using the CAAC-OS film, electrical large variations in characteristics, it may become less reliable transistor.

次に、微結晶酸化物半導体膜について説明する。 Next, a description will be given microcrystalline oxide semiconductor film.

微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することができない場合がある。 Microcrystalline oxide semiconductor film is In an image obtained with a TEM, it may not be possible to clearly confirm the crystalline portion. 微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。 Crystal part in the microcrystalline oxide semiconductor film, 1 nm or more 100nm or less, or it is often less in size 10nm least 1 nm. 特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。 In particular, 1 nm or more 10nm or less, or nanocrystalline is 3nm or less microcrystalline than 1 nm: an oxide semiconductor film having a (nc nanocrystal), referred to as nc-OS (nanocrystalline Oxide Semiconductor) film. また、nc−OS膜は、例えば、TEMによる観察像では、結晶粒界を明確に確認できない場合がある。 Further, nc-OS film, for example, In an image obtained with a TEM, it may not be possible to clearly confirm the grain boundaries.

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。 In the nc-OS film, a has a small area (e.g., 10 nm or less in the region above 1nm, especially 1nm or more 3nm following areas) periodicity in the atomic arrangement. また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 Further, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、膜全体で配向性が見られない。 For this reason, it is not seen the orientation of the whole film. 従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。 Therefore, nc-OS film, the analytical method may distinguish the amorphous oxide semiconductor film is not attached. 例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。 For example, the nc-OS film is subjected to structural analysis with an XRD apparatus using an X-ray having a diameter larger than the crystal unit, is analyzed by an out-of-plane method, a peak showing a crystal face is not detected. また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。 Further, the nc-OS film is subjected to electron beam electron diffraction using a large probe diameter than the crystalline portion (e.g. 50nm or more) (also referred to as a selected-area electron diffraction.), The observed diffraction pattern like halo pattern It is. 一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。 On the other hand, the nc-OS film is subjected nanobeam electron diffraction using an electron beam of smaller probe diameter than the size is close or crystals of the crystal portion, the spot is observed. また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。 Further, in a nanobeam electron diffraction to nc-OS film, (a ring shape) as to draw a circle in some cases regions with high luminance is observed. また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。 Further, in a nanobeam electron diffraction to nc-OS film, a plurality of spots are shown in a ring-shaped area.

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。 nc-OS film is an oxide semiconductor film having regularity than the amorphous oxide semiconductor film. そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。 Therefore, nc-OS film density of defect states than the amorphous oxide semiconductor film is lowered. ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 However, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。 Therefore, nc-OS film a higher density of defect states than the CAAC-OS film.

従って、nc−OS膜は、CAAC−OS膜と比べて、キャリア密度が高くなる場合がある。 Therefore, nc-OS film, as compared to CAAC-OS film, there is a case where the carrier density is increased. キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。 The carrier density is high the oxide semiconductor film may electron mobility is high. 従って、nc−OS膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。 Thus, the transistor using the nc-OS film may have a high field effect mobility. また、nc−OS膜は、CAAC−OS膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。 Further, nc-OS film, as compared to CAAC-OS film, due to the high density of defect states, there is a case where the carrier trap increases. 従って、nc−OS膜を用いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。 Thus, the transistor using the nc-OS film, as compared with a transistor using the CAAC-OS film, change in electrical characteristics is large, and less reliable transistor. ただし、nc−OS膜は、比較的不純物が多く含まれていても形成することができるため、CAAC−OS膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。 However, nc-OS film is relatively impurities contain many because it can also be formed, than the CAAC-OS film is facilitated in some cases can be suitably used depending on the application. そのため、nc−OS膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。 Therefore, a semiconductor device having a transistor including the nc-OS film may can be manufactured with high productivity.

次に、非晶質酸化物半導体膜について説明する。 It will now be described amorphous oxide semiconductor film.

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。 Amorphous oxide semiconductor film has disordered atomic arrangement in the film, an oxide semiconductor film which no crystal part. 石英のような無定形状態を有する酸化物半導体膜が一例である。 Oxide semiconductor film having an amorphous state such as quartz is an example.

非晶質酸化物半導体膜は、TEMによる観察像で、結晶部を確認することができない。 Amorphous oxide semiconductor film is an image obtained with a TEM, it is impossible to confirm the crystalline portion.

非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。 The amorphous oxide semiconductor film is subjected to structural analysis using an XRD apparatus, is analyzed by an out-of-plane method, a peak showing a crystal face is not detected. また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。 Further, with respect to the amorphous oxide semiconductor film is subjected to electron diffraction, a halo pattern is observed. また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。 Further, the amorphous oxide semiconductor film in a nanobeam electron diffraction spots not observed, halo pattern is observed.

非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。 Amorphous oxide semiconductor film is an oxide semiconductor film containing an impurity such as hydrogen at a high concentration. また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。 Further, the amorphous oxide semiconductor film is an oxide semiconductor film density of defect states.

不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。 High impurity concentration and a high density of defect states oxide semiconductor film, a carrier trap or a carrier generation source is often an oxide semiconductor film.

従って、非晶質酸化物半導体膜は、nc−OS膜と比べて、さらにキャリア密度が高くなる場合がある。 Accordingly, the amorphous oxide semiconductor film, as compared to nc-OS film, there is a further case where the carrier density is increased. そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。 Therefore, a transistor including an amorphous oxide semiconductor film, tends to be normally on. 従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。 Therefore, there is a case that can be suitably used for a transistor normally on is determined. 非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。 Amorphous oxide semiconductor film has a high density of defect states, there is a case where the carrier trap increases. 従って、非晶質酸化物半導体膜を用いたトランジスタは、CAAC−OS膜やnc−OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。 Thus, a transistor including an amorphous oxide semiconductor film, as compared with a transistor using the CAAC-OS film or nc-OS film, change in electrical characteristics is large, and less reliable transistor.

次に、単結晶酸化物半導体膜について説明する。 Next, a description will be given single-crystal oxide semiconductor film.

単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い(酸素欠損が少ない)酸化物半導体膜である。 Single-crystal oxide semiconductor film has a low impurity concentration and a lower density of defect states (few oxygen vacancies) is an oxide semiconductor film. そのため、キャリア密度を低くすることができる。 Therefore, it has a low carrier density. 従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。 Accordingly, a transistor using a single crystal oxide semiconductor film is unlikely to be normally on. また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。 Furthermore, single-crystal oxide semiconductor film has a low impurity concentration, a lower density of defect states, there is a case where the carrier traps is reduced. 従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。 Accordingly, a transistor using a single crystal oxide semiconductor film is a small variation in electrical characteristics, a highly reliable transistor.

なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。 Note that the oxide semiconductor film has a density as high as few defects. また、酸化物半導体膜は、結晶性が高いと密度が高くなる。 The oxide semiconductor film has a density as high as high crystallinity. また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。 The oxide semiconductor film has a density as high as a low concentration of impurities such as hydrogen. 単結晶酸化物半導体膜は、CAAC−OS膜よりも密度が高い。 Single-crystal oxide semiconductor film has a higher density than the CAAC-OS film. また、CAAC−OS膜は、微結晶酸化物半導体膜よりも密度が高い。 Also, CAAC-OS film has a higher density than the microcrystalline oxide semiconductor film. また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。 Further, the polycrystalline oxide semiconductor film has a higher density than the microcrystalline oxide semiconductor film. また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。 Further, microcrystalline oxide semiconductor film has a higher density than the amorphous oxide semiconductor film.

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。 Note that the oxide semiconductor film, for example, amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, and a CAAC-OS film may be a laminated film including two or more.

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。 When the oxide semiconductor film has a plurality of structures, there are cases where structural analysis is made possible by using a nanobeam electron diffraction.

<(2)オペアンプ3の具体例> <(2) Specific examples of the operational amplifier 3>
図3(A)、(B)は、図1に示すオペアンプ3として適用可能なオペアンプの構成例を示す回路図である。 Figure 3 (A), (B) is a circuit diagram showing a configuration example of applicable operational amplifier as an operational amplifier 3 shown in FIG. 具体的には、図3(A)はPチャネル型トランジスタ及びNチャネル型トランジスタを用いて構成されるオペアンプの一例を示す回路図であり、図3(B)はNチャネル型トランジスタのみによって構成されるオペアンプの一例を示す回路図である。 Specifically, FIG. 3 (A) is a circuit diagram showing an example of an operational amplifier configured using a P channel transistor and N-channel type transistor, FIG. 3 (B) is constituted by only the N-channel transistor that is a circuit diagram showing an example of an operational amplifier.

図3(A)に示すオペアンプは、Pチャネル型トランジスタ30、31、33、34と、Nチャネル型トランジスタ37乃至39と、抵抗32、35と、容量36とを有する。 Operational amplifier shown in FIG. 3 (A) includes a P-channel transistor 30,31,33,34, and N-channel transistors 37 to 39, a resistor 32 and 35, and a capacitor 36. 以下、これらの素子の接続関係について詳述する。 Hereinafter, detailed connection relation of these elements.

Pチャネル型トランジスタ30は、ソースが高電源電位(VDD)を供給する配線(以下、高電源電位線という)に接続されている。 P-channel transistor 30 has a source wiring for supplying a high power supply potential (VDD) (hereinafter, referred to as the high power supply potential line) is connected to.

Pチャネル型トランジスタ31は、ソースが高電源電位線に接続され、ゲートがPチャネル型トランジスタ30のゲートに接続されている。 P-channel transistor 31 has a source connected to the high power supply potential line, and a gate connected to the gate of the P-channel transistor 30.

抵抗32は、一端が高電源電位線に接続されている。 Resistor 32 has one end connected to the high power supply potential line.

Pチャネル型トランジスタ33は、ソースがPチャネル型トランジスタ31のドレインに接続され、ゲートがオペアンプの反転入力端子として機能する。 P-channel transistor 33 has a source connected to the drain of the P-channel transistor 31, the gate functions as an inverting input terminal of the operational amplifier.

Pチャネル型トランジスタ34は、ソースがPチャネル型トランジスタ31のドレインに接続され、ゲートがオペアンプの非反転入力端子として機能する。 P-channel transistor 34 has a source connected to the drain of the P-channel transistor 31, the gate functions as a non-inverting input terminal of the operational amplifier.

抵抗35は、一端がPチャネル型トランジスタ30のゲート及びドレイン並びにPチャネル型トランジスタ31のゲートに接続され、他端が低電源電位(VSS)を供給する配線(以下、低電源電位線という)に接続されている。 Resistor 35 has one end connected to the gate of the gate and the drain and the P-channel transistor 31 of the P-channel transistor 30, the other end wiring for supplying a low power supply potential (VSS) (hereinafter, referred to as the low power supply potential line) in It is connected.

容量36は、一方の電極がPチャネル型トランジスタ34のドレインに接続され、他方の電極が抵抗32の他端に接続されている。 Volume 36, one electrode connected to the drain of the P-channel transistor 34, the other electrode is connected to the other end of the resistor 32.

Nチャネル型トランジスタ37は、ソースが低電源電位線に接続され、ゲート及びドレインがPチャネル型トランジスタ33のドレインに接続されている。 N-channel transistor 37 has a source connected to the low power supply potential line, a gate and a drain connected to the drain of the P-channel transistor 33.

Nチャネル型トランジスタ38は、ソースが低電源電位線に接続され、ドレインがPチャネル型トランジスタ34のドレイン及び容量36の一方の電極に接続され、ゲートがPチャネル型トランジスタ33のドレイン並びにNチャネル型トランジスタ37のドレイン及びゲートに接続されている。 N-channel transistor 38 has a source connected to the low power supply potential line, a drain connected to one electrode of the drain and the capacitor 36 of the P-channel transistor 34, the drain and N-channel gate P-channel transistor 33 It is connected to the drain of the transistor 37 and the gate.

Nチャネル型トランジスタ39は、ソースが低電源電位線に接続され、ドレインが抵抗32の他端及び容量の他方の電極に接続され、ゲートがPチャネル型トランジスタ34のドレイン、容量36の一方の電極、及びNチャネル型トランジスタ38のドレインに接続されている。 N-channel transistor 39 has a source connected to the low power supply potential line, a drain connected to the other electrode of the other end and the capacitance of the resistor 32, the gate of the P-channel transistor 34 drain, one electrode of a capacitor 36 , and N are connected to the drain of the channel transistor 38.

なお、図3(A)に示すオペアンプにおいては、抵抗32の他端、容量36の他方の電極、及びNチャネル型トランジスタ39のドレインが接続するノードの電位が出力信号となる。 In the operational amplifier shown in FIG. 3 (A), the other end of the resistor 32, the other electrode, and the potential output signal of the node where the drain is connected to N-channel transistor 39 of the capacitor 36.

図3(B)に示すオペアンプは、抵抗40乃至43と、Nチャネル型トランジスタ44、46、48乃至52と、容量45、47とを有する。 Operational amplifier shown in FIG. 3 (B) has a resistor 40 to 43, and N-channel transistors 44, 46, 48 or 52, and a capacitor 45, 47. 以下、これらの素子の接続関係について詳述する。 Hereinafter, detailed connection relation of these elements.

抵抗40乃至43のそれぞれは、一端が高電源電位線に接続されている。 Each of the resistors 40 to 43, one end is connected to the high power supply potential line.

Nチャネル型トランジスタ44は、ドレインが高電源電位線に接続され、ゲートが抵抗42の他端に接続されている。 N-channel transistor 44 has a drain connected to the high power supply potential line, and a gate connected to the other end of the resistor 42.

容量45は、一方の電極が抵抗42の他端及びNチャネル型トランジスタ44のゲートに接続され、他方の電極が抵抗43の他端に接続されている。 Volume 45 has one electrode connected to the gate of the other end and N-channel transistor 44 of the resistor 42, the other electrode is connected to the other end of the resistor 43.

Nチャネル型トランジスタ46は、ドレインが抵抗43の他端及び容量45の他方の電極に接続され、ソースがNチャネル型トランジスタ44のソースに接続され、ゲートが抵抗41の他端に接続されている。 N-channel transistor 46 has a drain connected to the other electrode of the other end and the capacitor 45 of the resistance 43, a source connected to the source of N-channel transistor 44, a gate connected to the other end of the resistor 41 .

容量47は、一方の電極が抵抗41の他端及びNチャネル型トランジスタ46のゲートに接続され、他方の電極が抵抗43の他端、容量45の他方の電極、及びNチャネル型トランジスタ46のドレインに接続されている。 Volume 47 is one electrode connected to the gate of the other end and N-channel transistor 46 of the resistor 41, the other end of the other electrode resistor 43, the drain of the other electrode, and N-channel transistor 46 of the capacitor 45 It is connected to the.

Nチャネル型トランジスタ48は、ドレインが抵抗41の他端、Nチャネル型トランジスタ46のゲート、及び容量47の一方の電極に接続され、ゲートが非反転入力端子として機能する。 N-channel transistor 48, the other end of the drain resistor 41, the gate of the N-channel transistor 46, and is connected to one electrode of the capacitor 47, the gate functions as a non-inverting input terminal.

Nチャネル型トランジスタ49は、ドレインが抵抗42の他端及びNチャネル型トランジスタ44のゲートに接続され、ソースがNチャネル型トランジスタ48のソースの他方に接続され、ゲートが反転入力端子として機能する。 N-channel transistor 49 has a drain connected to the gate of the other end and N-channel transistor 44 of the resistor 42, a source connected to the other of the source of the N-channel transistor 48, the gate functions as an inverting input terminal.

Nチャネル型トランジスタ50は、ソースが低電源電位線に接続され、ドレイン及びゲートが抵抗40の他端に接続されている。 N-channel transistor 50 has a source connected to the low power supply potential line, a drain and a gate connected to the other end of the resistor 40.

Nチャネル型トランジスタ51は、ソースが低電源電位線に接続され、ドレインがNチャネル型トランジスタ48のソース、及びNチャネル型トランジスタ49のソースに接続され、ゲートが抵抗40の他端並びにNチャネル型トランジスタ50のドレイン及びゲートに接続されている。 N-channel transistor 51 has a source connected to the low power supply potential line, a drain connected to the source of N-channel transistor 48 the source of, and N-channel transistor 49, the other end as well as N-channel gate resistor 40 It is connected to the drain of the transistor 50 and the gate.

Nチャネル型トランジスタ52は、ソースが低電源電位線に接続され、ドレインがNチャネル型トランジスタ44のソース、及びNチャネル型トランジスタ46のソースに接続され、ゲートが抵抗40の他端、Nチャネル型トランジスタ50のドレイン及びゲート、並びにNチャネル型トランジスタ51のゲートに接続されている。 N-channel transistor 52 has a source connected to the low power supply potential line, the drain is connected to the source of N-channel transistor 44, and the source of the N-channel transistor 46, the other end of the gate resistor 40, N-channel type It is connected to the drain of the transistor 50 and the gate, and the gate of the N-channel transistor 51.

なお、図3(B)に示すオペアンプにおいては、抵抗43の他端、容量45の他方の電極、Nチャネル型トランジスタ46のドレイン、及び容量47の他方の電極が接続するノードの電位が出力信号となる。 In the operational amplifier shown in FIG. 3 (B), the other end of the resistor 43, the other electrode of the capacitor 45, the drain of N-channel transistor 46, and the other electrode potential output signal of the node connecting the capacitor 47 to become.

上述したオペアンプを構成するトランジスタは、図1に示すトランジスタと同一工程で作製されることが好ましい。 Transistors constituting the operational amplifier described above is preferably produced by a transistor in the same step shown in FIG. 製造工程数を低減することによって、歩留まりの向上及び製造コストの低減を図ることができるからである。 By reducing the number of manufacturing steps, since it is possible to improve and reduce the manufacturing cost of the yield. 例えば、オペアンプとして図3(B)に示す回路を適用する場合には、図1に示すトランジスタ1、2及び図3(B)に示すオペアンプを構成するトランジスタ44、46、48乃至52の全てとして、チャネルが酸化物半導体膜の形成されるトランジスタを適用することが好ましい。 For example, when applying the circuit shown in FIG. 3 (B) as operational amplifiers, as all the transistors 44, 46, 48 to 52 constituting the operational amplifier shown in transistors 1 and 3 shown in FIG. 1 (B) it is preferable in which a transistor channel is formed of the oxide semiconductor film.

<(3)抵抗4、5の具体例> <(3) Specific examples of the resistor 4 and 5>
図4(A)、(B)は、図1に示す抵抗4、5として適用可能な抵抗の構造例を示す断面図である。 Figure 4 (A), (B) is a sectional view showing a structural example of a resistance that can be applied as resistor 4, 5 shown in FIG. なお、図4(A)、(B)においては、図1に示すトランジスタ1、2の構造も併記している。 Incidentally, FIG. 4 (A), the in (B), are also shown together the structure of the transistor 1 and 2 shown in FIG. 具体的には、図4(A)、(B)は、酸化物半導体膜を用いて構成されるトランジスタ1、2及び抵抗4、5を示す図である。 Specifically, FIG. 4 (A), (B) is a diagram showing a composed transistors 1 and resistors 4 and 5 using an oxide semiconductor film.

図4(A)に示す抵抗は、酸化物半導体膜130を有する。 Resistor shown in FIG. 4 (A), an oxide semiconductor film 130. 酸化物半導体膜130は、トランジスタ1、2に含まれる酸化物半導体膜13と同一工程によって形成される。 The oxide semiconductor film 130 is formed by the same process as the oxide semiconductor film 13 included in the transistors 1 and 2. そして、酸化物半導体膜130は、水素の含有濃度が高い絶縁膜120A、150Bと接する。 Then, the oxide semiconductor film 130, the content concentration of the hydrogen is in contact with high insulating film 120A, 150B. 当該絶縁膜としては、例えば、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などが挙げられる。 As the insulating film, for example, a silicon nitride film, silicon oxynitride film, and the like silicon nitride oxide film. また、酸化物半導体膜130は、導電膜140A、140Bと接する。 The oxide semiconductor film 130, the conductive film 140A, in contact with the 140B. 導電膜140A、140Bは、トランジスタ1、2に含まれる導電膜14A、14Bと同一工程によって形成される。 The conductive film 140A, 140B has conductive film 14A included in the transistors 1, it is formed by 14B in the same step. なお、絶縁膜120A、150Bは、図4(A)に示すトランジスタ1、2の上下にも設けられている。 Note that the insulating film 120A, 150B are also provided above and below the transistors 1 and 2 shown in FIG. 4 (A). ただし、図4(A)に示すトランジスタ1、2においては、酸化物半導体膜13が絶縁膜120A、150Bと接しないように間に絶縁膜120B、150Aが設けられている。 However, in the transistors 1 and 2 shown in FIG. 4 (A), the oxide semiconductor film 13 are insulating films 120B, 150A is disposed between so as not to contact the insulating film 120A, and 150B. 絶縁膜120B、150Aとしては、酸化物絶縁膜を適用することができる。 Insulating film 120B, as the 150A, it can be an oxide insulating film.

また、図4(A)においては、酸化物半導体膜130の上面及び下面の双方が水素の含有濃度が高い絶縁膜と接する構成について示したが、抵抗4、5の構成は当該構成に限定されない。 Further, in FIG. 4 (A), the although both upper and lower surfaces of the oxide semiconductor film 130 is shown the structure in contact with the high dielectric film containing a concentration of hydrogen, the configuration of the resistors 4 and 5 is not limited to this configuration . 例えば、酸化物半導体膜130の上面及び下面の一方が水素の含有濃度が高い絶縁膜と接する構成とすることも可能である。 For example, it is also possible to adopt a configuration in which one of the upper and lower surfaces of the oxide semiconductor film 130 is in contact with a high dielectric film containing a concentration of hydrogen. 例えば、絶縁膜120A、150Bの一方として酸化物絶縁膜を適用することも可能である。 For example, it is also possible to apply the oxide insulating film as one of the insulating films 120A, 150B.

また、図4(B)に示すトランジスタは、酸化物半導体膜220を有する。 The transistor shown in FIG. 4 (B), an oxide semiconductor film 220. 酸化物半導体膜220は、トランジスタ1、2に含まれる酸化物半導体膜22と同一工程によって形成される。 The oxide semiconductor film 220 is formed by the same process as the oxide semiconductor film 22 included in the transistors 1 and 2. そして、酸化物半導体膜220は、水素の含有濃度が高い絶縁膜230Bと接する。 Then, the oxide semiconductor film 220, the content concentration of the hydrogen is in contact with high insulating film 230B. 当該絶縁膜としては、例えば、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などが挙げられる。 As the insulating film, for example, a silicon nitride film, silicon oxynitride film, and the like silicon nitride oxide film. また、酸化物半導体膜220は、導電膜240A、240Bと接する。 The oxide semiconductor film 220, the conductive film 240A, in contact with the 240B. 導電膜240A、240Bは、トランジスタ1、2に含まれる導電膜24A、24Bと同一工程によって形成される。 The conductive film 240A, 240B has conductive film 24A included in the transistors 1, it is formed by 24B in the same step. なお、絶縁膜230Bは、図4(B)に示すトランジスタ1、2の上にも設けられている。 Note that the insulating film 230B is also provided on the transistors 1 and 2 shown in FIG. 4 (B). ただし、図4(B)に示すトランジスタ1、2においては、酸化物半導体膜22が絶縁膜230Bと接しないように間に絶縁膜230Aが設けられている。 However, in the transistors 1 and 2 shown in FIG. 4 (B), the oxide semiconductor film 22 is an insulating film 230A is provided between so as not to be in contact with the insulating film 230B. 絶縁膜23Aとしては、酸化物絶縁膜を適用することができる。 As the insulating film 23A, it is possible to apply the oxide insulating film.

また、図4(B)においては、酸化物半導体膜220の上面のみが水素の含有濃度が高い絶縁膜と接する構成について示したが、抵抗4、5の構成は当該構成に限定されない。 Further, in FIG. 4 (B), the only the top surface of the oxide semiconductor film 220 is shown the structure in which the concentration of the hydrogen in contact with the high dielectric film, the structure of the resistor 4 and 5 is not limited to this configuration. 例えば、酸化物半導体膜220の上面及び下面の双方が水素の含有濃度が高い絶縁膜と接する構成とすることも可能である。 For example, it is also possible to adopt a configuration in which both the upper and lower surfaces of the oxide semiconductor film 220 is in contact with a high dielectric film containing a concentration of hydrogen. 例えば、絶縁膜21として水素の含有濃度が高い絶縁膜を適用し、且つトランジスタ1、2に含まれる酸化物半導体膜22と絶縁膜21の間に酸化物絶縁膜を追加する構成とすることも可能である。 For example, concentration of the hydrogen as the insulating film 21 by applying the high dielectric film, and that the oxide semiconductor film 22 included in the transistors 1 and 2 and configured to add the oxide insulating film between the insulating film 21 possible it is.

<2. <2. ソースフォロワの応用例> Application examples of the source follower>
図5は、図1に示すソースフォロワの応用例を示す図である。 Figure 5 is a diagram showing an application example of the source follower shown in FIG. 具体的には、図5は、チャージポンプと、ソースフォロワとを有する半導体装置の構成例を示す図である。 Specifically, FIG. 5 is a diagram showing a charge pump, a configuration example of a semiconductor device having a source follower.

図5に示す半導体装置は、交流信号(AC)を利用して電圧を昇圧し、昇圧された電圧を出力することが可能なチャージポンプ300と、チャージポンプ300が出力する電圧が供給されるノード(Node)を含む回路301と、当該ノードの電位が入力されるソースフォロワ302と、ソースフォロワ302の出力信号に基づいてチャージポンプ303を動作させるか否かを決める信号(イネーブル信号)を出力する判定回路303とを示している。 The semiconductor device shown in FIG. 5 boosts the voltage by using the alternating current signal (AC), a charge pump 300 capable of outputting the boosted voltage, the node to which the voltage is supplied to the charge pump 300 outputs a circuit 301 including (node), and outputs a source follower 302 to the potential of the node are input, a signal for determining whether to operate the charge pump 303 based on the output signal of the source follower 302 (enable signal) It shows the determination circuit 303. なお、図1に示すソースフォロワは、図5に示すソースフォロワ302として適用することが可能である。 The source follower shown in FIG. 1, can be applied as a source follower 302 shown in FIG.

図5に示す構成においては、ソースフォロワ302が当該ノード(Node)の電位に応じた信号を出力する。 In the structure shown in FIG. 5, and outputs a signal source follower 302 in response to the potential of the node (Node). そして、当該信号に基づいてイネーブル信号が生成される。 Then, the enable signal is generated based on the signal. よって、当該ノード(Node)の電位に応じてチャージポンプ300を動作させるか否かを選択することが可能となる。 Therefore, it is possible to select whether to operate the charge pump 300 in response to the potential of the node (Node). 例えば、当該ノード(Node)の電位が基準値未満であればチャージポンプ300を動作させ、基準値以上である場合には動作させないことが可能となる。 For example, to operate the charge pump 300 is less than the potential reference value of the node (Node), it is possible not to work when it is more than the reference value. この場合、チャージポンプが間欠動作することになる。 In this case, the charge pump operates intermittently. その結果、図5に示す構成では、当該ノード(Node)の電位を一定に保持するとともに図5に示す構成からソースフォロワ302及び判定回路303を割愛した構成よりも消費電力を低減することが可能となる。 As a result, FIG. In 5 shows configuration, it is possible to reduce the power consumption than the configuration has been omitted a source follower 302 and the judging circuit 303 from the configuration shown in FIG. 5 holds the potential of the node (Node) constant to become.

さらに、チャージポンプ300が出力する電圧は、瞬間的に非常に高い電圧となることがある。 Further, the voltage charge pump 300 output may be instantaneously very high voltage. そのため、当該電圧が印加されるトランジスタは、顕著に劣化が進行する可能性がある。 Therefore, the transistor in which the voltage is applied, there is a possibility that significant degradation progresses. これに対して、図1に示すソースフォロワにおいては、入力される電圧が印加されるトランジスタが劣化した場合におけるソースフォロワの動作異常を抑制することが可能である。 In contrast, in the source follower shown in FIG. 1, it is possible to suppress the abnormal operation of the source follower when the transistor voltage input is applied is deteriorated. よって、図1に示すソースフォロワは、図5に示すソースフォロワ302として好ましいソースフォロワである。 Therefore, the source follower shown in FIG. 1 is a preferred source follower as a source follower 302 shown in FIG.

1、2:トランジスタ 3:オペアンプ 4、5:抵抗11、14A、14B、24A、24B、26:導電膜 12A、12B、15A、15B、21、23A、23B、25:絶縁膜 13、22:半導体膜30、31、33、34:Pチャネル型トランジスタ 32、35、40乃至43:抵抗 36、45、47:容量 37、38、44、46、48乃至52:Nチャネル型トランジスタ120A、120B、150A、150B、230A、230B:絶縁膜 130、220:酸化物半導体膜 140A、140B、240A、240B:導電膜300:チャージポンプ 301:回路 302:ソースフォロワ 303:判定回路 1,2: transistor 3: op 4,5: resistor 11,14A, 14B, 24A, 24B, 26: conductive film 12A, 12B, 15A, 15B, 21,23A, 23B, 25: insulating film 13, 22: semiconductor film 30,31,33,34: P-channel transistor 32,35,40 or 43: resistors 36,45,47: capacity 37,38,44,46,48 to 52: N-channel transistors 120A, 120B, 150A , 150B, 230A, 230B: insulating film 130 and 220: the oxide semiconductor film 140A, 140B, 240A, 240B: conductive film 300: charge pump 301: circuit 302: source follower 303: judging circuit

Claims (3)

  1. 第1のトランジスタと、第2のトランジスタと、オペアンプと、第1の抵抗と、第2の抵抗と、を有し、 It has a first transistor, a second transistor, an operational amplifier, a first resistor, a second resistor, and
    前記第1のトランジスタのゲートは、参照電位を供給する配線と電気的に接続され、 The gate of the first transistor is connected to reference potential wiring and electrical supply,
    前記第1のトランジスタのソースは、第1の共通電位を供給する配線と電気的に接続され、 The source of the first transistor is connected to the first common potential wiring and electrical supply,
    前記第1のトランジスタのドレインは、出力ノードと電気的に接続され The drain of the first transistor, the output node is electrically connected to,
    前記第2のトランジスタのゲートは、入力ノードと電気的に接続され、 The gate of the second transistor, the input node is electrically connected to,
    前記第2のトランジスタのソースは、前記出力ノードと電気的に接続され The source of the second transistor, the output node is electrically connected to,
    前記オペアンプの非反転入力端子は、前記出力ノードと電気的に接続され、 The non-inverting input terminal of said operational amplifier, said output node is electrically connected to,
    前記オペアンプの出力端子は、前記第2のトランジスタのドレインと電気的に接続され An output terminal of the operational amplifier is electrically coupled to the drain of said second transistor,
    前記第1の抵抗の一端は、第2の共通電位を供給する配線と電気的に接続され、 Wherein the first end of the resistor is connected to the second common potential wiring and electrical supply,
    前記第1の抵抗の他端は、前記オペアンプの反転入力端子と電気的に接続され The other end of the first resistor is inverted input terminal electrically connected to said operational amplifier,
    前記第2の抵抗の一端は、前記オペアンプの前記反転入力端子と電気的に接続され、 One end of the second resistor is the inverting input terminal electrically connected to said operational amplifier,
    前記第2の抵抗の他端は、前記第2のトランジスタのドレインと電気的に接続され The other end of the second resistor is electrically coupled to the drain of said second transistor,
    前記第1の共通電位は、正電位であり、 It said first common potential is a positive potential,
    前記第2の共通電位は、前記第1の共通電位のk倍(kは正)と同一又は略同一であり、 The second common potential, k times the first common potential (k is a positive) the same or substantially the same as,
    前記第2の抵抗の抵抗値は、前記第1の抵抗の抵抗値のk倍と同一又は略同一であるソースフォロワ。 Wherein the resistance value of the second resistor, the first k times the same or source follower is approximately the same resistance value of the resistor.
  2. 第1のトランジスタと、第2のトランジスタと、オペアンプと、第1の抵抗と、第2の抵抗と、を有し、 It has a first transistor, a second transistor, an operational amplifier, a first resistor, a second resistor, and
    前記第1のトランジスタのゲートは、参照電位を供給する配線と電気的に接続され、 The gate of the first transistor is connected to reference potential wiring and electrical supply,
    前記第1のトランジスタのソースは、第1の共通電位を供給する配線と電気的に接続され、 The source of the first transistor is connected to the first common potential wiring and electrical supply,
    前記第1のトランジスタのドレインは、出力ノードと電気的に接続され、 The drain of the first transistor, the output node is electrically connected to,
    前記第2のトランジスタのゲートは、入力ノードと電気的に接続され、 The gate of the second transistor, the input node is electrically connected to,
    前記第2のトランジスタのソースは、前記出力ノードと電気的に接続され、 The source of the second transistor, the output node is electrically connected to,
    前記オペアンプの非反転入力端子は、前記出力ノードと電気的に接続され、 The non-inverting input terminal of said operational amplifier, said output node is electrically connected to,
    前記オペアンプの出力端子は、前記第2のトランジスタのドレインと電気的に接続され、 An output terminal of the operational amplifier is electrically coupled to the drain of said second transistor,
    前記第1の抵抗の一端は、第2の共通電位を供給する配線と電気的に接続され、 Wherein the first end of the resistor is connected to the second common potential wiring and electrical supply,
    前記第1の抵抗の他端は、前記オペアンプの反転入力端子と電気的に接続され、 The other end of the first resistor is inverted input terminal electrically connected to said operational amplifier,
    前記第2の抵抗の一端は、前記オペアンプの前記反転入力端子と電気的に接続され、 One end of the second resistor is the inverting input terminal electrically connected to said operational amplifier,
    前記第2の抵抗の他端は、前記第2のトランジスタのドレインと電気的に接続され、 The other end of the second resistor is electrically coupled to the drain of said second transistor,
    前記オペアンプの前記反転入力端子と電気的に接続されている第3の抵抗は有さず、 Said inverting input terminal and electrically third resistor connected operational amplifier has no,
    前記第1の共通電位は、正電位であり、 It said first common potential is a positive potential,
    前記第2の共通電位は、前記第1の共通電位のk倍(kは正)と同一又は略同一であり、 The second common potential, k times the first common potential (k is a positive) the same or substantially the same as,
    前記第2の抵抗の抵抗値は、前記第1の抵抗の抵抗値のk倍と同一又は略同一であるソースフォロワ。 Wherein the resistance value of the second resistor, the first k times the same or source follower is approximately the same resistance value of the resistor.
  3. 請求項1又は2において、 According to claim 1 or 2,
    前記オペアンプは、第3のトランジスタを有し、 The operational amplifier has a third transistor,
    前記第1乃至第3のトランジスタは、酸化物半導体膜を含むトランジスタであるソースフォロワ。 The first to third transistor, a source follower is a transistor including an oxide semiconductor film.
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