JP6242433B2 - 電子機器、電子機器の制御部への電力制御方法 - Google Patents

Description

本発明は、電子機器、電子機器の制御部への電力制御方法に関するものである。

従来、電源制御装置から複数の電源電圧が供給される電子機器において、システム全体に対する電源のＯＮ、ＯＦＦ時における電源の回り込みを防止する必要があることが知られている。また、一般的なＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）においても、ＩＯ電源、ＣＯＲＥ電源と複数の電源を供給する仕様となっている。その際、ＡＳＩＣのＩＯ端子の出力が不定となる状態を回避するために、電源ＯＮ時はＩＯ電源をＣＯＲＥ電源よりも先に供給し、電源ＯＦＦ時はＩＯ電源をＣＯＲＥ電源の後に切断する必要があることが知られている。
以上のような電子機器やＡＳＩＣにおける複数の電源供給のタイミングを守るために、遅延回路を用いて電源供給タイミングを制御する技術が知られている（特許文献１）。

また、複数電源の供給タイミングを、コンパレータやリセットＩＣを用いて前段の電源電圧のレベルを監視して所定値より上回った、または下回った時に後段の電源を制御する技術が知られている。

特開２００４−２６６６６１号公報 特開２０００−１２２０２号公報

電源ＯＮ用の電源制御回路の出力と電源ＯＦＦ用の電源制御回路の出力は、複数電源の電源生成回路のイネーブル端子に接続されている。そのため、電子機器やＡＳＩＣの電源ステータス（電源ＯＮ／ＯＦＦ）に応じて、電源生成回路のイネーブル端子の接続先を、電源ＯＮ用の電源制御回路の出力と電源ＯＦＦ用の電源制御回路の出力とで切り替えるセレクタ回路が必要であった。よって、電源制御回路全体として構成が複雑になりコストアップとなる。
本発明は、上記の課題を解決するためになされたもので、本発明の目的は、簡単な回路構成で電子機器の制御部が要求する複数の電源の立ち上げ制御と、立ち下げ制御とを効率よく行える仕組みを提供することである。

上記目的を達成する本発明の電源制御装置は以下に示す構成を備える。
制御部に供給される第１電圧を生成する第１電圧生成手段と、前記制御部に供給される第２電圧を生成する第２電圧生成手段と、電源ＯＮの指示に従い、前記第１電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第１電圧生成手段に前記第１電圧を生成させ、前記生成された前記第１電圧が所定電圧に到達しているか否かを判断し、前記第１電圧が前記所定電圧に達していると判断した場合に、前記第２電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第２電圧生成手段に前記第２電圧を生成させる電源ＯＮ制御手段と、電源ＯＦＦの指示に従い、前記第２電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第２電圧生成手段に前記第２電圧の生成を停止させ、前記第２電圧の生成が停止したことを監視することなく、遅延回路を用いて前記電源ＯＦＦの指示をした時から所定時間経過後に、前記第１電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第１電圧生成手段に前記第１電圧の生成を停止させる電源ＯＦＦ制御手段と、を備えることを特徴とする。

本発明によれば、簡単な回路構成で電子機器の制御部が要求する複数の電源の立ち上げ制御と、立ち下げ制御とを効率よく行える。

電源制御装置を適用可能な画像形成装置の外観を示す図である。 図１に示した画像形成装置の内部構成を示すブロック図である。 図２に示した電源制御部の詳細構成を説明するブロック図である。 図２に示した電源制御部のスイッチの構成を説明する図である。 電源制御装置の制御方法を説明するフローチャートである。 電源制御装置の制御方法を説明するフローチャートである。 図３に示した電源ＯＮ制御部の構成を説明するブロック図である。 図７に示した電源ＯＮ制御部の動作を説明するタイミングチャートである。 図３に示した電源ＯＦＦ制御部の構成を説明するブロック図である。 図３に示したディスチャージ回路の内部回路構成を示す図である。 図３に示した電源ＯＦＦ制御部の動作を説明するタイミングチャートである。 電源制御装置の構成を説明するブロック図である。 電源制御装置の構成を説明するブロック図である。

次に本発明を実施するための最良の形態について図面を参照して説明する。
＜システム構成の説明＞
〔第１実施形態〕
図１は、本実施形態を示す電源制御装置を適用可能な画像形成装置の外観を示す図である。なお、本実施形態に示す電源制御装置を適用可能が電子機器は、上記画像形成装置に限らず、印刷装置、画像処理装置、ファクシミリ装置、スキャナ装置、情報処理装置、ＭＦＰ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｒｉｎｔｅｒ）等が含まれる。本実施形態では、電源制御装置が電子機器の制御部に電位の異なるＤＣ電源を供給する例を説明する。ここで、電子機器には、上記画像形成装置、印刷装置、複合画像処理装置、ファクシミリ装置、スキャナ装置、情報処理装置が含まれる。

図１において、画像形成装置１は、画像入力デバイスであるスキャナ部１０、画像出力デバイスであるプリンタ部２０、ユーザインターフェースである操作部３０を備える。さらに、画像形成装置１は、画像形成装置全体を制御するコントローラ部４０、画像形成装置に電源を供給するための供給元となるコンセント３、画像形成装置に電源を供給するためのメインスイッチ５０から構成される。３は電源プラグで、図示しないＡＣコンセントに接続される。

スキャナ部１０は、原稿上の画像を露光走査して得られた反射光をＣＣＤに入力することで画像の情報を電気信号に変換する。さらに、スキャナ部１０は、電気信号をＲ，Ｇ，Ｂ各色からなる輝度信号に変換し、当該輝度信号を画像データとしてコントローラ部４０に対して出力する。原稿は原稿フィーダ１０１のトレイ１０２にセットされる。ユーザが操作部３０から読み取り開始を指示すると、コントローラ部４０からスキャナ部１０に原稿読み取り指示が与えられる。スキャナ部１０は、この指示を受けると原稿フィーダ１０１のトレイ１０２から原稿を１枚ずつフィードして、原稿の読み取り動作を行う。なお、原稿読取は、操作部から設定される読取条件に従い、原稿の搬送を制御することにより原稿の片面、両面の読取を行えるように構成されている。

プリンタ部２０は、コントローラ部４０から受取った画像データを用紙上に形成する画像形成デバイスである。なお、本実施形態において画像形成方式は、感光体ドラムや感光体ベルトを用いた電子写真方式となっているが、本発明はこれに限られることはない。例えば、微少ノズルアレイからインクを吐出して用紙上に印字するインクジェット方式などでも適用可能である。また、プリンタ部２０には、異なる用紙サイズ又は異なる用紙向きを選択可能とする複数の用紙カセット２０１、２０２、２０３が設けられている。排紙トレイ２０４には印字後の用紙が排出される。コントローラ部４０は、画像形成装置１の動作を制御する部位であり、データの送受信、データの変換、電力制御を行う。

図２は、図１に示した画像形成装置の内部構成を示すブロック図である。以下、図２を用いて、画像形成装置１の電源供給処理を説明する。
図２において、まず、画像形成装置１を電源ＯＮさせる場合は、ユーザがメインスイッチ５０をＯＮすることで、電源制御部６０において、電源プラグ３から供給されるＡＣ電源を所定電位のＤＣ電源に変換する。これにより、スキャナ部１０、プリンタ部２０、操作部３０、コントローラ部４０に供給する。
画像形成装置１を電源ＯＦＦさせる場合も、ユーザがメインスイッチ５０をＯＦＦすることで、電源制御部６０はスキャナ部１０、プリンタ部２０、操作部３０、コントローラ部４０への電源を停止する。

画像形成装置１がプリント動作を行う場合は、ネットワーク２を通してコントローラ部４０にジョブデータが転送されて、コントローラ部４０が備えるメモリに一旦保存される。ここで、メモリには、後述するようなＲＡＭ４０２やハードディスク（ＨＤＤ）４０４が含まれる。
コントローラ部４０は保存されたジョブデータを画像データに変換し、プリンタ部２０に転送する。プリンタ部２０は、コントローラ部４０の制御下で受信した画像データを記録紙に印字して装置外に排出する。

画像形成装置１がスキャン動作を行う場合は、ユーザが原稿をスキャナ部１０にセットした後、操作部３０の画面を参照しながらボタンを操作することにより、スキャン動作の設定後、動作開始を指示する。コントローラ部４０の制御下でスキャナ部１０は原稿を光学的に読み取り画像データに変換する。そして、変換された画像データは。コントローラ部４０内のメモリ内に一旦保存された後、あらかじめ操作部３０で指定した送信先に転送する。

画像形成装置１がコピー動作を行う場合は、ユーザが原稿をスキャナ部１０にセットした後、操作部３０の画面を参照しながらボタンを操作することにより、コピー動作の設定後、コピー動作の開始を指示する。コントローラ部４０の制御下でスキャナ部１０は原稿を光学的に読み取り画像データに変換する。変換された画像データはコントローラ部４０のメモリ内に一旦保存された後、コントローラ部４０で、プリンタ部２０で利用できるデータ形式を変換して、プリンタ部２０で画像データを記録紙に印字して装置外に排出する。

図３は、図２に示した電源制御部６０の詳細構成を説明するブロック図である。
図３において、電源制御部６０は、メインスイッチ５０、電源の供給元となる電源プラグ３、電源プラグ３から入力されるＡＣ電源をＤＣ電源に変換するＡＣＤＣ変換部６００を備える。さらに、電源制御部６０は、複数の電源電圧を生成する第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３を備える。
また、電源制御部６０は、第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３の電源ＯＮを制御する電源ＯＮ制御部６１１を備える。さらに、電源制御部６０は、電源ＯＦＦを制御する電源ＯＦＦ制御部６３１と、電源ＯＦＦを実行するためのＳＷ６２１、ＳＷ６２２、ＳＷ６２３を備える。さらに、電源制御部６０は、第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３の電源ＯＦＦの立ち下がり時間を制御するためのディスチャージ回路６２４、ディスチャージ回路６２５、ディスチャージ回路６２６を備える。
ここで、第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３は、イネーブル制御機能付きのＤＣＤＣコンバータから構成される。また、電源ＯＦＦを実行するためのＳＷ６２１、ＳＷ６２２、ＳＷ６２３は、図４に示すようにスイッチングＦＥＴ６４８、６４９、６５０のハードワイヤ構成からなる。
ＳＷ６２１、ＳＷ６２２、ＳＷ６２３は、第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３のイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３を無効にする機能を備える。このように本実施形態では、電源ＯＦＦ制御部６３１が各第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３に対応付けてそれぞれ異なる遅延時間をもって電源オフ指示を行う。なお、詳細は図９において後述する。
ディスチャージ回路６２４、ディスチャージ回路６２５、ディスチャージ回路６２６は電源Ｖ１、Ｖ２、Ｖ３を高速に立ち下げるディスチャージ機能を備える。電源Ｖ１、Ｖ２、Ｖ３の供給先であるスキャナ部１０、プリンタ部２０、操作部３０、コントローラ部４０には、キャパシタ成分を備えるため、電源ＯＮ時にはキャパシタ成分に電荷がチャージされている状態である。
電源ＯＦＦを実行してから電源Ｖ１、Ｖ２、Ｖ３を高速に立ち下げるためには、キャパシタ成分にチャージされている電荷を除去する必要がある。そのため、各電源生成部の出力にディスチャージ回路６２４、ディスチャージ回路６２５、ディスチャージ回路６２６を構成する。ここで、各電源の電源生成部の電源ＯＮ時とＯＦＦ時のイネーブル制御をスイッチングＦＥＴ６４８、６４９、６５０によるハードワイヤ構成で実現出来るのは、電源ＯＮの制御方法と電源ＯＦＦの制御方法が異なるように構成している。これにより電源ＯＮ制御部６１１がイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３を有効／無効どちらに制御しているかに関わらず、電源ＯＦＦ制御部６３１がイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３を強制的に無効にすることが出来るからである。
そのため、先行技術で述べたようなセレクタ回路を必要としない、本実施系のような簡易な回路構成が可能となっている。

第２電源生成部６０２、第３電源生成部６０３で生成された複数の電源Ｖ２、Ｖ３はそれぞれコントローラ４０内部のＣＰＵ４０１に供給される。実際には、第２電源生成部６０２、第３電源生成部６０３で生成された電源Ｖ２、Ｖ３以外の他の電源も、スキャナ部１０、プリンタ部２０、操作部３０、コントローラ部４０などに供給される。ここでは説明を簡単にするために、コントローラ４０内部のＣＰＵ４０１への電源供給について説明する。

コントローラ４０は、スキャナ部１０やプリンタ部２０と電気的に接続されており、一方ではＬＡＮ２などを介してＰＣや外部の装置などと接続されている。これにより画像データやデバイス情報の入出力が可能となっている。

ＣＰＵ４０１は、ＲＯＭ４０３に記憶された制御プログラム等に基づいて接続中の各種デバイスとのアクセスを統括的に制御すると共に、コントローラ内部で行われる各種処理についても統括的に制御する。ＲＡＭ４０２は、ＣＰＵ４０１が動作するためのシステムワークメモリであり、かつ画像データを一時記憶するためのメモリでもある。このＲＡＭ４０２は、記憶した内容を電源ＯＦＦ後も保持しておくＳＲＡＭ及び電源ＯＦＦ後には記憶した内容が消去されてしまうＤＲＡＭにより構成されている。ＲＯＭ４０３には装置のブートプログラムなどが格納されている。ＨＤＤ４０４はハードディスクドライブであり、システムソフトウェアや画像データを格納することが可能となっている。

操作部Ｉ／Ｆ４０５は、システムバス４０７と操作部３０とを接続するためのインターフェース部である。この操作部Ｉ／Ｆ４０５は、操作部３０に表示するための画像データをシステムバス４０７から受取り操作部３０に出力すると共に、操作部３０から入力された情報をシステムバス４０７へと出力する。
ＬＡＮコントローラ４０６はＬＡＮ２及びシステムバス４０７に接続し、情報の入出力制御を行う。

画像処理部４０９は、画像処理を行うためのものであり、ＲＡＭ４０２に記憶された画像データを読み出し、ＪＰＥＧ、ＪＢＩＧなどの拡大または縮小および、色調整などの画像処理を行うことが可能である。

スキャナ画像処理部４１０は、スキャナ部１０からスキャナＩ／Ｆ４１１を介して受取った画像データに対して、補正、加工、及び編集を行う。なお、スキャナ画像処理部４１０は、受取った画像データがカラー原稿か白黒原稿か、文字原稿か写真原稿かなどを判定する。そして、その判定結果を画像データに付随させる。こうした付随情報を属性データと称する。

プリンタ画像処理部４１２は、この画像データに付随させられている属性データを参照しながら画像データに画像処理を施す。画像処理後の画像データは、プリンタＩ／Ｆ４１３を介してプリンタ部２０に出力される。

以下、メインスイッチ５０がＯＮまたはＯＦＦされた時の電源制御処理フローを説明する。
図５は、本実施形態を示す電源制御装置の制御方法を説明するフローチャートである。本例は、電源制御部６０における電源ＯＮ処理例である。各ステップは、電源制御部６０内のハードウエアにより実行するシーケンス制御により実現される。以下、メインスイッチ５０がＯＮされてから各電源生成部が所定の電位に到達していることを確認しながら、各電源生成部を立ち上げる電源制御処理について詳述する。
ＡＣＤＣ変換部６００はコンセント３からのＡＣ電源をＤＣ電源に変換し、電源ＯＮ制御部６１１、電源ＯＦＦ制御部６３１、第１電源生成部６０１に電源を供給する。メインスイッチ５０がＯＮされる（Ｓ１０１）。その後、電源ＯＮ制御部６１１は、ＰＯＷＥＲ＿ＯＮ信号が有効になるのを受けて、第１電源生成部６０１のイネーブル信号ＥＮ１を有効にする（Ｓ１０２）。第１電源生成部６０１は、ＡＣＤＣ変換部６００からの入力電源と電源ＯＮ制御部６１１からのイネーブル信号ＥＮ１から、電源Ｖ１を立ち上げる。電源Ｖ１は第２電源生成部６０２、第３電源生成部６０３の入力電源となる。

また、電源Ｖ１は電源ＯＮ制御部６１１にも入力される。電源ＯＮ制御部６１１は、第１電源生成部６０１からの電源Ｖ１の電圧値を監視し、電源Ｖ１が予め設定された所定の電圧値を超えたことを検知すると（Ｓ１０３）、第２電源生成部のイネーブル信号ＥＮ２を有効にする（Ｓ１０４）。第２電源生成部６０２は、第１電源生成部６０１からの入力電源Ｖ１と電源ＯＮ制御部６１１からのイネーブル信号ＥＮ２から、電源Ｖ２を生成し出力する。

電源Ｖ２は電源ＯＮ制御部６１１に入力される。電源ＯＮ制御部６１１は、電源Ｖ２の電圧値を監視し、電源Ｖ２が予め設定された所定の電圧値を超えたことを検知すると（Ｓ１０５）、第３電源生成部６０３のイネーブル信号ＥＮ３を有効にする（Ｓ１０６）。第３電源生成部６０３は、第１電源生成部６０１からの電源Ｖ１と電源ＯＮ制御部６１１からのイネーブル信号ＥＮ３から、電源Ｖ３を生成し出力する。

図６は、本実施形態を示す電源制御装置の制御方法を説明するフローチャートである。本例は、電源制御部６０における電源ＯＦＦ処理例である。各ステップは、電源制御部６０内のハードウエアにより実行するシーケンス制御により実現される。以下、メインスイッチ５０がＯＦＦされた時の電源制御処理について詳述する。
メインスイッチ５０がＯＦＦされて遅延時間Ｔｄ３経過すると（Ｓ２０１）、電源ＯＦＦ制御部６３１は、ＰＯＷＥＲ＿ＯＮ信号が無効になるのを受けて、ＳＷ６２３をＯＦＦ（電源オフ指示）する（Ｓ２０２）。これにより、第３電源生成部６０３のイネーブル信号ＥＮ３を無効にする。すると、第３電源生成部６０３の電源Ｖ３の出力を停止する（Ｓ２０３）。これにより、第３電源生成部６０３は、電源オフ状態へ遷移する。

同様に、メインスイッチ５０がＯＦＦされて遅延時間Ｔｄ２経過すると（Ｓ２０４）、電源ＯＦＦ制御部６３１は、ＳＷ６２２をＯＦＦする（Ｓ２０５）。これにより、第２電源生成部６０３のイネーブル信号ＥＮ２を無効にして、第２電源生成部６０２の電源Ｖ２の出力を停止する（Ｓ２０６）。また、メインスイッチ５０がＯＦＦされて遅延時間Ｔｄ１経過すると（Ｓ２０７）、電源ＯＦＦ制御部６３１は、ＳＷ６２１をＯＦＦする（Ｓ２０８）。これにより、第１電源生成部６０１のイネーブル信号ＥＮ１を無効にして、第１電源生成部６０１の電源Ｖ１の出力を停止する（Ｓ２０９）。

図７は、図３に示した電源ＯＮ制御部６１１の構成を説明するブロック図である。
図７において、電源ＯＮ制御部６１１は、バッファ６１３、コンパレータ６１４、コンパレータ６１５、基準電圧Ｖｒｅｆ１を生成するための抵抗分圧回路６１６、基準電圧Ｖｒｅｆ２を生成するための抵抗分圧回路６１７から構成される。

前述の通り、メインスイッチ５０がＯＮされると、電源ＯＮ制御部６１１はメインスイッチ５０がＯＮされたことを検知する。検知された信号はバッファ６１３を介して、第１電源生成部６０１のイネーブル信号ＥＮ１をＨｉにして出力する。
コンパレータ６１４は、第１電源生成部６０１からの電源Ｖ１を＋入力端子に入力し、予め設定された所定の基準電圧Ｖｒｅｆ１を−入力端子に入力する。

基準電圧Ｖｒｅｆ１は、電源Ｖ０を抵抗分圧回路６１６で抵抗分圧することで生成される。電源Ｖ１が基準電圧Ｖｒｅｆ１を超えると、第２電源生成部６０２のイネーブル信号ＥＮ２をＨｉにして出力する。

ここで、基準電圧Ｖｒｅｆ１には電源Ｖ１が立ち上がったことを判定するための値を設定する。同様に、コンパレータ６１５は、第２電源生成部からの入力電源Ｖ２の電圧を＋入力端子に入力し、予め設定された所定の基準電圧Ｖｒｅｆ２をコンパレータの−入力端子に入力する。基準電圧Ｖｒｅｆ２は、電源Ｖ０を抵抗分圧回路６１７で抵抗分圧することで生成される。

電源Ｖ２が基準電圧Ｖｒｅｆ２を超えると、第２電源生成部６０３のイネーブル信号ＥＮ３をＨｉにして出力する。このように、電源ＯＮ時にコンパレータと基準電圧Ｖｒｅｆを用いて電源ＯＮシーケンスを生成する。これは、複数の電源生成部のうちどこかの電源生成部で電気的な故障が発生して電源出力しなかった場合、故障した電源生成部の後段の電源生成部が電源出力するのを防止するためである。仮に、故障した電源生成部の後段の電源生成部が電源出力すると、背景技術で述べた電流回り込みが発生する可能性が生じる。

図８は、図７に示した電源ＯＮ制御部６１１の動作を説明するタイミングチャートである。以下、図５に示した電源ＯＮの制御フローに伴う電源ＯＮ制御部６１１の動作を説明する。
第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３で出力される電源Ｖ１、Ｖ２、Ｖ３は、イネーブル信号ＥＮ１、ＥＮ２、ＥＮ３がＨｉになると立ち上がりを開始する。その際、電源Ｖ１、Ｖ２、Ｖ３が立ち上がったことを判定するための基準電圧Ｖｒｅｆ１（分圧回路６１６）、Ｖｒｅｆ２（分圧回路６１７）、Ｖｒｅｆ３（６１８）まで到達するまでに立ち上り時間Ｔｒ１、Ｔｒ２、Ｔｒ３が発生する。
つまり、メインスイッチ５０がＯＮされると、Ｔｒ１後に電源Ｖ１が立ち上がり、Ｔｒ１＋Ｔｒ２後に電源Ｖ２が立ち上がり、Ｔｒ１＋Ｔｒ２＋Ｔｒ３後に電源Ｖ３が立ち上がることになる。

図９は、図３に示した電源ＯＦＦ制御部６３１の構成を説明するブロック図である。以下、図６に示した電源ＯＮの制御フローに伴う電源ＯＦＦ制御部６１３の動作を説明する。本例は、遅延回路を抵抗器とコンデンサとからアナログ回路で構成した例である。ここで、遅延時間は、抵抗器
図９において、電源ＯＦＦ制御部６３１はインバータ６３２、ＡＮＤゲート回路６３３、６３４、６３５、抵抗器ＲとコンデンサＣからなる遅延回路６３６、６３７、６３８、シュミットバッファ６３９、６４０、６４１から構成される。ここで、遅延回路６３６は、抵抗器６４２とコンデンサ６４５から構成される。また、遅延回路６３７は、抵抗器６４３とコンデンサ６４６から構成される。さらに、遅延回路６３８は、抵抗器６４４とコンデンサ６４７から構成される。なお、各遅延回路６３６〜６３８のオフ指示のための遅延時間は、それぞれの抵抗器６４２とコンデンサ６４５、抵抗器６４３とコンデンサ６４６、抵抗器６４４とコンデンサ６４７とで決定される。

前述の通り、メインスイッチ５０がＯＦＦされると、電源ＯＦＦ制御部はＰＯＷＥＲ＿ＯＮ信号がＬｏｗとなり、メインスイッチ５０がＯＦＦされたことを検知する。ＰＯＷＥＲ＿ＯＮ信号はインバータ６３２に入力され、ＰＯＷＥＲ＿ＯＮ信号の論理反転されたＰＯＷＥＲ＿ＯＦＦ信号を出力する。

ＡＮＤゲート回路６３３は、２入力１出力の論理回路である。２入力のうち１つはＰＯＷＥＲ＿ＯＦＦ信号が入力される。２入力のうちもう１つは、ＰＯＷＥＲ＿ＯＦＦ信号を遅延回路６３６とシュミットバッファ６３９で遅延させた信号ＤＥＬＡＹ１が入力される。このとき、ＤＥＬＡＹ１のＰＯＷＥＲ＿ＯＦＦに対する遅延時間Ｔｄ１は、遅延回路６３６の抵抗Ｒ６４２の抵抗値とコンデンサＣ（６４５）の容量値から決まる。ＡＮＤゲート回路６３３はＰＯＷＥＲ＿ＯＦＦとＤＥＬＡＹ１のＡＮＤであるＯＦＦ１信号を出力する。

ＯＦＦ１信号は、第１電源生成部６０１のイネーブル信号ＥＮ１を無効させるための制御信号としてＳＷ６２１に入力される。それによって、出力電源Ｖ１を所望のタイミングで立ち下げを開始することが出来る。さらに、ＯＦＦ１信号は、第１電源生成部６０１の出力電源Ｖ１を所定時間内に立ち下げを完了させるための制御信号としてディスチャージ回路６２４にも入力される。ＡＮＤゲート回路６３４も、２入力１出力の論理回路である。２入力のうち１つはＰＯＷＥＲ＿ＯＦＦ信号が入力される。２入力のうちもう１つは、ＯＦＦ１信号を遅延回路６３７とシュミットバッファ６４０で遅延させた信号ＤＥＬＡＹ２が入力される。

このとき、ＤＥＬＡＹ２のＰＯＷＥＲ＿ＯＦＦに対する遅延時間Ｔｄ２は、遅延回路６３７の抵抗Ｒ６４３の抵抗値とコンデンサＣ６４６の容量値から決まる。ＡＮＤゲート回路６３４はＰＯＷＥＲ＿ＯＦＦとＤＥＬＡＹ２のＡＮＤであるＯＦＦ２信号を出力する。ＯＦＦ２信号は、第２電源生成部６０２のイネーブル信号ＥＮ２を無効させるための制御信号としてＳＷ６２２に入力される。それによって、出力電源Ｖ２を所望のタイミングで立ち下げを開始することが出来る。さらに、ＯＦＦ２信号は、第２電源生成部６０２の出力電源Ｖ２を所定時間内に立ち下げを完了させるための制御信号としてディスチャージ回路６２５にも入力される。ＡＮＤゲート回路６３５も、２入力１出力の論理回路である。２入力のうち１つはＰＯＷＥＲ＿ＯＦＦ信号が入力される。２入力のうちもう１つは、ＯＦＦ２信号を遅延回路６３８とシュミットバッファ６４１で遅延させた信号ＤＥＬＡＹ３が入力される。

このとき、ＤＥＬＡＹ３のＰＯＷＥＲ＿ＯＦＦに対する遅延時間Ｔｄ３は、遅延回路６３８の抵抗Ｒ６４４の抵抗値とコンデンサＣ６４７の容量値から決まる。ＡＮＤゲート回路６３５はＰＯＷＥＲ＿ＯＦＦとＤＥＬＡＹ３のＡＮＤであるＯＦＦ３信号を出力する。ＯＦＦ３信号は、第３電源生成部６０３のイネーブル信号ＥＮ３を無効させるための制御信号としてＳＷ６２３に入力される。それによって、出力電源Ｖ３を所望のタイミングで立ち下げを開始することが出来る。さらに、ＯＦＦ３信号は、第３電源生成部６０３の出力電源Ｖ３を所定時間内に立ち下げを完了させるための制御信号としてディスチャージ回路６２６にも入力される。

このように、電源ＯＦＦ時に遅延回路とＡＮＤ回路を用いて電源ＯＦＦシーケンスを生成する。これは、複数の電源生成部のうちどこかの電源生成部で電気的な故障が発生して電源停止しないケースが、前述の電源ＯＮ時ケースと比較して非常にまれであるためである。仮に、複数の電源生成部のうちどこかの電源生成部で電気的な故障が発生して、電源停止しない状態が発生した場合を想定する。この場合、第１電源生成部６０１が確実に電源ＯＦＦ出来れば、第２電源生成部６０２、第３電源生成部６０３も電源ＯＦＦされるので、長時間の回り込み電流の発生は回避出来る。

図１０は、図３に示したディスチャージ回路６２４、６２５、６２６の内部回路構成を示す図である。
図１０において、各ディスチャージ回路は出力電源Ｖ１〜Ｖ３をディスチャージするためのＦＥＴ６４５〜６４７と、出力電源Ｖ１〜Ｖ３の立ち下がり時間Ｔｆ１〜Ｔｆ３を調節するための抵抗器６４２〜６４４から構成される。抵抗器６４２、６４３、６４４の抵抗値が小さい程、立ち下がり時間Ｔｆ１、Ｔｆ２、Ｔｆ３を短くすることが可能となる。

図１１は、図３に示した電源ＯＦＦ制御部６３１の動作を説明するタイミングチャートである。以下、図６に示した電源ＯＦＦの制御フローに伴う電源ＯＦＦ制御部６３１の動作を説明する。
図１１において、第１電源生成部６０１、第２電源生成部６０２、第３電源生成部６０３で出力される電源Ｖ１、Ｖ２、Ｖ３は、ＯＦＦ１信号、ＯＦＦ２信号、ＯＦＦ３信号によりＳＷ６２１、ＳＷ６２２、ＳＷ６２３がＯＦＦされる。これにより、イネーブル信号ＥＮ１、ＥＮ２、ＥＮ３がＬｏｗになるとともに立ち下がりを開始する。

その際、電源Ｖ１、Ｖ２、Ｖ３が立ち下がりを開始するタイミングは、ＰＯＷＥＲ＿ＯＦＦからそれぞれＴｄ１、Ｔｄ２、Ｔｄ３後となる。ここで、電源Ｖ１、Ｖ２、Ｖ３はスキャナ部１０、プリンタ部２０、操作部３０、コントローラ部４０に供給されるが、電源の回り込を防止するために各電源のＯＦＦする順序を電源ＯＮ時と逆順になる。
これにより、電源Ｖ３、Ｖ２、Ｖ１の順にＯＦＦされる。そのために、電源Ｖ３が立ち下がりを完了してから電源Ｖ２を立ち下げ開始する。そして、電源Ｖ２が立ち下がりを完了してから電源Ｖ１を立ち下げ開始する。このように遅延時間Ｔｄ３〜Ｔｄ１と立ち下がり時間Ｔｆ１〜Ｔｆ３をＴｄ３＋Ｔｆ３＜Ｔｄ２＋Ｔｆ２＜Ｔｄ１となるように、遅延回路の抵抗器６４２、６４３、６４４の抵抗値とコンデンサ６４５、６４６、６４７の容量値を設定する。
以上のことから、電源ＯＮ用の電源制御回路と電源ＯＦＦ用の電源制御回路を切り替えるセレクタ回路を必要としない簡易な回路構成で複数の電源ＯＮ／ＯＦＦを制御することが実現可能となる。

〔第２実施形態〕
本実施形態では、第１実施形態における図４に示した電源ＯＮ制御部６１１において、分圧回路とコンパレータの代わりにリセットＩＣで構成される婆合いを示す。さらに、第１実施形態における図９に示す電源ＯＦＦ制御部６３１において遅延回路とシュミットバッファの代わりにフリップフロップ回路で構成さす場合を示す。なお、第１実施形態で説明したハードウエアと同一の構成については説明を省略する。

図１２は、本実施形態を示す電源制御装置の構成を説明するブロック図である。本例は、図３に示した電源ＯＮ制御部６５１の他の構成例である。
図１２において、電源ＯＮ制御部６５１はバッファ６５３、リセットＩＣ６５４、リセットＩＣ６５５、から構成される。メインスイッチがＯＮされると、電源ＯＮ制御部６５１はメインスイッチがＯＮされたことを検知する。

検知された信号はバッファ６１３を介して、第１電源生成部６０１のイネーブル信号ＥＮ１をＨｉにして出力する。リセットＩＣ６５４は、第１電源生成部６０１からの電源Ｖ１を入力端子に入力し、予め設定された所定の基準電圧Ｖｒｅｆ１を基準電圧端子に入力する。基準電圧Ｖｒｅｆ１は、電源Ｖ０を抵抗分圧回路６５６で抵抗分圧することで生成される。電源Ｖ１が基準電圧Ｖｒｅｆ１を超えると、第２電源生成部６０２のイネーブル信号ＥＮ２をＨｉにして出力する。ここで、基準電圧Ｖｒｅｆ１には電源Ｖ１が立ち上がったことを判定するための値を設定する。

同様に、リセットＩＣ６５５は、第２電源生成部からの入力電源Ｖ２の電圧を入力端子に入力し、予め設定された所定の基準電圧Ｖｒｅｆ２を基準電圧端子に入力する。基準電圧Ｖｒｅｆ２は、電源Ｖ０を抵抗分圧回路６５７で抵抗分圧することで生成される。電源Ｖ２が基準電圧Ｖｒｅｆ２を超えると、第２電源生成部６０３のイネーブル信号ＥＮ２をＨｉにして出力する。

図１３は、本実施形態を示す電源制御装置の構成を説明するブロック図である。本例は、図３に示した電源ＯＦＦ制御部６６１の他の構成例である。本例は、遅延回路をフリップフロップで構成した例である。
図１３において、電源ＯＦＦ制御部６６１はインバータ６６２、ＡＮＤゲート回路６６３、６６４、６６５、フリップフロップ回路６７３、６７４、６７５、クロックジェネレータ６７６から構成される。メインスイッチ５０がＯＦＦされると、電源ＯＦＦ制御部はＰＯＷＥＲ＿ＯＮ信号がＬｏｗとなり、メインスイッチ５０がＯＦＦされたことを検知する。ここで、各フリップフロップ回路６７３、６７４、６７５には、クロックジェネレータ６７６から共通のクロックが入力されている。また、各フリップフロップ回路６７４、６７５のＤ入力には、ＡＮＤゲート回路６６３、６６４のゲート出力が入力される構成となっている。

ＰＯＷＥＲ＿ＯＮ信号はインバータ６６２に入力され、ＰＯＷＥＲ＿ＯＮ信号の論理反転されたＰＯＷＥＲ＿ＯＦＦ信号を出力する。ＡＮＤゲート回路６６３は、２入力１出力の論理回路である。２入力のうち１つはＰＯＷＥＲ＿ＯＦＦ信号が入力される。２入力のうちもう１つは、ＰＯＷＥＲ＿ＯＦＦ信号をフリップフロップ回路６７３で遅延させた信号ＤＥＬＡＹ１が入力される。このとき、フリップフロップ回路６７３は、入力されたＰＯＷＥＲ＿ＯＦＦ信号を、クロックジェネレータ６７６で生成されるクロック信号で同期を取り、ＰＯＷＥＲ＿ＯＦＦ信号のクロック同期信号を出力する。

そのため、ＤＥＬＡＹ１のＰＯＷＥＲ＿ＯＦＦに対する遅延時間Ｔｄ１は、クロックジェネレータ６７６で生成されるクロックの１パルスの周期で決まる。ＡＮＤゲート回路６６３はＰＯＷＥＲ＿ＯＦＦとＤＥＬＡＹ１のＡＮＤであるＯＦＦ１信号を出力する。ＯＦＦ１信号は、第１電源生成部６０１のイネーブル信号ＥＮ１を無効させるための制御信号としてＳＷ６２１に入力される。それによって、出力電源Ｖ１を所望のタイミングで立ち下げを開始することが出来る。

さらに、ＯＦＦ１信号は、第１電源生成部６０１の出力電源Ｖ１を所定時間内に立ち下げを完了させるための制御信号としてディスチャージ回路６２４にも入力される。ＡＮＤゲート回路６６４、ＡＮＤゲート回路６６５も同様に２入力１出力の論理回路である。２入力のうち１つはＰＯＷＥＲ＿ＯＦＦ信号が入力される。２入力のうちもう１つは、ＤＥＬＡＹ１信号、ＤＥＬＡＹ２信号をそれぞれフリップフロップ回路６７４、６７５で遅延させた信号ＤＥＬＡＹ２、ＤＥＬＡＹ３が入力される。

このとき、フリップフロップ回路６７３、６７４は、入力されたＰＯＷＥＲ＿ＯＦＦ信号を、クロックジェネレータ６７６で生成されるクロック信号で同期を取り、ＰＯＷＥＲ＿ＯＦＦ信号のクロック同期信号を出力する。ＡＮＤゲート回路６６４、ＡＮＤゲート回路６６５の出力信号であるＯＦＦ２信号、ＯＦＦ３信号は、第２電源生成部６０２、第２電源生成部６０３のイネーブル信号ＥＮ２、ＥＮ３を無効させるための制御信号としてＳＷ６２２、ＳＷ６２３に入力される。それによって、出力電源Ｖ２、Ｖ３を所望のタイミングで立ち下げを開始することが出来る。

さらに、ＯＦＦ２信号、ＯＦＦ３信号は、第２電源生成部６０２、第２電源生成部６０３の出力電源Ｖ２、Ｖ３を所定時間内に立ち下げを完了させるための制御信号としてディスチャージ回路６２５、ディスチャージ回路６２６にも入力される。

本発明の各工程は、ネットワーク又は各種記憶媒体を介して取得したソフトウエア（プログラム）をパソコン（コンピュータ）等の処理装置（ＣＰＵ、プロセッサ）にて実行することでも実現できる。

本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。

１ 画像形成装置
６０ 電源制御部

Claims (8)

1. 制御部に供給される第１電圧を生成する第１電圧生成手段と、
   前記制御部に供給される第２電圧を生成する第２電圧生成手段と、
   電源ＯＮの指示に従い、前記第１電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第１電圧生成手段に前記第１電圧を生成させ、前記生成された前記第１電圧が所定電圧に到達しているか否かを判断し、前記第１電圧が前記所定電圧に達していると判断した場合に、前記第２電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第２電圧生成手段に前記第２電圧を生成させる電源ＯＮ制御手段と、
   電源ＯＦＦの指示に従い、前記第２電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第２電圧生成手段に前記第２電圧の生成を停止させ、前記第２電圧の生成が停止したことを監視することなく、遅延回路を用いて前記電源ＯＦＦの指示をした時から所定時間経過後に、前記第１電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第１電圧生成手段に前記第１電圧の生成を停止させる電源ＯＦＦ制御手段と、を備えることを特徴とする電子機器。
2. 前記遅延回路は、コンデンサと抵抗器とを含み、
   前記所定時間は、前記コンデンサの容量と前記抵抗器の抵抗値とで決定される、ことを特徴とする請求項１に記載の電子機器。
3. 前記電源ＯＦＦ制御手段は、前記有効化された信号が前記第１電圧生成手段に入力されることを停止することによって、前記第１電圧生成手段に前記第１電圧を生成させることを停止する、ことを特徴とする請求項１に記載の電子機器。
4. 前記第１電圧生成手段への前記有効化された信号の入力と遮断とを切り替えるスイッチをさらに備え、
   前記電源ＯＦＦ制御手段は、前記スイッチをＯＦＦすることによって、前記第１電圧生成手段への前記有効化された信号の入力を停止する、ことを特徴とする請求項３に記載の電子機器。
5. 前記電源ＯＮ制御手段は、前記第１電圧と前記所定電圧とを比較するコンパレータを含み、
   前記電源ＯＮ制御手段は、前記コンパレータによって前記第１電圧が前記所定電圧に達していると判断された場合に、前記第２電圧生成手段へ入力する信号を有効化することを特徴とする請求項１に記載の電子機器。
6. 前記電子機器は、コピー機能、プリント機能、スキャン機能、およびＦＡＸ機能の少なくとも１つを有することを特徴とする請求項１に記載の電子機器。
7. 前記制御部は、ＣＰＵである、ことを特徴とする請求項１乃至６の何れか１項に記載の電子機器。
8. 制御部に供給される第１電圧を生成する第１電圧生成手段と、前記制御部に供給される第２電圧を生成する第２電圧生成手段とを備える電子機器の制御部への電力制御方法であって、
   電源ＯＮの指示に従い、前記第１電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第１電圧生成手段に前記第１電圧を生成させ、前記生成された前記第１電圧が所定電圧に到達しているか否かを判断し、前記第１電圧が前記所定電圧に達していると判断した場合に、前記第２電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第２電圧生成手段に前記第２電圧を生成させる電源ＯＮ制御工程と、
   電源ＯＦＦの指示に従い、前記第２電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第２電圧生成手段に前記第２電圧の生成を停止させ、前記第２電圧の生成が停止したことを監視することなく、遅延回路を用いて前記電源ＯＦＦの指示をした時から所定時間経過後に、前記第１電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第１電圧生成手段に前記第１電圧の生成を停止させる電源ＯＦＦ制御工程と、を備えることを特徴とする電子機器の制御部への電力制御方法。

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