JP6239227B2 - The method for manufacturing a semiconductor device and a semiconductor device - Google Patents

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半導体装置および半導体装置の作製方法に関する。 A method of manufacturing a semiconductor device and a semiconductor device.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。 Technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. 該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。 The transistor is widely applied to electronic devices such as integrated circuits (IC) and an image display device (display device). トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has been attracting attention as alternative materials.

例えば、トランジスタの活性層として、電子キャリア濃度が10 18 /cm 未満であるインジウム(In)、ガリウム(Ga)、および亜鉛(Zn)を含む非晶質酸化物を用いたトランジスタが開示されている(特許文献1参照)。 For example, as an active layer of a transistor, indium electron carrier concentration of less than 10 18 / cm 3 (In) , gallium (Ga), and amorphous oxides containing zinc (Zn) transistor including a is disclosed are (see Patent Document 1).

また、ゲート電極をマスクとしてイオンを上記のような酸化物半導体からなる活性層に導入して、自己整合的にソース領域およびドレイン領域を形成するトップゲート型構造のトランジスタが開示されている(特許文献2参照)。 Further, ions using the gate electrode as a mask to introduce the active layer made of an oxide semiconductor as described above, a top-gate transistor structure formed in a self-aligned manner source and drain regions has been disclosed (Patent references 2).

特開2006−165528号公報 JP 2006-165528 JP 特開2007−220818号公報 JP 2007-220818 JP

しかしながら、活性層に酸化物半導体膜を用いたトップゲート型構造のトランジスタにおいて、酸化物半導体膜にイオンを導入して酸化物半導体膜を低抵抗化させ、ソース領域およびドレイン領域を形成するとチャネル領域とソース電極(またはドレイン電極)との間(オフセット領域またはLoff領域ともいう)で抵抗が生じ、該抵抗を低減するのは困難である。 However, in a top-gate transistor structure including an oxide semiconductor film for the active layer, the oxide semiconductor film by introducing ions are low resistance of the oxide semiconductor film, forming a source region and a drain region a channel region (also referred to as an offset region or Loff region) between the source electrode (or drain electrode) resistance occurs at, it is difficult to reduce the resistance. そうなるとトランジスタの電気特性の一つであるオン電流が低下してしまう。 Sonaruto ON current, which is one of electric characteristics of the transistor is reduced.

また、Loff領域がないゲート電極とソース電極(またはドレイン電極)とが重畳するような構造では、寄生容量が発生するためトランジスタの高速動作の妨げになってしまう。 Further, in the structure as the Loff region is not the gate electrode and the source electrode (or drain electrode) is superimposed, the parasitic capacitance becomes interfere with high-speed operation of the transistor for generating. また、上記構成では、チャネル領域とソース電極端(またはドレイン電極端)に電界が集中し、酸化物半導体膜に流れ込んだキャリアは、高電界で加速され、高エネルギーを得る。 Further, in the above configuration, the electric field is concentrated on the channel region and the source electrode terminal (or a drain electrode end), the carrier that has flowed into the oxide semiconductor film are accelerated by a high electric field, obtain a high energy. その一部のキャリアは、絶縁膜に入ってしまい、膜中にトラップされ、しきい値などの電気特性が劣化する「ホットキャリア劣化」が生じてしまい、トランジスタのオフ電流が高くなってしまう。 Part of the carrier, will enter the insulating film, are trapped in the film, would occur is "hot carrier degradation" electrical characteristics such as threshold is deteriorated, the off current of the transistor is increased.

そこで、本発明は、上記の少なくとも一の課題を解決すればよい。 Accordingly, the present invention may be solved at least one problem described above. 例えば、オン電流の低下の小さいトランジスタを提供することを課題の一とする。 For example, an object is to provide a transistor with small decrease in on-current. また、高速動作が可能なトランジスタを提供することを課題の一とする。 It is another object to provide a high-speed operation that may transistor. また、劣化の小さい、信頼性の高いトランジスタを提供することを課題の一とする。 Also, small degradation, which first and the challenge is to provide a highly reliable transistor. また、オフ電流の小さいトランジスタを提供することを課題の一とする。 Further, the first and the challenge is to provide a transistor with small off-current.

上記目的を達成するために、酸化物半導体膜を含むトランジスタ(半導体装置)において、本発明の一態様では、ボトムゲート型構造のトランジスタを採用する。 To achieve the above object, the transistor (semiconductor device) including an oxide semiconductor film, in one aspect of the present invention, employing the bottom gate transistor structure. 以下に本発明の具体的な構成について示す。 A specific structure of the present invention below.

本発明の一態様は、絶縁表面上に設けられたゲート電極と、ゲート電極を覆っているゲート絶縁膜と、ゲート絶縁膜を介してゲート電極を挟み、ゲート電極の上面と重畳しないソース電極およびドレイン電極と、ゲート絶縁膜を介してゲート電極と重畳して設けられ、かつ、ソース電極およびドレイン電極の少なくとも一部が接する酸化物半導体膜と、を有する半導体装置である。 One aspect of the present invention includes a gate electrode provided on an insulating surface, a gate insulating film covering the gate electrode, sandwiching the gate electrode through the gate insulating film, a source electrode and does not overlap with the upper surface of the gate electrode a drain electrode provided so as to overlap with the gate electrode through a gate insulating film, and a semiconductor device having, at least partly in contact with the oxide semiconductor film of the source electrode and the drain electrode.

また、本発明の他の一態様は、上記構成において、酸化物半導体膜は、ゲート絶縁膜、ソース電極およびドレイン電極上に設けられている。 Another embodiment of the present invention having the above structure, the oxide semiconductor film, a gate insulating film, is provided on the source electrode and the drain electrode.

また、本発明の他の一態様は、上記構成において、酸化物半導体膜は、ソース電極およびドレイン電極に挟まれている。 Another embodiment of the present invention having the above structure, the oxide semiconductor film is sandwiched between the source electrode and the drain electrode.

また、本発明の他の一態様は、下地絶縁膜と、下地絶縁膜中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜から露出したゲート電極と、少なくともゲート電極上に設けられたゲート絶縁膜と、ゲート電極と重畳せず、ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、少なくともゲート電極と重畳し、少なくとも一部がソース電極およびドレイン電極と接し、ゲート絶縁膜上に設けられた酸化物半導体膜と、を有する半導体装置である。 Another embodiment of the present invention includes a base insulating film is embedded in the base insulating film, and a gate electrode at least a portion of the upper surface is exposed from the base insulating film, provided on at least the gate electrode a gate insulating film, not overlapping with the gate electrode, a source electrode and a drain electrode provided on the gate insulating film, and overlaps with at least the gate electrode, at least partially in contact with the source electrode and the drain electrode, a gate insulating film an oxide semiconductor film provided on a semiconductor device having a.

また、本発明の他の一態様は、上記構成において、ソース電極およびドレイン電極の上面とソース電極およびドレイン電極に挟まれている膜(ゲート絶縁膜または酸化物半導体膜)の上面との高さが揃っている。 Another embodiment of the present invention, the height of the above structure, the upper surface of the film sandwiched top and the source electrode and the drain electrode of the source electrode and the drain electrode (gate insulating film or an oxide semiconductor film) It is aligned.

また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、少なくともゲート絶縁膜上に導電膜を形成し、ゲート絶縁膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成し、ゲート絶縁膜、ソース電極およびドレイン電極上に酸化物半導体膜を形成する半導体装置の作製方法である。 Another embodiment of the present invention, a gate electrode is formed over an insulating surface, a gate insulating film covering the gate electrode, a conductive film is formed on at least the gate insulating film, a gate insulating film is exposed forming an oxide semiconductor film is subjected to removal processing in a part of the conductive film, forming a source electrode and a drain electrode by processing the conductive film was subjected to removal treatment, the gate insulating film, over the source electrode and the drain electrode as a method for manufacturing a semiconductor device to be.

また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極を覆うゲート絶縁膜を形成し、少なくともゲート絶縁膜上に酸化物半導体膜を形成し、ゲート絶縁膜および酸化物半導体膜上に導電膜を形成し、酸化物半導体膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。 Another embodiment of the present invention, a gate electrode is formed over an insulating surface, a gate insulating film covering the gate electrode, an oxide semiconductor film is formed on at least the gate insulating film, a gate insulating film and oxide to form a conductive film on the semiconductor film, subjected to removal processing in a part of the conductive film so as to expose the oxide semiconductor film, forming a source electrode and a drain electrode by processing the conductive film was subjected to removal treatment a method for manufacturing a semiconductor device to be.

また、本発明の他の一態様は、凹部を有する下地絶縁膜を形成し、下地絶縁膜上に第1の導電膜を形成し、下地絶縁膜が露出するように第1の導電膜の一部に除去処理を行い、下地絶縁膜の凹部にゲート電極を形成し、少なくともゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第2の導電膜を形成し、裏面露光を行い、ゲート電極と重畳しない第2の導電膜上にレジストマスクを形成し、レジストマスクを用いて、ゲート電極と重畳しないゲート絶縁膜上にソース電極およびドレイン電極を形成し、少なくともゲート電極と重畳するゲート絶縁膜上に酸化物半導体膜を形成する半導体装置の作製方法である。 Another embodiment of the present invention forms a base insulating film having a concave portion, the first conductive film is formed over the base insulating film, the first conductive film as the base insulating film is exposed one parts to perform removal processing, the gate electrode is formed in the recess of the base insulating film, a gate insulating film on at least the gate electrode, the second conductive film is formed on the gate insulating film, subjected to back exposure, the resist mask is formed over the second conductive film which does not overlap with the gate electrode, by using a resist mask to form a source electrode and a drain electrode on the gate insulating film which does not overlap with the gate electrode overlaps with at least the gate electrode gate a method for manufacturing a semiconductor device for forming an oxide semiconductor film on the insulating film.

また、本発明の他の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上に下地絶縁膜を形成し、ゲート電極が露出するように下地絶縁膜の一部に除去処理を行い、少なくともゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、裏面露光を行い、ゲート電極と重畳する酸化物半導体膜上にレジストマスクを形成し、レジストマスクを用いて、ゲート電極と重畳するゲート絶縁膜上に島状の酸化物半導体膜を形成し、ゲート絶縁膜および島状の酸化物半導体膜上に導電膜を形成し、島状の酸化物半導体膜が露出するように導電膜の一部に除去処理を行い、除去処理を行った導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。 Another embodiment of the present invention, a gate electrode is formed over an insulating surface, a base insulating film is formed on the gate electrode, subjected to removal processing in a part of the base insulating film such that the gate electrode is exposed , at least a gate insulating film on the gate electrode, the oxide semiconductor film is formed on the gate insulating film, subjected to back exposure, a resist mask is formed over the oxide semiconductor film overlapping with the gate electrode, the resist mask with, on the gate insulating film overlapping with the gate electrode to form an island-shaped oxide semiconductor film, a conductive film is formed in the gate insulating film and the island-shaped oxide semiconductor film, the island-shaped oxide semiconductor film performs removal processing on a part of the conductive film so as to expose a method for manufacturing a semiconductor device for forming a source electrode and a drain electrode by processing the conductive film was subjected to removal treatment.

また、本発明の他の一態様は、上記作製方法において、除去処理は、化学的機械研磨により行ってもよい。 Another embodiment of the present invention, in the above manufacturing method, the removal process may be performed by chemical mechanical polishing.

本発明の一態様では、自己整合プロセスにより、ゲート電極と重畳せず、ソース電極およびドレイン電極を形成することができる。 In one aspect of the present invention, by self-alignment process, without overlapping with the gate electrode, it is possible to form the source and drain electrodes.

また、ゲート電極とソース電極(またはドレイン電極)とが重畳しない領域(オフセット領域またはLoff領域ともいう)があることにより、チャネル領域端とLoff領域端の電界集中を緩和することができるため、オフ電流を低くでき、かつ、高抵抗領域であるLoff領域によりホットキャリアの発生(ホットキャリア劣化)を低減できる。 Further, by the gate electrode and the source electrode (or drain electrode) is an area which does not overlap (also referred to as an offset region or Loff region), it is possible to reduce electric field concentration in the channel region end and Loff region end, off current can be lowered, and it is possible to reduce the occurrence of hot carriers (hot-carrier degradation) by Loff region is a high resistance region. また、Loff領域(高抵抗領域)を制御し、酸化物半導体膜に寄与する抵抗を低減することができる。 Further, it is possible to control the Loff region (high resistance region), to reduce the contributing resistance to the oxide semiconductor film. よって、トランジスタのオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor.

また、Loff領域が長すぎると抵抗成分となり、オン電流が低下するため、Loff領域の長さを制御することが重要となる。 Further, it becomes a resistance component Loff region is too long, since the on-current is reduced, it is important to control the length of the Loff region. 本発明の一態様では、自己整合プロセスにより、Loff領域がゲート絶縁膜の膜厚によって決定できる。 In one aspect of the present invention, by self-alignment process, it can be determined Loff region by the thickness of the gate insulating film. ソース電極(またはドレイン電極)より高抵抗なLoff領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極(またはドレイン電極)との間に生じる抵抗の増大を抑制することができる。 Suppressing an increase in the resistance between the source electrode (or drain electrode) than because the length of the high resistance Loff region can be optimized oxide semiconductor film of the channel region and the source electrode (or drain electrode) be able to. よって、トランジスタのオフ電流が小さく、かつ、オン電流を高くすることができ、信頼性を向上させることができる。 Therefore, small off-state current of the transistor, and it is possible to increase the ON current, it is possible to improve the reliability.

また、寄生容量を低減することができ、良好な電気的特性を維持しつつ、微細化を達成した半導体装置およびその作製方法を提供することができる。 Further, it is possible to reduce the parasitic capacitance, while maintaining good electrical properties, it is possible to provide a semiconductor device and a manufacturing method achieves miniaturization.

本発明の一態様の半導体装置を示す平面図および断面図。 Plan view and a cross-sectional view showing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を示す断面図。 Sectional view showing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を示す平面図および断面図。 Plan view and a cross-sectional view showing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を示す平面図および断面図。 Plan view and a cross-sectional view showing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を示す平面図および断面図。 Plan view and a cross-sectional view showing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of a semiconductor device of one embodiment of the present invention. 半導体装置の一形態を示す断面図、平面図および回路図。 Cross-sectional view showing an embodiment of a semiconductor device, a plan view and a circuit diagram. 半導体装置の一形態を示す回路図および斜視図。 Circuit diagram and a perspective view showing one embodiment of a semiconductor device. 半導体装置の一形態を示す断面図および平面図。 Cross-sectional view and a plan view showing one embodiment of a semiconductor device. 半導体装置の一形態を示す回路図。 Circuit diagram showing an embodiment of a semiconductor device. 半導体装置の一形態を示すブロック図。 Block diagram illustrating one embodiment of a semiconductor device. 半導体装置の一形態を示すブロック図。 Block diagram illustrating one embodiment of a semiconductor device. 半導体装置の一形態を示すブロック図。 Block diagram illustrating one embodiment of a semiconductor device. 評価に用いたトランジスタの上面図および断面図。 Top view and cross-sectional view of a transistor used for evaluation.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。 In the following, it is described in detail with reference to the drawings, embodiments of the present invention. ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。 However, the present invention is that the following is not limited to the description can various changes and modifications without departing from the spirit and scope of the present invention, is easily understood by those skilled in the art. したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the embodiments below. なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。 In describing structures of the present invention with reference to the drawings, reference numerals denoting the same portions are used in common in different drawings. また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。 Also, when pointing to things like the same hatching patterns, in particular it may bear no sign. また、便宜上、絶縁膜は上面図には表さないことがある。 For convenience, the insulating film may not illustrated in a top view.

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。 Incidentally, the term "over" or "below" in this specification and the like, does not limit the positional relationship of the components are "directly on" or "directly under". 例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。 For example, the expression "a gate electrode on the gate insulating film" does not exclude the case where a component is placed between the gate insulating film and the gate electrode.

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。 Also, the term "electrode" or "wiring" in this specification and the like, does not limit the function of a component. 例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。 For example, "electrode" can be used as part of a "wiring", and vice versa. さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。 Furthermore, the term "electrode" or "wiring" plurality of "electrode" or "wiring" includes also a case which is formed in an integrated manner.

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。 Functions of a "source" and "drain", and when transistor of opposite polarity is used, sometimes replaced with each other when the direction of current flow is changed in circuit operation. このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。 Thus, in this specification, the term "source" and "drain" is intended can interchange.

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。 Note that in this specification and the like, the term "electrically connected" includes the case where components are connected through an "object having any electric function". ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。 Here, "object having any electric function", as long as it can be transmitted and received electrical signals between connection target is not particularly restricted.

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。 For example, an "object having any electric function" include electrodes or wiring.

なお、以下の説明において、第1、第2などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。 In the following description, first, ordinal numbers such as the second, which has given the convenience of description and are not intended to limit the number.

(実施の形態1) (Embodiment 1)
本実施の形態では、本発明の一態様である半導体装置および半導体装置の作製方法の一形態を図1乃至図4を用いて説明する。 In this embodiment, illustrating one embodiment of a method for manufacturing a semiconductor device and a semiconductor device which is one embodiment of the present invention with reference to FIGS.

図1に、トランジスタ150の平面図および断面図を示す。 Figure 1 shows a plan view and a cross-sectional view of a transistor 150. 図1(A)は平面図であり、図1(B)は、図1(A)におけるA−B断面に係る断面図である。 1 (A) is a plan view, FIG. 1 (B) is a sectional view according to the cross section A-B in FIG. 1 (A). なお、図1(A)では、煩雑になることを避けるため、トランジスタ150の構成要素の一部(例えば、絶縁膜110など)を省略している。 In FIG. 1 (A), the order avoid complexity, are omitted some components of the transistor 150 (e.g., an insulating film 110).

<本実施の形態における半導体装置の構成> <Configuration of a semiconductor device of this embodiment>
図1は、本実施の形態の方法にて作製された半導体装置の構成例である。 Figure 1 is a configuration example of a semiconductor device manufactured by the method of this embodiment. 図1に示すトランジスタ150は、絶縁表面を有する基板100上に設けられたゲート電極102と、ゲート電極102を少なくとも覆っているゲート絶縁膜104と、ゲート絶縁膜104を介してゲート電極102を挟み、ゲート電極102の上面と重畳しないソース電極108aおよびドレイン電極108bと、ゲート絶縁膜104を介してゲート電極102と重畳し、かつ、ゲート絶縁膜104、ソース電極108aおよびドレイン電極108b上に設けられた酸化物半導体膜106と、酸化物半導体膜106、ソース電極108aおよびドレイン電極108b上に設けられた絶縁膜110と、を有する。 Transistor 150 shown in FIG. 1 is sandwiched between the gate electrode 102 provided over a substrate 100 having an insulating surface, a gate insulating film 104, which at least covers the gate electrode 102, a gate electrode 102 through the gate insulating film 104 , a source electrode 108a and drain electrode 108b which does not overlap with the upper surface of the gate electrode 102, and overlaps with the gate electrode 102 through the gate insulating film 104, and, provided on the gate insulating film 104, the source electrode 108a and a drain electrode on 108b and having an oxide semiconductor film 106, the oxide semiconductor film 106, the insulating film 110 provided over the source electrode 108a and drain electrode 108b, a.

また、酸化物半導体膜106において、ゲート電極102とソース電極108a(またはドレイン電極108b)が重畳しない領域(Loff領域)は、ゲート絶縁膜104の膜厚によって決定される。 Further, in the oxide semiconductor film 106, a region where the gate electrode 102 and the source electrode 108a (or the drain electrode 108b) do not overlap (Loff region) it is determined by the thickness of the gate insulating film 104. また、酸化物半導体膜106のLoff領域がチャネル領域との電界緩和領域として機能する。 Further, Loff region of the oxide semiconductor film 106 functions as a field limiting region of the channel region. このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。 Therefore, it is possible to suppress the occurrence of hot carriers, we are possible to reduce variations in the threshold voltage due to penetration into the gate insulating film of hot carriers. また、トランジスタ150のオフ電流を低減することができる。 Further, it is possible to reduce the off current of the transistor 150.

また、Loff領域が長すぎると抵抗成分となり、オン電流が低下するため、Loff領域の長さを制御することが重要となる。 Further, it becomes a resistance component Loff region is too long, since the on-current is reduced, it is important to control the length of the Loff region. 本実施の形態では、ゲート絶縁膜104の膜厚を調整することにより、ソース電極(またはドレイン電極)より高抵抗なLoff領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極(またはドレイン電極)との間に生じる抵抗の増大を抑制することができる。 In the present embodiment, by adjusting the thickness of the gate insulating film 104, the channel region of the oxide semiconductor film since it is possible to optimize the length of the high resistance Loff region than the source electrode (or drain electrode) an increase in the resistance between the source electrode (or drain electrode) and can be suppressed. よって、トランジスタ150のオン電流を高くすることができる。 Therefore, it is possible to increase the on-current of the transistor 150.

また、ゲート電極102とソース電極108a(またはドレイン電極108b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ150を高速駆動させることを可能とすることができる。 Further, since the gate electrode 102 and the source electrode 108a (or the drain electrode 108b) do not overlap, it is possible to reduce the parasitic capacitance, it is possible to be able to speed drives the transistor 150.

<本実施の形態における半導体装置の作製方法> <Method for manufacturing a semiconductor device of this embodiment>
トランジスタ150の作製方法について図2および図3を用いて説明する。 A method for manufacturing the transistor 150 will be described with reference to FIGS.

まず、基板100上にゲート電極102を形成する(図2(A)参照)。 First, a gate electrode 102 over the substrate 100 (see FIG. 2 (A)).

基板100としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。 As the substrate 100, an aluminosilicate glass, aluminoborosilicate glass, a glass material such as barium borosilicate glass is used. 量産する上では、基板100は、第8世代(2160mm×2460mm)、第9世代(2400mm×2800mm、または2450mm×3050mm)、第10世代(2950mm×3400mm)等のマザーガラスを用いることが好ましい。 In terms of mass production, the substrate 100, the eighth generation (2160 mm × 2460 mm), the ninth generation (2400 mm × 2800 mm or 2450 mm × 3050 mm,), it is preferable to use the tenth generation (2950 mm × 3400 mm) mother glass such. マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、700℃以下、好ましくは450℃以下、さらに好ましくは350℃以下とすることが望ましい。 Mother glass has a high treatment temperature, the processing time can be greatly contracted long, when performing mass-production by using the mother glass, heat treatment of the manufacturing process is 700 ° C. or less, preferably 450 ° C. or less, more preferably it is preferably set to 350 ° C. or less.

次に、基板100上に、導電膜を形成した後、フォトリソグラフィ工程およびエッチング工程によりゲート電極102を形成する。 Next, over the substrate 100, after forming a conductive film to form the gate electrode 102 by a photolithography process and an etching process. ゲート電極102は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびWを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。 The gate electrode 102, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, including one or more kinds of Ta and W, alone, nitrides, oxides or alloys, with a single layer or a stacked layer it may be used. または、少なくともInおよびZnを含む酸化物または酸窒化物を用いても構わない。 Or, it may be an oxide or an oxynitride containing at least In and Zn. 例えば、In−Ga−Zn−O−N系材料などを用いればよい。 For example, it may be used, such as In-Ga-Zn-O-N-based material.

また、基板100上に下地絶縁膜を形成し、下地絶縁膜上にゲート電極102を形成してもよい。 Further, a base insulating film is formed on the substrate 100 may be formed of the gate electrode 102 is formed over the base insulating film.

下地絶縁膜は、PE−CVD法またはスパッタリング法を用いて50nm以上600nm以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。 The base insulating film, a film thickness of 50nm or more 600nm or less using a PE-CVD method or a sputtering method, a silicon oxide film, a gallium oxide film, an aluminum oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxynitride film, or use of one layer, or a multilayer films selected from a silicon nitride oxide film. 下地絶縁膜により、基板100側からの不純物の侵入を抑制することができる。 The base insulating film can be suppressed impurities from entering from the substrate 100 side.

なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。 In this specification, the term "oxynitride" such silicon oxynitride contains more oxygen than nitrogen, it refers to contains more oxygen than nitrogen.

なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。 In this specification, the term "oxynitride" such silicon nitride oxide, as its composition, refers to contains more nitrogen than oxygen.

次に、基板100およびゲート電極102上にゲート絶縁膜104を形成する(図2(B)参照)。 Next, a gate insulating film 104 on the substrate 100 and the gate electrode 102 (see FIG. 2 (B)). なお、ゲート絶縁膜104は、少なくともゲート電極102を覆っていればよい。 Note that the gate insulating film 104 only needs to cover at least the gate electrode 102.

ゲート絶縁膜104の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。 As a material of the gate insulating film 104, silicon oxide, gallium oxide, aluminum oxide, zirconium oxide, yttrium oxide, hafnium oxide, lanthanum oxide, neodymium, tantalum oxide, silicon nitride, silicon oxynitride, aluminum oxynitride, or nitride oxide, it can be formed using silicon or the like.

ゲート絶縁膜104は、250℃以上700℃以下、好ましくは300℃以上450℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。 The gate insulating film 104 is preferably 250 ° C. or higher 700 ° C. or less, and preferably an insulating film which releases oxygen by heat treatment at a temperature of 300 ° C. or higher 450 ° C. or less.

酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。 In a transistor including an oxide semiconductor film, oxygen vacancies in the oxide semiconductor film to become a donor, a factor that shifts the threshold voltage of the transistor in the negative direction. また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。 Moreover, oxygen deficiency at the interface between the gate insulating film and the oxide semiconductor film, in order to capture the charge due to such operation of the transistor, the factor for varying the electrical characteristics of the transistor. 従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。 Accordingly, in the oxide semiconductor film, and reducing the oxygen deficiency at the interface between the oxide semiconductor film and the gate insulating film, stabilize, and improve the reliability to electrical characteristics of a transistor including an oxide semiconductor film leading to it. そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができて好ましい。 Therefore, when oxygen is released from the gate insulating film, the oxide semiconductor film, and preferably be able to reduce oxygen vacancies at the interface between the oxide semiconductor film and the gate insulating film.

「加熱処理により酸素を放出する」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の放出量が1.0×10 19 atoms/cm 以上、好ましくは3.0×10 19 atoms/cm 以上、さらに好ましくは1.0×10 20 atoms/cm 以上、さらに好ましくは3.0×10 20 atoms/cm 以上であることをいう。 By "oxygen is released by heat treatment", TDS: at (Thermal Desorption Spectroscopy Atsushi Nobori spectroscopy) analysis, the released amount of oxygen converted into oxygen atoms 1.0 × 10 19 atoms / cm 3 or more, preferably 3.0 × 10 19 atoms / cm 3 or more, more preferably 1.0 × 10 20 atoms / cm 3 or more, further preferably 3.0 × 10 20 atoms / cm 3 or more the say.

ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。 Here, by TDS, method for measuring the amount of released oxygen converted into oxygen atoms, will be described below.

TDS分析による気体の放出量は、スペクトルの積分値に比例する。 Amount of released gas by TDS analysis is proportional to the integral value of the spectrum. このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。 Therefore, the ratio of the integral value and the reference value of a standard sample of the measured spectrum, it is possible to calculate the amount of released gas. 標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。 Reference value of a standard sample, in the sample having a predetermined atomic density, the ratio of the atomic density to the integral value of the spectrum.

例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(N O2 )は、式(1)で求めることができる。 For example, given density TDS analysis results of the silicon wafer containing hydrogen is a standard sample, and the TDS analysis results of the insulating film, the amount of released oxygen molecules of the insulating film (N O2) shall be determined by the formula (1) can. ここで、TDSで得られる質量電荷比(M/z)が32で検出されるスペクトルの全てが酸素分子由来と仮定する。 Here, all spectra mass charge ratio obtained by TDS (M / z) is detected by 32 are assumed to originate from an oxygen molecule. M/zが32のものとしてほかにCH OHがあるが、存在する可能性が低いものとしてここでは考慮しない。 M / z there is in addition to CH 3 OH as 32, is not taken into consideration on the assumption that it is unlikely to be present. また、酸素原子の同位体であるM/zが17の酸素原子およびM/zが18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。 Further, an oxygen molecule including an oxygen atom of an oxygen atom and M / z of which is an isotope of an oxygen atom M / z 17 18, not taken into consideration because the proportion in the natural world is minimal.

H2は、標準試料から脱離した水素分子を密度で換算した値である。 Is N H2, a value obtained by converting the hydrogen molecules desorbed from the standard sample into densities. H2は、標準試料をTDS分析によるスペクトルの積分値である。 The S H2, is the integral value of the spectrum of the standard sample by the TDS analysis. ここで、標準試料の基準値を、N H2 /S H2とする。 Here, the reference value of the standard sample, set to N H2 / S H2. O2は、絶縁膜をTDS分析によるスペクトルの積分値である。 S O2 is the integral value of the spectrum by the TDS analysis insulating film. αは、TDS分析におけるスペクトル強度に影響する係数である。 α is a coefficient affecting the intensity of the spectrum in the TDS analysis. 式(1)の詳細に関しては、特開平6−275697号公報を参照する。 For details of the formula (1), refer to Japanese Patent Laid-Open 6-275697 discloses. なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×10 16 atoms/cm の水素原子を含むシリコンウェハを用いて測定する。 Incidentally, the amount of released oxygen from the above insulating film is used Electronic Science Ltd. of Atsushi Nobori spectrometer EMD-WA1000S / W, a silicon wafer containing at 1 × 10 16 atoms / cm 2 hydrogen atoms as the standard sample It is measured using a.

また、TDS分析において、酸素の一部は酸素原子として検出される。 Further, in the TDS analysis, oxygen is partly detected as an oxygen atom. 酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。 Ratio of oxygen molecules and oxygen atoms can be calculated from the ionization rate of the oxygen molecules. なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。 Note that α mentioned above for containing the ionization rate of the oxygen molecules, to assess the amount of released oxygen molecules, can also be estimated released oxygen atoms.

なお、N O2は酸素分子の放出量である。 Incidentally, N O2 is released oxygen molecules. 酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。 The amount of released when converted into oxygen atoms is twice the amount of released oxygen molecules.

次に、ゲート絶縁膜104が形成された基板100に対して、水分や水素などを除去するための加熱処理を行ってもよい。 Next, the substrate 100 where the gate insulating film 104 is formed, heat treatment may be performed to remove moisture or hydrogen.

なお、加熱処理としては、電気炉、もしくは抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いることができる。 As the heat treatment, by heat conduction or heat radiation from a heating element such as an electric furnace or a resistance heating element may be used a device for heating an object. 例えば、LRTA(Lamp Rapid Thermal Anneal)装置、GRTA(Gas Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。 For example, LRTA (Lamp Rapid Thermal Anneal) device, GRTA (Gas Rapid Thermal Anneal) RTA apparatus such as a (Rapid Thermal Anneal) apparatus can be used. LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。 LRTA apparatus, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, the radiation of light (an electromagnetic wave) emitted from a lamp such as a high pressure mercury lamp, a device for heating an object. GRTA装置は、高温のガスを用いて加熱処理を行う装置である。 GRTA apparatus is an apparatus for heat treatment using a high-temperature gas. 高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。 The high-temperature gas, such as nitrogen or a rare gas such as argon, an inert gas which does not react with a process object is used by the heat treatment.

例えば、加熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。 For example, as the heating treatment, the object to be processed is put in a heated inert gas atmosphere, After heating for several minutes, may be performed GRTA process taking out the object to be processed from the inert gas atmosphere. GRTA処理を用いると短時間での高温熱処理が可能となる。 High-temperature heat treatment in a short time The GRTA process possible. また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。 Further, it can be employed even when the temperature exceeds the upper temperature limit of the workpiece. なお、処理中に不活性ガスを、酸素を含むガスに切り替えても良い。 Incidentally, an inert gas during processing, may be switched to a gas containing oxygen. 酸素を含む雰囲気において加熱処理を行うことで、膜中の欠陥密度を低減することができる。 By performing the heat treatment in an atmosphere containing oxygen, it is possible to reduce the defect density in the film.

なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水分、水素などが含まれない雰囲気を適用するのが望ましい。 As the inert gas atmosphere, nitrogen or a rare gas atmosphere which contains (helium, neon, argon, etc.), water, to apply the atmosphere does not contain hydrogen, or the like is preferably. 例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。 For example, nitrogen or introduced into a heat treatment apparatus, helium, neon, a rare gas purity such as argon, 6N (99.9999%) or higher, preferably 7N (99.99999%) or higher (i.e., the impurity concentration is 1ppm or less , preferably 0.1ppm or less).

加熱処理温度は、基板100として、マザーガラスを用いた場合、処理温度が高く、処理時間が長いと大幅に収縮するため、200℃以上450℃以下、好ましくは、250℃以上350℃以下である。 Heat treatment temperature, as the substrate 100, when a mother glass, high processing temperatures, the processing time can be greatly contracted long, 200 ° C. or higher 450 ° C. or less, or preferably at 250 ° C. or higher 350 ° C. or less .

なお、加熱処理を行うことで、ゲート絶縁膜104中の水分や水素等の不純物を除去することができる。 Note that by performing the heat treatment, it is possible to remove moisture and impurities such as hydrogen in the gate insulating film 104. また、当該加熱処理により、膜中の欠陥密度を低減することができる。 Further, by the heat treatment, it is possible to reduce the defect density in the film. ゲート絶縁膜104膜中の不純物、または欠陥密度が低減することにより、トランジスタの電気特性が向上し、また、トランジスタの動作に伴う電気特性の変動を抑制することができる。 By impurity of the gate insulating film 104 film or defect density, reduced, improved electrical characteristics of the transistor, also, it is possible to suppress the change in electric characteristics due to the operation of the transistor.

ところで、上述の加熱処理には水分や水素などを除去する効果があるため、当該加熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。 Incidentally, the heating process described above for the effect of removing moisture or hydrogen, the heat treatment, dehydration treatment and may also be referred to as dehydrogenation. また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。 Such dehydration treatment or dehydrogenation treatment may be performed plural times is not limited to one.

次に、ゲート絶縁膜104上に、ソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜107を成膜する(図2(C)参照)。 Next, on the gate insulating film 104, a conductive film 107 serving as a source electrode and a drain electrode (including a wiring formed using the same layer) (see FIG. 2 (C)). 導電膜107は、単層構造としてもよいし、積層構造としてもよい。 The conductive film 107 may have a single layer structure or a stacked structure. 本実施の形態では、図2(C)に示すように領域115aと、領域115bとの間に段差が生じている。 In this embodiment, the region 115a, as shown in FIG. 2 (C), a step is formed between the region 115b.

導電膜107は、プラズマCVD法またはスパッタリング法等により形成することができる。 The conductive film 107 can be formed by a plasma CVD method or a sputtering method, or the like. また、導電膜107の材料として、後の加熱処理に耐えられる材料を用いる。 Further, as the material of the conductive film 107, a material that can withstand heat treatment performed later. 導電膜107として、例えば、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびWを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。 As the conductive film 107, for example, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, including one or more of Ta and W, alone, nitrides, oxides or alloys, a single layer or a stacked it may be used to. または、少なくともInおよびZnを含む酸化物または酸窒化物を用いても構わない。 Or, it may be an oxide or an oxynitride containing at least In and Zn. 例えば、In−Ga−Zn−O−N系材料などを用いればよい。 For example, it may be used, such as In-Ga-Zn-O-N-based material.

次に、導電膜107に除去(研磨)処理を行うことにより、ゲート絶縁膜104が露出するように導電膜107の一部を除去し、ソース電極108aおよびドレイン電極108bを形成する(図3(A)参照)。 Then, by performing the removal to the conductive film 107 (polishing) process, to remove part of the conductive film 107 as a gate insulating film 104 is exposed, to form the source electrode 108a and drain electrode 108b (FIG. 3 ( A) reference).

除去処理によって、ゲート電極102と重畳する領域の導電膜107が除去され、自己整合的にソース電極108aおよびドレイン電極108bが形成される。 The removal process, the conductive film 107 in a region overlapping with the gate electrode 102 is removed, a self-aligned manner source electrode 108a and drain electrode 108b are formed. 除去方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を用いることが好適である。 As removal method a chemical mechanical polishing (Chemical Mechanical Polishing: CMP) is preferably used a process.

本実施の形態では、図2(C)に示すように領域115aと、領域115bとの間に生じた段差を利用して、ゲート絶縁膜104上に設けられた導電膜を除去処理(具体的には、CMP処理)することにより、ソース電極108aおよびドレイン電極108bを形成することができる。 In this embodiment, the region 115a, as shown in FIG. 2 (C), by using a level difference generated between the regions 115b, removal processing of the conductive film provided on the gate insulating film 104 (specifically the, by CMP process), it is possible to form the source electrode 108a and drain electrode 108b.

なお、本実施の形態では、ソース電極108aおよびドレイン電極108bの上面とゲート絶縁膜104の上面の高さは揃っているが、これに限られず、ソース電極108aおよびドレイン電極108bの上面とゲート絶縁膜104の上面の高さが多少ずれていても構わない。 In this embodiment, the height of the upper surface of the upper surface and the gate insulating film 104 of the source electrode 108a and drain electrode 108b are aligned, but not limited thereto, the upper surface and the gate insulating the source electrode 108a and drain electrode 108b the height of the upper surface of the film 104 may be slightly deviated.

なお、本実施の形態では、ゲート電極102と重畳する領域の導電膜107の除去にCMP処理を用いたが、他の除去処理を用いてもよい。 In the present embodiment uses the CMP process for removing the conductive film 107 in a region overlapping with the gate electrode 102, it may be used other removal process. または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。 Or a polishing process of CMP treatment or the like, etching (dry etching, wet etching) process or may be combined with plasma treatment. 例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。 For example, after the CMP process, by dry etching or plasma treatment (reverse sputtering, etc.), the aim of improving planarity of the treated surface. 除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜107の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。 The removal process, an etching process, when performed in combination a plasma treatment, the order of steps is not particularly limited and may be set as appropriate depending material of the conductive film 107, the film thickness, and on the roughness of the surface. また、CMP処理で領域115bにおける導電膜107の大部分を除去し、残りの導電膜107をドライエッチング処理で除去してもよい。 Further, to remove most of the conductive film 107 in the region 115b in the CMP process, may be removed and the remaining conductive film 107 by dry etching. このようにすることにより、導電膜107とゲート絶縁膜104とのエッチング選択比がとりやすくなるものもある。 By doing so, some of which easily take the etching selectivity of the conductive film 107 and the gate insulating film 104. そのため、ゲート絶縁膜104が薄くなることを抑制することができる。 Therefore, it is possible to prevent the gate insulating film 104 becomes thinner.

なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。 Incidentally, CMP treatment may be performed only once, or may be performed more than once. 複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。 When the CMP treatment is performed plural times, after the primary polishing of high polishing rate, it is preferable to perform finish polishing with a low polishing rate. このように研磨レートの異なる研磨を組み合わせることによって、導電膜107の表面の平坦性をより向上させることができる。 By combining polishing at different polishing rates, it is possible to improve the flatness of the surface of the conductive film 107.

また、CMP処理のかわりに、導電膜107上に該導電膜107とエッチング選択比が同程度であるレジストマスクを用いてエッチングをしてゲート絶縁膜104が露出するように導電膜107の一部を除去し、ソース電極108aおよびドレイン電極108bを形成してもよい。 Further, in place of the CMP process, part of the conductive film 107 as the conductive film 107 and the etch selectivity on the conductive film 107 is exposed gate insulating film 104 by etching using a resist mask is comparable removed, it may be the source electrode 108a and drain electrode 108b.

また、本実施の形態では、導電膜107の一部を除去し、該導電膜107を加工してソース電極108aおよびドレイン電極108bを形成したが、これに限られず、先に導電膜107を加工し、加工後に該導電膜107の一部を除去してソース電極108aおよびドレイン電極108bを形成してもよい。 Further, in this embodiment, to remove a portion of the conductive film 107, the processing has formed the source electrode 108a and drain electrode 108b by processing the conductive film 107 is not limited thereto, the conductive film 107 above and it may form the source electrode 108a and drain electrode 108b by removing a portion of the conductive film 107 after processing.

このように、ゲート絶縁膜104が露出するように除去処理を行うことで、自己整合的にソース電極108aおよびドレイン電極108bを形成することができる。 In this manner, the gate insulating film 104 performs a removal process so as to expose, it is possible to form a self-aligned manner source electrode 108a and drain electrode 108b. そのため、チャネル長を微細化した場合においても、ソース電極108aおよびドレイン電極108bをアライメントのずれなく形成することができる。 Therefore, even when the channel length is miniaturized, it can be formed without displacement of the alignment of the source electrode 108a and drain electrode 108b. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

また、酸化物半導体膜106において、ゲート電極102とソース電極108a(またはドレイン電極108b)が重畳しない領域(Loff領域)は、ゲート絶縁膜104の膜厚によって決定される。 Further, in the oxide semiconductor film 106, a region where the gate electrode 102 and the source electrode 108a (or the drain electrode 108b) do not overlap (Loff region) it is determined by the thickness of the gate insulating film 104. また、酸化物半導体膜106のLoff領域がチャネル領域との電界緩和領域として機能する。 Further, Loff region of the oxide semiconductor film 106 functions as a field limiting region of the channel region. このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。 Therefore, it is possible to suppress the occurrence of hot carriers, we are possible to reduce variations in the threshold voltage due to penetration into the gate insulating film of hot carriers. また、トランジスタ150のオフ電流を低減することができる。 Further, it is possible to reduce the off current of the transistor 150.

また、ゲート絶縁膜104の膜厚を調整することにより、ソース電極(またはドレイン電極)より高抵抗なLoff領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極(またはドレイン電極)との間に生じる抵抗の増大を抑制することができる。 Further, by adjusting the thickness of the gate insulating film 104, a source electrode (or drain electrode) than because the length of the high resistance Loff region can be optimized oxide semiconductor film of the channel region and the source electrode ( or an increase in the resistance between the drain electrode) can be suppressed. よって、トランジスタ150のオン電流を高くすることができる。 Therefore, it is possible to increase the on-current of the transistor 150.

また、ゲート電極102とソース電極108a(またはドレイン電極108b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ150を高速駆動させることを可能とすることができる。 Further, since the gate electrode 102 and the source electrode 108a (or the drain electrode 108b) do not overlap, it is possible to reduce the parasitic capacitance, it is possible to be able to speed drives the transistor 150.

次に、ゲート絶縁膜104、ソース電極108aおよびドレイン電極108b上に酸化物半導体膜106を形成する(図3(B)参照)。 Next, the gate insulating film 104, the oxide semiconductor film 106 over the source electrode 108a and drain electrode 108b (see FIG. 3 (B)).

酸化物半導体膜106は、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を用いて成膜される。 The oxide semiconductor film 106, a sputtering method, MBE (Molecular Beam Epitaxy) method, CVD method, a pulse laser deposition method, a film can be formed using the ALD (Atomic Layer Deposition) method or the like. また、酸化物半導体膜106は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜されてもよい。 The oxide semiconductor film 106, with respect to the sputtering target surface, or may be formed by a sputtering apparatus for forming a film in a state where a plurality of substrate surface set substantially perpendicular.

酸化物半導体膜106を成膜する際、酸化物半導体膜106に含まれる水素濃度をできる限り低減させることが好ましい。 When the formation of the oxide semiconductor film 106, it is preferable to reduce as much as possible hydrogen concentration in the oxide semiconductor film 106. 酸化物半導体膜106に含まれる水素濃度を低減させるためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の処理室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス(代表的には、アルゴン)、酸素、または希ガスと酸素との混合ガスを用いることが好ましい。 In order to reduce the hydrogen concentration in the oxide semiconductor film 106, for example, when a film is formed by sputtering as the gas supplied into the processing chamber of a sputtering apparatus, hydrogen, water, a hydroxyl group, or hydride, such as (typically, argon) high purity noble gas impurities have been removed, it is preferable to use a mixed gas of oxygen or noble gas and oxygen.

また、成膜室内の残留水分を除去しつつ、水素および水などが除去されたガスを導入して成膜を行うことで、成膜された酸化物半導体膜106に含まれる水素濃度を低減させることができる。 Further, while removing moisture remaining in the deposition chamber, by performing film formation by introducing such as hydrogen and water are removed gas, to reduce the hydrogen concentration in the oxide semiconductor film 106 which is formed be able to. 成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。 In order to remove moisture remaining in the deposition chamber, an entrapment vacuum pump such as a cryopump, an ion pump, or a titanium sublimation pump is preferably used. また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。 Further, it may be provided with a cold trap to a turbo molecular pump. クライオポンプを用いて排気した成膜室は、例えば、水(H O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等の排気能力が高いため、当該成膜室で成膜された酸化物半導体膜106に含まれる不純物の濃度を低減できる。 In the deposition chamber which is evacuated with a cryopump, for example, since water (H 2 O), a compound containing a hydrogen atom (preferably, a compound containing a carbon atom) high exhaust capacity, such as, in the deposition chamber thereby reducing the concentration of impurities contained in the formed oxide semiconductor film 106.

また、酸化物半導体膜106を、スパッタリング法を用いて成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は90%以上100%以下、好ましくは95%以上99.9%以下とすることが好ましい。 Further, an oxide semiconductor film 106, when forming by sputtering, a 100% metal relative density of the oxide target is 90% or more used for film formation, preferably is not more than 99.9% to 95% it is preferable. 相対密度が高い金属酸化物ターゲットを用いることにより、成膜された酸化物半導体膜106を緻密な膜とすることができる。 By relative density having a high metal oxide target, it may be an oxide semiconductor film 106 which is formed a dense film.

酸化物半導体膜106の材料として、例えば、In−M−Zn−O系材料を用いればよい。 As the material of the oxide semiconductor film 106, for example, it may be used In-M-Zn-O-based material. ここで、金属元素Mは酸素との結合エネルギーがInおよびZnよりも高い元素である。 Here, the metal element M is a higher element than the binding energy of In and Zn with oxygen. または、In−M−Zn−O系材料から酸素が脱離することを抑制する機能を有する元素である。 Or an element that has a function of suppressing oxygen from In-M-Zn-O-based material is desorbed. 金属元素Mの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。 By the action of the metal element M, generation of oxygen vacancies in the oxide semiconductor film can be suppressed. そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。 Therefore, it is possible to reduce variations in the electrical characteristics of the transistor due to an oxygen deficiency, it is possible to obtain a highly reliable transistor.

金属元素Mは、具体的にはAl、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Ga、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、TaまたはWとすればよく、好ましくはAl、Ti、Ga、Y、Zr、CeまたはHfとする。 The metal element M is specifically Al, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu , Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta or W Tosureba well and preferably Al, Ti, Ga, Y, Zr, and Ce or Hf. 金属元素Mは、前述の元素から一種または二種以上選択すればよい。 Metal element M may be selected one or two or more kinds of elements mentioned above. また、金属元素Mに変えてSiやGeを用いることもできる。 In addition, it is also possible to use a Si and Ge in place of the metal element M.

ここで、In−M−Zn−O系材料で表される酸化物半導体は、Inの濃度が高いほどキャリア移動度およびキャリア密度が高まる。 Here, an oxide semiconductor represented by In-M-Zn-O-based material, the concentration of In is higher carrier mobility and carrier density is increased. 結果、Inの濃度が高いほど導電率の高い酸化物半導体となる。 Result, a higher oxide semiconductor conductivity higher the concentration of In.

酸化物半導体膜は、例えば非単結晶を有してもよい。 The oxide semiconductor film, for example, may be in a non-single-crystal. 非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質を有する。 Non-single-crystal has, for example, CAAC (C Axis Aligned Crystal), polycrystalline, microcrystalline, amorphous. 非単結晶において、非晶質は最も欠陥準位密度が高く、CAACは最も欠陥準位密度が低い。 In the non-single-crystal, amorphous and most defect level density is high, CAAC most density of defect states is low. なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)と呼ぶ。 Note that an oxide semiconductor including a CAAC, referred to as a CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor).

酸化物半導体膜は、例えばCAAC−OSを有してもよい。 The oxide semiconductor film, for example, may include a CAAC-OS. CAAC−OSは、例えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない酸化物半導体を有している。 CAAC-OS, for example, c-axes are aligned, a shaft and / or b-axis has a oxide semiconductor which is not macroscopically aligned.

酸化物半導体膜は、例えば微結晶を有してもよい。 The oxide semiconductor film, for example, may include microcrystal. 微結晶酸化物半導体膜は、例えば、1nm以上10nm未満のサイズの微結晶を膜中に含む酸化物半導体を有している。 Microcrystalline oxide semiconductor film includes, for example, an oxide semiconductor including microcrystals of 10nm less size than 1nm in the film. または、微結晶酸化物半導体膜は、例えば、非晶質相に1nm以上10nm未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。 Or, microcrystalline oxide semiconductor film, for example, crystals having a crystal section below 1nm than 10nm in amorphous phase - has an oxide semiconductor of amorphous mixed phase structure.

酸化物半導体膜は、例えば非晶質を有してもよい。 The oxide semiconductor film, for example, may include an amorphous. 非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。 Amorphous oxide semiconductor film, for example, has disordered atomic arrangement and has no crystalline component oxide semiconductor. または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。 Alternatively, an amorphous oxide semiconductor film is, for example, a complete amorphous, has an oxide semiconductor no crystalline portion.

なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。 Note that the oxide semiconductor film, CAAC-OS, a microcrystalline oxide semiconductor, may be a mixed layer of an amorphous oxide semiconductor. 混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。 The mixed film, for example, has an amorphous oxide semiconductor, a region of a microcrystalline oxide semiconductor region, and the region of the CAAC-OS, a. また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。 Also, mixed film, for example, an amorphous oxide semiconductor, a region of a microcrystalline oxide semiconductor region may have an area of ​​CAAC-OS, a stacked structure of.

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。 Note that the oxide semiconductor film, for example, may have a single crystal.

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。 The oxide semiconductor film has a plurality of crystal parts, it is preferable that c-axis of the crystal part is aligned in a direction parallel to the normal vector of or a surface of a formation surface. なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。 Incidentally, between different crystal parts may have different directions of the a-axis and b-axis, respectively. そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。 An example of such an oxide semiconductor film, there is a CAAC-OS film.

CAAC−OS膜は、完全な単結晶ではなく(非単結晶の一種)、完全な非晶質でもない。 CAAC-OS film is not completely single crystal (a type of non-single-crystal), nor completely amorphous. CAAC−OS膜は、例えば非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。 CAAC-OS film include crystalline portion and the crystalline with an amorphous portion in the amorphous phase - has an oxide semiconductor of amorphous mixed phase structure. なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。 Incidentally, the crystal part, it is often fits inside a cube of less than 100nm side. また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。 Also, a transmission electron microscope: an observation image obtained with (TEM Transmission Electron Microscope), a boundary between an amorphous portion and a crystal portion in the CAAC-OS film is not clear. また、TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。)は確認できない。 In addition, TEM by the CAAC-OS film (also referred to as a grain boundary.) Clear grain boundaries can not be confirmed. そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。 Therefore, CAAC-OS film, a reduction in electron mobility due to the grain boundary is suppressed.

CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。 Crystal portion in the CAAC-OS film, for example, c-axis is aligned in parallel direction to the normal vector of or on the surface of the formation surface of the CAAC-OS film and perpendicular to the ab plane triangular or hexagonal atomic arrangement when seen from the direction, the metal atom when viewed from the direction perpendicular to the c-axis is a layered manner or metal atoms and oxygen atoms are arranged in layers. なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。 Incidentally, between different crystal parts may have different directions of the a-axis and b-axis, respectively. 本明細書において、単に垂直と記載する場合、80°以上90°以下、好ましくは85°以上95°以下の範囲も含まれることとする。 In this specification, simply be referred to as a vertical, 80 ° to 90 °, preferably includes a range of 85 ° to 95 °. また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。 In addition, a simple parallel, -10 ° to 10 °, preferably includes a range of less 5 ° or -5 °.

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。 In the CAAC-OS film, distribution of crystal parts is not necessarily uniform. 例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。 For example, in the formation process of the CAAC-OS film, in the case where crystal growth occurs from a surface side of the oxide semiconductor film, in the vicinity of the surface to the vicinity of the formation surface may proportion of crystal parts is increased. また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。 Further, by adding an impurity to the CAAC-OS film, the crystal unit in the doped region is also amorphous.

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。 c axis of the crystal portion in the CAAC-OS film, since the aligned in the direction parallel to the normal vector of or on the surface of the formation surface of the CAAC-OS film, CAAC-OS film shape ( depending sectional shape) cross-sectional shape or surface of a formation surface may be oriented in different directions. なお、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。 Incidentally, c-axis of the crystal unit are aligned so that the direction parallel to the normal vector of or the surface of the forming surface when the CAAC-OS film was formed. 結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。 The crystal part is formed by performing a crystallization treatment by forming a film, or the like heat treatment after film formation.

CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 A transistor using the CAAC-OS film, change in electric characteristics due to irradiation with visible light or ultraviolet light is small. よって、当該トランジスタは、信頼性が高い。 Therefore, the transistor has high reliability.

また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。 Further, in the oxide semiconductor film, copper, aluminum, it is desirable that impurities such as chlorine is one that was highly purified hardly contains. トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理(N Oプラズマ処理など)を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。 In the manufacturing process of the transistor, it is preferable to select a risk-free process in which these impurities are mixed or attached to the oxide semiconductor film surface appropriately, when adhered to the oxide semiconductor film surface is oxalic acid or dilute hydrofluoric acid by performing exposure to such, or plasma treatment (such as N 2 O plasma treatment), it is preferable to remove impurities in the oxide semiconductor film surface. 具体的には、酸化物半導体膜の銅濃度は1×10 18 atoms/cm 以下、好ましくは1×10 17 atoms/cm 以下とする。 Specifically, the copper concentration in the oxide semiconductor film 1 × 10 18 atoms / cm 3 or less, preferably 1 × 10 17 atoms / cm 3 or less. また、酸化物半導体膜のアルミニウム濃度は1×10 18 atoms/cm 以下とする。 Moreover, the aluminum concentration of the oxide semiconductor film is set to 1 × 10 18 atoms / cm 3 or less. また、酸化物半導体膜の塩素濃度は2×10 18 atoms/cm 以下とする。 Further, the chlorine concentration in the oxide semiconductor film is set to 2 × 10 18 atoms / cm 3 or less.

また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。 Further, immediately after the oxide semiconductor film is deposited, it is preferable that the condition of stoichiometric supersaturated oxygen is larger than the composition. 例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気(酸素ガス100%)で成膜を行うことが好ましい。 For example, the film formation in the case of forming an oxide semiconductor film, it is preferred to formed under the conditions the proportion of oxygen in the deposition gas is large, in particular an oxygen atmosphere (100% oxygen gas) by sputtering it is preferable. 成膜ガスの酸素の占める割合が多い条件、特に酸素ガス100%の雰囲気で成膜すると、例えば、成膜温度を300℃以上としても、膜中からのZnの放出が抑えられる。 Oxygen-occupied large proportion condition of the film forming gas, and in particular deposited in an oxygen gas 100% atmosphere, for example, be a deposition temperature of 300 ° C. or more, the release of Zn from the film can be suppressed.

酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。 The oxide semiconductor film that impurities such as hydrogen are sufficiently removed, or, sufficient oxygen is supplied by oxygen is the state of supersaturation, it is preferably highly purified. 具体的には、酸化物半導体膜の水素濃度は5×10 19 atoms/cm 以下、望ましくは5×10 18 atoms/cm 以下、より望ましくは5×10 17 atoms/cm 以下とする。 Specifically, the hydrogen concentration in the oxide semiconductor film is 5 × 10 19 atoms / cm 3 or less, preferably 5 × 10 18 atoms / cm 3 or lower, more preferably 5 × 10 17 atoms / cm 3 or less. なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定されるものである。 Note that the hydrogen concentration in the oxide semiconductor film described above, secondary ion mass spectrometry: is measured by (SIMS Secondary Ion Mass Spectrometry). また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁膜(SiO など)を接して設ける。 Moreover, sufficient oxygen is supplied for oxygen and the state of supersaturation, provided in contact with the insulating film containing excess oxygen to wrapping the oxide semiconductor film (such as SiO x).

また、過剰酸素を含む絶縁膜の水素濃度もトランジスタの特性に影響を与えるため重要である。 The hydrogen concentration of the insulating film containing excess oxygen is also important because it affects the characteristics of the transistor.

以下に、トランジスタの特性に与える、過剰酸素を含む絶縁膜中の水素濃度の影響について説明する。 The following gives the characteristics of the transistor, it will be described the effect of the hydrogen concentration in the insulating film containing excess oxygen.

まずは、過剰酸素を含む絶縁膜中に意図的に水素を添加し、その水素濃度をSIMSにより評価した。 First, intentionally adding hydrogen in an insulating film containing excess oxygen, to evaluate its hydrogen concentration by SIMS.

以下に試料の作製方法を示す。 The following illustrates a method for manufacturing samples.

まず、ガラス基板を準備し、当該ガラス基板上に酸化シリコン膜をスパッタリング法にて厚さ300nm成膜した。 First, a glass substrate was prepared, a silicon oxide film on the glass substrate to a thickness of 300nm by sputtering.

酸化シリコン膜は、石英ターゲットを用い、圧力を0.4Pa、電力を1.5kW(13.56MHz)、成膜時の基板温度を100℃として成膜した。 Silicon oxide film, a quartz target, 0.4 Pa pressure, power 1.5 kW (13.56 MHz), was deposited at a substrate temperature during the deposition as 100 ° C..

試料は4種類用意した。 The samples were four types available. なお、各試料は、酸化シリコン膜の成膜に用いる成膜ガスである酸素ガス(O )、重水素ガス(D )およびアルゴンガス(Ar)の流量が異なる以外は同様とした。 Each sample, the oxygen gas is deposition gas used for forming the silicon oxide film (O 2), except that the flow rate of deuterium gas (D 2) and argon gas (Ar) is different was the same.

表1に、試料名と、酸化シリコン膜の成膜に用いた各成膜ガスの流量と、酸化シリコン膜中の30nmの深さにおけるD(重水素原子)濃度およびH(水素原子)濃度を示す。 Table 1, a sample name, and the flow rate of the deposition gas used for film formation of the silicon oxide film, a definitive a depth of 30 nm D (deuterium) concentration and H (hydrogen atom) concentration in the silicon oxide film show. なお、各試料の成膜ガス中のD 割合(D /(O +Ar+D ))は、試料1が0体積%、試料2が0.005体積%、試料3が0.50体積%、試料4が2.50体積%とした。 Incidentally, D 2 ratio in the deposition gas of each sample (D 2 / (O 2 + Ar + D 2)) , the sample 1 is 0% by volume, sample 2 0.005 vol%, the sample 3 is 0.50% by volume , sample 4 was 2.50% by volume.

表1より、成膜ガス中のD 割合が高いほど酸化シリコン膜中に含まれるD濃度が高いことがわかった。 From Table 1, it was found that high D concentration D 2 ratio in the deposition gas is contained more in the silicon oxide film high.

次に、表1で示した試料1乃至試料4を用いて、トランジスタを作製した。 Next, using the samples 1 to 4 shown in Table 1, to prepare a transistor.

図22(A)は評価に用いたトランジスタの上面図である。 Figure 22 (A) is a top view of a transistor used for evaluation. 図22(A)に示す一点鎖線A−Bに対応する断面図を図22(B)に示す。 The cross-sectional view corresponding to dashed line A-B shown in FIG. 22 (A) shown in FIG. 22 (B). なお、理解を容易にするため、図22(A)においては、保護絶縁膜2118、ゲート絶縁膜2112、絶縁膜2102などを省略して示す。 In order to facilitate understanding, in FIG. 22 (A), show protective insulating film 2118, the gate insulating film 2112, and the like are not insulating film 2102.

図22(B)に示すトランジスタは、基板2100と、基板2100上に設けられた過剰酸素を含む絶縁膜2102と、絶縁膜2102上に設けられた酸化物半導体膜2106と、酸化物半導体膜2106上に設けられた一対の電極2116と、酸化物半導体膜2106および一対の電極2116を覆って設けられたゲート絶縁膜2112と、ゲート絶縁膜2112を介して酸化物半導体膜2106と重畳して設けられたゲート電極2104と、ゲート電極2104およびゲート絶縁膜2112上に設けられた保護絶縁膜2118と、を有する。 Transistor shown in FIG. 22 (B), a substrate 2100, an insulating film 2102 containing excess oxygen provided on the substrate 2100, the oxide semiconductor film 2106 provided over the insulating film 2102, the oxide semiconductor film 2106 a pair of electrodes 2116 provided above the gate insulating film 2112 which is provided over the oxide semiconductor film 2106 and the pair of electrodes 2116, provided to overlap with the oxide semiconductor film 2106 with the gate insulating film 2112 and a gate electrode 2104 that is, a protective insulating film 2118 over the gate electrode 2104 and the gate insulating film 2112, the.

ここで、絶縁膜2102は、表1で示した試料1乃至試料4のいずれかを用いた。 Here, the insulating film 2102, using any of Samples 1 to 4 shown in Table 1. なお、絶縁膜2102の厚さは300nmとした。 The thickness of the insulating film 2102 was set to 300 nm.

そのほか、基板2100はガラス、酸化物半導体膜2106はIGZO(In:Ga:Zn=1:1:1[原子数比]ターゲットを用いて成膜したもの)を厚さ20nm、一対の電極2116はタングステンを厚さ100nm、ゲート絶縁膜2112は酸化窒化シリコン膜を厚さ30nm、ゲート電極2104は、ゲート絶縁膜2112側から窒化タンタルを厚さ15nmおよびタングステンを厚さ135nm、保護絶縁膜2118は酸化窒化シリコンを厚さ300nmとした。 In addition, the substrate 2100 is glass, the oxide semiconductor film 2106 IGZO (In: Ga: Zn = 1: 1: 1 [atomic ratio] which was formed using a target) thickness 20 nm, a pair of electrodes 2116 tungsten thickness 100 nm, the gate insulating film 2112 is silicon oxynitride film thickness 30 nm, the gate electrode 2104, the gate insulating film 2112 thick thickness 15nm and tungsten tantalum nitride from of side 135 nm, the protective insulating film 2118 oxide the silicon nitride and a thickness of 300 nm.

以上のような構造を有するトランジスタに対し、BTストレス試験を行った。 To transistors having a structure as described above, it was subjected to BT stress test. なお、測定には、チャネル長(L)が10μm、チャネル幅(W)が10μm、ゲート電極2104と一対の電極2116の重なり(Lov)がそれぞれ1μm(合計2μm)であるトランジスタを用いた。 Incidentally, in the measurement, the channel length (L) was used 10 [mu] m, the channel width (W) is 10 [mu] m, overlap of the gate electrode 2104 and the pair of electrodes 2116 and (Lov) is 1μm, respectively (total 2 [mu] m) transistor. 実施したBTストレス試験の方法を以下に示す。 The method of the BT stress test performed as follows.

まず、基板温度25℃において、トランジスタのドレイン電圧(V )を3Vとし、ゲート電圧(V )を−6Vから6Vに掃引したときのドレイン電流(I )を評価した。 First, at a substrate temperature of 25 ° C., the drain voltages of the transistors (V d) and 3V, and rated drain current (I d) when a gate voltage (V g) was swept from -6V to 6V. このときのトランジスタの特性を、BT試験前のトランジスタの特性と呼ぶ。 The characteristics of the transistor at this time is referred to as characteristics of the transistor before the BT test.

次に、V を0.1Vとし、V を−6Vとし、基板温度150℃にて1時間保持した。 Next, V d of 0.1 V, the V g and -6 V, and held for 1 hour at a substrate temperature of 0.99 ° C..

次に、V 、V 、温度を加えることを止め、基板温度25℃において、V を3Vとし、V を−6Vから6Vに掃引したときのI を評価した。 Next, stop adding V d, V g, the temperature at the substrate temperature of 25 ° C., V d of 3V, were evaluated I d when the sweeping 6V to V g from -6 V. このときのトランジスタの特性を、BTストレス試験後のトランジスタの特性と呼ぶ。 The characteristics of the transistor of this time, called the characteristic of the transistor after BT stress test.

BTストレス試験前およびBTストレス試験後における、しきい値電圧(V th )および電界効果移動度(μ FE )を表2に示す。 After BT stress test before and BT stress test, the threshold voltage (V th) and field-effect mobility (mu FE) is shown in Table 2. ただし、表2に示す試料名は、表1に示す試料名と対応しており、絶縁膜2102の条件を示している。 However, the sample names in Table 2 corresponds with the sample names shown in Table 1 shows the conditions of the insulating film 2102.

表2より、試料4は、BTストレス試験後にμ FEが大幅に低下していることがわかった。 From Table 2, sample 4 was found to the mu FE after BT stress test is substantially reduced.

また、さらにLが小さいトランジスタについて、トランジスタの特性を評価したところ、試料4は他の試料と比べ、V thのマイナス方向のばらつきが大きくなった。 Moreover, the further L is smaller transistors, Evaluation of the characteristics of the transistors, the sample 4 is compared with the other samples, the negative direction of the variation of V th is increased.

以上に示すように、酸化シリコン膜が酸化物半導体膜と接する構造のトランジスタにおいて、酸化シリコン膜中のD濃度が7.2×10 20 atoms/cm であるとき、トランジスタに特性異常が生じることがわかった。 As shown above, the transistor having the structure of silicon oxide film is in contact with the oxide semiconductor film, when D concentration in the silicon oxide film is 7.2 × 10 20 atoms / cm 3 , characteristic of an abnormality occurring in the transistor it was found.

このように、過剰酸素を含む絶縁膜の水素濃度が、7.2×10 20 atoms/cm 以上である場合には、トランジスタの初期特性のバラツキの増大、L長依存性の増大、さらにBTストレス試験において大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、7.2×10 20 atoms/cm 未満とする。 Thus, the hydrogen concentration in the insulating film containing excess oxygen, if it is 7.2 × 10 20 atoms / cm 3 or more, increase in the variations in the initial characteristics of the transistor, L length dependence of increase, further BT to significantly degraded in the stress test, the hydrogen concentration in the insulating film containing excess oxygen, and 7.2 × 10 than 20 atoms / cm 3. 即ち、酸化物半導体膜の水素濃度は5×10 19 atoms/cm 以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、7.2×10 20 atoms/cm 未満とすることが好ましい。 In other words, the hydrogen concentration in the oxide semiconductor film is 5 × 10 19 atoms / cm 3 or less, and the hydrogen concentration in the insulating film containing excess oxygen, preferably less than 7.2 × 10 20 atoms / cm 3 .

さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜(AlO など)を設けると好ましい。 Further wrapped oxide semiconductor film, and, to be positioned outside of the insulating film containing excess oxygen, preferably provided with a blocking film for suppressing the release of oxygen in the oxide semiconductor film (such as AlO x).

過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。 By wrapping the oxide semiconductor film with an insulating film or a blocking film containing excess oxygen, oxides state that substantially coincides with the stoichiometric composition in the semiconductor film or the stoichiometric state of oxygen often supersaturated than the composition, it can be. 例えば、酸化物半導体膜の化学量論的組成がIn:Ga:Zn:O=1:1:1:4[原子数比]である場合、IGZOに含まれる酸素の原子数比は4より多い状態となる。 For example, the stoichiometric composition of the oxide semiconductor film In: Ga: Zn: O = 1: 1: 1: If it is 4 atomic ratio, the atomic ratio of oxygen contained in the IGZO is greater than 4 the state.

次に、ソース電極108a、ドレイン電極108bおよび酸化物半導体膜106上に絶縁膜110を形成する(図3(C)参照)。 Next, the source electrode 108a, the insulating film 110 on the drain electrode 108b and the oxide semiconductor film 106 (see FIG. 3 (C)).

絶縁膜110の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。 As the material of the insulating film 110, silicon oxide, gallium oxide, aluminum oxide, zirconium oxide, yttrium oxide, hafnium oxide, lanthanum oxide, neodymium oxide, tantalum silicon nitride, silicon oxynitride, aluminum oxynitride or silicon nitride oxide, it can be formed by using a like.

絶縁膜110は、250℃以上700℃以下、好ましくは300℃以上450℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。 Insulating layer 110, 250 ° C. or higher 700 ° C. or less, preferably when using an insulating film which releases oxygen by heat treatment at a temperature of 300 ° C. or higher 450 ° C. or less.

また、絶縁膜110上にさらに酸化アルミニウム膜を設けると好ましい。 Also, preferably provided further aluminum oxide film on the insulating film 110. 特に膜密度が3.2g/cm 以上、さらに好ましくは3.6g/cm 以上の酸化アルミニウム膜を用いるとよい。 Particularly film density 3.2 g / cm 3 or more, more preferably in an a 3.6 g / cm 3 or more of the aluminum oxide film. 酸化アルミニウム膜の膜厚は、30nm以上150nm以下、好ましくは50nm以上100nm以下であるとよい。 The film thickness of the aluminum oxide film, 30 nm or more 150nm or less, preferably may is 50nm or 100nm or less. 当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。 The density of the aluminum oxide film within the above numerical value, it is possible to prevent the moisture and hydrogen enters the oxide semiconductor film, diffuses. また、酸化物半導体膜106または/および絶縁膜110から酸素が抜けてしまうことを抑制することができる。 Further, it is possible to suppress the oxygen fall out from the oxide semiconductor film 106 and / or the insulating film 110.

また、図4に示すようにトランジスタ160のゲート絶縁膜105をゲート絶縁膜105aと側壁絶縁膜105bの積層構造にしてもよい。 It may also be a gate insulating film 105 of the transistor 160 as shown in FIG. 4 to the laminated structure of the gate insulating film 105a and the sidewall insulating film 105b.

ゲート絶縁膜105aと側壁絶縁膜105bの形成方法、材料などは、ゲート絶縁膜104を参酌することができる。 The method of forming the gate insulating film 105a and the sidewall insulating film 105b, etc. materials can be referred to for the gate insulating film 104. また、側壁絶縁膜105bは除去処理で除去しすぎないようにストッパーとして機能させるためゲート絶縁膜105aとエッチング選択比がとれるものを用いる。 Further, sidewall insulation films 105b are used as the gate insulating film 105a and the etching selection ratio can take in order to function as a stopper to prevent excessive removal removal process.

このような構成にすることにより、微細化によりゲート絶縁膜の薄膜化による酸化物半導体膜からゲート電極へ流れるリーク電流を抑えることができる。 With such a configuration, it is possible to suppress the leakage current flowing from the oxide semiconductor film due to thinning of the gate insulating film into the gate electrode due to miniaturization. また、Loff領域を長くすることができ、より寄生容量を低減することができる。 Further, it is possible to increase the Loff region, it can be reduced more parasitic capacitance.

以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、導電膜に対し、ゲート絶縁膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。 As described above, in the semiconductor device including an oxide semiconductor in this embodiment, with respect to the conductive film, by performing the removal process as the gate insulating film is exposed, self-aligned manner source electrode and a drain electrode it can be formed. 酸化物半導体膜のLoff領域がチャネル領域との電界緩和領域として機能するため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。 Since the Loff region of the oxide semiconductor film functions as electric-field relaxation region of the channel region, it is possible to suppress the occurrence of hot carriers, to reduce the variation in the threshold voltage due to penetration into the gate insulating film of hot carriers It is possible. よって、トランジスタのオフ電流を低減でき、かつ、ホットキャリア劣化を低減できる。 Therefore, it is possible to reduce the off-current of the transistor, and can reduce the hot carrier degradation.

また、ゲート絶縁膜104の膜厚を調整することにより、ソース電極(またはドレイン電極)より高抵抗なLoff領域の長さを最適化することができるので酸化物半導体膜のチャネル領域とソース電極(またはドレイン電極)との間に生じる抵抗の増大を抑制することができる。 Further, by adjusting the thickness of the gate insulating film 104, a source electrode (or drain electrode) than because the length of the high resistance Loff region can be optimized oxide semiconductor film of the channel region and the source electrode ( or an increase in the resistance between the drain electrode) can be suppressed. よって、トランジスタ150のオン電流を高くすることができる。 Therefore, it is possible to increase the on-current of the transistor 150.

また、ゲート電極とソース電極(またはドレイン電極)とが重畳しないため、寄生容量を低減させることができ、トランジスタを高速駆動させることを可能とすることができる。 Further, since the gate electrode and the source electrode and (or drain electrodes) do not overlap, it is possible to reduce the parasitic capacitance, it is possible to enable it to high-speed driving transistor. さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Furthermore there is no misalignment when forming the source electrode and the drain electrode, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

したがって、酸化物半導体を用いた半導体装置のオフ電流を低減でき、かつ、オン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。 Therefore, it is possible to reduce the off-current of a semiconductor device including an oxide semiconductor, and it is possible to suppress the reduction of on-state current, also have stable electric characteristics such as it is possible to reduce the parasitic capacitance , it is possible to provide a highly reliable semiconductor device. また、当該半導体装置の作製方法を提供することができる。 Further, it is possible to provide a manufacturing method of the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態2) (Embodiment 2)
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図5乃至図7を用いて説明する。 In this embodiment, illustrating one embodiment of a method for manufacturing another semiconductor device and a semiconductor device which is one embodiment of the present invention with reference to FIGS.

図5に、トランジスタ250の平面図および断面図を示す。 Figure 5 shows a plan view and a cross-sectional view of a transistor 250. 図5(A)は平面図であり、図5(B)は、図5(A)におけるC−D断面に係る断面図である。 5 (A) is a plan view, FIG. 5 (B) is a sectional view according to C-D cross section in FIG. 5 (A). なお、図5(A)では、煩雑になることを避けるため、トランジスタ250の構成要素の一部(例えば、絶縁膜210など)を省略している。 In FIG. 5 (A), the order avoid complexity, are omitted some components of the transistor 250 (e.g., an insulating film 210).

<本実施の形態における半導体装置の構成> <Configuration of a semiconductor device of this embodiment>
図5は、本実施の形態の方法にて作製された半導体装置の構成例である。 Figure 5 is a configuration example of a semiconductor device manufactured by the method of this embodiment. 図5に示すトランジスタ250は、絶縁表面を有する基板200上に設けられたゲート電極202と、ゲート電極202を少なくとも覆っているゲート絶縁膜204と、ゲート絶縁膜204上に設けられた酸化物半導体膜206と、ゲート絶縁膜204および酸化物半導体膜206を介してゲート電極202を挟み、ゲート電極202の上面と重畳しないソース電極208aおよびドレイン電極208bと、酸化物半導体膜206、ソース電極208aおよびドレイン電極208b上に設けられた絶縁膜210と、を有する。 Transistor 250 shown in FIG. 5, a gate electrode 202 provided over a substrate 200 having an insulating surface, a gate insulating film 204, which at least covers the gate electrode 202, an oxide semiconductor which is provided over the gate insulating film 204 a membrane 206, sandwiching the gate electrode 202 through the gate insulating film 204 and the oxide semiconductor film 206, a source electrode 208a and drain electrode 208b which does not overlap with the upper surface of the gate electrode 202, the oxide semiconductor film 206, the source electrode 208a and having an insulating film 210 provided over the drain electrode 208b, a.

また、先の実施の形態のようなLoff領域(高抵抗領域)がなく、酸化物半導体膜に寄与する抵抗を低減することができる。 Further, Loff region (high resistance region) without like the previous embodiment, it is possible to reduce the contributing resistance to the oxide semiconductor film. よって、トランジスタ250のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 250.

また、ゲート電極202とソース電極208a(またはドレイン電極208b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ250を高速駆動させることを可能とすることができる。 Further, since the gate electrode 202 and the source electrode 208a (or the drain electrode 208b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 250 can make it possible to high-speed driving.

<本実施の形態における半導体装置の作製方法> <Method for manufacturing a semiconductor device of this embodiment>
トランジスタ250の作製方法について図6および図7を用いて説明する。 A method for manufacturing the transistor 250 will be described with reference to FIGS.

まず、基板200上にゲート電極202を形成する(図6(A)参照)。 First, a gate electrode 202 over the substrate 200 (see FIG. 6 (A)).

基板200、ゲート電極202の形成方法、材料などは、先の実施の形態の基板100、ゲート電極102を参酌することができる。 Substrate 200, a method of forming the gate electrode 202, etc. material, can be referred to the substrate 100, the gate electrode 102 of the previous embodiment.

また、基板200上に下地絶縁膜を形成し、下地絶縁膜上にゲート電極202を形成してもよい。 Further, a base insulating film is formed on the substrate 200 may be formed of the gate electrode 202 is formed over the base insulating film. 下地絶縁膜の形成方法、材料などは、先の実施の形態の下地絶縁膜を参酌することができる。 Method for forming an underlying insulating film, etc. materials can be referred to for the underlying insulating film of the previous embodiment.

次に、基板200およびゲート電極202上にゲート絶縁膜204を形成する(図6(B)参照)。 Next, a gate insulating film 204 over the substrate 200 and the gate electrode 202 (see FIG. 6 (B)). なお、ゲート絶縁膜204は、少なくともゲート電極202を覆っていればよい。 Note that the gate insulating film 204 only needs to cover at least the gate electrode 202.

ゲート絶縁膜204の形成方法、材料などは、先の実施の形態のゲート絶縁膜104を参酌することができる。 The method of forming the gate insulating film 204, etc. materials can be referred to for the gate insulating film 104 of the previous embodiment.

次に、ゲート絶縁膜204上に酸化物半導体膜206を形成する(図6(C)参照)。 Next, on the gate insulating film 204 to form the oxide semiconductor film 206 (see FIG. 6 (C)).

酸化物半導体膜206の形成方法、材料などは、先の実施の形態の酸化物半導体膜106を参酌することができる。 The method forming the oxide semiconductor film 206, etc. material, can be referred to the oxide semiconductor film 106 of the previous embodiment.

次に、ゲート絶縁膜204および酸化物半導体膜206上に、ソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜207を成膜する(図7(A)参照)。 Next, on the gate insulating film 204 and the oxide semiconductor film 206, a conductive film 207 serving as a source electrode and a drain electrode (including a wiring formed using the same layer) is deposited (see FIG. 7 (A) ). 導電膜207は、単層構造としてもよいし、積層構造としてもよい。 The conductive film 207 may have a single layer structure or a stacked structure. 本実施の形態では、図7(A)に示すように領域215aと、領域215bとの間に段差が生じている。 In this embodiment, the region 215a, as shown in FIG. 7 (A), a step is formed between the region 215b.

導電膜207の形成方法、材料などは、先の実施の形態の導電膜107を参酌することができる。 Method of forming a conductive film 207, etc. material, can be referred to the conductive film 107 of the previous embodiment.

次に、導電膜207に除去(研磨)処理を行うことにより、酸化物半導体膜206が露出するように導電膜207の一部を除去し、ソース電極208aおよびドレイン電極208bを形成する(図7(B)参照)。 Then, by performing the removal to the conductive film 207 (polishing) process, the oxide semiconductor film 206 partially removed of the conductive film 207 so as to expose, to form source electrode 208a and the drain electrode 208b (FIG. 7 (B) see).

除去処理によって、ゲート電極202と重畳する領域の導電膜207が除去され、自己整合的にソース電極208aおよびドレイン電極208bが形成される。 The removal process, the conductive film 207 in a region overlapping with the gate electrode 202 is removed, a self-aligned manner source electrode 208a and drain electrode 208b are formed. 除去方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を用いることが好適である。 As removal method a chemical mechanical polishing (Chemical Mechanical Polishing: CMP) is preferably used a process.

本実施の形態では、図7(A)に示すように領域215aと、領域215bとの間に生じた段差を利用して、酸化物半導体膜206上に設けられた導電膜を除去処理(具体的には、CMP処理)することにより、ソース電極208aおよびドレイン電極208bを形成することができる。 In this embodiment, the region 215a, as shown in FIG. 7 (A), by using a level difference generated between the regions 215b, removal processing (specifically the conductive film provided over the oxide semiconductor film 206 specifically, the by CMP process), it is possible to form the source electrode 208a and drain electrode 208b.

なお、本実施の形態では、ソース電極208aおよびドレイン電極208bの上面と酸化物半導体膜206の上面の高さは揃っているが、これに限られず、ソース電極208aおよびドレイン電極208bの上面と酸化物半導体膜206の上面の高さが多少ずれていても構わない。 In this embodiment, the height of the upper surface of the upper surface of the source electrode 208a and the drain electrode 208b oxide semiconductor film 206 are aligned, but not limited thereto, and the upper surface of the source electrode 208a and the drain electrode 208b oxide the height of the upper surface of the object the semiconductor film 206 may be slightly deviated.

なお、本実施の形態では、ゲート電極202と重畳する領域の導電膜207の除去にCMP処理を用いたが、他の除去処理を用いてもよい。 In the present embodiment uses the CMP process for removing the conductive film 207 in a region overlapping with the gate electrode 202, it may be used other removal process. または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。 Or a polishing process of CMP treatment or the like, etching (dry etching, wet etching) process or may be combined with plasma treatment. 例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。 For example, after the CMP process, by dry etching or plasma treatment (reverse sputtering, etc.), the aim of improving planarity of the treated surface. 除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜207の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。 The removal process, an etching process, when performed in combination a plasma treatment, the order of steps is not particularly limited and may be set as appropriate depending material of the conductive film 207, the film thickness, and on the roughness of the surface. また、CMP処理で領域215bにおける導電膜207の大部分を除去し、残りの導電膜207をドライエッチング処理で除去してもよい。 Further, to remove most of the conductive film 207 in the region 215b in the CMP process, may be removed and the remaining conductive film 207 by dry etching. このようにすることにより、導電膜207と酸化物半導体膜206とのエッチング選択比がとりやすくなるものもある。 By doing so, some of which easily take the etching selectivity of the conductive film 207 and the oxide semiconductor film 206. そのため、酸化物半導体膜206が薄くなることを抑制することができる。 Therefore, it is possible to prevent the oxide semiconductor film 206 becomes thinner.

なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。 Incidentally, CMP treatment may be performed only once, or may be performed more than once. 複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。 When the CMP treatment is performed plural times, after the primary polishing of high polishing rate, it is preferable to perform finish polishing with a low polishing rate. このように研磨レートの異なる研磨を組み合わせることによって、導電膜207の表面の平坦性をより向上させることができる。 By combining polishing at different polishing rates, it is possible to improve the flatness of the surface of the conductive film 207.

また、CMP処理のかわりに、導電膜207上に該導電膜207とエッチング選択比が同じであるレジストマスクを用いてエッチングをして酸化物半導体膜206が露出するように導電膜207の一部を除去し、ソース電極208aおよびドレイン電極208bを形成してもよい。 Further, in place of the CMP process, a portion of the conductive film 207 so that the oxide semiconductor film 206 by etching to expose using a resist mask which is the conductive film 207 and the etching selectivity same over the conductive film 207 removed, it may be the source electrode 208a and drain electrode 208b.

また、本実施の形態では、導電膜207の一部を除去し、該導電膜207を加工してソース電極208aおよびドレイン電極208bを形成したが、これに限られず、先に導電膜207を加工し、加工後に該導電膜207の一部を除去してソース電極208aおよびドレイン電極208bを形成してもよい。 Further, in this embodiment, to remove a portion of the conductive film 207 has formed the source electrode 208a and drain electrode 208b by processing the conductive film 207 is not limited to this, processing the conductive film 207 above and it may be the source electrode 208a and drain electrode 208b by removing a portion of the conductive film 207 after processing.

このように、酸化物半導体膜206が露出するように除去処理を行うことで、自己整合的にソース電極208aおよびドレイン電極208bを形成することができる。 Thus, by performing the removal process so as to expose the oxide semiconductor film 206 can be formed in a self-aligned manner source electrode 208a and drain electrode 208b. そのため、ソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Therefore, there is no misalignment when forming the source electrode and the drain electrode, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

また、先の実施の形態のようなLoff領域(高抵抗領域)がなく、酸化物半導体膜306に寄与する抵抗を低減することができる。 Further, Loff region (high resistance region) without like the previous embodiment, it is possible to reduce the contributing resistance to the oxide semiconductor film 306. よって、トランジスタ250のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 250.

また、ゲート電極202とソース電極208a(またはドレイン電極208b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ250を高速駆動させることを可能とすることができる。 Further, since the gate electrode 202 and the source electrode 208a (or the drain electrode 208b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 250 can make it possible to high-speed driving.

次に、ソース電極208a、ドレイン電極208bおよび酸化物半導体膜206上に絶縁膜210を形成する(図7(C)参照)。 Next, the source electrode 208a, an insulating film 210 on the drain electrode 208b and the oxide semiconductor film 206 (see FIG. 7 (C)).

絶縁膜210の形成方法、材料などは、先の実施の形態の絶縁膜110を参酌することができる。 The method of forming the insulating film 210, etc. materials can be referred to for the insulating film 110 of the previous embodiment.

また、絶縁膜210上に酸化アルミニウム膜を設けると好ましい。 Also, preferably provided with an aluminum oxide film on the insulating film 210. 特に膜密度が3.2g/cm 以上、さらに好ましくは3.6g/cm 以上の酸化アルミニウム膜を用いるとよい。 Particularly film density 3.2 g / cm 3 or more, more preferably in an a 3.6 g / cm 3 or more of the aluminum oxide film. 酸化アルミニウム膜の膜厚は、30nm以上150nm以下、好ましくは50nm以上100nm以下であるとよい。 The film thickness of the aluminum oxide film, 30 nm or more 150nm or less, preferably may is 50nm or 100nm or less. 当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。 The density of the aluminum oxide film within the above numerical value, it is possible to prevent the moisture and hydrogen enters the oxide semiconductor film, diffuses. また、酸化物半導体膜206または/および絶縁膜210から酸素が抜けてしまうことを抑制することができる。 Further, it is possible to suppress the oxygen fall out from the oxide semiconductor film 206 and / or the insulating film 210.

以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、導電膜に対し、酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。 As described above, in the semiconductor device including an oxide semiconductor in this embodiment, with respect to the conductive film, by performing the removal process so as to expose the oxide semiconductor film, a self-aligned manner source electrode and a drain it is possible to form the electrode. また、Loff領域(高抵抗領域)がなく、酸化物半導体膜に寄与する抵抗を低減することができる。 Further, Loff region (high resistance region) no, it is possible to reduce the contributing resistance to the oxide semiconductor film. よって、トランジスタのオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor.

また、ゲート電極とソース電極(またはドレイン電極)とが重畳しないため、寄生容量を低減させることができ、トランジスタを高速駆動させることを可能とすることができる。 Further, since the gate electrode and the source electrode and (or drain electrodes) do not overlap, it is possible to reduce the parasitic capacitance, it is possible to enable it to high-speed driving transistor. さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Furthermore there is no misalignment when forming the source electrode and the drain electrode, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

したがって、酸化物半導体を用いた半導体装置のオン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。 Therefore, it is possible to suppress a decrease in on-current of the semiconductor device including an oxide semiconductor, also stable electric characteristics such as it is possible to reduce the parasitic capacitance grant, a highly reliable semiconductor device it is possible to provide. また、当該半導体装置の作製方法を提供することができる。 Further, it is possible to provide a manufacturing method of the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態3) (Embodiment 3)
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図8乃至図10を用いて説明する。 In this embodiment, illustrating one embodiment of a method for manufacturing another semiconductor device and a semiconductor device which is one embodiment of the present invention with reference to FIGS.

図8に、トランジスタ350の平面図および断面図を示す。 8 shows a plan view and a cross-sectional view of a transistor 350. 図8(A)は平面図であり、図8(B)は、図8(A)におけるE−F断面に係る断面図である。 A diagram 8 (A) is a plan view, FIG. 8 (B) is a sectional view according to cross section taken along line E-F in FIG. 8 (A). なお、図8(A)では、煩雑になることを避けるため、トランジスタ350の構成要素の一部(例えば、絶縁膜310など)を省略している。 In FIG. 8 (A), the order avoid complexity, are omitted some components of the transistor 350 (e.g., an insulating film 310, etc.).

<本実施の形態における半導体装置の構成> <Configuration of a semiconductor device of this embodiment>
図8は、本実施の形態の方法にて作製された半導体装置の構成例である。 Figure 8 is a configuration example of a semiconductor device manufactured by the method of this embodiment. 図8に示すトランジスタ350は、絶縁表面を有する基板上に設けられた下地絶縁膜301と、下地絶縁膜301中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜301から露出したゲート電極303と、ゲート電極303を少なくとも覆っているゲート絶縁膜304と、ゲート電極303と重畳せず、ゲート絶縁膜304上に設けられたソース電極308aおよびドレイン電極308bと、少なくともゲート電極303と重畳し、少なくとも一部がソース電極308aおよびドレイン電極308bと接し、ゲート絶縁膜304上に設けられた酸化物半導体膜306と、酸化物半導体膜306、ソース電極308aおよびドレイン電極308b上に設けられた絶縁膜310と、を有する。 Transistor 350 shown in FIG. 8, the base insulating film 301 provided over a substrate having an insulating surface, embedded in the base insulating film 301, and a gate electrode at least a portion of the upper surface is exposed from the base insulating film 301 and 303, a gate insulating film 304, which at least covers the gate electrode 303, not overlapping with the gate electrode 303, and superimposes the source electrode 308a and drain electrode 308b which is provided on the gate insulating film 304, and at least the gate electrode 303 at least partially in contact with the source electrode 308a and drain electrode 308b, and the oxide semiconductor film 306 provided over the gate insulating film 304, provided in the oxide semiconductor film 306, the source electrode 308a and drain electrode 308b insulation having a membrane 310, a.

また、酸化物半導体膜306の一側面がソース電極308aと接し、酸化物半導体膜306の一側面に対向する側面がドレイン電極308bと接しているため、実施の形態1のようなLoff領域(高抵抗領域)がなく、酸化物半導体膜に寄与する抵抗を低減することができる。 Also, one side of the oxide semiconductor film 306 is in contact with the source electrode 308a, the side surfaces opposed to one side surface of the oxide semiconductor film 306 is in contact with the drain electrode 308b, Loff region (high, such as in the first embodiment resistance region) no, it is possible to reduce the contributing resistance to the oxide semiconductor film. よって、トランジスタ350のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 350. また、Loff領域を設ける構成としてもよい。 Further, it may be provided with a Loff region.

また、ゲート電極303とソース電極308a(またはドレイン電極308b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ350を高速駆動させることを可能とすることができる。 Further, since the gate electrode 303 and the source electrode 308a and the (or drain electrode 308b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 350 can make it possible to high-speed driving.

<本実施の形態における半導体装置の作製方法> <Method for manufacturing a semiconductor device of this embodiment>
トランジスタ350の作製方法について図9および図10を用いて説明する。 A method for manufacturing the transistor 350 will be described with reference to FIGS.

まず、絶縁表面を有する基板上に下地絶縁膜300を形成し、下地絶縁膜300上にレジストマスク320を選択的に形成する(図9(A)参照)。 First, a base insulating film 300 over a substrate having an insulating surface, a resist mask 320 is selectively formed over the base insulating film 300 (see FIG. 9 (A)).

基板、下地絶縁膜300の材料としては、光が透過する材料を用いる。 Substrate, the material of the base insulating film 300, a material through which light passes. ここで、本明細書では、「光」とは、露光機で用いる光を指す。 In this specification, the term "light" refers to light used in the exposure machine. 基板、下地絶縁膜300の形成方法、材料などは、先の実施の形態の基板100、下地絶縁膜を参酌することができる。 Substrate, the method forming the base insulating film 300, etc. material, the substrate 100 of the above embodiment can be referred to the base insulating film. レジストマスク320は、フォトリソグラフィ法により形成すればよい。 Resist mask 320 may be formed by photolithography.

次に、下地絶縁膜300をエッチングし、凹部を有する下地絶縁膜301を形成する。 Next, the base insulating film 300 is etched to form the base insulating film 301 having a recess. 下地絶縁膜301形成後、レジストマスク320を除去する(図9(B)参照)。 After the base insulating film 301 is formed, the resist mask is removed 320 (see FIG. 9 (B)).

次に、下地絶縁膜301上に導電膜302を形成する(図9(C)参照)。 Next, a conductive film 302 is formed over the base insulating film 301 (see FIG. 9 (C)).

導電膜302の材料としては、光が透過しない材料を用いる。 As a material of the conductive film 302, a material which does not allow light to pass therethrough. 導電膜302の形成方法、材料などは、先の実施の形態のゲート電極102を参酌することができる。 Method of forming a conductive film 302, etc. materials can be referred to for the gate electrode 102 of the previous embodiment.

次に、導電膜302に除去(研磨)処理を行うことにより、下地絶縁膜301が露出するように導電膜302の一部を除去し、ゲート電極303を形成する(図9(D)参照)。 Then, by performing the removal to the conductive film 302 (polishing) process, a portion removed of the conductive film 302 as the base insulating film 301 is exposed, to form a gate electrode 303 (FIG. 9 (D) refer) .

除去処理によって、レジストマスク320が重畳していた下地絶縁膜301上の導電膜302が除去され、下地絶縁膜301に設けられた凹部を埋めるようにゲート電極303が形成される。 The removal process is a conductive film 302 on the underlying insulating film 301 with the resist mask 320 was superimposed removed, the gate electrode 303 is formed so as to fill the recess provided in the base insulating film 301. 除去方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を用いることが好適である。 As removal method a chemical mechanical polishing (Chemical Mechanical Polishing: CMP) is preferably used a process. 本実施の形態では、CMP処理によって、レジストマスク320が重畳していた下地絶縁膜301上の導電膜302を除去し、ゲート電極303を形成する。 In this embodiment, the CMP process, the conductive film 302 on the underlying insulating film 301 on which the resist mask 320 was superposed removed to form a gate electrode 303.

なお、本実施の形態では、レジストマスク320が重畳していた下地絶縁膜301上の導電膜302の除去にCMP処理を用いたが、他の除去処理を用いてもよい。 In the present embodiment, the resist mask 320 by the CMP process for removing the conductive film 302 on the underlying insulating film 301 which has been superimposed, it may be used other removal process. または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。 Or a polishing process of CMP treatment or the like, etching (dry etching, wet etching) process or may be combined with plasma treatment. 例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。 For example, after the CMP process, by dry etching or plasma treatment (reverse sputtering, etc.), the aim of improving planarity of the treated surface. 除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜302の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。 The removal process, an etching process, when performed in combination a plasma treatment, the order of steps is not particularly limited and may be set as appropriate depending material of the conductive film 302, the film thickness, and on the roughness of the surface.

なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。 Incidentally, CMP treatment may be performed only once, or may be performed more than once. 複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。 When the CMP treatment is performed plural times, after the primary polishing of high polishing rate, it is preferable to perform finish polishing with a low polishing rate. このように研磨レートの異なる研磨を組み合わせることによって、導電膜302の表面の平坦性をより向上させることができる。 By combining polishing at different polishing rates, it is possible to improve the flatness of the surface of the conductive film 302.

また、CMP処理のかわりに、導電膜302上に該導電膜302とエッチング選択比が同じであるレジストマスクを用いてエッチングをして下地絶縁膜301が露出するように導電膜302の一部を除去し、ゲート電極303を形成してもよい。 Further, in place of the CMP process, a portion of the conductive film 302 so that the underlying insulating film 301 by etching to expose using a resist mask which is the conductive film 302 and the etching selectivity same over the conductive film 302 removed, it may be formed of the gate electrode 303.

次に、下地絶縁膜301およびゲート電極303上にゲート絶縁膜304を形成し、ゲート絶縁膜304上にソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜307を形成する(図10(A)参照)。 Next, the gate insulating film 304 over the base insulating film 301 and the gate electrode 303, a conductive film 307 serving as a source electrode and a drain electrode (including a wiring formed using the same layer) on the gate insulating film 304 the formed (see FIG. 10 (a)). なお、ゲート絶縁膜304は、少なくともゲート電極303を覆っていればよい。 Note that the gate insulating film 304 only needs to cover at least the gate electrode 303.

ゲート絶縁膜304の材料としては、光が透過する材料を用いる。 As a material of the gate insulating film 304, a material through which light passes. 例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。 For example, silicon oxide, gallium oxide, aluminum oxide, zirconium oxide, yttrium oxide, hafnium oxide, lanthanum oxide, neodymium oxide, tantalum silicon nitride, silicon oxynitride, is formed by using aluminum oxynitride or silicon nitride oxide or the like, be able to.

ゲート絶縁膜304は、250℃以上700℃以下、好ましくは300℃以上450℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。 The gate insulating film 304, 250 ° C. or higher 700 ° C. or less, preferably when using an insulating film which releases oxygen by heat treatment at a temperature below 450 ° C. 300 ° C. or higher.

導電膜307は、プラズマCVD法またはスパッタリング法等により形成することができる。 The conductive film 307 can be formed by a plasma CVD method or a sputtering method, or the like. また、導電膜307の材料として、後の加熱処理に耐えられる材料を用いる。 Further, as the material of the conductive film 307, a material that can withstand heat treatment performed later. 導電膜307として、光が透過する材料を用いる。 As the conductive film 307, a material through which light passes. 例えば、酸化インジウム(In )、酸化スズ(SnO )、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In −SnO 、ITOと略記する)、酸化インジウム酸化亜鉛(In −ZnO)、またはこれらの金属酸化物膜に酸化シリコンを含ませたものを用いることができる。 For example, indium oxide (In 2 O 3), tin oxide (SnO 2), zinc oxide (ZnO), (abbreviated as In 2 O 3 -SnO 2, ITO ) of indium oxide and tin oxide, indium oxide-zinc oxide (In 2 O 3 -ZnO), or it may be used after silicon oxide is contained in these metal oxide film. また、上記金属膜と、上記金属酸化物膜の積層構造とすることもできる。 Also, it and the metal film, also be a laminated structure of the metal oxide film.

次に、導電膜307上に感光性樹脂を形成する。 Next, a photosensitive resin on the conductive film 307. 基板側から裏面露光を行い、ゲート電極303と重畳しない感光性樹脂が露光され、固定化し、ゲート電極303と重畳しない導電膜307上にレジストマスク330を形成する(図10(B)参照)。 Perform back exposure from the substrate side, is a photosensitive resin which does not overlap with the gate electrode 303 is exposed, immobilized, a resist mask 330 on the conductive film 307 which does not overlap with the gate electrode 303 (see FIG. 10 (B)).

なお、裏面露光するため、基板、下地絶縁膜、導電膜は光を透過する材料、ゲート電極は光を透過させない材料でなければならない。 In order to backside exposure, the substrate, a base insulating film, the conductive film material that transmits light, the gate electrode must be a material that does not transmit light. 導電膜に金属膜などの光を透過させない膜を用いると遮光されてしまうため、感光性樹脂を露光することができなくなってしまう。 Since the conductive film will be shielded and using a membrane that does not transmit light, such as a metal film, it is impossible to expose the photosensitive resin.

次に、レジストマスク330に対し、酸素プラズマ処理(アッシング)などを行い、レジストマスク330の形成されない領域を広げてもよい。 Next, the resist mask 330, it performs such as oxygen plasma treatment (ashing), may expand the area that is not formed of the resist mask 330. このようにすることで、後に形成される導電膜307を加工して、ゲート電極303とソース電極308a(またはドレイン電極308b)とが重畳しない領域(Loff領域)を広げることができる。 By doing so, by processing the conductive film 307 to be formed later, the gate electrode 303 and the source electrode 308a (or the drain electrode 308b) and can widen the area which does not overlap (Loff region).

次に、レジストマスク330を用いて導電膜307をエッチングし、ソース電極308aおよびドレイン電極308bを形成する(図10(C)参照)。 Next, a conductive film 307 using a resist mask 330 is etched to form a source electrode 308a and drain electrode 308b (see FIG. 10 (C)).

このように、裏面露光によりゲート電極303と重畳しないソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜上にレジストマスクを形成し、エッチング工程によりソース電極308aおよびドレイン電極308bを形成することができる。 Thus, a resist mask is formed (the same including a wiring formed in the layer as) and a conductive film over the source electrode and the drain electrode which does not overlap with the gate electrode 303 by backside exposure, the source electrode 308a and an etching process it is possible to form the drain electrode 308b. これにより、ゲート電極303と重畳しないソース電極308aおよびドレイン電極308bを自己整合的に形成することができる。 Thus, the source electrode 308a and drain electrode 308b which does not overlap with the gate electrode 303 can be formed in a self-aligned manner. そのため、ソース電極308aおよびドレイン電極308bを形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Therefore, there is no misalignment when forming the source electrode 308a and drain electrode 308b, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

次に、ソース電極308aおよびドレイン電極308b上に酸化物半導体膜306を形成し、酸化物半導体膜306、ソース電極308aおよびドレイン電極308b上に絶縁膜310を形成する(図10(D)参照)。 Next, an oxide semiconductor film 306 is formed on the source electrode 308a and drain electrode 308b, forming the oxide semiconductor film 306, an insulating over the source electrode 308a and drain electrode 308b film 310 (FIG. 10 (D) refer) .

酸化物半導体膜306および絶縁膜310の形成方法、材料などは、先の実施の形態の酸化物半導体膜106および絶縁膜110を参酌することができる。 The method forming the oxide semiconductor film 306 and the insulating film 310, etc. material, can be referred to the oxide semiconductor film 106 and the insulating film 110 of the previous embodiment.

また、酸化物半導体膜306において、実施の形態1のようなLoff領域(高抵抗領域)がなく、酸化物半導体膜306に寄与する抵抗を低減することができる。 Further, in the oxide semiconductor film 306, Loff regions (high resistance region) without like the first embodiment, it is possible to reduce the contributing resistance to the oxide semiconductor film 306. よって、トランジスタ350のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 350. また、Loff領域を設ける場合、Loff領域がチャネル領域との電界緩和領域として機能する。 Moreover, when an Loff region, Loff region serves as an electric field relaxation region of the channel region. このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。 Therefore, it is possible to suppress the occurrence of hot carriers, we are possible to reduce variations in the threshold voltage due to penetration into the gate insulating film of hot carriers. また、トランジスタ350のオフ電流を低減することができる。 Further, it is possible to reduce the off current of the transistor 350.

また、ゲート電極303とソース電極308a(またはドレイン電極308b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ350を高速駆動させることを可能とすることができる。 Further, since the gate electrode 303 and the source electrode 308a and the (or drain electrode 308b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 350 can make it possible to high-speed driving.

また、絶縁膜310上にさらに酸化アルミニウム膜を設けると好ましい。 Also, preferably provided further aluminum oxide film over the insulating film 310. 特に膜密度が3.2g/cm 以上、さらに好ましくは3.6g/cm 以上の酸化アルミニウム膜を用いるとよい。 Particularly film density 3.2 g / cm 3 or more, more preferably in an a 3.6 g / cm 3 or more of the aluminum oxide film. 酸化アルミニウム膜の膜厚は、30nm以上150nm以下、好ましくは50nm以上100nm以下であるとよい。 The film thickness of the aluminum oxide film, 30 nm or more 150nm or less, preferably may is 50nm or 100nm or less. 当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。 The density of the aluminum oxide film within the above numerical value, it is possible to prevent the moisture and hydrogen enters the oxide semiconductor film, diffuses. また、酸化物半導体膜306または/および絶縁膜310から酸素が抜けてしまうことを抑制することができる。 Further, it is possible to suppress the oxygen fall out from the oxide semiconductor film 306 and / or the insulating film 310.

以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、裏面露光によりゲート電極と重畳しないソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜上にレジストマスクを形成し、エッチング工程によりゲート電極と重畳しないソース電極およびドレイン電極を自己整合的に形成することができる。 As described above, in the semiconductor device including an oxide semiconductor in this embodiment, it becomes conductive source electrode and a drain electrode which does not overlap with the gate electrode by back exposure (including a wiring formed using the same layer) the resist mask is formed over the film, a source electrode and a drain electrode which does not overlap with the gate electrode by an etching process can be self-aligned manner. また、Loff領域(高抵抗領域)がなく、酸化物半導体膜に寄与する抵抗を低減することができる。 Further, Loff region (high resistance region) no, it is possible to reduce the contributing resistance to the oxide semiconductor film. よって、トランジスタのオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor.

さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Furthermore there is no misalignment when forming the source electrode and the drain electrode, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

また、Loff領域を設けると、Loff領域がチャネル領域との電界緩和領域として機能する。 Further, when providing the Loff region, Loff region serves as an electric field relaxation region of the channel region. このため、ホットキャリアの発生を抑制することができ、ホットキャリアのゲート絶縁膜への侵入によるしきい値電圧のばらつきを低減することが可能である。 Therefore, it is possible to suppress the occurrence of hot carriers, we are possible to reduce variations in the threshold voltage due to penetration into the gate insulating film of hot carriers. よって、トランジスタのオフ電流を低減でき、かつ、ホットキャリア劣化を低減できる。 Therefore, it is possible to reduce the off-current of the transistor, and can reduce the hot carrier degradation.

したがって、酸化物半導体を用いた半導体装置のオフ電流を低減でき、かつ、オン電流の低下を抑制することができ、また、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。 Therefore, it is possible to reduce the off-current of a semiconductor device including an oxide semiconductor, and it is possible to suppress the reduction of on-state current, also have stable electric characteristics such as it is possible to reduce the parasitic capacitance , it is possible to provide a highly reliable semiconductor device. また、当該半導体装置の作製方法を提供することができる。 Further, it is possible to provide a manufacturing method of the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態4) (Embodiment 4)
本実施の形態では、本発明の他の一態様である半導体装置および半導体装置の作製方法の一形態を図11乃至図14を用いて説明する。 In this embodiment, illustrating one embodiment of a method for manufacturing another semiconductor device and a semiconductor device which is one embodiment of the present invention with reference to FIGS. 11 to 14.

図11に、トランジスタ450の平面図および断面図を示す。 Figure 11 shows a plan view and a cross-sectional view of a transistor 450. 図11(A)は平面図であり、図11(B)は、図11(A)におけるG−H断面に係る断面図である。 Figure 11 (A) is a plan view, FIG. 11 (B) is a sectional view according to G-H cross section in FIG. 11 (A). なお、図11(A)では、煩雑になることを避けるため、トランジスタ450の構成要素の一部(例えば、絶縁膜410など)を省略している。 In FIG. 11 (A), the order avoid complexity, are omitted some components of the transistor 450 (e.g., an insulating film 410).

<本実施の形態における半導体装置の構成> <Configuration of a semiconductor device of this embodiment>
図11は、本実施の形態の方法にて作製された半導体装置の構成例である。 Figure 11 is a configuration example of a semiconductor device manufactured by the method of this embodiment. 図11に示すトランジスタ450は、絶縁表面を有する基板上に設けられた下地絶縁膜401と、下地絶縁膜401中に埋め込まれ、かつ、上面の少なくとも一部が下地絶縁膜401から露出したゲート電極403と、ゲート電極403を少なくとも覆っているゲート絶縁膜404と、ゲート電極403と重畳せず、ゲート絶縁膜404上に設けられたソース電極408aおよびドレイン電極408bと、少なくともゲート電極403と重畳し、少なくとも一部がソース電極408aおよびドレイン電極408bと接し、ゲート絶縁膜404上に設けられた島状の酸化物半導体膜406と、島状の酸化物半導体膜406、ソース電極408aおよびドレイン電極408b上に設けられた絶縁膜410と、を有する。 Transistor 450 shown in FIG. 11, a base insulating film 401 provided over a substrate having an insulating surface, embedded in the base insulating film 401, and a gate electrode at least a portion of the upper surface is exposed from the base insulating film 401 and 403, a gate insulating film 404 which cover at least the gate electrode 403, not overlapping with the gate electrode 403, and superimposes the source electrode 408a and drain electrode 408b which is provided on the gate insulating film 404, and at least the gate electrode 403 at least partially in contact with the source electrode 408a and drain electrode 408b, and the oxide semiconductor film 406 provided over the gate insulating film 404 islands, island-shaped oxide semiconductor film 406, the source electrode 408a and drain electrode 408b having an insulating film 410 provided thereon. また、島状の酸化物半導体膜406の上面とソース電極408aおよびドレイン電極408bの上面の高さは揃っている。 The height of the upper surface of the top and the source electrode 408a and drain electrode 408b of the island-shaped oxide semiconductor film 406 are aligned.

また、島状の酸化物半導体膜406の一側面がソース電極408aと接し、島状の酸化物半導体膜406の一側面に対向する側面がドレイン電極408bと接しているため、先の実施の形態のようなLoff領域(高抵抗領域)がなく、酸化物半導体膜に寄与する抵抗を低減することができる。 Also, contact one side surface of the island-shaped oxide semiconductor film 406 and the source electrode 408a, the side surfaces opposed to one side surface of the island-shaped oxide semiconductor film 406 is in contact with the drain electrode 408b, the above embodiments Loff region (high resistance region) without like, it can be reduced contributing resistance to the oxide semiconductor film. よって、トランジスタ450のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 450.

また、ゲート電極403とソース電極408a(またはドレイン電極408b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ450を高速駆動させることを可能とすることができる。 Further, since the gate electrode 403 and the source electrode 408a and the (or drain electrode 408b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 450 can make it possible to high-speed driving.

<本実施の形態における半導体装置の作製方法> <Method for manufacturing a semiconductor device of this embodiment>
トランジスタ450の作製方法について図12乃至図14を用いて説明する。 A method for manufacturing the transistor 450 will be described with reference to FIGS. 12 to 14.

まず、絶縁表面を有する基板上に下地絶縁膜401aを形成し、下地絶縁膜401上にゲート電極403を形成する(図12(A)参照)。 First, a base insulating film 401a is formed on a substrate having an insulating surface, a gate electrode 403 is formed over the base insulating film 401 (see FIG. 12 (A)).

基板、下地絶縁膜401aの材料としては、光が透過する材料を用いる。 Substrate, the material of the base insulating film 401a, a material through which light passes. 基板、下地絶縁膜401a、ゲート電極403の形成方法、材料などは、先の実施の形態の基板100、下地絶縁膜、ゲート電極102を参酌することができる。 Substrate, a base insulating film 401a, a method of forming the gate electrode 403, etc. materials can be referred to the substrate 100 of the previous embodiment, the base insulating film, a gate electrode 102. また、ゲート電極403は、下地絶縁膜401a上に導電膜を形成し、フォトリソグラフィ工程およびエッチング工程により形成する。 The gate electrode 403, a conductive film is formed over the base insulating film 401a, it is formed by a photolithography process and an etching process.

次に、下地絶縁膜401aおよびゲート電極403上に下地絶縁膜401bを形成する(図12(B)参照)。 Next, the base insulating film 401b on the underlying insulating film 401a and the gate electrode 403 (see FIG. 12 (B)).

下地絶縁膜401bの形成方法、材料などは、下地絶縁膜401aを参酌することができる。 Method for forming an underlying insulating film 401b, etc. materials can be referred to for the base insulating film 401a.

次に、下地絶縁膜401bに除去(研磨)処理を行うことによりゲート電極403が露出するように下地絶縁膜401bの一部を除去し、下地絶縁膜401を形成する(図12(C)参照)。 Next, remove the underlying insulating film 401b (polishing) process some underlying insulating film 401b is removed so that the gate electrode 403 is exposed by performing, a base insulating film 401 (FIG. 12 (C) see ).

除去処理によって、ゲート電極403上の下地絶縁膜401bが除去され、下地絶縁膜401が形成される。 The removal process, the underlying insulating film 401b on the gate electrode 403 is removed, the base insulating film 401 is formed. 除去方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を用いることが好適である。 As removal method a chemical mechanical polishing (Chemical Mechanical Polishing: CMP) is preferably used a process. 本実施の形態では、CMP処理によって、ゲート電極403上の下地絶縁膜401bを除去し、下地絶縁膜401を形成する。 In this embodiment, the CMP process, to remove the underlying insulating film 401b on the gate electrode 403, a base insulating film 401.

なお、本実施の形態では、ゲート電極403上の下地絶縁膜401bの除去にCMP処理を用いたが、他の除去処理を用いてもよい。 In the present embodiment uses a CMP process for the removal of the underlying insulating film 401b on the gate electrode 403, it may be used other removal process. または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。 Or a polishing process of CMP treatment or the like, etching (dry etching, wet etching) process or may be combined with plasma treatment. 例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。 For example, after the CMP process, by dry etching or plasma treatment (reverse sputtering, etc.), the aim of improving planarity of the treated surface. 除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、下地絶縁膜401bの材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。 The removal process, when performed in combination etching treatment, plasma treatment, etc., the order of steps is not particularly limited and may be set as appropriate depending material of the underlying insulating film 401b, thickness, and on the roughness of the surface.

なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。 Incidentally, CMP treatment may be performed only once, or may be performed more than once. 複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。 When the CMP treatment is performed plural times, after the primary polishing of high polishing rate, it is preferable to perform finish polishing with a low polishing rate. このように研磨レートの異なる研磨を組み合わせることによって、下地絶縁膜401bの表面の平坦性をより向上させることができる。 By combining polishing at different polishing rates, it is possible to improve the flatness of the surface of the base insulating film 401b.

また、CMP処理のかわりに、下地絶縁膜401b上に該下地絶縁膜401bとエッチング選択比が同じであるレジストマスクを用いてエッチングをしてゲート電極403が露出するように下地絶縁膜401bの一部を除去し、下地絶縁膜401を形成してもよい。 Further, in place of the CMP process, the underlying insulating film 401b as the lower fabric insulating film 401b and the etching selectivity over the base insulating film 401b is gate electrode 403 is exposed by etching using a resist mask is the same one part was removed, it may be a base insulating film 401.

次に、下地絶縁膜401およびゲート電極403上にゲート絶縁膜404を形成し、ゲート絶縁膜404上に酸化物半導体膜405を形成する(図13(A)参照)。 Next, the gate insulating film 404 over the base insulating film 401 and the gate electrode 403, the oxide semiconductor film 405 on the gate insulating film 404 (see FIG. 13 (A)). なお、ゲート絶縁膜404は、少なくともゲート電極403を覆っていればよい。 Note that the gate insulating film 404 only needs to cover at least the gate electrode 403.

ゲート絶縁膜404の材料としては、光が透過する材料を用いる。 As a material of the gate insulating film 404, a material through which light passes. ゲート絶縁膜404および酸化物半導体膜405の形成方法、材料などは、先の実施の形態のゲート絶縁膜304および酸化物半導体膜106を参酌することができる。 The method of forming the gate insulating film 404 and the oxide semiconductor film 405, etc. materials can be referred to for the gate insulating film 304 and the oxide semiconductor film 106 of the previous embodiment.

次に、酸化物半導体膜405上に感光性樹脂を形成する。 Next, a photosensitive resin over the oxide semiconductor film 405. 基板側から裏面露光を行い、ゲート電極403と重畳する感光性樹脂が露光されず、固定化し、ゲート電極403と重畳する酸化物半導体膜405上にレジストマスク430を形成する(図13(B)参照)。 Perform back exposure from the substrate side, not photosensitive resin which overlaps with the gate electrode 403 is exposed, immobilized, a resist mask 430 over the oxide semiconductor film 405 which overlaps with the gate electrode 403 (FIG. 13 (B) reference).

なお、裏面露光するため、基板、下地絶縁膜、酸化物半導体膜は光を透過する材料、ゲート電極は光を透過させない材料でなければならない。 In order to backside exposure, the substrate, the base insulating film, the oxide semiconductor film is a light transmitting material, the gate electrode must be a material that does not transmit light. 酸化物半導体膜に光を透過させない膜を用いると遮光されてしまうため、感光性樹脂を露光することができなくなってしまう。 Since thus is blocked and using a membrane that does not transmit light in the oxide semiconductor film, it is impossible to expose the photosensitive resin.

次に、レジストマスク430を用いて酸化物半導体膜405をエッチングし、ゲート電極403と重畳する島状の酸化物半導体膜406を形成する(図13(C)参照)。 Next, an oxide semiconductor film 405 using the resist mask 430 is etched to form island-shaped oxide semiconductor film 406 which overlaps with the gate electrode 403 (see FIG. 13 (C)).

次に、ゲート絶縁膜404および島状の酸化物半導体膜406上にソース電極およびドレイン電極(これと同じ層で形成される配線を含む)となる導電膜407を成膜する(図14(A)参照)。 Next, a conductive film 407 on the gate insulating film 404 and the island-shaped oxide semiconductor film 406 serving as a source electrode and a drain electrode (including a wiring formed using the same layer) is deposited (FIG. 14 (A )reference). 導電膜407は、単層構造としてもよいし、積層構造としてもよい。 The conductive film 407 may have a single layer structure or a stacked structure. 本実施の形態では、図14(A)に示すように領域415aと、領域415bとの間に段差が生じている。 In this embodiment, the region 415a, as shown in FIG. 14 (A), a step is formed between the region 415b.

導電膜407の形成方法、材料などは、先の実施の形態の導電膜107を参酌することができる。 Method of forming a conductive film 407, etc. material, can be referred to the conductive film 107 of the previous embodiment.

次に、導電膜407に除去(研磨)処理を行うことにより、島状の酸化物半導体膜406が露出するように導電膜407の一部を除去し、ソース電極408aおよびドレイン電極408bを形成する(図14(B)参照)。 Then, by performing the removal to the conductive film 407 (polishing) process to remove a portion of the conductive film 407 as an island-shaped oxide semiconductor film 406 is exposed, to form the source electrode 408a and drain electrode 408b (see FIG. 14 (B)).

除去処理によって、ゲート電極403と重畳する領域の導電膜407が除去され、自己整合的にソース電極408aおよびドレイン電極408bが形成される。 The removal process, the conductive film 407 in a region overlapping with the gate electrode 403 is removed, a self-aligned manner source electrode 408a and drain electrode 408b are formed. 除去方法としては化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を用いることが好適である。 As removal method a chemical mechanical polishing (Chemical Mechanical Polishing: CMP) is preferably used a process.

本実施の形態では、図14(A)に示すように領域415aと、領域415bとの間に生じた段差を利用して、島状の酸化物半導体膜406上に設けられた導電膜を除去処理(具体的には、CMP処理)することにより、ソース電極408aおよびドレイン電極408bを形成することができる。 In this embodiment, removal and region 415a, as shown in FIG. 14 (A), by using a level difference generated between the regions 415b, a conductive film provided over the island-shaped oxide semiconductor film 406 (Specifically, CMP treatment) treated by, it is possible to form the source electrode 408a and drain electrode 408b.

なお、本実施の形態では、ソース電極408aおよびドレイン電極408bの上面と島状の酸化物半導体膜406の上面の高さは揃っているが、これに限られず、ソース電極408aおよびドレイン電極408bの上面と島状の酸化物半導体膜406の上面の高さが多少ずれていても構わない。 In this embodiment, the height of the top surface of the oxide semiconductor film 406 upper surface and an island-shaped source electrode 408a and drain electrode 408b are aligned, but not limited thereto, the source electrode 408a and drain electrode 408b the upper surface of the height of the upper surface and the island-shaped oxide semiconductor film 406 may be slightly deviated.

なお、本実施の形態では、ゲート電極403と重畳する領域の導電膜407の除去にCMP処理を用いたが、他の除去処理を用いてもよい。 In the present embodiment uses the CMP process for removing the conductive film 407 in a region overlapping with the gate electrode 403, it may be used other removal process. または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。 Or a polishing process of CMP treatment or the like, etching (dry etching, wet etching) process or may be combined with plasma treatment. 例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。 For example, after the CMP process, by dry etching or plasma treatment (reverse sputtering, etc.), the aim of improving planarity of the treated surface. 除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜207の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。 The removal process, an etching process, when performed in combination a plasma treatment, the order of steps is not particularly limited and may be set as appropriate depending material of the conductive film 207, the film thickness, and on the roughness of the surface. また、CMP処理で領域415bにおける導電膜407の大部分を除去し、残りの導電膜407をドライエッチング処理で除去してもよい。 Further, to remove most of the conductive film 407 in the region 415b in the CMP process, may be removed and the remaining conductive film 407 by dry etching. このようにすることにより、導電膜407と島状の酸化物半導体膜406とのエッチング選択比がとりやすくなるものもある。 By doing so, some of which easily take the etching selection ratio between the oxide semiconductor film 406 of the conductive film 407 and the island-shaped. そのため、島状の酸化物半導体膜406が薄くなることを抑制することができる。 Therefore, it is possible to suppress that the island-shaped oxide semiconductor film 406 becomes thinner.

なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。 Incidentally, CMP treatment may be performed only once, or may be performed more than once. 複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。 When the CMP treatment is performed plural times, after the primary polishing of high polishing rate, it is preferable to perform finish polishing with a low polishing rate. このように研磨レートの異なる研磨を組み合わせることによって、導電膜407の表面の平坦性をより向上させることができる。 By combining polishing at different polishing rates, it is possible to improve the flatness of the surface of the conductive film 407.

また、CMP処理のかわりに、導電膜407上に該導電膜407とエッチング選択比が同じであるレジストマスクを用いてエッチングをして島状の酸化物半導体膜406が露出するように導電膜407の一部を除去し、ソース電極408aおよびドレイン電極408bを形成してもよい。 Moreover, CMP instead of processing the conductive film so that the island-shaped oxide semiconductor film 406 by etching to expose using a resist mask conductive film 407 and the etching selectivity ratio is the same over the conductive film 407 407 some removed, it may be the source electrode 408a and drain electrode 408b.

また、本実施の形態では、導電膜407の一部を除去し、該導電膜407を加工してソース電極408aおよびドレイン電極408bを形成したが、これに限られず、先に導電膜407を加工し、加工後に該導電膜407の一部を除去してソース電極408aおよびドレイン電極408bを形成してもよい。 Further, in this embodiment, to remove a portion of the conductive film 407 has formed the source electrode 408a and drain electrode 408b by processing the conductive film 407 is not limited to this, processing the conductive film 407 above and it may be the source electrode 408a and drain electrode 408b by removing a portion of the conductive film 407 after processing.

このように、裏面露光によりゲート電極403と重畳する酸化物半導体膜上にレジストマスクを形成し、エッチング工程により島状の酸化物半導体膜を形成し、導電膜407に対して島状の酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極408aおよびドレイン電極408bを形成することができる。 Thus, a resist mask is formed over the oxide semiconductor film overlapping with the gate electrode 403 by backside exposure, an etching step to form an island-shaped oxide semiconductor film, the island-shaped oxide relative to the conductive film 407 by the semiconductor film performs removal processing so as to expose, it is possible to form a self-aligned manner source electrode 408a and drain electrode 408b. これにより、ゲート電極403と重畳しないソース電極408aおよびドレイン電極408bを形成することができる。 Thus, it is possible to form the source electrode 408a and drain electrode 408b which does not overlap with the gate electrode 403. そのため、ソース電極408aおよびドレイン電極408bを形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Therefore, there is no misalignment when forming the source electrode 408a and drain electrode 408b, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

次に、島状の酸化物半導体膜406、ソース電極408aおよびドレイン電極408b上に絶縁膜410を形成する(図14(C)参照)。 Next, island-shaped oxide semiconductor film 406, an insulating film 410 on the source electrode 408a and drain electrode 408b (see FIG. 14 (C)).

絶縁膜410の形成方法、材料などは、先の実施の形態の絶縁膜110を参酌することができる。 The method of forming the insulating film 410, etc. materials can be referred to for the insulating film 110 of the previous embodiment.

また、島状の酸化物半導体膜406において、先の実施の形態のようなLoff領域(高抵抗領域)がなく、島状の酸化物半導体膜406に寄与する抵抗を低減することができる。 Further, in the oxide semiconductor film 406 of the island, Loff regions, such as the previous embodiment (high resistance region) no, it is possible to reduce the contributing resistance into the island-shaped oxide semiconductor film 406. よって、トランジスタ450のオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor 450.

また、ゲート電極403とソース電極408a(またはドレイン電極408b)とが重畳しないため、寄生容量を低減させることができ、トランジスタ450を高速駆動させることを可能とすることができる。 Further, since the gate electrode 403 and the source electrode 408a and the (or drain electrode 408b) do not overlap, it is possible to reduce the parasitic capacitance, a transistor 450 can make it possible to high-speed driving.

また、絶縁膜410上にさらに酸化アルミニウム膜を設けると好ましい。 Also, preferably provided further aluminum oxide film over the insulating film 410. 特に膜密度が3.2g/cm 以上、さらに好ましくは3.6g/cm 以上の酸化アルミニウム膜を用いるとよい。 Particularly film density 3.2 g / cm 3 or more, more preferably in an a 3.6 g / cm 3 or more of the aluminum oxide film. 酸化アルミニウム膜の膜厚は、30nm以上150nm以下、好ましくは50nm以上100nm以下であるとよい。 The film thickness of the aluminum oxide film, 30 nm or more 150nm or less, preferably may is 50nm or 100nm or less. 当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。 The density of the aluminum oxide film within the above numerical value, it is possible to prevent the moisture and hydrogen enters the oxide semiconductor film, diffuses. また、島状の酸化物半導体膜406または/および絶縁膜410から酸素が抜けてしまうことを抑制することができる。 Further, it is possible to suppress the oxygen fall out from the island-shaped oxide semiconductor film 406 and / or the insulating film 410.

以上のように、本実施の形態に示す酸化物半導体を用いた半導体装置において、裏面露光によりゲート電極と重畳する酸化物半導体膜上にレジストマスクを形成し、導電膜に対して島状の酸化物半導体膜が露出するように除去処理を行うことで、自己整合的にソース電極およびドレイン電極を形成することができる。 As described above, in the semiconductor device including an oxide semiconductor in this embodiment, a resist mask is formed over the oxide semiconductor film overlapping with the gate electrode by backside exposure, the island-shaped oxide relative to the conductive film by performing the removal process so sEMICONDUCTOR film is exposed, it is possible to form a self-aligned manner source electrode and a drain electrode. また、Loff領域(高抵抗領域)がなく、島状の酸化物半導体膜に寄与する抵抗を低減することができる。 Further, Loff region (high resistance region) no, it is possible to reduce the contributing resistance into the island-shaped oxide semiconductor film. よって、トランジスタのオン電流を高めることができる。 Therefore, it is possible to increase the on-current of the transistor.

さらにソース電極およびドレイン電極を形成する際にアライメントのずれがなく、チャネル長を微細化することができる。 Furthermore there is no misalignment when forming the source electrode and the drain electrode, the channel length can be miniaturized. これにより、信頼性の高い半導体装置を作製することができる。 Thus, it is possible to manufacture a highly reliable semiconductor device.

したがって、酸化物半導体を用いた半導体装置のオン電流の低下を抑制することができ、寄生容量を低減させることができるなどの安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。 Therefore, it is possible to suppress a decrease in on-current of the semiconductor device including an oxide semiconductor, a stable electric characteristics such as it is possible to reduce the parasitic capacitance grants, to provide a highly reliable semiconductor device be able to. また、当該半導体装置の作製方法を提供することができる。 Further, it is possible to provide a manufacturing method of the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態5) (Embodiment 5)
本実施の形態では、実施の形態1乃至実施の形態4に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。 In this embodiment, using the transistors shown in Embodiments 1 to 4 embodiment, which can hold stored data even when power is not supplied, and the an unlimited number of write cycles , it will be described with reference to the accompanying drawings.

図15は、半導体装置の構成の一例である。 Figure 15 is an example of a structure of a semiconductor device. 図15(A)に、半導体装置の断面図を、図15(B)に半導体装置の平面図を、図15(C)に半導体装置の回路図をそれぞれ示す。 Figure 15 (A), the cross-sectional view of a semiconductor device, the plan view of the semiconductor device in FIG. 15 (B), respectively a circuit diagram of the semiconductor device in FIG. 15 (C). ここで、図15(A)は、図15(B)のI−J、およびK−Lにおける断面に相当する。 Here, FIG. 15 (A) corresponds to a cross section along line I-J, and K-L in FIG. 15 (B).

図15(A)および図15(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ760を有し、上部に第2の半導体材料を用いたトランジスタ762を有するものである。 The semiconductor device shown in FIG. 15 (A) and FIG. 15 (B) includes a transistor 760 including a first semiconductor material in a lower portion, and a transistor 762 including a second semiconductor material on top . トランジスタ762としては、上述の実施の形態で示すトランジスタの構造を適用することができる。 The transistor 762 can be applied to the structure of the transistor shown in the above embodiments. ここでは、実施の形態1のトランジスタ150を用いた場合の例を記載する。 Here it is described an example of using the transistor 150 of the first embodiment.

ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。 Here, the first semiconductor material and the second semiconductor material are preferably materials having different band gaps. 例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。 For example, the first semiconductor material is a semiconductor material other than an oxide semiconductor (such as silicon), it can be a second semiconductor material and the oxide semiconductor. 酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。 Transistor including a material other than an oxide semiconductor can operate at high speed easily. 一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。 On the other hand, a transistor including an oxide semiconductor can hold charge for a long time owing to its characteristics.

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。 Note that the transistor will be described as both an n-channel type transistor, it is needless to say it is possible to use a p-channel type transistor. また、情報を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタ150に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。 Further, except for using the transistor 150 as shown in Embodiment 1 using an oxide semiconductor to hold information, such as the structure of the material and a semiconductor device used in a semiconductor device, a specific configuration of a semiconductor device wherein need not be limited to those shown in.

図15(A)におけるトランジスタ760は、半導体材料(例えば、シリコンなど)を含む基板700に設けられたチャネル形成領域716と、チャネル形成領域716を挟むように設けられた不純物領域720と、不純物領域720に接する金属間化合物領域724と、チャネル形成領域716上に設けられたゲート絶縁膜708と、ゲート絶縁膜708上に設けられたゲート電極710と、を有する。 Transistor 760 in FIG. 15 (A) is a semiconductor material (e.g., silicon) and the channel formation region 716 provided on the substrate 700 including, impurity regions 720 provided so as to sandwich the channel forming region 716, an impurity region has a intermetallic compound regions 724 in contact with the 720, the gate insulating film 708 provided over the channel formation region 716, a gate electrode 710 provided over the gate insulating film 708, a. なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。 Incidentally, in the figure, but it is explicitly may not have the source electrode and the drain electrode, for convenience, may be referred to as transistors including such conditions. また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。 In this case, in order to explain the connection of a transistor, it may be expressed as a source electrode and a drain electrode including a source region and a drain region. つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。 That is, in this specification, the term source electrode may include a source region.

基板700上にはトランジスタ760を囲むように素子分離絶縁膜706が設けられており、トランジスタ760を覆うように絶縁膜728、および絶縁膜730が設けられている。 On the substrate 700 is an element isolation insulating film 706 is provided so as to surround the transistor 760, the insulating film 728 and the insulating film 730 to cover the transistor 760 is provided. なお、トランジスタ760において、ゲート電極710の側面に側壁絶縁膜(サイドウォール絶縁膜)を設け、不純物濃度が異なる領域を含む不純物領域720としてもよい。 Note that in the transistor 760 is provided with a side-wall insulation film (side-wall insulation film) on the side surfaces of the gate electrode 710 may be an impurity region 720 is an impurity concentration include different regions.

単結晶半導体基板を用いたトランジスタ760は、高速動作が可能である。 Transistor 760 formed using a single crystal semiconductor substrate can operate at high speed. このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。 Thus, by using the transistor as a reading transistor can be read at high speed. トランジスタ760を覆うように絶縁膜を2層形成する。 An insulating film to cover the transistor 760 to form two layers. トランジスタ762および容量素子764の形成前の処理として、2層の該絶縁膜にCMP処理を施して、平坦化した絶縁膜728、絶縁膜730を形成し、同時にゲート電極710の上面を露出させる。 As treatment prior to formation of the transistor 762 and the capacitor 764, CMP treatment is performed on the insulating film of the second layer, planarized insulating film 728, an insulating film 730 is formed to expose the upper surface of the gate electrode 710 at the same time.

絶縁膜728、絶縁膜730は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。 Insulating film 728, insulating film 730 is typically a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, a silicon nitride film, an aluminum nitride film, a silicon nitride oxide film, such as aluminum nitride oxide film It may be an inorganic insulating film. 絶縁膜728、絶縁膜730は、プラズマCVD法またはスパッタリング法等を用いて形成することができる。 Insulating film 728, the insulating film 730 can be formed by a plasma CVD method, a sputtering method, or the like.

また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。 Further, polyimide, an acrylic resin, a benzocyclobutene-based resin, an organic material such as. また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。 Other than such organic materials, it is possible to use such a low-dielectric constant material (low-k material). 有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜728、絶縁膜730を形成してもよい。 In the case of using an organic material, a spin coating method, a wet method such as printing method may be an insulating film 728, the insulating film 730.

なお、本実施の形態において、絶縁膜728として窒化シリコン膜、絶縁膜730として酸化シリコン膜を用いる。 Note that in this embodiment, a silicon nitride film as the insulating film 728, a silicon oxide film used as the insulating film 730.

トランジスタ762は作製工程において、絶縁膜730表面にゲート電極748およびゲート絶縁膜737を形成し、ゲート電極710上のゲート絶縁膜737に開口を設け、ゲート電極710およびゲート絶縁膜737上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極742aおよびドレイン電極742bを形成する。 Transistor 762 in the manufacturing process to form a gate electrode 748 and the gate insulating film 737 on the insulating film 730 surface, an opening formed in the gate insulating film 737 on the gate electrode 710, provided on the gate electrode 710 and the gate insulating film 737 the conductive film by using a step of removing by a chemical mechanical polishing process to form the source electrode 742a and drain electrode 742b.

よって、トランジスタ762は、Loff幅を小さくすることができるため、トランジスタ762のオン特性を向上させることが可能となる。 Thus, the transistor 762, it is possible to reduce the Loff width, it is possible to improve the on-state characteristics of the transistor 762.

ソース電極742aおよびドレイン電極742bの形成工程におけるゲート電極748と重畳する導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。 In the step of removing the conductive film overlapping with the gate electrode 748 of the source electrode 742a and drain electrode 742b of the forming process, since no use of an etching process using a resist mask, it is possible to perform precision machining accuracy. よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。 Consequently, in a process for manufacturing the semiconductor device, a transistor having a shape and characteristics miniaturized structure with less variation can be manufactured with high yield.

除去処理(例えばCMP処理)により十分に平坦化したゲート絶縁膜737、ソース電極742aおよびドレイン電極742b上に酸化物半導体膜744を形成する。 Removal process (e.g. CMP process) gate insulating film 737 was sufficiently planarized by, forming the oxide semiconductor film 744 over the source electrode 742a and drain electrode 742b.

図15(A)に示すトランジスタ762は、酸化物半導体をチャネル形成領域に用いたトランジスタである。 Transistor 762 shown in FIG. 15 (A) is a transistor including an oxide semiconductor in a channel formation region. ここで、トランジスタ762に含まれる酸化物半導体膜744は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。 Here, the oxide semiconductor film 744 included in the transistor 762, as described in the above embodiment, it is desirable that impurities such as moisture and hydrogen is one which is highly purified is removed as much as possible. また、酸素欠損が十分に補填されたものであることが好ましい。 Further, it is preferable that oxygen vacancies are those that are fully compensated. このような酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ762を得ることができる。 By using such an oxide semiconductor can be obtained transistor 762 which has extremely favorable off characteristics.

トランジスタ762は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。 Transistor 762 is an off-state current is extremely small, it is possible to be held for a long time storage contents by using this. つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。 In other words, does not require a refresh operation, or, since it is possible to frequency of refresh operation is extremely small semiconductor memory device can be a sufficient reduction in power consumption.

トランジスタ762上には、層間絶縁膜750が単層または積層で設けられている。 Over the transistor 762, an interlayer insulating film 750 is formed as a single layer or a stacked. 本実施の形態では、層間絶縁膜750として、酸化アルミニウム膜を用いる。 In this embodiment, as the interlayer insulating film 750, an aluminum oxide film is used. 酸化アルミニウム膜を高密度(膜密度3.2g/cm 以上、好ましくは3.6g/cm 以上)とすることによって、トランジスタ762に安定な電気特性を付与することができる。 Dense aluminum oxide film (film density 3.2 g / cm 3 or higher, preferably 3.6 g / cm 3 or higher) by a, it can have stable electric characteristics to a transistor 762.

また、層間絶縁膜750を介して、トランジスタ762のソース電極742aと重畳する領域には、導電膜753が設けられており、ソース電極742aと、層間絶縁膜750と、導電膜753とによって、容量素子764が構成される。 Further, through the interlayer insulating film 750, a region overlapping with the source electrode 742a of the transistor 762 is conductive film 753 is provided, and the source electrode 742a, and the interlayer insulating film 750, by the conductive film 753, capacitor element 764 is configured. すなわち、トランジスタ762のソース電極742aは、容量素子764の一方の電極として機能し、導電膜753は、容量素子764の他方の電極として機能する。 That is, the source electrode 742a of the transistor 762 functions as one electrode of the capacitor 764, the conductive film 753 functions as the other electrode of the capacitor 764. なお、容量が不要の場合には、容量素子764を設けない構成とすることもできる。 Incidentally, when the capacity is not required, it may be a structure without the capacitor 764. また、容量素子764は、別途、トランジスタ762の上方に設けてもよい。 The capacitor 764 may be separately provided above the transistor 762.

トランジスタ762および容量素子764の上には絶縁膜752が設けられている。 Over the transistor 762 and the capacitor 764 is provided with the insulating film 752. そして、絶縁膜752上にはトランジスタ762と、他のトランジスタを接続するための配線756が設けられている。 Then, over the insulating film 752 and the transistor 762, a wiring 756 for connecting another transistor is provided. 図15(A)には図示しないが、配線756は、層間絶縁膜750および絶縁膜752などに形成された開口に形成された電極を通してドレイン電極742bと電気的に接続される。 Although not shown in FIG. 15 (A), the wiring 756 is connected to the drain electrode 742b electrically through electrodes formed in an opening formed in an interlayer insulating film 750 and the insulating film 752.

図15(A)および図15(B)において、トランジスタ760と、トランジスタ762とは、少なくとも一部が重畳するように設けられており、トランジスタ760のソース領域またはドレイン領域と酸化物半導体膜744の一部が重畳するように設けられているのが好ましい。 In FIG. 15 (A) and FIG. 15 (B), the transistors 760, the transistor 762 is provided so as to at least partly overlap, the source region or the drain region of the transistor 760 and the oxide semiconductor film 744 preferably, a portion is provided so as to overlap. また、トランジスタ762および容量素子764が、トランジスタ760の少なくとも一部と重畳するように設けられている。 Further, the transistor 762 and the capacitor 764 are provided so as to overlap with at least part of the transistor 760. 例えば、容量素子764の導電膜753は、トランジスタ760のゲート電極710と少なくとも一部が重畳して設けられている。 For example, the conductive film 753 of the capacitor 764, with at least part of the gate electrode 710 of the transistor 760 is provided so as to overlap. このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。 By employing such a planar layout, it is possible to reduce the area occupied by the semiconductor device can be highly integrated.

なお、ドレイン電極742bおよび配線756の電気的接続は、ドレイン電極742bおよび配線756を直接接触させて行ってもよいし、ドレイン電極742bおよび配線756の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。 Incidentally, the electrical connection between the drain electrode 742b and the wiring 756 may be performed by contacting the drain electrode 742b and the wiring 756 directly, and an electrode provided in the insulating film between the drain electrode 742b and the wiring 756, the electrode it may be carried out through the. また、間に介する電極は、複数でもよい。 The electrode connection may be established through a plurality.

次に、図15(A)および図15(B)に対応する回路構成の一例を図15(C)に示す。 Next, it is shown in FIG. 15 (C) an example of a circuit configuration corresponding to FIG. 15 (A) and FIG. 15 (B).

図15(C)において、第1の配線(1st Line)とトランジスタ760のソース電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ760のドレイン電極とは、電気的に接続されている。 In FIG. 15 (C), and the source electrode of the first wiring (1st Line) and the transistor 760 are electrically connected to the drain electrode of the second wiring (2nd Line) and transistor 760, electrically It is connected. また、第3の配線(3rd Line)とトランジスタ762のソース電極またはドレイン電極の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ762のゲート電極とは、電気的に接続されている。 Further, one and the the third wiring (3rd Line) and the source electrode or the drain electrode of the transistor 762 are electrically connected to the fourth wiring (4th Line), a gate electrode of the transistor 762, electric It is connected to the. そして、トランジスタ760のゲート電極と、トランジスタ762のソース電極またはドレイン電極の一方は、容量素子764の電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子764の電極の一方は電気的に接続されている。 The gate electrode of the transistor 760, one of a source electrode and a drain electrode of the transistor 762, electrically connected to the other electrode of the capacitor 764, a fifth wiring (5th Line), the electrodes of the capacitor 764 one of which is electrically connected.

図15(C)に示す半導体装置では、トランジスタ760のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 15 in the semiconductor device shown in (C), by utilizing a characteristic that allows the holding potential of the gate electrode of the transistor 760, as in the following writing, holding, and reading of data are possible.

情報の書き込みおよび保持について説明する。 Writing and holding of data will be described. まず、第4の配線の電位を、トランジスタ762がオン状態となる電位にして、トランジスタ762をオン状態とする。 First, the potential of the fourth wiring is set to a potential at which the transistor 762 is turned on, so that the transistor 762 is turned on. これにより、第3の配線の電位が、トランジスタ760のゲート電極、および容量素子764に与えられる。 Accordingly, the potential of the third wiring is supplied gate electrode of the transistor 760, and the capacitor 764. すなわち、トランジスタ760のゲート電極には、所定の電荷が与えられる(書き込み)。 That is, the gate electrode of the transistor 760, a predetermined charge is supplied (write). ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。 Here, two kinds of charges providing different potential levels (hereinafter Low level charge and a High-level charge) is given. その後、第4の配線の電位を、トランジスタ762がオフ状態となる電位にして、トランジスタ762をオフ状態とすることにより、トランジスタ760のゲート電極に与えられた電荷が保持される(保持)。 Thereafter, the potential of the fourth wiring, the transistor 762 is set to a potential at which the off state, so that the transistor 762 turned off, the charge given to the gate electrode of the transistor 760 is held (holding).

トランジスタ762のオフ電流は極めて小さいため、トランジスタ760のゲート電極の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 762 is extremely small, the charge of the gate electrode of the transistor 760 is held for a long time.

次に情報の読み出しについて説明する。 Next, reading of data will be described. 第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ760のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。 In a state that gives a predetermined potential to the first wiring (constant potential), an appropriate potential (reading potential) to the fifth wiring, depending on the amount of charge held in the gate electrode of the transistor 760, the 2 wiring varies potentials. 一般に、トランジスタ760をnチャネル型とすると、トランジスタ760のゲート電極にHighレベル電荷が与えられている場合の見かけのしきい値V th_Hは、トランジスタ760のゲート電極にLowレベル電荷が与えられている場合の見かけのしきい値V th_Lより低くなるためである。 In general, when the transistor 760 is an n-channel transistor, the threshold V th - H of the apparent if given High-level charge to the gate electrode of the transistor 760 is Low level charge is supplied to the gate electrode of the transistor 760 If it becomes lower than the threshold value V th - L apparent. ここで、見かけのしきい値電圧とは、トランジスタ760を「オン状態」とするために必要な第5の配線の電位をいうものとする。 Here, the apparent threshold voltage refers to the potential of the fifth wiring required to the transistor 760 as the "on state". したがって、第5の配線の電位をV th_HとV th_Lの中間の電位V とすることにより、トランジスタ760のゲート電極に与えられた電荷を判別できる。 Therefore, the potential of the fifth wiring to a potential V 0 intermediate between V th - H and V th - L, can be determined charge supplied to the gate electrode of the transistor 760. 例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV (>V th_H )となれば、トランジスタ760は「オン状態」となる。 For example, in writing, when the High-level charge is supplied, the potential of the fifth wiring is if the V 0 (> V th_H), transistor 760 is "on-state". Lowレベル電荷が与えられていた場合には、第5の配線の電位がV (<V th_L )となっても、トランジスタ760は「オフ状態」のままである。 When the Low-level charge is given, even when the potential of the fifth wiring is V 0 (<V th_L), the transistor 760 remains "off state". このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。 Therefore, by looking at the potential of the second wiring, it is possible to read the information stored.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。 Note that in the case where memory cells are arrayed, it is necessary to read only data of desired memory cell. このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ760が「オフ状態」となるような電位、つまり、V th_Hより小さい電位を第5の配線に与えればよい。 In the case where such reading is not performed, the potential at which the transistor 760 regardless of the state of the gate electrode is "off state", i.e., may be applied to V th - H smaller potential to the fifth wiring. または、ゲート電極の状態にかかわらずトランジスタ760が「オン状態」となるような電位、つまり、V th_Lより大きい電位を第5の配線に与えればよい。 Alternatively, a potential at which the transistor 760 regardless of the state of the gate electrode is "ON state", i.e., may be supplied to V th - L greater potential to the fifth wiring.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。 In the semiconductor device in this embodiment, by applying an extremely small transistor off-state current including an oxide semiconductor in a channel formation region, it is possible to store data for an extremely long period. つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, refresh operation is not needed, or, since it is possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption. また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。 Further, when power is not supplied even (note that the potential is preferably fixed), it is possible to hold the stored contents for a long time.

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。 In the semiconductor device described in this embodiment does not need high voltage for writing data, there is no problem of deterioration of elements. 例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。 For example, unlike a conventional nonvolatile memory, inject and electrons into the floating gate, it is not necessary to perform extraction of electrons from the floating gate, it does not occur any problem such as deterioration of a gate insulating film. すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。 In other words, the semiconductor device according to the disclosed invention is not limited to the number of times of writing which is a problem in a conventional nonvolatile memory, and reliability thereof is drastically improved. さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。 Further, the ON-state transistor, the off-state, since data is written can be easily realized high-speed operation.

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。 As described above, it is possible to provide a manufacturing method of miniaturization and high integration achieved, and high semiconductor device electrical characteristics are imparted, and the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態6) (Embodiment 6)
本実施の形態においては、実施の形態1乃至実施の形態4に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態5に示した構成と異なる構成について、図16および図17を用いて説明を行う。 In this embodiment, using the transistors shown in Embodiments 1 to 4 embodiment, which can hold stored data even when power is not supplied and the semiconductor device unlimited number of write cycles, the structure different from the structure described in embodiment 5 will be described with reference to FIGS. 16 and 17.

図16(A)は、半導体装置の回路構成の一例を示し、図16(B)は半導体装置の一例を示す概念図である。 FIG. 16 (A) illustrates an example of a circuit configuration of a semiconductor device, FIG. 16 (B) is a conceptual diagram illustrating an example of a semiconductor device. まず、図16(A)に示す半導体装置について説明を行い、続けて図16(B)に示す半導体装置について、以下説明を行う。 First, the description will be given of a semiconductor device shown in FIG. 16 (A), the semiconductor device shown in FIG. 16 (B) Subsequently, a description below.

図16(A)に示す半導体装置において、ビット線BLとトランジスタ762のソース電極またはドレイン電極とは電気的に接続され、ワード線WLとトランジスタ762のゲート電極とは電気的に接続され、トランジスタ762のソース電極またはドレイン電極と容量素子764の第1の端子とは電気的に接続されている。 In the semiconductor device shown in FIG. 16 (A), the source electrode or the drain electrode of the bit line BL and the transistor 762 are electrically connected to the gate electrode of the word line WL and the transistor 762 is electrically connected to the transistor 762 the first terminal of the source electrode and the drain electrode and the capacitor 764 are electrically connected.

次に、図16(A)に示す半導体装置(メモリセル850)に、情報の書き込みおよび保持を行う場合について説明する。 Next, the semiconductor device (memory cell 850) illustrated in FIG. 16 (A), will be described writing and holding of data.

まず、ワード線WLの電位を、トランジスタ762がオン状態となる電位として、トランジスタ762をオン状態とする。 First, the potential of the word line WL, and a potential at which the transistor 762 is turned on, so that the transistor 762 is turned on. これにより、ビット線BLの電位が、容量素子764の第1の端子に与えられる(書き込み)。 Accordingly, the potential of the bit line BL is supplied to the first terminal of the capacitor 764 (writing). その後、ワード線WLの電位を、トランジスタ762がオフ状態となる電位として、トランジスタ762をオフ状態とすることにより、容量素子764の第1の端子の電位が保持される(保持)。 Thereafter, the potential of the word line WL, the transistor 762 is a potential at which the off state, so that the transistor 762 turned off, the potential of the first terminal of the capacitor 764 is held (holding).

酸化物半導体を用いたトランジスタ762は、オフ電流が極めて小さいという特徴を有している。 Transistor 762 including an oxide semiconductor has extremely low off-state current. このため、トランジスタ762をオフ状態とすることで、容量素子764の第1の端子の電位(あるいは、容量素子764に蓄積された電荷)を極めて長時間にわたって保持することが可能である。 Therefore, when the transistor 762 turned off, it is possible to hold the potential of the first terminal of the capacitor 764 (or the charge accumulated in the capacitor 764) a very long time.

次に、情報の読み出しについて説明する。 Next, reading of data will be described. トランジスタ762がオン状態となると、浮遊状態であるビット線BLと容量素子764とが導通し、ビット線BLと容量素子764の間で電荷が再分配される。 Transistor 762 is turned on, the bit line BL and the capacitor 764 is in a floating state is conducting, the charge between the bit line BL and the capacitor 764 is redistributed. その結果、ビット線BLの電位が変化する。 As a result, the potential of the bit line BL changes. ビット線BLの電位の変化量は、容量素子764の第1の端子の電位(あるいは容量素子764に蓄積された電荷)によって、異なる値をとる。 The amount of change in potential of the bit line BL, the potential of the first terminal of the capacitor 764 (or the charge accumulated in the capacitor 764), takes a different value.

例えば、容量素子764の第1の端子の電位をV、容量素子764の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。 For example, the potential of the first terminal of the capacitor 764 V, the capacitance of the capacitor 764 C, the capacitance component included in the bit line BL (hereinafter, also referred to as a bit line capacitance) the CB, before the charge is redistributed When the potential of the bit line BL and VB0, the potential of the bit line BL after the charge is redistributed becomes (CB × VB0 + C × V) / (CB + C). 従って、メモリセル850の状態として、容量素子764の第1の端子の電位がV1とV0(V1>V0)の2つの状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。 Therefore, as the state of the memory cell 850, the potential of the first terminal of the capacitor 764 is to take two states V1 and V0 (V1> V0), the bit line BL in the case of holding the potential V1 potential (= CB × VB0 + C × V1) / (CB + C)), the potential (= CB × VB0 + C × V0 of the bit line BL in the case of holding the potential V0) / (CB + C)) it can be seen that higher than .

そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。 Then, by comparing the potential of the bit line BL to a predetermined potential, data can be read.

このように、図16(A)に示す半導体装置は、トランジスタ762のオフ電流が極めて小さいという特徴から、容量素子764に蓄積された電荷は長時間にわたって保持することができる。 Thus, the semiconductor device shown in FIG. 16 (A), because the off-state current of the transistor 762 is extremely small, the charge accumulated in the capacitor 764 can be held for a long time. つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, refresh operation is not needed, or, since it is possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption. また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。 Moreover, even when power is not supplied, it is possible to hold the stored contents for a long time.

次に、図16(B)に示す半導体装置について、説明を行う。 Next, the semiconductor device shown in FIG. 16 (B), it will be described.

図16(B)に示す半導体装置は、上部に記憶回路として図16(A)に示したメモリセル850を複数有するメモリセルアレイ851aおよびメモリセルアレイ851bを有し、下部に、メモリセルアレイ851(メモリセルアレイ851aおよびメモリセルアレイ851b)を動作させるために必要な周辺回路853を有する。 The semiconductor device shown in FIG. 16 (B) has a memory cell array 851a and the memory cell array 851b having a plurality of memory cells 850 shown in FIG. 16 (A) as memory circuits in the upper portion, the lower, the memory cell array 851 (memory cell array 851a and a peripheral circuit 853 is necessary for operating the memory cell array 851b). なお、周辺回路853は、メモリセルアレイ851と電気的に接続されている。 Note that the peripheral circuit 853 is electrically connected to the memory cell array 851.

図16(B)に示した構成とすることにより、周辺回路853をメモリセルアレイ851(メモリセルアレイ851aおよびメモリセルアレイ851b)の直下に設けることができるため半導体装置の小型化を図ることができる。 By configuring the shown in FIG. 16 (B), it is possible to reduce the size of the semiconductor device since it is possible to provide a peripheral circuit 853 immediately below the memory cell array 851 (memory cell array 851a and the memory cell array 851b).

周辺回路853に設けられるトランジスタは、実施の形態5のトランジスタ762とは異なる半導体材料を用いるのがより好ましい。 Transistor provided in the peripheral circuit 853, it is more preferable to use a semiconductor material that is different from a transistor 762 of the fifth embodiment. 例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。 For example, silicon, germanium, silicon germanium, may be used silicon carbide, gallium arsenide, or the like and it is preferable to use a single crystal semiconductor. 他に、有機半導体材料などを用いてもよい。 Alternatively, or the like may be used organic semiconductor material. このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。 A transistor including such a semiconductor material can operate at sufficiently high speed. したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。 Thus, the transistor, various circuits (logic circuit or a driver circuit) which needs to operate at high speed can be realized favorably.

なお、図16(B)に示した半導体装置では、2つのメモリセルアレイ851(メモリセルアレイ851aと、メモリセルアレイ851b)が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。 In the semiconductor device shown in FIG. 16 (B), (a memory cell array 851a, the memory cell array 851b) 2 single memory cell array 851 although illustrating the configuration stacked, the number of memory cell arrays to be stacked is not limited thereto . 3つ以上のメモリセルアレイを積層する構成としても良い。 Three or more memory cell arrays may be stacked.

次に、図16(A)に示したメモリセル850の具体的な構成について図17を用いて説明を行う。 Next, it will be described with reference to FIG. 17 specific structure of the memory cell 850 shown in FIG. 16 (A).

図17は、メモリセル850の構成の一例である。 Figure 17 is an example of a structure of the memory cell 850. 図17(A)に、メモリセル850の断面図を、図17(B)にメモリセル850の平面図をそれぞれ示す。 In FIG. 17 (A), shows a cross-sectional view of the memory cell 850, a plan view of the memory cell 850 in FIG. 17 (B), respectively. ここで、図17(A)は、図17(B)のM−N、およびO−Pにおける断面に相当する。 Here, FIG. 17 (A) corresponds to a cross section along line M-N, and O-P in FIG. 17 (B).

図17(A)および図17(B)に示すトランジスタ762は、実施の形態1乃至実施の形態4で示した構成と同一の構成とすることができる。 Figure 17 (A) and the transistor 762 shown in FIG. 17 (B) may be the same configuration as the configuration described in Embodiment 1 to Embodiment 4 of the embodiment.

トランジスタ762上には、層間絶縁膜750が単層または積層で設けられている。 Over the transistor 762, an interlayer insulating film 750 is formed as a single layer or a stacked. また、層間絶縁膜750を介して、トランジスタ762のソース電極742aと重畳する領域には、導電膜753が設けられており、ソース電極742aと、層間絶縁膜750と、導電膜753とによって、容量素子764が構成される。 Further, through the interlayer insulating film 750, a region overlapping with the source electrode 742a of the transistor 762 is conductive film 753 is provided, and the source electrode 742a, and the interlayer insulating film 750, by the conductive film 753, capacitor element 764 is configured. すなわち、トランジスタ762のソース電極742aは、容量素子764の一方の電極として機能し、導電膜753は、容量素子764の他方の電極として機能する。 That is, the source electrode 742a of the transistor 762 functions as one electrode of the capacitor 764, the conductive film 753 functions as the other electrode of the capacitor 764.

トランジスタ762および容量素子764の上には絶縁膜752が設けられている。 Over the transistor 762 and the capacitor 764 is provided with the insulating film 752. そして、絶縁膜752上にはメモリセル850と、隣接するメモリセル850を接続するための配線756が設けられている。 Then, a memory cell 850 over the insulating film 752, the wiring 756 for connecting the memory cells 850 adjacent are provided. 図示しないが、配線756は、層間絶縁膜750および絶縁膜752などに形成された開口を介してトランジスタ762のドレイン電極742bと電気的に接続されている。 Although not shown, the wiring 756 is the drain electrode 742b electrically connected to the transistor 762 through an opening formed in an interlayer insulating film 750 and the insulating film 752. 但し、開口に他の導電膜を設け、該他の導電膜を介して、配線756とドレイン電極742bとを電気的に接続してもよい。 However, it provided another conductive film in the opening, through said other conductive film, a wiring 756 and the drain electrode 742b may be electrically connected. なお、配線756は、図16(A)の回路図におけるビット線BLに相当する。 Note that the wiring 756 corresponds to the bit line BL in the circuit diagram of FIG. 16 (A).

図17(A)および図17(B)において、トランジスタ762のドレイン電極742bは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。 In FIG. 17 (A) and FIG. 17 (B), the drain electrode 742b of the transistor 762 can also function as a source electrode of a transistor included in an adjacent memory cell. このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。 By employing such a planar layout, it is possible to reduce the area occupied by the semiconductor device can be highly integrated.

図17(A)に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。 By employing a planar layout shown in FIG. 17 (A), it is possible to reduce the area occupied by the semiconductor device can be highly integrated.

以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。 As described above, a plurality of memory cells formed in multiple layers on top, is formed by a transistor including an oxide semiconductor. 酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。 A transistor including an oxide semiconductor, since the off current is small, it is possible to be held for a long time storage contents by using this. つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, it becomes possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption.

このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。 Thus, (in other words, transistor can operate at sufficiently high speed) transistor including a material other than an oxide semiconductor and a peripheral circuit using, the transistors (more broadly including an oxide semiconductor, sufficiently off by providing a memory circuit current using a small transistor) together, it is possible to realize a semiconductor device having the features unprecedented. また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。 Also, by the peripheral circuit and the memory circuit are stacked structure, it is possible to achieve integration of the semiconductor device.

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。 As described above, it is possible to provide a manufacturing method of miniaturization and high integration achieved, and high semiconductor device electrical characteristics are imparted, and the semiconductor device.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

(実施の形態7) (Embodiment 7)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図18乃至図21を用いて説明する。 In this embodiment, the mobile phone the semiconductor device described in the above embodiment, a smart phone, an example of application of the portable device such as an electronic book with reference to FIG. 18 through FIG. 21 will be described.

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。 Mobile phone, smart phone, in a portable device such as an electronic book, a temporary storage SRAM or DRAM, etc. of the image data is being used. SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。 The reason why the SRAM or DRAM is used slow response in the flash memory, because it is unsuitable for image processing. 一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。 On the other hand, in the case of using an SRAM or DRAM for temporary storage of image data, it has the following features.

通常のSRAMは、図18(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。 Normal SRAM, the one memory cell as shown in FIG. 18 (A) is driven is composed of six transistors of the transistor 801 to 806, it an X decoder 807, Y decoder 808. トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。 Transistors 803 and 805, transistors 804 and 806 constitute an inverter, which enables high-speed driving. しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。 However, since one memory cell is composed of 6 transistors, there is a disadvantage that large cell area. デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150F である。 Memory cell area of the SRAM when the minimum feature size of a design rule is F is usually 100~150F 2. このためSRAMはビットあたりの単価が各種メモリの中で最も高い。 Therefore the price per bit of an SRAM is the most expensive among memory.

それに対して、DRAMはメモリセルが図18(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。 In contrast, DRAM is constituted by transistors 811, storage capacitor 812 as the memory cell shown in FIG. 18 (B), which are driven with an X decoder 813, Y decoder 814. 1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。 One cell has become the configuration of one transistor and one capacitor, a small area. DRAMのメモリセル面積は通常10F 以下である。 Memory cell area of a DRAM is generally 10F 2 below. ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。 However, DRAM is always refresh is required, power is consumed even if you do not perform the rewrite.

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F 前後であり、且つ頻繁なリフレッシュは不要である。 However, the memory cell area of the semiconductor device described in the above embodiment is, 10F 2 is around, and does not need to be refreshed frequently. したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。 Therefore, the memory cell area is reduced, and the power consumption can be reduced.

図19に携帯機器のブロック図を示す。 Figure 19 is a block diagram of a portable device. 図19に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。 Portable device RF circuit 901 shown in FIG. 19, the analog baseband circuit 902, a digital baseband circuit 903, a battery 904, a power supply circuit 905, an application processor 906, a flash memory 910, display controller 911, memory circuit 912, a display 913, touch sensor 919, an audio circuit 917, and is configured from a keyboard 918. ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。 Display 913 includes a display unit 914, a source driver 915, and a gate driver 916. アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF)909を有している。 Application processor 906 includes a CPU 907, DSP 908, the interface (IF) 909. 一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 Generally in the memory circuit 912 includes an SRAM or DRAM, by employing the semiconductor device described in the above embodiment in this part, data can be written and read at high speed, it can be stored for a long time , and power consumption can be sufficiently reduced.

図20に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。 Figure 20 shows an example of using the semiconductor device described in the above embodiment the memory circuit 950 of the display. 図20に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。 The memory circuit 950 shown in FIG. 20, a memory 952, a memory 953, a switch 954, a switch 955 and memory controller 951. また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、およびメモリ953に記憶されたデータ(記憶画像データ)を読み出し、および制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。 Further, the memory circuit, the signal lines from the image data (input image data), memory 952, and reads out the data stored in the memory 953 (storage image data), and a display controller 956 for controlling, from the display controller 956 display 957 for displaying are connected by the signal.

まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。 First, image data by an application processor (not shown), is formed (input image data A). 入力画像データAは、スイッチ954を介してメモリ952に記憶される。 The input image data A is stored in the memory 952 through the switch 954. そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、およびディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。 Then, the image data stored in the memory 952 (stored image data A) is transmitted to the display 957 through the switch 955 and the display controller 956, and is displayed.

入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。 If there is no change in the input image data A, the stored image data A, through the switch 955 from the memory 952 normally at a frequency of approximately 30 Hz to 60 Hz, it is read from the display controller 956.

次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。 Then, for example, when a user performs an operation to rewrite the screen (i.e., if there is a change in the input image data A), the application processor to form a new image data (input image data B). 入力画像データBはスイッチ954を介してメモリ953に記憶される。 Input image data B is stored in the memory 953 via the switch 954. この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。 Storing the image data A periodically from the memory 952 through the switch 955 during this time is read out. メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、およびディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。 When new image data in the memory 953 (storing the image data B) finishes stored, from the next frame for the display 957, the stored image data B is read, through the switch 955 and the display controller 956, the display 957 storing the image data B is transmitted, display is performed. この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。 This reading new image data is continued until the stored in the memory 952.

このようにメモリ952およびメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示を行う。 Thus the memory 952 and the memory 953 and writing the image data alternately, by reading the image data, displayed on the display 957. なお、メモリ952およびメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。 Note that the memory 952 and the memory 953 are not limited to separate memories may be used by dividing one memory. 先の実施の形態で説明した半導体装置をメモリ952およびメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 By employing a semiconductor device described in the above embodiments for the memory 952 and memory 953, data can be written and read at high speed, it can be stored for a long time, and power consumption can be sufficiently reduced it can.

図21に電子書籍のブロック図を示す。 It shows a block diagram of an electronic book in FIG. 図21はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。 Figure 21 is constituted by a battery 1001, a power supply circuit 1002, a microprocessor 1003, a flash memory 1004, an audio circuit 1005, a keyboard 1006, a memory circuit 1007, a touch panel 1008, a display 1009, a display controller 1010.

ここでは、図21のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。 Here, it is possible to use a semiconductor device described in the above embodiments for the memory circuit 1007 in FIG. 21. メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。 Memory circuit 1007 has a function of temporarily holding the contents of the book. 例えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハイライト機能を使用する場合などがある。 For example, when a user is reading an e-book, changing the color of the display, underlining and bold text, such as by changing the font of a character, use the distinguishing highlighting a specific portion as ambient there is a case to be. ユーザーが指定した箇所の情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。 It may be copied to the flash memory 1004 in If you want to save the information of the location specified by the user in the long-term. このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 Even in this case, by employing the semiconductor device described in the above embodiment, data can be written and read at high speed, it can be stored for a long time, and power consumption can be sufficiently reduced can.

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。 As described above, the portable device described in this embodiment, the semiconductor device according to any of the above embodiments is mounted. このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。 Therefore, read at high speed, it can be stored for a long time, the portable device can be realized, and reducing power consumption.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in combination with any of the other embodiments as appropriate.

100 基板102 ゲート電極104 ゲート絶縁膜105 ゲート絶縁膜105a ゲート絶縁膜105b 側壁絶縁膜106 酸化物半導体膜107 導電膜108a ソース電極108b ドレイン電極110 絶縁膜115a 領域115b 領域150 トランジスタ160 トランジスタ200 基板202 ゲート電極204 ゲート絶縁膜206 酸化物半導体膜207 導電膜208a ソース電極208b ドレイン電極210 絶縁膜215a 領域215b 領域250 トランジスタ300 下地絶縁膜301 下地絶縁膜302 導電膜303 ゲート電極304 ゲート絶縁膜306 酸化物半導体膜307 導電膜308a ソース電極308b ドレイン電極310 絶縁膜320 レジストマスク330 レジストマスク350 トランジスタ401 下地絶 100 substrate 102 gate electrode 104 gate insulating film 105 gate insulating film 105a a gate insulating film 105b sidewall insulating film 106 the oxide semiconductor film 107 conductive 108a source electrode 108b drain electrode 110 insulating film 115a region 115b region 150 transistor 160 transistor 200 substrate 202 gate electrode 204 gate insulating film 206 the oxide semiconductor film 207 conductive 208a source electrode 208b drain electrode 210 insulating film 215a region 215b region 250 transistor 300 base insulating film 301 underlying insulating film 302 conductive 303 gate electrode 304 gate insulating film 306 oxide semiconductor film 307 conductive 308a source electrode 308b drain electrode 310 insulating film 320 resist mask 330 resist mask 350 transistor 401 underlying insulation 縁膜401a 下地絶縁膜401b 下地絶縁膜403 ゲート電極404 ゲート絶縁膜405 酸化物半導体膜406 島状の酸化物半導体膜407 導電膜408a ソース電極408b ドレイン電極410 絶縁膜415a 領域415b 領域430 レジストマスク450 トランジスタ700 基板706 素子分離絶縁膜708 ゲート絶縁膜710 ゲート電極716 チャネル形成領域720 不純物領域724 金属間化合物領域728 絶縁膜730 絶縁膜737 ゲート絶縁膜742a ソース電極742b ドレイン電極744 酸化物半導体膜748 ゲート電極750 層間絶縁膜752 絶縁膜753 導電膜756 配線760 トランジスタ762 トランジスタ764 容量素子801 トランジスタ803 トランジスタ804 トランジスタ8 Enmaku 401a underlying insulating film 401b underlying insulating film 403 gate electrode 404 gate insulating film 405 the oxide semiconductor film 406 island-shaped oxide semiconductor film 407 conductive 408a source electrode 408b drain electrode 410 insulating film 415a region 415b region 430 resist mask 450 transistor 700 substrate 706 an element isolation insulating film 708 gate insulating film 710 gate electrode 716 channel forming region 720 impurity regions 724 intermetallic compound region 728 insulating film 730 insulating film 737 gate insulating film 742a source electrode 742b drain electrode 744 oxide semiconductor film 748 gate electrode 750 interlayer insulating film 752 insulating film 753 conductive 756 wiring 760 transistor 762 transistor 764 capacitive element 801 transistor 803 transistor 804 transistor 8 5 トランジスタ806 トランジスタ807 Xデコーダー808 Yデコーダー811 トランジスタ812 保持容量813 Xデコーダー814 Yデコーダー850 メモリセル851 メモリセルアレイ851a メモリセルアレイ851b メモリセルアレイ901 RF回路902 アナログベースバンド回路903 デジタルベースバンド回路904 バッテリー905 電源回路906 アプリケーションプロセッサ907 CPU 5 the transistor 806 the transistor 807 X decoder 808 Y decoder 811 transistor 812 holding capacitor 813 X decoder 814 Y decoder 850 memory cells 851 a memory cell array 851a memory cell array 851b memory cell array 901 RF circuit 902 analog baseband circuit 903 digital baseband circuitry 904 battery 905 power source circuit 906 application processor 907 CPU
908 DSP 908 DSP
909 インターフェイス(IF) 909 interface (IF)
910 フラッシュメモリ911 ディスプレイコントローラ912 メモリ回路913 ディスプレイ914 表示部915 ソースドライバ916 ゲートドライバ917 音声回路918 キーボード919 タッチセンサ950 メモリ回路951 メモリコントローラ952 メモリ953 メモリ954 スイッチ955 スイッチ956 ディスプレイコントローラ957 ディスプレイ1001 バッテリー1002 電源回路1003 マイクロプロセッサ1004 フラッシュメモリ1005 音声回路1006 キーボード1007 メモリ回路1008 タッチパネル1009 ディスプレイ1010 ディスプレイコントローラ2100 基板2102 絶縁膜2104 ゲート電極2106 酸化物半導体膜2112 ゲート絶縁膜2116 電極2118 保 910 flash memory 911 display controller 912 memory circuit 913 display 914 display unit 915 source driver 916 gate driver 917 audio circuit 918 keyboard 919 touch sensor 950 memory circuit 951 the memory controller 952 Memory 953 Memory 954 switch 955 switch 956 display controller 957 Display 1001 Battery 1002 power circuit 1003 microprocessor 1004 flash memory 1005 the audio circuit 1006 keyboard 1007 memory circuit 1008 touch panel 1009 displays 1010 a display controller 2100 substrate 2102 insulating film 2104 gate electrode 2106 oxide semiconductor film 2112 a gate insulating film 2116 electrodes 2118 coercive 絶縁膜 Insulating film

Claims (6)

  1. 下地絶縁膜と、 And the base insulating film,
    前記下地絶縁膜中に埋め込まれ、かつ、上面の少なくとも一部が前記下地絶縁膜から露出したゲート電極と、 The embedded in the base insulating film, and a gate electrode at least a portion of the upper surface is exposed from the base insulating film,
    少なくとも前記ゲート電極上に設けられたゲート絶縁膜と、 A gate insulating film provided on at least said gate electrode,
    前記ゲート電極と重畳せず、前記ゲート絶縁膜上に設けられたソース電極およびドレイン電極と、 Without overlapping the gate electrode, a source electrode and a drain electrode provided on the gate insulating film,
    少なくとも前記ゲート電極と重畳し、少なくとも一部が前記ソース電極および前記ドレイン電極と接し、前記ゲート絶縁膜上に設けられた酸化物半導体膜と、 Overlaps with at least the gate electrode, and at least a portion is in contact with the source electrode and the drain electrode, the oxide semiconductor film provided on the gate insulating film,
    前記ソース電極、前記ドレイン電極および前記酸化物半導体膜上に設けられた絶縁膜と、 The source electrode, an insulating film provided on the drain electrode and the oxide semiconductor film,
    前記絶縁膜上に設けられ、膜密度が3.2g/cm 以上の酸化アルミニウム膜と、を有し、 Wherein provided on an insulating film, a film density and 3.2 g / cm 3 or more of the aluminum oxide film, a
    前記酸化物半導体膜の上面と前記ソース電極および前記ドレイン電極の上面との高さが揃う半導体装置。 The semiconductor device the height of the top surfaces of the source electrode and the drain electrode of the oxide semiconductor film is aligned.
  2. 絶縁表面上にゲート電極を形成し、 Forming a gate electrode on an insulating surface,
    前記ゲート電極を覆うゲート絶縁膜を形成し、 Forming a gate insulating film covering the gate electrode,
    少なくとも前記ゲート絶縁膜上に導電膜を形成し、 Forming a conductive film on at least the gate insulating film,
    前記ゲート絶縁膜が露出するように前記導電膜の一部に除去処理を行い、 Perform removal processing on a part of the conductive film as the gate insulating film is exposed,
    前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成し、 Forming a source electrode and a drain electrode by processing the conductive film subjected to the removal process,
    前記ゲート絶縁膜、前記ソース電極および前記ドレイン電極上に酸化物半導体膜を形成し、 The gate insulating film, the oxide semiconductor film is formed on the source electrode and the drain electrode,
    前記ソース電極、前記ドレイン電極および前記酸化物半導体膜上に絶縁膜を形成し、 The source electrode, an insulating film is formed on the drain electrode and the oxide semiconductor film,
    前記絶縁膜上に膜密度が3.2g/cm 以上の酸化アルミニウム膜を形成する半導体装置の作製方法。 The method for manufacturing a semiconductor device in which the film density on the insulating film to form a 3.2 g / cm 3 or more of the aluminum oxide film.
  3. 絶縁表面上にゲート電極を形成し、 Forming a gate electrode on an insulating surface,
    前記ゲート電極を覆うゲート絶縁膜を形成し、 Forming a gate insulating film covering the gate electrode,
    少なくとも前記ゲート絶縁膜上に酸化物半導体膜を形成し、 The oxide semiconductor film is formed on at least said gate insulating film,
    前記ゲート絶縁膜および前記酸化物半導体膜上に導電膜を形成し、 A conductive film is formed on the gate insulating film and the oxide semiconductor film,
    前記酸化物半導体膜が露出するように前記導電膜の一部に除去処理を行い、 Perform removal processing on a part of the conductive film as the oxide semiconductor film is exposed,
    前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成し、 Forming a source electrode and a drain electrode by processing the conductive film subjected to the removal process,
    前記ソース電極、前記ドレイン電極および前記酸化物半導体膜上に絶縁膜を形成し、 The source electrode, an insulating film is formed on the drain electrode and the oxide semiconductor film,
    前記絶縁膜上に膜密度が3.2g/cm 以上の酸化アルミニウム膜を形成する半導体装置の作製方法。 The method for manufacturing a semiconductor device in which the film density on the insulating film to form a 3.2 g / cm 3 or more of the aluminum oxide film.
  4. 凹部を有する下地絶縁膜を形成し、 Forming a base insulating film having a concave portion,
    前記下地絶縁膜上に第1の導電膜を形成し、 The first conductive film is formed on the base insulating film,
    前記下地絶縁膜が露出するように前記第1の導電膜の一部に除去処理を行い、前記下地絶縁膜の凹部にゲート電極を形成し、 The base insulating film is subjected to removal processing on a part of the first conductive film so as to expose the gate electrode is formed in the recess of the base insulating film,
    少なくとも前記ゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film over at least said gate electrode,
    前記ゲート絶縁膜上に第2の導電膜を形成し、 A second conductive film is formed on the gate insulating film,
    裏面露光を行い、前記ゲート電極と重畳しない前記第2の導電膜上にレジストマスクを形成し、 Perform back exposure, a resist mask is formed on the gate electrode and does not overlap the upper second conductive film,
    前記レジストマスクを用いて、前記ゲート電極と重畳しない前記ゲート絶縁膜上にソース電極およびドレイン電極を形成し、 The resist using a mask to form a source electrode and a drain electrode on the gate insulating film which does not overlap with the gate electrode,
    少なくとも前記ゲート電極と重畳する前記ゲート絶縁膜上に酸化物半導体膜を形成し、 Forming at least the oxide semiconductor film on the gate insulating film which overlaps with the gate electrode,
    前記ソース電極、前記ドレイン電極および前記酸化物半導体膜上に絶縁膜を形成し、 The source electrode, an insulating film is formed on the drain electrode and the oxide semiconductor film,
    前記絶縁膜上に膜密度が3.2g/cm 以上の酸化アルミニウム膜を形成する半導体装置の作製方法。 The method for manufacturing a semiconductor device in which the film density on the insulating film to form a 3.2 g / cm 3 or more of the aluminum oxide film.
  5. 絶縁表面上にゲート電極を形成し、 Forming a gate electrode on an insulating surface,
    前記ゲート電極上に下地絶縁膜を形成し、 A base insulating film is formed on the gate electrode,
    前記ゲート電極が露出するように前記下地絶縁膜の一部に除去処理を行い、 Perform removal processing on a part of the base insulating layer so that the gate electrode is exposed,
    少なくとも前記ゲート電極上にゲート絶縁膜を形成し、 Forming a gate insulating film over at least said gate electrode,
    前記ゲート絶縁膜上に酸化物半導体膜を形成し、 An oxide semiconductor film is formed on the gate insulating film,
    裏面露光を行い、前記ゲート電極と重畳する前記酸化物半導体膜上にレジストマスクを形成し、 Perform back exposure, a resist mask is formed over the oxide semiconductor film overlapping with the gate electrode,
    前記レジストマスクを用いて、前記ゲート電極と重畳する前記ゲート絶縁膜上に島状の酸化物半導体膜を形成し、 The resist using a mask, the island-shaped oxide semiconductor film is formed on the gate insulating layer that overlaps the gate electrode,
    前記ゲート絶縁膜および前記島状の酸化物半導体膜上に導電膜を形成し、 A conductive film is formed on the gate insulating film and the island-shaped oxide semiconductor film,
    前記島状の酸化物半導体膜が露出するように前記導電膜の一部に除去処理を行い、 Perform removal processing on a part of the conductive film so that the island-shaped oxide semiconductor film is exposed,
    前記除去処理を行った前記導電膜を加工してソース電極およびドレイン電極を形成し、 Forming a source electrode and a drain electrode by processing the conductive film subjected to the removal process,
    前記ソース電極、前記ドレイン電極および前記島状の酸化物半導体膜上に絶縁膜を形成し、 The source electrode, an insulating film is formed on the drain electrode and the island-shaped oxide semiconductor film,
    前記絶縁膜上に膜密度が3.2g/cm 以上の酸化アルミニウム膜を形成する半導体装置の作製方法。 The method for manufacturing a semiconductor device in which the film density on the insulating film to form a 3.2 g / cm 3 or more of the aluminum oxide film.
  6. 前記除去処理は、化学的機械研磨により行う、請求項乃至請求項のいずれか一に記載の半導体装置の作製方法。 The removal process is performed by chemical mechanical polishing, a method for manufacturing a semiconductor device according to any one of claims 2 to 5.
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