JP6216349B2 - 層構造の製造方法 - Google Patents

層構造の製造方法 Download PDF

Info

Publication number
JP6216349B2
JP6216349B2 JP2015097663A JP2015097663A JP6216349B2 JP 6216349 B2 JP6216349 B2 JP 6216349B2 JP 2015097663 A JP2015097663 A JP 2015097663A JP 2015097663 A JP2015097663 A JP 2015097663A JP 6216349 B2 JP6216349 B2 JP 6216349B2
Authority
JP
Japan
Prior art keywords
layer
gan
stack
masking
growth direction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015097663A
Other languages
English (en)
Other versions
JP2015181180A (ja
Inventor
ペーター スタウス
ペーター スタウス
フィリップ ドレクセル
フィリップ ドレクセル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2015181180A publication Critical patent/JP2015181180A/ja
Application granted granted Critical
Publication of JP6216349B2 publication Critical patent/JP6216349B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Description

層構造の製造方法を開示する。
特許文献1および特許文献2には、窒化ガリウムをベースとする層をシリコン基板上にエピタキシャル堆積させる方法が記載されている。
国際公開第2007/096405号 米国特許第6,611,002号明細書 米国特許第6,617,060号明細書
本発明の1つの目的は、大きな層厚および高い材料品質を有する、窒化ガリウムをベースとする層を、シリコン表面上にエピタキシャル堆積させる方法を開示することである。
発光ダイオードの製造方法の少なくとも一実施形態によると、1つの方法ステップにおいて、シリコン表面を有するキャリア基板を形成する。この目的のために、キャリア基板は、例えばシリコンから構成すればよい。さらには、キャリア基板をSOI基板(シリコンオンインシュレータ基板)としてもよい。キャリア基板のシリコン表面は、例えば(111)シリコン表面である。
キャリア基板は、例えば、少なくとも130W/mkの良好な熱伝導率であることを特徴とする。
本方法の少なくとも一実施形態によると、1つの方法ステップにおいて、シリコン表面に積層体を堆積させる。一例として、シリコン表面に積層体をエピタキシャルに形成する。積層体は、シリコン表面の上に成長していくときに成長方向を有する。成長方向は、一例として、シリコン表面に垂直である、または、シリコン表面の垂線に対して7゜未満の小さい角度をなす。
本方法の少なくとも一実施形態によると、1つの方法ステップにおいて、積層体の上に発光ダイオード構造を堆積させる、すなわち、成長方向に、例えば、シリコン表面、積層体、発光ダイオード構造が順に並ぶ。発光ダイオード構造は、例えば窒化ガリウムをベースとする。積層体は、例えば、少なくとも3μm(例:少なくとも5μm)の比較的大きい層厚と高い材料品質とを有する発光ダイオード構造を、シリコン表面上に成長させることを可能にする役割を果たす。
本方法の少なくとも一実施形態によると、積層体は、窒化ガリウムを使用して形成されるGaN層を含んでいる。GaN層は、一例として、n型にドープされた窒化ガリウムからなる。
この実施形態においては、積層体は、窒化珪素を使用して形成される(例えば窒化珪素からなる)マスキング層をさらに含んでいる。マスキング層の成長は、例えば、シリコン前駆体(例えばシランやジシラン)、または窒素前駆体(例えばアンモニアまたはジメチルヒドラジン)を含んだ有機シリコン化合物を、例えばエピタキシャル成長を行う成長室の中に同時に導入することによって行うことができる。成長面上で2種類の前駆体が反応して窒化珪素が形成される。
この場合、マスキング層は、特許文献1に開示されているように具現化および形成することができる。記載されているマスキング層の具現化および形成に関して、この特許文献1は参照によって明示的に本出願に組み込まれている。
この場合、マスキング層は、成長方向においてGaN層の少なくとも一部分の後ろに続いている。すなわち、本方法のこの実施形態によると、成長方向において最初のGaN層を成長させた後にマスキング層を堆積させる。この場合、マスキング層は、GaN層に直接隣接することができる。この場合、「GaN層の少なくとも一部分」とは、マスキング層をGaN層の中に配置することもできることを意味する。すなわち、GaN層の一部分を堆積させた後、マスキング層を堆積させ、次いでGaN層の残りを堆積させる。
この場合、少なくとも最初のGaN層の堆積後にマスキング層を形成することは、その後の発光ダイオード構造の材料品質を改善するうえで特に有利であることが判明した。対照的に、最初のGaN層の堆積前にマスキング層を導入すると、積層体における圧縮歪みの蓄積が抑制されるものと考えられ、これによって発光ダイオード構造の材料品質が低下する。
全体として、本明細書に記載した方法、すなわち積層体にマスキング層を遅い段階で導入することによって、その後に、比較的大きい層厚とともに特に高い材料品質を有する発光ダイオード構造を積層体上に形成することが可能になる。発光ダイオード構造の材料品質が改善される理由は、例えば、積層体にマスキング層を遅い段階で導入することが、積層体における圧縮歪みの蓄積にプラスに影響するためである。
本方法の少なくとも一実施形態によると、マスキング層をGaN層の中に配置する。言い換えれば、この実施形態におけるマスキング層は、成長方向およびその反対方向の両方において、GaN層に直接隣接している。このGaN層は、発光ダイオード構造を成長させる前に堆積させるGaN層のうち、成長方向における最後のGaN層であることが好ましい。
本方法の少なくとも一実施形態によると、成長方向においてマスキング層の上流に、少なくとも2層のGaN層を配置する。すなわち、マスキング層は、積層体の例えば3番目のGaN層の中に堆積させる。このようにすることでマスキング層が比較的遅い段階で積層体中に堆積され、したがって圧縮歪みの蓄積にマイナスに影響し得ないため、有利であることが判明した。
本方法の少なくとも一実施形態によると、マスキング層は、完全に閉じていない(incompletely closed)層である。この場合、マスキング層に窓(windows)が形成されており、この窓において、マスキング層の両側に隣接しているGaN層は、マスキング層によって穿孔されていない。
本方法の少なくとも一実施形態によると、積層体は、少なくとも2層のGaN層を含んでいる。GaN層それぞれには、成長方向にAlN層もしくはAlGaN層またはその両方が続いている。このことは、特に、積層体の中の、成長方向において最後のGaN層についてもあてはまり、したがって、発光ダイオード構造は、例えば、積層体の中の最後のAlN層または最後のAlGaN層のすぐ後ろに続けることができる。
AlGaN層を使用する場合、この層のGaの割合は、例えば少なくとも5%から最大で10%の範囲内のように、小さいことが好ましい。
本方法の少なくとも一実施形態によると、積層体は、少なくとも2層のGaN層を含んでおり、これら少なくとも2層のGaN層の各GaN層の中にマスキング層が配置されている。この場合、一例として、積層体の各GaN層の中にマスキング層を配置してもよい。
マスキング層は、前述したマスキング層である。したがって、GaN層それぞれの中のマスキング層は、成長方向およびその反対方向においてGaN層(部分層)に隣接している。積層体の少なくとも2層のGaN層の間、または各GaN層の中にマスキング層を導入することは、積層体における圧縮歪みの蓄積に特にプラスに影響する。
本方法の少なくとも一実施形態によると、シリコン表面から積層体の成長方向に見たとき、シリコン表面とそれより後の第1のマスキング層との間の積層体に、AlGaN層が存在しない。言い換えれば、積層体は、少なくとも最初のマスキング層より前の領域にAlGaN遷移層を含んでいない。
例えば特許文献3に記載されている図とは異なり、積層体の少なくとも一部分についてAlGaN遷移層を省くことができることが判明した。AlGaN層は、特に、キャリア基板(特にシリコン表面)と、成長させるGaN層とで熱膨張係数が異なる結果として、積層体の冷却時に発生して蓄積する歪みを低減する目的で設けられる。しかしながら、積層体の冷却時、シリコン表面に対してGaN層が実質的に収縮する結果として、多数の同程度の転位が形成されるものと予測される。したがって、AlGaN層を省くことは有利であり得る。
少なくとも一実施形態によると、積層体全体にわたり、AlGaN層が存在しない。すなわち、この実施形態においては、積層体全体においてAlGaN遷移層が配置されていない。
本方法の少なくとも一実施形態によると、成長方向において、シリコン表面上に配置されるバッファ層のすぐ後ろにGaN層が続いており、このGaN層は、特に、擬似格子整合(pseudomorphic)GaN層である。擬似格子整合GaN層は、特に、下の層とは逆の歪みを発生させることを特徴とする。したがって、積層体の冷却時、擬似格子整合GaN層は、上に位置するさらなるGaN層の、シリコン表面に対する収縮を打ち消すことができる。
この場合、擬似格子整合GaN層とは、特に、シリコン表面の結晶構造を維持しながら成長するGaN層であるものと理解されたい。この場合、特に、シリコン表面の格子定数を擬似格子整合GaN層に移すことも可能である。
本方法の少なくとも一実施形態によると、成長方向において擬似格子整合GaN層とさらなるGaN層との間に、第1のマスキング層を配置する。マスキング層は、例えば、2層のGaN層に直接隣接させることができる。すなわち、マスキング層は、GaN層の中に配置され、この場合、GaN層のうち成長方向においてマスキング層の下に位置する部分が擬似格子整合層であり、GaN層のうち成長方向においてマスキング層の上に位置する部分が非擬似格子整合層である。
この場合、有利に具現化されたマスキング層(好ましくはSiNマスキング層)と組み合わせて擬似格子整合GaN層を導入する効果として、マスキング層によって部分的に覆われている擬似格子整合GaN層の上に、次のGaN層が新たに成長し、この場合、下の層から伝搬する転位または新たに発生し得る転位を効果的に防止できることが判明した。
この場合、マスキング層の厚さは、少なくとも0.5nmから最大で2.5nmの間、特に、少なくとも1nmから最大で2nmの範囲内であることが好ましい。この場合、マスキング層は、上述したように完全に閉じていない層として具現化されることが好ましい。マスキング層は例えば窓を有し、下の擬似格子整合GaN層を網状に覆っている。
本方法の少なくとも一実施形態によると、発光ダイオード構造を形成した後、発光ダイオード構造を積層体から剥離する。この場合、発光ダイオード構造は、例えば基板レスのダイオードの形を使用できる。さらには、剥離する前に、発光ダイオード構造を、積層体とは反対側の面によってキャリアに貼り付けることが可能である。キャリアは、例えば、シリコンまたはゲルマニウムを含んでいる、またはこれらの材料の一方から構成できる。
以下では、本明細書に記載した方法について、例示的な実施形態および関連する図面に基づいてさらに詳しく説明する。
本明細書に記載した方法の説明に供するグラフ 本明細書に記載した方法の説明に供する、エピタキシャルに形成される層構造の概略的な断面図 本明細書に記載した方法の説明に供する、エピタキシャルに形成される層構造の概略的な断面図 本明細書に記載した方法の説明に供する、エピタキシャルに形成される層構造の概略的な断面図 本明細書に記載した方法の説明に供する、エピタキシャルに形成される層構造の概略的な断面図 本明細書に記載した方法の説明に供するグラフ
図面において、同じ要素、同じタイプの要素、または同じ機能の要素には、同じ参照符号を付してある。図面と、図面に示した要素のサイズの互いの関係は、正しい縮尺ではないものとみなされたい。むしろ、便宜上、または深く理解できるようにする目的で、個々の要素を誇張した大きさで示してある。
図1は、(シリコン表面の上に堆積された)積層体の層および発光ダイオード構造の曲率Kを、成長時間T(単位:秒)に対してプロットしたグラフを示している。この場合、成長方向Rは時間プロファイルに対応する。図1は2本の曲線を示しており、曲線Aは、窒化珪素を使用して形成されるマスキング層を、積層体100の最初のGaN層より前に成長させる例示的な実施形態に関連する。
図2における概略的な断面図は、そのような1つの層構造を示している。成長方向Rにおいて、シリコン表面1aを有するキャリア基板1より後ろにマスキング層12が続いており、マスキング層12の後ろには、積層体100の最初のGaN層5が続いている。積層体100は、全体として3層のGaN層(GaN層5,8,11)を備えている。
曲線Bは、積層体100の第3のGaN層11にマスキング層を配置する例示的な実施形態に関連する。この実施形態は、例えば図3に概略的な断面図として図示してある。
図1から明らかであるように、ケースBにおける曲率は、特に発光ダイオード構造16の領域において、ケースAの場合よりも大きい。したがって、マスキング層12を時間的に後から積層体100に導入することによって、成長させる層の圧縮歪みが大きくなる。
ケースBの場合の一連の層は、例えば次のとおりである(図3の概略的な断面図を参照)。
層構造100はキャリア基板1を備えており、このキャリア基板1は、例えばシリコンからなり、シリコン表面(例えば(111)面1a)を有する。
シリコン表面の上に、積層体100の以下の層を、成長方向Rに(例えば直接的に)垂直に重ねて堆積させる。
− 窒化アルミニウムからなる核形成層(nucleation layer)2。
− 窒化アルミニウムからなるバッファ層3。この層は、核形成層2よりも高い成長温度(例えば少なくとも1000℃)で堆積させる。
− AlGaN層4。この層内では、アルミニウム濃度が成長方向Rに最大95%から少なくとも15%に段階的に減少する。
− 最初のGaN層5。
− AlN層またはAlGaN層7。この層は、約850℃の低い成長温度で成長させることができる。
− 第2のGaN層8。
− さらなるAlN層またはAlGaN層10。この層は約850℃で成長させることができる。
− 第3のGaN層11。この層の中にマスキング層12が配置される。
− AlN層またはAlGaN層15。
キャリア基板1とは反対側の、AlN層またはAlGaN層15の面に、発光ダイオード構造16を配置する。この発光ダイオード構造は、例えば多重量子井戸構造を備えており、GaNをベースとする。
図2は、曲線Aに対応する層構造を示している。
本明細書に記載した方法のさらなる例示的な実施形態について、図4を参照しながらさらに詳しく説明する。図4に断面図として概略的に示した一連の層は、本方法によって製造される。
図3に関連して説明した一連の層とは異なり、この例示的な実施形態における積層体100は、GaN層5,8,11それぞれの間にマスキング層12を備えており、これらのマスキング層は、窒化珪素を使用して形成されており、例えば窒化珪素からなる。この場合、マスキング層12それぞれは、成長方向Rに測定したときの厚さとして、少なくとも0.35nm、最大で0.65nmを有し得る。
積層体100のGaN層それぞれにマスキング層12を導入することによって、キャリア基板1とは反対側の積層体100の面に特に大きい圧縮歪みが蓄積し、これによって、成長方向Rに測定したときの厚さとして最大で8μmを有する発光ダイオード構造16を、構造にクラックが発生することなく成長させることができる。
本明細書に記載した方法のさらなる例示的な実施形態について、図5を参照しながらさらに詳しく説明する。この実施形態における積層体100には、例えば図2の例示的な実施形態とは異なり、AlGaN遷移層が存在しない。成長方向における積層体100の層構造は、例えば以下のようにすることができる。
− シリコン表面1aを有するキャリア基板1。
− 核形成層2およびバッファ層3。これらの層それぞれは、例えば窒化アルミニウムからなり、合わせて約200nmの厚さとする。
− GaN層。この層は擬似格子整合的に成長させ、約100nmの厚さを有する。
− 第1のマスキング層12。この層は例えば窒化珪素を使用して形成し、1nm〜2nmの範囲内の厚さを有する。
− さらなるGaN層8。この層は約700nmの厚さを有する。
− 第1のAlN層10。この層は例えば約850℃の温度で成長させることができる。
− 第3のGaN層11。この層は例えば約700nmの厚さを有する。
− さらなるAlN層。この層は約850℃の低い成長温度で成長させることができる。
積層体100の後ろに、例えば4μm〜8μmの範囲内の厚さを有する発光ダイオード構造16が続いている。
図5の例示的な実施形態は、特に、バッファ層3と第1のマスキング層12との間のAlGaN遷移層が省かれていることを特徴とする。
図6は、このAlGaN遷移層4を省く効果をグラフとして示している。この点において、図6は、さまざまな反射面における、X線ロッキングカーブ(x-ray rocking curves)の半値全幅を示している。
図6における値Aは、AlGaN層4を含んでいる基準構造(例えば図2に示した)に関連する。値Bは、AlGaN遷移層が省かれた積層体100(図5に示した)に関連する。
図6では、特に、反射面102および201において、X線ロッキングカーブの半値全幅値が小さくなっている。このことは、縁部の転位欠陥密度が減少することを明らかに示している。これによって、発光ダイオード構造16の活性層(放射を生成するように設計されている)における、より高い内部量子効率を予測することができる。さらには、このような積層体100は、より簡単に、したがってより高いコスト効率で、製造することができる。
図2、図3、図4においてと、図5に関する説明において、各層の例示的な厚さまたは厚さの範囲を示した。この場合、厚さ、または示した厚さ範囲の両端値は、示した値を中心として±30%の範囲内、好ましくは±20%の範囲内、特に好ましくは±10%の範囲内で異なる値をとることができる。
本特許出願は、独国特許出願第102009047881.7号の優先権を主張し、この文書の開示内容は参照によって本出願に組み込まれている。
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。

Claims (10)

  1. 層構造の製造方法であって、
    − シリコン表面(1a)を有するキャリア基板(1)を形成するステップと、
    − 前記シリコン表面(1a)上に、成長方向(R)に積層体(100)を堆積させるステップと、
    を含んでおり、
    − 前記積層体(100)が、窒化ガリウムを使用して形成されるGaN層(5)を含んでおり、
    − 前記積層体(100)が、窒化珪素を使用して形成される第1のマスキング層(12)を含んでおり、
    − 前記成長方向(R)において前記GaN層(5)の少なくとも一部分の後ろに、前記第1のマスキング層(12)が続いており、
    前記積層体(100)が少なくとも2層のGaN層(5,8,11)を含んでおり、
    GaN層(5,8,11)それぞれの中にマスキング層が配置されており、
    前記第1のマスキング層(12)は、前記積層体(100)において少なくとも1つのGaN層を成長させた後に堆積され、
    前記積層体(100)は、前記GaN層(5)と前記シリコン表面(1a)との間にマスキング層が存在せず、
    AlGaN遷移層(4)は、前記積層体(100)内において、AlNバッファ層(3)と第1のGaN層(5)との間に配置されている、
    方法。
  2. − 前記第1のマスキング層(12)がGaN層の中に配置される、
    請求項1に記載の方法。
  3. − 前記第1のマスキング層(12)が2層のGaN層に直接隣接している、
    請求項1または請求項2に記載の方法。
  4. − 少なくとも2層のGaN層(5,8,11)が、前記成長方向(R)において前記第1のマスキング層(12)より上流に配置される、
    請求項1から請求項3のいずれか一項に記載の方法。
  5. − 前記積層体(100)が少なくとも2層のGaN層(5,8,11)を含んでおり、
    − 前記成長方向(R)においてGaN層(5,8,11)それぞれの後ろにAlN層(7,10,15)が続いている、
    請求項1から請求項4のいずれか一項に記載の方法。
  6. − 前記積層体(100)が少なくとも2層のGaN層(5,8,11)を含んでおり、
    − 前記成長方向(R)においてGaN層(5,8,11)それぞれの後ろにAlGaN層(7,10,15)が続いている、
    請求項1から請求項4のいずれか一項に記載の方法。
  7. − 前記積層体(100)が少なくとも2層のGaN層(5,8,11)を含んでおり、
    − 前記成長方向(R)においてGaN層(5,8,11)それぞれの後ろに、AlGaN層(7,10,15)もしくはAlN層(7,10,15)またはその両方が続いている、
    請求項1から請求項4のいずれか一項に記載の方法。
  8. 前記AlGaN層(7,10,15)の少なくとも1層におけるGaの濃度が、少なくとも5%から最大で10%の範囲内である、
    請求項6または請求項7に記載の方法。
  9. 前記AlGaN層(4)層内において、アルミニウム濃度が成長方向(R)に最大95%から少なくとも15%に段階的に減少する、
    請求項1から請求項のいずれか一項に記載の方法。
  10. 前記AlGaN遷移層(4)は、前記AlNバッファ層(3)および前記第1のGaN層(5)に直接隣接している、
    請求項1から請求項のいずれか一項に記載の方法。
JP2015097663A 2009-09-30 2015-05-12 層構造の製造方法 Active JP6216349B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102009047881.7A DE102009047881B4 (de) 2009-09-30 2009-09-30 Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
DE102009047881.7 2009-09-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012531358A Division JP5748758B2 (ja) 2009-09-30 2010-09-28 発光ダイオードの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017182284A Division JP6463813B2 (ja) 2009-09-30 2017-09-22 層構造の製造方法

Publications (2)

Publication Number Publication Date
JP2015181180A JP2015181180A (ja) 2015-10-15
JP6216349B2 true JP6216349B2 (ja) 2017-10-18

Family

ID=43334491

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012531358A Active JP5748758B2 (ja) 2009-09-30 2010-09-28 発光ダイオードの製造方法
JP2015097663A Active JP6216349B2 (ja) 2009-09-30 2015-05-12 層構造の製造方法
JP2017182284A Active JP6463813B2 (ja) 2009-09-30 2017-09-22 層構造の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012531358A Active JP5748758B2 (ja) 2009-09-30 2010-09-28 発光ダイオードの製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017182284A Active JP6463813B2 (ja) 2009-09-30 2017-09-22 層構造の製造方法

Country Status (7)

Country Link
US (2) US8828768B2 (ja)
EP (1) EP2483914B1 (ja)
JP (3) JP5748758B2 (ja)
KR (1) KR101808197B1 (ja)
CN (2) CN105551932B (ja)
DE (1) DE102009047881B4 (ja)
WO (1) WO2011039181A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047881B4 (de) * 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
KR20120032329A (ko) 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
DE102010046792A1 (de) 2010-09-28 2012-03-29 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu dessen Herstellung
DE102011114665B4 (de) * 2011-09-30 2023-09-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Nitrid-Verbindungshalbleiter-Bauelements
US8946773B2 (en) 2012-08-09 2015-02-03 Samsung Electronics Co., Ltd. Multi-layer semiconductor buffer structure, semiconductor device and method of manufacturing the semiconductor device using the multi-layer semiconductor buffer structure
EP2696365B1 (en) * 2012-08-09 2021-06-23 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device using a semiconductor buffer structure
JP5425284B1 (ja) 2012-09-21 2014-02-26 株式会社東芝 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
KR101464854B1 (ko) 2013-01-14 2014-11-25 주식회사 엘지실트론 반도체 기판
EP2973664B1 (en) * 2013-03-15 2020-10-14 Crystal Is, Inc. Ultraviolet light-emitting device and method of forming a contact to an ultraviolet light-emitting device
DE112014002779B8 (de) 2013-06-11 2022-12-15 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Nitrid-Verbindungshalbleiter-Bauelements
JP5996489B2 (ja) * 2013-07-09 2016-09-21 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2014063988A (ja) * 2013-07-23 2014-04-10 Toshiba Corp 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
KR102098250B1 (ko) 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
DE102014105303A1 (de) 2014-04-14 2015-10-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schichtstruktur als Pufferschicht eines Halbleiterbauelements sowie Schichtstruktur als Pufferschicht eines Halbleiterbauelements
WO2017039547A1 (en) * 2015-09-04 2017-03-09 Nanyang Technological University Method of manufacturing a substrate with reduced threading dislocation density
JP6264628B2 (ja) * 2017-01-13 2018-01-24 アルパッド株式会社 半導体ウェーハ、半導体素子及び窒化物半導体層の製造方法
JP6437083B2 (ja) * 2017-12-06 2018-12-12 アルパッド株式会社 半導体ウェーハ及び半導体素子
CN111527587B (zh) * 2017-12-19 2023-11-21 胜高股份有限公司 第iii族氮化物半导体基板的制备方法
DE102018101558A1 (de) 2018-01-24 2019-07-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Nitrid-Verbindungshalbleiter-Bauelements

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348096B1 (en) 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP3934320B2 (ja) 1997-03-13 2007-06-20 日本電気株式会社 GaN系半導体素子とその製造方法
JP3257442B2 (ja) * 1997-04-09 2002-02-18 松下電器産業株式会社 窒化ガリウム結晶の製造方法
JP2008034862A (ja) * 1997-04-11 2008-02-14 Nichia Chem Ind Ltd 窒化物半導体の成長方法
FR2769924B1 (fr) * 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
EP1071143A4 (en) 1997-12-08 2004-06-30 Mitsubishi Cable Ind Ltd GaN-BASED SEMICONDUCTOR LIGHT DEVICE AND METHOD FOR PRODUCING A GaN-BASED CRYSTAL
JP4547746B2 (ja) * 1999-12-01 2010-09-22 ソニー株式会社 窒化物系iii−v族化合物の結晶製造方法
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6611002B2 (en) 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
JP3866540B2 (ja) * 2001-07-06 2007-01-10 株式会社東芝 窒化物半導体素子およびその製造方法
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
US7638346B2 (en) * 2001-12-24 2009-12-29 Crystal Is, Inc. Nitride semiconductor heterostructures and related methods
JP4375972B2 (ja) * 2003-01-28 2009-12-02 シャープ株式会社 窒化物系iii−v族化合物半導体装置の製造方法
US6818061B2 (en) 2003-04-10 2004-11-16 Honeywell International, Inc. Method for growing single crystal GaN on silicon
JP2005235908A (ja) * 2004-02-18 2005-09-02 Osaka Gas Co Ltd 窒化物半導体積層基板及びGaN系化合物半導体装置
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
JP4571476B2 (ja) * 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
KR100616686B1 (ko) * 2005-06-10 2006-08-28 삼성전기주식회사 질화물계 반도체 장치의 제조 방법
JP4482490B2 (ja) * 2005-06-13 2010-06-16 古河機械金属株式会社 Iii族窒化物半導体基板およびiii族窒化物半導体基板の製造方法
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US20070194342A1 (en) * 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
DE102006008929A1 (de) * 2006-02-23 2007-08-30 Azzurro Semiconductors Ag Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
SG170031A1 (en) 2006-02-23 2011-04-29 Azzurro Semiconductors Ag Nitride semiconductor component and process for its production
US9406505B2 (en) 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
WO2007123496A1 (en) * 2006-04-25 2007-11-01 National University Of Singapore Method of zinc oxide film grown on the epitaxial lateral overgrowth gallium nitride template
US8338273B2 (en) 2006-12-15 2012-12-25 University Of South Carolina Pulsed selective area lateral epitaxy for growth of III-nitride materials over non-polar and semi-polar substrates
US8362503B2 (en) * 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
DE102007020979A1 (de) 2007-04-27 2008-10-30 Azzurro Semiconductors Ag Nitridhalbleiterbauelement mit Gruppe-III-Nitrid-Schichtstruktur auf einer Gruppe-IV-Substratoberfläche mit höchstens zweizähliger Symmetrie
US20080296616A1 (en) * 2007-06-04 2008-12-04 Sharp Laboratories Of America, Inc. Gallium nitride-on-silicon nanoscale patterned interface
DE102009047881B4 (de) * 2009-09-30 2022-03-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur

Also Published As

Publication number Publication date
JP2013506980A (ja) 2013-02-28
JP2015181180A (ja) 2015-10-15
CN105551932A (zh) 2016-05-04
EP2483914B1 (de) 2017-09-06
KR101808197B1 (ko) 2017-12-12
US8828768B2 (en) 2014-09-09
JP6463813B2 (ja) 2019-02-06
WO2011039181A1 (de) 2011-04-07
DE102009047881B4 (de) 2022-03-03
US20130065342A1 (en) 2013-03-14
CN105551932B (zh) 2019-04-09
US20140329350A1 (en) 2014-11-06
CN102576656A (zh) 2012-07-11
JP2018022909A (ja) 2018-02-08
US9184337B2 (en) 2015-11-10
KR20120081177A (ko) 2012-07-18
DE102009047881A1 (de) 2011-04-21
JP5748758B2 (ja) 2015-07-15
CN102576656B (zh) 2016-01-20
EP2483914A1 (de) 2012-08-08

Similar Documents

Publication Publication Date Title
JP6463813B2 (ja) 層構造の製造方法
US7667225B1 (en) Light emitting device
KR101384042B1 (ko) 질화물 반도체층의 제조 방법
JP2006518104A (ja) シリコン基板改質用バッファ構造
JP2014053611A (ja) 半導体バッファ構造体及びそれを含む半導体素子と、その製造方法
JP2013014450A (ja) 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
JP2017208554A (ja) 半導体積層体
KR20130066509A (ko) 반도체 발광 소자
JP5159858B2 (ja) 窒化ガリウム系化合物半導体基板とその製造方法
KR101762177B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
US9093604B2 (en) Method of producing an optoelectronic semiconductor chip, and such a semiconductor chip
KR101563686B1 (ko) 반도체 발광소자의 제조방법
JP2009070872A (ja) 化合物半導体基板
KR102002898B1 (ko) 반도체 버퍼 구조체 및 이를 포함하는 반도체 소자
WO2014192229A1 (ja) 半導体装置
WO2015005385A1 (ja) 半導体積層構造体及び半導体素子
KR101321935B1 (ko) 질화물 반도체 발광 다이오드 및 그 제조방법
CN108110108B (zh) Si基LED外延片及制造方法
TW201236201A (en) Nitride based light emitting device with excellent crystallinity and brightness and method of manufacturing the same
TW511143B (en) Method for forming GaN/AlN superlattice structure
CN117410405A (zh) 深紫外发光二极管外延片及其制备方法、深紫外led
JP2013197571A (ja) 窒化物半導体積層体
CN114342194A (zh) 激光二极管
JP2004063762A (ja) シリコン基板上に結晶性の優れた窒化物半導体層を形成する方法および窒化物半導体発光素子
KR20170020414A (ko) 반도체 소자

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170922

R150 Certificate of patent or registration of utility model

Ref document number: 6216349

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250