JP6186127B2 - Display device - Google Patents

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Description

本発明の実施形態は、表示装置に関する。   Embodiments described herein relate generally to a display device.

近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。   In recent years, the demand for flat display devices typified by liquid crystal display devices has been rapidly increased by taking advantage of the features of thinness, light weight, and low power consumption. Among them, an active matrix display device in which each pixel is provided with a pixel switch having a function of electrically separating an on-pixel and an off-pixel and holding a video signal to the on-pixel includes various types of information including portable information devices. It is used for the display.

このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機EL表示装置が注目され、盛んに研究開発が行われている。有機EL表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。   As such a flat-type active matrix display device, an organic EL display device using a self-luminous element has attracted attention, and research and development have been actively conducted. The organic EL display device has characteristics that it does not require a backlight, is suitable for moving image reproduction because of high-speed responsiveness, and is suitable for use in a cold region because the luminance does not decrease at low temperatures.

一般に、有機EL表示装置は、複数行、複数列に並んで設けられた複数の画素を備えている。各画素は、自己発光素子である有機EL素子、及び有機EL素子に駆動電流を供給する画素回路により構成され、有機EL素子の発光輝度を制御することにより表示動作を行う。   In general, an organic EL display device includes a plurality of pixels arranged in a plurality of rows and a plurality of columns. Each pixel includes an organic EL element that is a self-light emitting element and a pixel circuit that supplies a drive current to the organic EL element, and performs a display operation by controlling the light emission luminance of the organic EL element.

画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ロー、ハイを切り換えるとともに、映像信号配線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。   As a pixel circuit driving method, a method using a voltage signal is known. In addition, by switching the voltage power supply, switching between low and high, and outputting both the video signal and the initialization signal from the video signal wiring, the number of pixel constituent elements and the number of wirings can be reduced, and the pixel layout area There has been proposed a display device that achieves higher definition by reducing the size of the screen.

米国特許第6,229,506号明細書US Pat. No. 6,229,506 特開2007−310311号公報JP 2007-310311 A 特開2011−145622号公報JP 2011-145622 A

ところで、近年、画素の高精細化が一層求められている。画素のサイズが縮小すると、各画素の複数の素子を所定の領域内に配置することが困難になってきている。
この発明は以上の点に鑑みなされたもので、その目的は、高精細な表示装置を提供することにある。
Incidentally, in recent years, there has been a further demand for higher definition of pixels. As the size of a pixel is reduced, it has become difficult to arrange a plurality of elements of each pixel within a predetermined region.
The present invention has been made in view of the above points, and an object thereof is to provide a high-definition display device.

一実施形態に係る表示装置は
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
1導電層と、
記第1導電層上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられた半導体層と、
前記第1絶縁膜及び前記半導体層上に設けられた第2絶縁膜と、
前記第2絶縁膜上に、前記第1導電層とは重畳しないように設けられた第2導電層と、
記第2導電層と重畳するように設けられ、高電位電源と低電位電源との間に接続された表示素子と、を備え、
記半導体層の一部に導体層を有し、
記半導体層の他の一部、前記第2絶縁膜及び前記第2導電層は、前記表示素子と前記高電位電源との間に接続された駆動トランジスタを形成し
前記駆動トランジスタのゲート電極を構成する前記第2導電層と、前記半導体層の一部は、第1の容量部を形成し、
前記第1導電層と、前記半導体層の一部は、第2の容量部を形成し、
前記駆動トランジスタを形成する前記半導体層の他の一部、前記第1の容量部を形成する前記半導体層の一部、及び前記第2の容量部を形成する前記半導体層の一部は、一続きの島状の半導体層でなる。
A display device according to an embodiment includes :
A plurality of pixels provided in a matrix along the row direction and the column direction;
Each of the plurality of pixels is
A first conductive layer;
A first insulating film provided on the front Symbol first conductive layer,
A semi-conductor layer provided on the first insulating film,
A second insulating film provided on the first insulating film and before Symbol semiconductors layer,
On the second insulating film, a second conductive layer wherein the first conductive layer was set so as not to overlap vignetting,
Vignetting set to overlap the previous SL second conductive layer, and a table示素Ko connected between the high potential power source and a low potential power source,
Has a conductor layer part of the previous SL semi conductor layer,
Another part of the previous SL semi conductor layer, said second insulating film and the second conductive layer forms a connected drive transistor between the high potential power supply and the display device,
The second conductive layer constituting the gate electrode of the driving transistor and a part of the semiconductor layer form a first capacitor portion;
The first conductive layer and a part of the semiconductor layer form a second capacitor portion,
The other part of the semiconductor layer forming the driving transistor, the part of the semiconductor layer forming the first capacitor part, and the part of the semiconductor layer forming the second capacitor part are It consists of a series of island-like semiconductor layers.

図1は、一実施形態に係る表示装置を概略的に示す平面図である。FIG. 1 is a plan view schematically showing a display device according to an embodiment. 図2は、図1の表示装置の画素の等価回路図である。FIG. 2 is an equivalent circuit diagram of a pixel of the display device of FIG. 図3は、図1の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。FIG. 3 is a partial cross-sectional view schematically showing an example of a structure that can be employed in the display device of FIG. 図4は、上記一実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタ、電源線、導電層及び画素電極を示す図である。FIG. 4 is a partial cross-sectional view illustrating the display device according to the embodiment, and is a diagram illustrating a drive transistor, a power supply line, a conductive layer, and a pixel electrode. 図5は、上記一実施形態に係る画素の配置構成の一例を示す概略図である。FIG. 5 is a schematic diagram illustrating an example of an arrangement configuration of pixels according to the embodiment. 図6は、上記一実施形態に係る画素の配置構成を採り、オフセットキャンセル動作を1回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。FIG. 6 is a timing chart showing the control signal of the scanning line driving circuit when the pixel arrangement according to the embodiment is adopted and the offset cancel operation is performed once. 図7は、上記一実施形態に係る画素の配置構成を採り、オフセットキャンセル動作を2回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。FIG. 7 is a timing chart showing a control signal of the scanning line driving circuit when the pixel arrangement according to the embodiment is adopted and the offset cancel operation is performed twice. 図8は、上記一実施形態に係る表示装置の変形例を示す部分断面図であり、駆動トランジスタ、電源線、接続電極、導電層及び画素電極を示す図である。FIG. 8 is a partial cross-sectional view showing a modification of the display device according to the embodiment, and shows a drive transistor, a power supply line, a connection electrode, a conductive layer, and a pixel electrode.

以下、図面を参照しながら一実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機EL(エレクトロルミネッセンス)表示装置である。   Hereinafter, a display device and a driving method of the display device according to an embodiment will be described in detail with reference to the drawings. In this embodiment, the display device is an active matrix display device, more specifically, an active matrix organic EL (electroluminescence) display device.

図1は、本実施形態に係る表示装置を概略的に示す平面図である。図2は、図1の表示装置の画素の等価回路図である。図3は、図1の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図3では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機EL表示装置である。   FIG. 1 is a plan view schematically showing the display device according to the present embodiment. FIG. 2 is an equivalent circuit diagram of a pixel of the display device of FIG. FIG. 3 is a partial cross-sectional view schematically showing an example of a structure that can be employed in the display device of FIG. In FIG. 3, the display device is drawn such that the display surface, that is, the front surface or the light emitting surface faces upward, and the back surface faces downward. This display device is a top emission type organic EL display device adopting an active matrix driving method.

図1に示すように、本実施形態に係る表示装置は、例えば、2型以上のアクティブマトリクス型の表示装置として構成され、表示パネルDPと、表示パネルDPの動作を制御するコントローラ12とを含んでいる。この実施の形態において、表示パネルDPは、有機ELパネルである。   As shown in FIG. 1, the display device according to the present embodiment is configured as, for example, an active matrix type display device of type 2 or more, and includes a display panel DP and a controller 12 that controls the operation of the display panel DP. It is out. In this embodiment, the display panel DP is an organic EL panel.

表示パネルDPは、ガラス板等の光透過性を有する絶縁基板SUB、絶縁基板SUBの表示領域R1上にマトリクス状に配列されたm×n個の画素PX、複数本(m/2本)の第1走査線Sga(1〜m/2)と、複数本(m本)の第2走査線Sgb(1〜m)と、複数本(m/2本)の第3走査線Sgc(1〜m/2)と、複数本(m/2本)のリセット配線Sgr(1〜m/2)と、複数本(n本)の映像信号線VL(1〜n)とを備えている。   The display panel DP includes an insulating substrate SUB having light transmissivity such as a glass plate, m × n pixels PX arranged in a matrix on the display region R1 of the insulating substrate SUB, and a plurality (m / 2) of pixels. The first scanning line Sga (1 to m / 2), the plurality (m) of second scanning lines Sgb (1 to m), and the plurality of (m / 2) third scanning lines Sgc (1 to 1). m / 2), a plurality (m / 2) of reset wirings Sgr (1 to m / 2), and a plurality (n) of video signal lines VL (1 to n).

画素PXは、列方向Yにm個、行方向Xにn個並べられている。第1走査線Sga、第2走査線Sgb及びリセット配線Sgrは、行方向Xに延出して設けられている。リセット配線Sgrは互いに電気的に接続された複数の電極で形成されている。映像信号線VLは、列方向Yに延出して設けられている。   The pixels PX are arranged m in the column direction Y and n in the row direction X. The first scanning line Sga, the second scanning line Sgb, and the reset wiring Sgr are provided to extend in the row direction X. The reset wiring Sgr is formed of a plurality of electrodes that are electrically connected to each other. The video signal line VL extends in the column direction Y.

図1及び図2に示すように、表示パネルDPは、高電位Pvddに固定される高電位電源線SLaと、低電位Pvssに固定される低電位電源電極SLbと、を有している。高電位電源線SLaは高電位電源に接続され、低電位電源電極SLbは低電位電源(基準電位電源)に接続されている。   As shown in FIGS. 1 and 2, the display panel DP includes a high-potential power line SLa that is fixed to a high potential Pvdd and a low-potential power electrode SLb that is fixed to a low potential Pvss. The high potential power supply line SLa is connected to a high potential power supply, and the low potential power supply electrode SLb is connected to a low potential power supply (reference potential power supply).

表示パネルDPは、第1走査線Sga、第2走査線Sgb及び第3走査線Sgcを画素PXの行毎に順に駆動する走査線駆動回路YDR1、YDR2、映像信号線VLを駆動する信号線駆動回路XDRを備えている。走査線駆動回路YDR1、YDR2及び信号線駆動回路XDRは、絶縁基板SUBの表示領域R1外側の非表示領域R2上に一体的に形成され、コントローラ12とともに駆動部10を構成している。   The display panel DP has scanning line driving circuits YDR1 and YDR2 that sequentially drive the first scanning line Sga, the second scanning line Sgb, and the third scanning line Sgc for each row of the pixels PX, and a signal line drive that drives the video signal line VL. A circuit XDR is provided. The scanning line drive circuits YDR1 and YDR2 and the signal line drive circuit XDR are integrally formed on the non-display area R2 outside the display area R1 of the insulating substrate SUB, and constitute the drive unit 10 together with the controller 12.

各画素PXは、表示素子と、表示素子に駆動電流を供給する画素回路と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ELダイオードOLED(以下、単にダイオードOLEDという)を用いている。   Each pixel PX includes a display element and a pixel circuit that supplies a drive current to the display element. The display element is, for example, a self-luminous element. In this embodiment, an organic EL diode OLED (hereinafter simply referred to as a diode OLED) including at least an organic light emitting layer as a photoactive layer is used.

図2に示すように、各画素PXの画素回路は、電圧信号からなる映像信号に応じてダイオードOLEDの発光を制御する電圧信号方式の画素回路であり、画素スイッチSST、駆動トランジスタDRT、保持容量Cs、及び補助容量Cadを有している。保持容量Cs及び補助容量Cadは、キャパシタである。補助容量Cadは発光電流量を調整する為に設けられる素子である。容量部Celは、ダイオードOLED自体の容量(ダイオードOLEDの寄生容量)である。ダイオードOLEDは、キャパシタとしても機能している。   As shown in FIG. 2, the pixel circuit of each pixel PX is a voltage signal type pixel circuit that controls light emission of the diode OLED in accordance with a video signal composed of a voltage signal, and includes a pixel switch SST, a drive transistor DRT, a storage capacitor Cs and auxiliary capacitance Cad are included. The holding capacitor Cs and the auxiliary capacitor Cad are capacitors. The auxiliary capacitor Cad is an element provided for adjusting the light emission current amount. The capacitance part Cel is the capacitance of the diode OLED itself (parasitic capacitance of the diode OLED). The diode OLED also functions as a capacitor.

各画素PXは、出力スイッチBCTを備えている。この実施形態において、行方向X及び列方向Yに隣合う4つの画素PXは、1つの出力スイッチBCTを共用している。   Each pixel PX includes an output switch BCT. In this embodiment, the four pixels PX adjacent in the row direction X and the column direction Y share one output switch BCT.

また、走査線駆動回路YDR2(若しくは走査線駆動回路YDR1)には、複数のリセットスイッチRSTが設けられている。リセットスイッチRST及びリセット配線Sgrは一対一で接続されている。   The scanning line driving circuit YDR2 (or the scanning line driving circuit YDR1) is provided with a plurality of reset switches RST. The reset switch RST and the reset wiring Sgr are connected one to one.

画素スイッチSST、駆動トランジスタDRT、出力スイッチBCT及びリセットスイッチRSTは、ここでは同一導電型、例えばNチャネル型のTFT(薄膜トランジスタ)により構成されている。   Here, the pixel switch SST, the drive transistor DRT, the output switch BCT, and the reset switch RST are composed of TFTs (thin film transistors) of the same conductivity type, for example, N-channel type.

本実施形態に係る表示装置において、各駆動トランジスタ及び各スイッチをそれぞれ構成したTFTは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。   In the display device according to the present embodiment, the TFTs constituting each driving transistor and each switch are all formed in the same process and the same layer structure, and are top-gate thin film transistors using polysilicon as the semiconductor layer.

画素スイッチSST、駆動トランジスタDRT、出力スイッチBCT、及びリセットスイッチRSTの各々は、第1端子、第2端子、及び制御端子を有している。本実施形態では、第1端子をソース電極、第2端子をドレイン電極、制御端子をゲート電極としている。上記半導体層のソース領域及びドレイン領域は、ポリシリコンに不純物が高濃度にドープされた導体層である。   Each of the pixel switch SST, the drive transistor DRT, the output switch BCT, and the reset switch RST has a first terminal, a second terminal, and a control terminal. In this embodiment, the first terminal is a source electrode, the second terminal is a drain electrode, and the control terminal is a gate electrode. The source region and drain region of the semiconductor layer are conductor layers in which polysilicon is doped with an impurity at a high concentration.

画素PXの画素回路において、駆動トランジスタDRT及び出力スイッチBCTは、高電位電源線SLaと低電位電源電極SLbとの間でダイオードOLEDと直列に接続されている。高電位電源線SLa(高電位Pvdd)は例えば10Vの電位に設定され、低電位電源電極SLb(低電位Pvss)は、例えば1.5Vの電位に設定されている。   In the pixel circuit of the pixel PX, the drive transistor DRT and the output switch BCT are connected in series with the diode OLED between the high potential power line SLa and the low potential power electrode SLb. The high potential power supply line SLa (high potential Pvdd) is set to a potential of 10 V, for example, and the low potential power supply electrode SLb (low potential Pvss) is set to a potential of 1.5 V, for example.

出力スイッチBCTにおいて、ドレイン電極は高電位電源線SLaに接続され、ソース電極は駆動トランジスタDRTのドレイン電極に接続され、ゲート電極は第1走査線Sgaに接続されている。これにより、出力スイッチBCTは、第1走査線Sgaからの制御信号BG(1〜m/2)によりオン(導通状態)、オフ(非導通状態)制御される。出力スイッチBCTは、制御信号BGに応答して、ダイオードOLEDの発光時間を制御する。   In the output switch BCT, the drain electrode is connected to the high potential power supply line SLa, the source electrode is connected to the drain electrode of the drive transistor DRT, and the gate electrode is connected to the first scanning line Sga. Thus, the output switch BCT is controlled to be on (conductive state) and off (non-conductive state) by the control signal BG (1 to m / 2) from the first scanning line Sga. The output switch BCT controls the light emission time of the diode OLED in response to the control signal BG.

駆動トランジスタDRTにおいて、ドレイン電極は出力スイッチBCTのソース電極及びリセット配線Sgrに接続され、ソース電極はダイオードOLEDの一方の電極(ここでは陽極)に接続されている。ダイオードOLEDの他方の電極(ここでは陰極)は、低電位電源電極SLbに接続されている。駆動トランジスタDRTは、映像信号Vsigに応じた電流量の駆動電流をダイオードOLEDに出力する。   In the drive transistor DRT, the drain electrode is connected to the source electrode of the output switch BCT and the reset wiring Sgr, and the source electrode is connected to one electrode (here, the anode) of the diode OLED. The other electrode (here, the cathode) of the diode OLED is connected to the low potential power supply electrode SLb. The drive transistor DRT outputs a drive current having a current amount corresponding to the video signal Vsig to the diode OLED.

画素スイッチSSTにおいて、ソース電極は映像信号線VL(1〜n)に接続され、ドレイン電極は駆動トランジスタDRTのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第2走査線Sgb(1〜m)に接続されている。画素スイッチSSTは、第2走査線Sgbから供給される制御信号SG(1〜m)によりオン、オフ制御される。そして、画素スイッチSSTは、制御信号SG(1〜m)に応答して、画素回路と映像信号線VL(1〜n)との接続、非接続を制御し、対応する映像信号線VL(1〜n)から映像信号Vsig又は初期化信号Viniを画素回路に取り込む。   In the pixel switch SST, the source electrode is connected to the video signal line VL (1 to n), the drain electrode is connected to the gate electrode of the driving transistor DRT, and the gate electrode functions as a signal writing control gate wiring. It is connected to Sgb (1 to m). The pixel switch SST is on / off controlled by a control signal SG (1 to m) supplied from the second scanning line Sgb. The pixel switch SST controls connection / disconnection between the pixel circuit and the video signal line VL (1-n) in response to the control signal SG (1-m), and the corresponding video signal line VL (1 To n), the video signal Vsig or the initialization signal Vini is taken into the pixel circuit.

リセットスイッチRSTは、走査線駆動回路YDR2に設けられている。この実施形態において、列方向Yに隣合う画素PXが1つの出力スイッチBCTを共用しているため、リセットスイッチRSTは2行毎に設けられている。リセットスイッチRSTは、駆動トランジスタDRTのドレイン電極とリセット電源との間に接続されている。   The reset switch RST is provided in the scanning line driving circuit YDR2. In this embodiment, since the pixels PX adjacent in the column direction Y share one output switch BCT, the reset switch RST is provided every two rows. The reset switch RST is connected between the drain electrode of the drive transistor DRT and the reset power supply.

リセットスイッチRSTにおいて、ソース電極はリセット電源に接続されたリセット電源線SLcに接続され、ドレイン電極はリセット配線Sgrに接続され、ゲート電極はリセット制御用ゲート配線として機能する第3走査線Sgcに接続されている。上記のように、リセット電源線SLcは、リセット電源に接続され、定電位であるリセット電位Vrstに固定される。   In the reset switch RST, the source electrode is connected to the reset power supply line SLc connected to the reset power supply, the drain electrode is connected to the reset wiring Sgr, and the gate electrode is connected to the third scanning line Sgc functioning as a reset control gate wiring. Has been. As described above, the reset power supply line SLc is connected to the reset power supply and is fixed to the reset potential Vrst that is a constant potential.

リセットスイッチRSTは、第3走査線Sgcを通して与えられる制御信号RG(1〜m/2)に応じて、リセット電源線SLc及びリセット配線Sgr間を導通状態(オン)又は非導通状態(オフ)に切替える。リセットスイッチRSTがオン状態に切替えられることにより、駆動トランジスタDRTのソース電極の電位が初期化される。   The reset switch RST switches between the reset power supply line SLc and the reset wiring Sgr in a conductive state (ON) or a non-conductive state (OFF) in accordance with a control signal RG (1 to m / 2) given through the third scanning line Sgc. Switch. By switching the reset switch RST to the on state, the potential of the source electrode of the drive transistor DRT is initialized.

一方、図1に示すコントローラ12は表示パネルDPの外部に配置されたプリント回路基板(図示せず)上に形成され、走査線駆動回路YDR1、YDR2及び信号線駆動回路XDRを制御する。コントローラ12は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。   On the other hand, the controller 12 shown in FIG. 1 is formed on a printed circuit board (not shown) arranged outside the display panel DP, and controls the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR. The controller 12 receives a digital video signal and a synchronization signal supplied from the outside, and generates a vertical scanning control signal for controlling the vertical scanning timing and a horizontal scanning control signal for controlling the horizontal scanning timing based on the synchronizing signal.

そして、コントローラ12は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路YDR1、YDR2及び信号線駆動回路XDRに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路XDRに供給する。   The controller 12 supplies the vertical scanning control signal and the horizontal scanning control signal to the scanning line driving circuits YDR1 and YDR2 and the signal line driving circuit XDR, respectively, and the digital video signal and the initial stage are synchronized with the horizontal and vertical scanning timings. The signal is supplied to the signal line drive circuit XDR.

信号線駆動回路XDRは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Vsigを複数の映像信号線VL(1〜n)に並列的に供給する。また、信号線駆動回路XDRは、初期化信号Viniを映像信号線VLに供給する。   The signal line drive circuit XDR converts the video signal sequentially obtained in each horizontal scanning period to the analog format under the control of the horizontal scanning control signal, and converts the video signal Vsig corresponding to the gradation to the plurality of video signal lines VL (1 to n). In parallel. The signal line drive circuit XDR supplies the initialization signal Vini to the video signal line VL.

走査線駆動回路YDR1、YDR2は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素PXに3種類の制御信号、すなわち、制御信号BG(1〜m/2)、SG(1〜m)、RG(1〜m/2)を供給する(図2)。なお、画素PXには、制御信号RGが直接供給されないが、制御信号RGに応じた所定のタイミングで、リセット電位Vrstに固定されたリセット電源線SLcから所定の電圧が供給される。
これにより、第1走査線Sga、第2走査線Sgb及び第3走査線Sgcは、それぞれ制御信号BG、SG、RGにより駆動される。
The scanning line driving circuits YDR1 and YDR2 include a shift register, an output buffer, and the like (not shown), transfer a horizontal scanning start pulse supplied from the outside sequentially to the next stage, and three types of pixels PX in each row via the output buffer Control signals, that is, control signals BG (1 to m / 2), SG (1 to m), and RG (1 to m / 2) are supplied (FIG. 2). Note that the control signal RG is not directly supplied to the pixel PX, but a predetermined voltage is supplied from the reset power supply line SLc fixed to the reset potential Vrst at a predetermined timing according to the control signal RG.
Accordingly, the first scanning line Sga, the second scanning line Sgb, and the third scanning line Sgc are driven by the control signals BG, SG, and RG, respectively.

次に図3を参照して、駆動トランジスタDRT及びダイオードOLEDの構成を詳細に説明する。
駆動トランジスタDRTを形成したNチャネル型のTFTは、半導体層SCを備えている。半導体層SCは、第1絶縁膜としての絶縁膜PL上に形成されている。なお、絶縁基板SUB上にはアンダーコート層UCが形成され、絶縁膜PLはアンダーコート層UC上に形成されている。半導体層SCは、例えば、p型領域とn型領域とを含んだポリシリコン層である。
Next, the configuration of the drive transistor DRT and the diode OLED will be described in detail with reference to FIG.
The N-channel TFT in which the driving transistor DRT is formed includes a semiconductor layer SC. The semiconductor layer SC is formed on the insulating film PL as the first insulating film. An undercoat layer UC is formed on the insulating substrate SUB, and the insulating film PL is formed on the undercoat layer UC. The semiconductor layer SC is, for example, a polysilicon layer including a p-type region and an n-type region.

半導体層SCは、第2絶縁膜としてのゲート絶縁膜GIで被覆されている。ゲート絶縁膜GI上には、駆動トランジスタDRTのゲート電極Gが形成されている。ゲート電極Gは半導体層SCと対向している。ゲート絶縁膜GI及びゲート電極G上には層間絶縁膜IIが形成されている。   The semiconductor layer SC is covered with a gate insulating film GI as a second insulating film. On the gate insulating film GI, the gate electrode G of the drive transistor DRT is formed. The gate electrode G is opposed to the semiconductor layer SC. An interlayer insulating film II is formed on the gate insulating film GI and the gate electrode G.

層間絶縁膜II上には、ソース電極SE及びドレイン電極DEがさらに形成されている。ソース電極SE及びドレイン電極DEは、層間絶縁膜II及びゲート絶縁膜GIに形成されたコンタクトホールを通って半導体層SCのソース領域及びドレイン領域にそれぞれ接続されている。層間絶縁膜II、ソース電極SE及びドレイン電極DE上には、パッシベーション膜PSが形成されている。パッシベーション膜PSは、絶縁膜として機能している。   A source electrode SE and a drain electrode DE are further formed on the interlayer insulating film II. The source electrode SE and the drain electrode DE are connected to the source region and the drain region of the semiconductor layer SC through contact holes formed in the interlayer insulating film II and the gate insulating film GI, respectively. A passivation film PS is formed on the interlayer insulating film II, the source electrode SE, and the drain electrode DE. The passivation film PS functions as an insulating film.

ダイオードOLEDは、画素電極PEと、有機物層ORGと、対向電極CEとを含んでいる。この実施形態において、画素電極PEは陽極であり、対向電極CEは陰極である。   The diode OLED includes a pixel electrode PE, an organic layer ORG, and a counter electrode CE. In this embodiment, the pixel electrode PE is an anode, and the counter electrode CE is a cathode.

パッシベーション膜PS上には、画素電極PEが形成されている。画素電極PEは、パッシベーション膜PSに設けたコンタクトホールを通ってソース電極SEに接続されている。画素電極PEは、光反射性を有する背面電極である。画素電極PEは、透明な電極層(例えば、ITO:インジウム錫酸化物)と光反射性を有する電極層(例えば、Al)とが積層されて形成されている。   A pixel electrode PE is formed on the passivation film PS. The pixel electrode PE is connected to the source electrode SE through a contact hole provided in the passivation film PS. The pixel electrode PE is a back electrode having light reflectivity. The pixel electrode PE is formed by laminating a transparent electrode layer (for example, ITO: indium tin oxide) and a light reflective electrode layer (for example, Al).

画素電極PEを形成する際、パッシベーション膜PS上に透明な導電材料(例えば、ITO)を堆積し、次いで光反射性を有する導電材料(例えば、Al)を堆積し、その後、フォトリソグラフィ法を用いてパターニングを施すことにより画素電極PEを形成する。   When forming the pixel electrode PE, a transparent conductive material (for example, ITO) is deposited on the passivation film PS, and then a light-reflective conductive material (for example, Al) is deposited, and then a photolithography method is used. Then, the pixel electrode PE is formed by patterning.

パッシベーション膜PS上には、さらに、隔壁絶縁層PIが形成されている。隔壁絶縁層PIには、画素電極PEに対応した位置に貫通孔が設けられているか、或いは、画素電極PEが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層PIは、画素電極PEに対応した位置に貫通孔を有している。   A partition insulating layer PI is further formed on the passivation film PS. In the partition insulating layer PI, a through hole is provided at a position corresponding to the pixel electrode PE, or a slit is provided at a position corresponding to a column or row formed by the pixel electrode PE. Here, as an example, the partition insulating layer PI has a through hole at a position corresponding to the pixel electrode PE.

画素電極PE上には、活性層として、発光層を含んだ有機物層ORGが形成されている。発光層は、例えば、発光色が赤色、緑色、青色、又は無彩色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ORGは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。   On the pixel electrode PE, an organic layer ORG including a light emitting layer is formed as an active layer. The light emitting layer is, for example, a thin film containing a luminescent organic compound whose emission color is red, green, blue, or achromatic. The organic layer ORG can further include a hole injection layer, a hole transport layer, a hole blocking layer, an electron transport layer, an electron injection layer, and the like in addition to the light emitting layer.

なお、ダイオードOLEDの発光色は、必ずしも赤色、緑色、青色、又は無彩色に分けられている必要はなく、無彩色のみであってもよい。この場合、ダイオードOLEDは、赤色、緑色及び青色のカラーフィルタと組合わせることにより、赤色、緑色、青色、又は無彩色を発光することができる。   Note that the light emission color of the diode OLED is not necessarily divided into red, green, blue, or achromatic color, and may be only achromatic color. In this case, the diode OLED can emit red, green, blue, or achromatic color by combining with red, green, and blue color filters.

隔壁絶縁層PI及び有機物層ORGは、対向電極CEで被覆されている。この例では、対向電極CEは、画素PX間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極CEは、陰極であり且つ光透過性の前面電極である。対向電極CEは、例えば、パッシベーション膜PSと隔壁絶縁層PIとに設けられたコンタクトホールを通って、ソース電極SE及びドレイン電極DEと同一の層に形成された電極配線(図示せず)に電気的に接続されている。   The partition insulating layer PI and the organic layer ORG are covered with the counter electrode CE. In this example, the counter electrode CE is an electrode connected to each other between the pixels PX, that is, a common electrode. In this example, the counter electrode CE is a cathode and a light-transmitting front electrode. For example, the counter electrode CE is electrically connected to an electrode wiring (not shown) formed in the same layer as the source electrode SE and the drain electrode DE through a contact hole provided in the passivation film PS and the partition insulating layer PI. Connected.

このような構造のダイオードOLEDでは、画素電極PEから注入されたホールと、対向電極CEから注入された電子とが有機物層ORGの内部で再結合したときに、有機物層ORGを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ORGから透明な対向電極CEを介して外部へ放出される。   In the diode OLED having such a structure, when the holes injected from the pixel electrode PE and the electrons injected from the counter electrode CE are recombined inside the organic layer ORG, the organic molecules constituting the organic layer ORG are changed. Excitons are generated by excitation. The excitons emit light in the process of radiation deactivation, and the light is emitted from the organic layer ORG to the outside through the transparent counter electrode CE.

次に図3及び図4を参照して、駆動トランジスタDRT、保持容量Cs及び補助容量Cadの構成を詳細に説明する。図4は、本実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタDRT、電源線PSH、導電層AE、導電層OE及び画素電極PEを示す図である。   Next, the configuration of the drive transistor DRT, the storage capacitor Cs, and the auxiliary capacitor Cad will be described in detail with reference to FIGS. FIG. 4 is a partial cross-sectional view showing the display device according to the present embodiment, and is a view showing a drive transistor DRT, a power supply line PSH, a conductive layer AE, a conductive layer OE, and a pixel electrode PE.

図3及び図4に示すように、複数の第1導電層としての複数の導電層OEは、表示領域R1に設けられ、アンダーコート層UC上に形成されている。なお、絶縁膜PLは、アンダーコート層UC及び導電層OE上に設けられている。導電層OEは、導体としての金属(例えば、アルミニウム)で形成されている。   As shown in FIGS. 3 and 4, the plurality of conductive layers OE as the plurality of first conductive layers are provided in the display region R1 and are formed on the undercoat layer UC. The insulating film PL is provided on the undercoat layer UC and the conductive layer OE. The conductive layer OE is formed of a metal (for example, aluminum) as a conductor.

表示領域R1の外側の非表示領域R2において、導電層OEは非表示領域R2に設けられた電源線PSHに接続されている。電源線PSHは、定電位の電源に接続されている。この実施形態において、電源線PSHは、高電位電源に接続され、高電位Pvddに固定されている。これにより、導電層OEが電気的にフローティング状態にならないように(補助容量Cadが容量部として機能するように)設定することができる。なお、電源線PSHは、低電位電源に接続され、低電位Pvssに固定されていてもよい。   In the non-display region R2 outside the display region R1, the conductive layer OE is connected to the power supply line PSH provided in the non-display region R2. The power supply line PSH is connected to a constant potential power supply. In this embodiment, the power supply line PSH is connected to a high potential power supply and is fixed at a high potential Pvdd. Thus, the conductive layer OE can be set so as not to be in an electrically floating state (so that the auxiliary capacitor Cad functions as a capacitor portion). Note that the power supply line PSH may be connected to a low potential power supply and fixed to the low potential Pvss.

互いに対向した導電層OE、絶縁膜PL及び導体層(駆動トランジスタDRTの半導体層SCのソース領域)は、補助容量Cad(容量部)を形成している。半導体層SCより上層の電極(導電層)を利用すること無しに補助容量Cadの形成が可能になる。   The conductive layer OE, the insulating film PL, and the conductor layer (source region of the semiconductor layer SC of the driving transistor DRT) facing each other form an auxiliary capacitance Cad (capacitance portion). The auxiliary capacitance Cad can be formed without using an electrode (conductive layer) above the semiconductor layer SC.

複数の第2導電層としての複数の導電層AEは、表示領域R1に設けられ、ゲート絶縁膜GI上に形成されている。なお、ダイオードOLEDは導電層AEの上方に設けられている。導電層AEは、導体としての金属(例えば、アルミニウム)で形成されている。導電層AEは、ゲート電極Gと同一の層に形成されている。導電層AEはゲート電極Gに接続されている。   The plurality of conductive layers AE as the plurality of second conductive layers are provided in the display region R1 and are formed on the gate insulating film GI. The diode OLED is provided above the conductive layer AE. The conductive layer AE is formed of a metal (for example, aluminum) as a conductor. The conductive layer AE is formed in the same layer as the gate electrode G. The conductive layer AE is connected to the gate electrode G.

この実施形態において、表示装置は上面発光型の表示装置であるため、導電層OE及び導電層AEを金属で形成することができる。なお、表示装置が下面発光型の表示装置であったり、液晶表示装置のように光透過型の表示装置であったりする場合、導電層OE及び導電層AEを金属で形成することは望ましくない。   In this embodiment, since the display device is a top emission display device, the conductive layer OE and the conductive layer AE can be formed of metal. Note that in the case where the display device is a bottom emission display device or a light transmission display device such as a liquid crystal display device, it is not desirable to form the conductive layer OE and the conductive layer AE from metal.

互いに対向した導電層AE、ゲート絶縁膜GI及び導体層(駆動トランジスタDRTの半導体層SCのソース領域)は、保持容量Cs(容量部)を形成している。なお、半導体層SC、ゲート絶縁膜GI及びゲート電極Gは、トップゲート型のTFTを形成している。   The conductive layer AE, the gate insulating film GI, and the conductor layer (source region of the semiconductor layer SC of the driving transistor DRT) facing each other form a storage capacitor Cs (capacitance portion). The semiconductor layer SC, the gate insulating film GI, and the gate electrode G form a top gate type TFT.

導電層OE及び導電層AEは、互いに異なる層に形成されている。導電層OE及び導電層AEは、互いに対向していてもよい。すなわち、補助容量Cad及び保持容量Csを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。   The conductive layer OE and the conductive layer AE are formed in different layers. The conductive layer OE and the conductive layer AE may face each other. That is, since the auxiliary capacitor Cad and the storage capacitor Cs can be efficiently arranged, the space utilization efficiency can be improved.

次に、複数の画素PXの配置構成について説明する。図5は本実施形態に係る画素PXの配置構成を示す概略図である。
図5に示すように、画素PXはいわゆる縦ストライプ画素である。行方向Xには、赤色の画像を表示するように構成された画素PX、緑色の画像を表示するように構成された画素PX、青色の画像を表示するように構成された画素PX、及び無彩色の画像を表示するように構成された画素PXが交互に並べられている。列方向Yには、同一色の画像を表示するように構成された画素PXが並べられている。
Next, the arrangement configuration of the plurality of pixels PX will be described. FIG. 5 is a schematic diagram showing an arrangement configuration of the pixels PX according to the present embodiment.
As shown in FIG. 5, the pixel PX is a so-called vertical stripe pixel. In the row direction X, a pixel PX configured to display a red image, a pixel PX configured to display a green image, a pixel PX configured to display a blue image, and no pixel Pixels PX configured to display a chromatic image are alternately arranged. In the column direction Y, pixels PX configured to display the same color image are arranged.

赤色(R)の画素PX、緑色(G)の画素PX、青色(B)の画素PX及び無彩色(W)の画素PXは、絵素Pを形成している。本実施例1では、絵素Pは4つ(4色)の画素PXを有しているが、これに限定されるものではなく、種々変形可能である。例えば、無彩色の画素PXを設けない場合、絵素Pは、赤色、緑色及び青色の3つ(3色)の画素PXを有していてもよい。   The red (R) pixel PX, the green (G) pixel PX, the blue (B) pixel PX, and the achromatic (W) pixel PX form a picture element P. In the first embodiment, the picture element P has four (four colors) pixels PX, but is not limited to this and can be variously modified. For example, when the achromatic pixel PX is not provided, the picture element P may include three (three colors) pixels PX of red, green, and blue.

出力スイッチBCTは、隣合う4個(列方向Yに隣合う2個及び行方向Xに隣合う2個)の画素PXで共用されている。上記のことから、第1走査線Sga及び第3走査線Sgcの本数はm/2本となっている。   The output switch BCT is shared by four adjacent pixels (two adjacent in the column direction Y and two adjacent in the row direction X). From the above, the number of first scanning lines Sga and third scanning lines Sgc is m / 2.

なお、画素PXの配置構成は、本実施形態(図5)に限らず、種々変形可能である。例えば、画素PXはいわゆるRGBW正方画素であってもよい。この場合、例えば、偶数行に、赤色、緑色、青色及び無彩色の画素PXの何れか2個が配置され、奇数行に、残りの2個が配置される。
ここで、本実施形態において、画素PX、絵素Pの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、絵素が画素である。
The arrangement configuration of the pixels PX is not limited to the present embodiment (FIG. 5) and can be variously modified. For example, the pixel PX may be a so-called RGBW square pixel. In this case, for example, any two of red, green, blue and achromatic pixels PX are arranged in even rows, and the remaining two are arranged in odd rows.
Here, in the present embodiment, the terminology of the pixel PX and the picture element P has been described, but the pixel can be rephrased as a sub-pixel. In this case, the picture element is a pixel.

次に、上記のように構成された表示装置(有機EL表示装置)の動作について説明する。図6及び図7は、それぞれ動作表示時の走査線駆動回路YDR1、YDR2の制御信号を示すタイミングチャートである。   Next, the operation of the display device (organic EL display device) configured as described above will be described. 6 and 7 are timing charts showing control signals of the scanning line drive circuits YDR1 and YDR2 during operation display, respectively.

図6は縦ストライプ画素でオフセットキャンセル期間が1回の場合、図7は縦ストライプ画素でオフセットキャンセル期間が複数回(ここでは代表例として2回)の場合を表している。このため、本実施形態において、図6の制御信号又は図7の制御信号を用いて表示装置を駆動することができる。   FIG. 6 shows a case in which the offset cancellation period is once for vertical stripe pixels, and FIG. 7 shows a case in which the offset cancellation period is multiple times (here, twice as a representative example) for vertical stripe pixels. Therefore, in this embodiment, the display device can be driven using the control signal in FIG. 6 or the control signal in FIG.

走査線駆動回路YDR1、YDR2は、例えば、スタート信号(STV1〜STV3)とクロック(CKV1〜CKV3)とから各水平走査期間に対応した1水平走査期間の幅(Tw−Starta)のパルスを生成し、そのパルスを制御信号BG(1〜m/2)、SG(1〜m)、RG(1〜m/2)として出力する。ここでは、1水平走査期間を1Hとしている。   For example, the scanning line drive circuits YDR1 and YDR2 generate a pulse having a width of one horizontal scanning period (Tw-Starta) corresponding to each horizontal scanning period from a start signal (STV1 to STV3) and a clock (CKV1 to CKV3). The pulses are output as control signals BG (1 to m / 2), SG (1 to m), and RG (1 to m / 2). Here, one horizontal scanning period is set to 1H.

画素回路の動作は、ソース初期化期間Pisに行われるソース初期化動作と、ゲート初期化期間Pigに行われるゲート初期化動作と、オフセットキャンセル期間Poに行われる、オフセットキャンセル(OC)動作と、映像信号書き込み期間Pwに行われる映像信号書き込み動作と、表示期間Pd(発光期間)に行われる表示動作(発光動作)と、に分けられる。   The operation of the pixel circuit includes a source initialization operation performed during the source initialization period Pis, a gate initialization operation performed during the gate initialization period Pig, and an offset cancellation (OC) operation performed during the offset cancellation period Po. It is divided into a video signal writing operation performed during the video signal writing period Pw and a display operation (light emitting operation) performed during the display period Pd (light emission period).

図6、図7、図1及び図2に示すように、まず、駆動部10はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路YDR1、YDR2から、制御信号SGが画素スイッチSSTをオフ状態とするレベル(オフ電位:ここではローレベル)、制御信号BGが出力スイッチBCTをオフ状態とするレベル(オフ電位:ここではローレベル)、制御信号RGがリセットスイッチRSTをオン状態とするレベル(オン電位:ここではハイレベル)に設定される。   As shown in FIGS. 6, 7, 1, and 2, first, the driving unit 10 performs a source initialization operation. In the source initialization operation, the control signal SG turns off the pixel switch SST from the scanning line drive circuits YDR1 and YDR2, and the control signal BG turns off the output switch BCT. The level (off potential: low level here) and the control signal RG are set to a level (on potential: high level here) that turns on the reset switch RST.

出力スイッチBCT、画素スイッチSSTがそれぞれオフ(非導通状態)、リセットスイッチRSTがオン(導通状態)となり、ソース初期化動作が開始される。リセットスイッチRSTがオンすることで、駆動トランジスタDRTのソース電極及びドレイン電極がリセット電源の電位(リセット電位Vrst)と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源(リセット電位Vrst)は、例えば−2Vに設定されている。   The output switch BCT and the pixel switch SST are turned off (non-conductive state), the reset switch RST is turned on (conductive state), and the source initialization operation is started. When the reset switch RST is turned on, the source electrode and drain electrode of the drive transistor DRT are reset to the same potential as the potential of the reset power supply (reset potential Vrst), and the source initialization operation is completed. Here, the reset power supply (reset potential Vrst) is set to −2 V, for example.

次に、駆動部10はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路YDR1、YDR2から、制御信号SGが画素スイッチSSTをオン状態とするレベル(オン電位:ここではハイレベル)、制御信号BGが出力スイッチBCTをオフ状態とするレベル、制御信号RGがリセットスイッチRSTをオン状態とするレベルに設定される。出力スイッチBCTがオフ、画素スイッチSST及びリセットスイッチRSTがオンとなり、ゲート初期化動作が開始される。   Next, the driving unit 10 performs a gate initialization operation. In the gate initialization operation, the control signal SG turns on the pixel switch SST from the scanning line drive circuits YDR1 and YDR2 (on potential: high level here), and the control signal BG turns off the output switch BCT. The level and control signal RG is set to a level that turns on the reset switch RST. The output switch BCT is turned off, the pixel switch SST and the reset switch RST are turned on, and the gate initialization operation is started.

ゲート初期化期間Pigにおいて、映像信号線VLから出力された初期化信号Vini(初期化電圧)は、画素スイッチSSTを通して駆動トランジスタDRTのゲート電極に印加される。これにより、駆動トランジスタDRTのゲート電極の電位は、初期化信号Viniに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Viniの電圧レベルは、例えば、2Vに設定されている。   In the gate initialization period Pig, the initialization signal Vini (initialization voltage) output from the video signal line VL is applied to the gate electrode of the driving transistor DRT through the pixel switch SST. As a result, the potential of the gate electrode of the drive transistor DRT is reset to a potential corresponding to the initialization signal Vini, and information of the previous frame is initialized. The voltage level of the initialization signal Vini is set to 2V, for example.

続いて、駆動部10はオフセットキャンセル動作を行なう。制御信号SGがオン電位、制御信号BGがオン電位(ハイレベル)、制御信号RGがオフ電位(ローレベル)となる。これによりリセットスイッチRSTがオフ、画素スイッチSST及び出力スイッチBCTがオンとなり、閾値のオフセットキャンセル動作が開始される。   Subsequently, the drive unit 10 performs an offset cancel operation. The control signal SG is turned on, the control signal BG is turned on (high level), and the control signal RG is turned off (low level). As a result, the reset switch RST is turned off, the pixel switch SST and the output switch BCT are turned on, and the threshold value offset cancel operation is started.

オフセットキャンセル期間Poにおいて、駆動トランジスタDRTのゲート電極には映像信号線VL及び画素スイッチSSTを通して初期化信号Viniが与えられ、駆動トランジスタDRTのゲート電極の電位は固定される。   In the offset cancel period Po, the initialization signal Vini is applied to the gate electrode of the drive transistor DRT through the video signal line VL and the pixel switch SST, and the potential of the gate electrode of the drive transistor DRT is fixed.

また、出力スイッチBCTはオン状態にあり、高電位電源線SLaから駆動トランジスタDRTに電流が流れ込む。駆動トランジスタDRTのソース電極の電位は、ソース初期化期間Pisに書き込まれた電位(リセット電位Vrst)を初期値とし、駆動トランジスタDRTのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタDRTのTFT特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Poは例えば1μsec程度の時間に設定されている。   Further, the output switch BCT is in an ON state, and a current flows from the high potential power supply line SLa to the drive transistor DRT. The potential of the source electrode of the drive transistor DRT is initially set to the potential (reset potential Vrst) written in the source initialization period Pis, and the current flowing through between the drain electrode and the source electrode of the drive transistor DRT is gradually reduced. In the meantime, the TFT shifts to the high potential side while absorbing and compensating for the TFT characteristic variation of the drive transistor DRT. In the present embodiment, the offset cancellation period Po is set to a time of about 1 μsec, for example.

オフセットキャンセル期間Po終了時点で、駆動トランジスタDRTのソース電極の電位は、Vini−Vthとなる。なお、Viniは初期化信号Viniの電圧値であり、Vthは駆動トランジスタDRTの閾値電圧である。これにより、駆動トランジスタDRTのゲート電極−ソース電極間の電圧は、キャンセル点(Vgs=Vth)に到達し、このキャンセル点に相当する電位差が保持容量Csに蓄えられる(保持される)。なお、図7に示す例のように、オフセットキャンセル期間Poは必要に応じて複数回設ける事が可能である。   At the end of the offset cancellation period Po, the potential of the source electrode of the drive transistor DRT becomes Vini−Vth. Vini is the voltage value of the initialization signal Vini, and Vth is the threshold voltage of the drive transistor DRT. As a result, the voltage between the gate electrode and the source electrode of the drive transistor DRT reaches the cancel point (Vgs = Vth), and the potential difference corresponding to the cancel point is stored (held) in the storage capacitor Cs. Note that, as in the example shown in FIG. 7, the offset cancellation period Po can be provided a plurality of times as necessary.

続いて、映像信号書き込み期間Pwでは、制御信号SGが画素スイッチSSTをオン状態とするレベル、制御信号BGが出力スイッチBCTをオン状態とするレベル、制御信号RGがリセットスイッチRSTをオフ状態とするレベルに設定される。すると、画素スイッチSST及び出力スイッチBCTがオン、リセットスイッチRSTがオフとなり、映像信号書き込み動作が開始される。   Subsequently, in the video signal writing period Pw, the control signal SG sets the pixel switch SST to an on state, the control signal BG sets the output switch BCT to an on state, and the control signal RG sets the reset switch RST to an off state. Set to level. Then, the pixel switch SST and the output switch BCT are turned on, the reset switch RST is turned off, and the video signal writing operation is started.

映像信号書き込み期間Pwにおいて、映像信号線VLから画素スイッチSSTを通って駆動トランジスタDRTのゲート電極に映像信号Vsigが書き込まれる。また、高電位電源線SLaから出力スイッチBCT及び駆動トランジスタDRTを通り、ダイオードOLEDの容量部(寄生容量)Celを経由して低電位電源電極SLbに電流が流れる。画素スイッチSSTがオンした直後は、駆動トランジスタDRTのゲート電極の電位は、Vsig(R、G、B)、駆動トランジスタDRTのソース電極の電位は、Vini−Vth+Cs(Vsig−Vini)/(Cs+Cel+Cad)となる。
なお、Vsigは映像信号Vsigの電圧値であり、Csは保持容量Csの容量であり、Celは容量部Celの容量であり、Cadは補助容量Cadの容量である。
In the video signal writing period Pw, the video signal Vsig is written from the video signal line VL through the pixel switch SST to the gate electrode of the drive transistor DRT. In addition, a current flows from the high potential power supply line SLa to the low potential power supply electrode SLb through the output switch BCT and the driving transistor DRT, and via the capacitance portion (parasitic capacitance) Cel of the diode OLED. Immediately after the pixel switch SST is turned on, the potential of the gate electrode of the drive transistor DRT is Vsig (R, G, B), and the potential of the source electrode of the drive transistor DRT is Vini−Vth + Cs (Vsig−Vini) / (Cs + Cel + Cad). It becomes.
Vsig is the voltage value of the video signal Vsig, Cs is the capacity of the storage capacitor Cs, Cel is the capacity of the capacitor part Cel, and Cad is the capacity of the auxiliary capacitor Cad.

その後、ダイオードOLEDの容量部Celを経由して低電位電源電極SLbに電流が流れ、映像信号書き込み期間Pw終了時には、駆動トランジスタDRTのゲート電極の電位は、Vsig(R,G,B)、駆動トランジスタDRTのソース電極の電位は、Vini−Vth+ΔV1+Cs(Vsig−Vini)/(Cs+Cel+Cad)となる。なお、駆動トランジスタDRTに流れる電流Idrtと容量Cs+Cel+Cadの関係は次の式で表され、ΔV1は、次の式から決定される映像信号Vsigの電圧値、映像書き込み期間Pw、トランジスタの移動度に対応したソース電極の電位の変位である。

Figure 0006186127
Thereafter, a current flows to the low-potential power supply electrode SLb via the capacitance part Cel of the diode OLED, and at the end of the video signal writing period Pw, the potential of the gate electrode of the drive transistor DRT is Vsig (R, G, B), drive The potential of the source electrode of the transistor DRT is Vini−Vth + ΔV1 + Cs (Vsig−Vini) / (Cs + Cel + Cad). The relationship between the current Idrt flowing through the driving transistor DRT and the capacitance Cs + Cel + Cad is expressed by the following equation, and ΔV1 corresponds to the voltage value of the video signal Vsig determined from the following equation, the video writing period Pw, and the transistor mobility. This is the displacement of the potential of the source electrode.
Figure 0006186127

Figure 0006186127
Figure 0006186127

Figure 0006186127
Figure 0006186127

ここで、
Idrt=β×(Vgs−Vth)
=β×[(Vsig−Vini)×(Cel+Cad)/(Cs+Cel+Cad)]
であり、駆動トランジスタDRTのチャネル幅をW、駆動トランジスタDRTのチャネル長をL、キャリア移動度をμ、単位面積当たりのゲート静電容量をCoxとするとβは次の式で定義される。
here,
Idrt = β × (Vgs−Vth) 2
= Β × [(Vsig−Vini) × (Cel + Cad) / (Cs + Cel + Cad)] 2
If the channel width of the driving transistor DRT is W, the channel length of the driving transistor DRT is L, the carrier mobility is μ, and the gate capacitance per unit area is Cox, β is defined by the following equation.

β=μ×Cox×W/2L
したがってΔV1はキャリア移動度μの大小に比例することになり、移動度が大きい方がΔV1も大きくなる。映像信号書き込み期間Pw終了時のVgsは
Vsig−[Vini−Vth+ΔV1+(Vsig−Vini)×Cs/(Cs+Cel+Cad)]
=Vth−(Vsig−Vini)×(Cel+Cad)/(Cs+Cel+Cad)−ΔV1
であり、ΔV1が大きい、つまり移動度が大きい方がVgsがより低下し駆動トランジスタを流れる電流を抑制するため移動度の大小による電流ばらつきを緩和させることができる。
β = μ × Cox × W / 2L
Therefore, ΔV1 is proportional to the carrier mobility μ, and ΔV1 increases as the mobility increases. Vgs at the end of the video signal writing period Pw is Vsig− [Vini−Vth + ΔV1 + (Vsig−Vini) × Cs / (Cs + Cel + Cad)]
= Vth− (Vsig−Vini) × (Cel + Cad) / (Cs + Cel + Cad) −ΔV1
When ΔV1 is large, that is, when the mobility is large, Vgs is further lowered, and the current flowing through the driving transistor is suppressed, so that the current variation due to the magnitude of the mobility can be reduced.

最後に、表示期間Pdでは、制御信号SGが画素スイッチSSTをオフ状態とするレベル、制御信号BGが出力スイッチBCTをオン状態とするレベル、制御信号RGがリセットスイッチRSTをオフ状態とするレベルに設定される。出力スイッチBCTがオン、画素スイッチSST及びリセットスイッチRSTがオフとなり、表示動作が開始される。   Finally, in the display period Pd, the control signal SG is at a level at which the pixel switch SST is turned off, the control signal BG is at a level at which the output switch BCT is turned on, and the control signal RG is at a level at which the reset switch RST is turned off. Is set. The output switch BCT is turned on, the pixel switch SST and the reset switch RST are turned off, and the display operation is started.

駆動トランジスタDRTは、保持容量Csに書込まれたゲート制御電圧に対応した電流量の駆動電流Ieを出力する。この駆動電流IeがダイオードOLEDに供給される。これにより、ダイオードOLEDが駆動電流Ieに応じた輝度で発光し、表示動作を行う。ダイオードOLEDは、1フレーム期間後に、再び制御信号BGがオフ電位となるまで発光状態を維持する。   The drive transistor DRT outputs a drive current Ie having a current amount corresponding to the gate control voltage written in the storage capacitor Cs. This drive current Ie is supplied to the diode OLED. As a result, the diode OLED emits light with a luminance corresponding to the drive current Ie, and a display operation is performed. The diode OLED maintains the light emitting state after one frame period until the control signal BG becomes the off potential again.

上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素PXで繰り返し行うことにより、所望の画像を表示する。   The above-described source initialization operation, gate initialization operation, offset cancellation operation, video signal writing operation, and display operation are sequentially performed on each pixel PX, thereby displaying a desired image.

上記のように構成された第1の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、複数の導電層OE(複数の第1導電層)と、絶縁膜PL(第1絶縁膜)と、複数の半導体層SC(ソース領域及びドレイン領域である導体層を含む)と、ゲート絶縁膜GI(第2絶縁膜)と、複数のゲート電極G及び複数の導電層AE(複数の第2導電層)と、複数のダイオードOLED(複数の表示素子)と、を備えている。半導体層SC、ゲート絶縁膜GI及びゲート電極Gは、トップゲート型のTFTを形成している。導電層OE、絶縁膜PL及び導体層(半導体層SCのソース領域)は、補助容量Cad(容量部)を形成している。   According to the display device and the display device driving method according to the first embodiment configured as described above, the display device includes a plurality of conductive layers OE (a plurality of first conductive layers) and an insulating film PL (a first film). 1 insulating film), a plurality of semiconductor layers SC (including a conductor layer which is a source region and a drain region), a gate insulating film GI (second insulating film), a plurality of gate electrodes G and a plurality of conductive layers AE ( A plurality of second conductive layers) and a plurality of diodes OLED (a plurality of display elements). The semiconductor layer SC, the gate insulating film GI, and the gate electrode G form a top gate type TFT. The conductive layer OE, the insulating film PL, and the conductor layer (source region of the semiconductor layer SC) form an auxiliary capacitance Cad (capacitance portion).

半導体層SCの下層側に導電層OE及び絶縁膜PLを形成し、補助容量Cadを形成している。半導体層SCの上層側のレイアウトの影響を受けること無しに補助容量Cadを形成することができる。このため、画素のサイズの拡大を抑制することができ、場合によっては画素のサイズを縮小することもでき得る。   A conductive layer OE and an insulating film PL are formed on the lower layer side of the semiconductor layer SC, and an auxiliary capacitor Cad is formed. The auxiliary capacitor Cad can be formed without being affected by the layout on the upper layer side of the semiconductor layer SC. For this reason, an increase in the size of the pixel can be suppressed, and in some cases, the size of the pixel can be reduced.

導電層OE及び導電層AEは、互いに異なる層に形成されている。導電層OE及び導電層AEは、互いに対向していてもよい。補助容量Cad及び保持容量Csを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。そして、画素PXの高精細化に寄与することができる。   The conductive layer OE and the conductive layer AE are formed in different layers. The conductive layer OE and the conductive layer AE may face each other. Since the auxiliary capacitor Cad and the holding capacitor Cs can be efficiently arranged, the space utilization efficiency can be improved. And it can contribute to high definition of the pixel PX.

また、半導体層SCの下層側に導電層OEを設けることにより、導電層OEによる半導体層SCへの光の入射を遮る効果を期待することができる。この場合、半導体層SCにおけるリーク電流の量を抑制することができる。
さらに、半導体層SCの上層側に導電層を形成する場合に比べ、半導体層SCの下層側に導電層を形成する方が、製造(製造プロセス)が容易である。
In addition, by providing the conductive layer OE on the lower layer side of the semiconductor layer SC, it is possible to expect an effect of blocking light incident on the semiconductor layer SC by the conductive layer OE. In this case, the amount of leakage current in the semiconductor layer SC can be suppressed.
Furthermore, compared to the case where the conductive layer is formed on the upper layer side of the semiconductor layer SC, the manufacturing (manufacturing process) is easier when the conductive layer is formed on the lower layer side of the semiconductor layer SC.

表示期間Pdにおいて、駆動トランジスタDRTの飽和領域の出力電流IelをダイオードOLEDに与え、発光させる。ここで、駆動トランジスタDRTの利得係数をβとすると、出力電流Ielは次の式で表される。   In the display period Pd, the output current Iel in the saturation region of the drive transistor DRT is applied to the diode OLED to emit light. Here, when the gain coefficient of the driving transistor DRT is β, the output current Iel is expressed by the following equation.

Iel=β×{(Vsig−Vini−ΔV1)×(Cel+Cad)/(Cs+Cel+Cad)}
βは次の式で定義される。
Iel = β × {(Vsig−Vini−ΔV1) × (Cel + Cad) / (Cs + Cel + Cad)} 2
β is defined by the following equation.

β=μ×Cox×W/2L
なお、Wは駆動トランジスタDRTのチャネル幅、Lは駆動トランジスタDRTのチャネル長、μはキャリア移動度、Coxは単位面積当たりのゲート静電容量である。
β = μ × Cox × W / 2L
W is the channel width of the drive transistor DRT, L is the channel length of the drive transistor DRT, μ is the carrier mobility, and Cox is the gate capacitance per unit area.

このため、出力電流Ielは、駆動トランジスタDRTの閾値電圧Vthに依存しない値となり、出力電流Ielへの駆動トランジスタDRTの閾値電圧のばらつきによる影響を排除することができる。   Therefore, the output current Iel becomes a value that does not depend on the threshold voltage Vth of the drive transistor DRT, and the influence of the variation of the threshold voltage of the drive transistor DRT on the output current Iel can be eliminated.

また、上記ΔV1は、駆動トランジスタDRTの移動度μが大きい程、絶対値が大きい値となるため、移動度μの影響も補償することができる。従って、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。
上記のことから、高精細な表示装置及び表示装置の駆動方法を得ることができる。
In addition, since the absolute value of ΔV1 increases as the mobility μ of the driving transistor DRT increases, the influence of the mobility μ can be compensated. Therefore, it is possible to suppress the occurrence of display defects, unevenness, and rough feeling due to these variations, and to perform high-quality image display.
From the above, a high-definition display device and a driving method of the display device can be obtained.

次に、上記実施形態に係る表示装置の変形例について説明する。図8は、上記一実施形態に係る表示装置の変形例を示す部分断面図であり、駆動トランジスタDRT、電源線PSH、接続電極AE、接続電極GE、導電層OE、導電層HE及び画素電極PEを示す図である。   Next, a modification of the display device according to the above embodiment will be described. FIG. 8 is a partial cross-sectional view showing a modification of the display device according to the embodiment, and includes a drive transistor DRT, a power supply line PSH, a connection electrode AE, a connection electrode GE, a conductive layer OE, a conductive layer HE, and a pixel electrode PE. FIG.

図8に示すように、導電層OEは、アンダーコート層UC上に形成され、絶縁膜PLで覆われている。導電層OEは、導体層(半導体層SCのソース領域)と対向している。導電層OE、絶縁膜PL及び上記導体層は、保持容量Csを形成している。なお、図4に示した導電層AEは設けられていない。   As shown in FIG. 8, the conductive layer OE is formed on the undercoat layer UC and covered with the insulating film PL. The conductive layer OE faces the conductor layer (the source region of the semiconductor layer SC). The conductive layer OE, the insulating film PL, and the conductor layer form a storage capacitor Cs. Note that the conductive layer AE shown in FIG. 4 is not provided.

層間絶縁膜II上には、ドレイン電極DE及び図示しないソース電極SEの他、接続電極GE及び導電層HEが形成されている。接続電極GE及び導電層HEは、ドレイン電極DE及びソース電極SEと同一の材料で同時に形成されている。   On the interlayer insulating film II, the connection electrode GE and the conductive layer HE are formed in addition to the drain electrode DE and the source electrode SE (not shown). The connection electrode GE and the conductive layer HE are simultaneously formed of the same material as the drain electrode DE and the source electrode SE.

接続電極GEの一方は、層間絶縁膜IIに設けたコンタクトホールを通ってゲート電極Gに接続されている。接続電極GEの他方は、絶縁膜PL、ゲート絶縁膜GI及び層間絶縁膜IIに設けたコンタクトホールを通って導電層OEに接続されている。このコンタクトホールは、導体層(半導体層SCのソース領域)に形成された開口の内部に位置しているか、又は上記導体層から外れて位置している。   One of the connection electrodes GE is connected to the gate electrode G through a contact hole provided in the interlayer insulating film II. The other of the connection electrodes GE is connected to the conductive layer OE through a contact hole provided in the insulating film PL, the gate insulating film GI, and the interlayer insulating film II. This contact hole is located inside an opening formed in the conductor layer (source region of the semiconductor layer SC) or located away from the conductor layer.

導電層HEは、導体層(半導体層SCのソース領域)と対向している。導体層(半導体層SCのソース領域)、ゲート絶縁膜GI、層間絶縁膜II及び導電層HEは、補助容量Cadを形成している。なお、ここでは、導電層OE及び導電層HEは、導体層などを挟んで対向している。
上記のように、下方側に保持容量Csを形成し、上方側に補助容量Cadを形成してもよい。
The conductive layer HE is opposed to the conductor layer (the source region of the semiconductor layer SC). The conductor layer (source region of the semiconductor layer SC), the gate insulating film GI, the interlayer insulating film II, and the conductive layer HE form an auxiliary capacitor Cad. Here, the conductive layer OE and the conductive layer HE are opposed to each other with a conductor layer or the like interposed therebetween.
As described above, the storage capacitor Cs may be formed on the lower side, and the auxiliary capacitor Cad may be formed on the upper side.

表示領域R1の外側の非表示領域R2において、導電層HEは非表示領域R2に設けられた電源線PSHに接続されている。上述したように、電源線PSHは、定電位の電源に接続されている。ここでは、電源線PSHは、高電位電源に接続され、高電位Pvddに固定されている。これにより、導電層HEが電気的にフローティング状態にならないように設定することができる。なお、電源線PSHは、低電位電源に接続され、低電位Pvssに固定されていてもよい。   In the non-display area R2 outside the display area R1, the conductive layer HE is connected to the power supply line PSH provided in the non-display area R2. As described above, the power supply line PSH is connected to a constant potential power supply. Here, the power supply line PSH is connected to a high potential power supply and is fixed to the high potential Pvdd. Thereby, it can set so that the conductive layer HE may not be in an electrically floating state. Note that the power supply line PSH may be connected to a low potential power supply and fixed to the low potential Pvss.

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

例えば、TFTの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。各スイッチを構成するTFTや駆動トランジスタDRTは、Nチャネル型のTFTに限らず、Pチャネル型のTFTで形成されていてもよい。同様に、リセットスイッチRSTは、Pチャネル型又はNチャネル型のTFTで形成されていればよい。駆動トランジスタDRT及びスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。   For example, the semiconductor layer of the TFT is not limited to polysilicon, but can be composed of amorphous silicon. The TFT and the drive transistor DRT constituting each switch are not limited to N-channel TFTs but may be formed of P-channel TFTs. Similarly, the reset switch RST may be formed of a P-channel or N-channel TFT. The shapes and dimensions of the drive transistor DRT and the switch are not limited to the above-described embodiments, and can be changed as necessary.

また、出力スイッチBCTは、4つの画素PXに1つ設けて共有される構成としたが、これに限らず、必要に応じて、出力スイッチBCTの数を増減可能である。例えば、出力スイッチBCTは、画素PXに1つずつ設けられていてもよい。また、1行2列又は2行1列に設けられた2個の画素PXが1個の出力スイッチBCTを共用したり、2行4列に設けられた8個の画素PXが1個の出力スイッチBCTを共用したりしていてもよい。   Further, the output switch BCT is provided so as to be shared by four pixels PX. However, the present invention is not limited to this, and the number of output switches BCT can be increased or decreased as necessary. For example, one output switch BCT may be provided for each pixel PX. In addition, two pixels PX provided in one row and two columns or two rows and one column share one output switch BCT, or eight pixels PX provided in two rows and four columns output one. The switch BCT may be shared.

さらにまた、1行の全ての画素PXが1個の出力スイッチBCTを共用してもよい。この場合、出力スイッチBCT及び第1走査線Sgaは、走査線駆動回路YDR2(YDR1)に設けられていてもよい。すなわち、出力スイッチBCTにおいて、ソース電極は高電位電源に接続され、ドレイン電極はリセット配線Sgrに接続され、ゲート電極は第1走査線Sgaに接続される。
さらに、画素PXを構成する自己発光素子は、ダイオード(有機ELダイオード)OLEDに限定されず自己発光可能な様々な表示素子を適用して形成することが可能である。
Furthermore, all the pixels PX in one row may share one output switch BCT. In this case, the output switch BCT and the first scanning line Sga may be provided in the scanning line driving circuit YDR2 (YDR1). That is, in the output switch BCT, the source electrode is connected to the high potential power supply, the drain electrode is connected to the reset wiring Sgr, and the gate electrode is connected to the first scanning line Sga.
Furthermore, the self-light-emitting element constituting the pixel PX is not limited to the diode (organic EL diode) OLED and can be formed by applying various display elements capable of self-light emission.

補助容量Cadは、駆動トランジスタDRTのソース電極及び定電位の配線間に接続されていればよい。定電位の配線としては、高電位電源線SLaや、低電位電源線SLbや、リセット配線Sgrを挙げることができる。
本発明の実施形態は、表示装置及び表示装置の駆動方法に限らず、各種の表示装置及び表示装置の駆動方法に適用することが可能である
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]複数の第1導電層と、
前記複数の導電層上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられた複数の導体層と、
前記第1絶縁膜及び複数の導体層上に設けられた第2絶縁膜と、
前記第2絶縁膜上に設けられた複数の第2導電層と、
前記複数の第2導電層の上方に設けられた複数の表示素子と、を備え、
前記導体層、第2絶縁膜及び第2導電層は、トップゲート型の薄膜トランジスタを形成し、
前記第1導電層、第1絶縁膜及び導体層は、容量部を形成する表示装置。
[2]行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
高電位電源と低電位電源との間に接続された前記表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極と、を有した駆動トランジスタと、
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極と前記ゲート電極との間に接続された保持容量と、を備え、
前記駆動トランジスタは前記薄膜トランジスタで形成され、
前記保持容量は前記容量部で形成されている[1]に記載の表示装置。
[3]行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
高電位電源と低電位電源との間に接続された前記表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極と、を有した駆動トランジスタと、
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記表示素子と前記高電位電源との間に接続された補助容量と、を備え、
前記駆動トランジスタは前記薄膜トランジスタで形成され、
前記補助容量は前記容量部で形成されている[1]に記載の表示装置。
[4]互いに対向する前記導体層、第2絶縁膜及び第2導電層は、前記薄膜トランジスタの他に他の容量部を形成する[1]に記載の表示装置。
[5]行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
高電位電源と低電位電源との間に接続された前記表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極と、を有した駆動トランジスタと、
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極と前記ゲート電極との間に接続された保持容量と、
前記表示素子と前記高電位電源との間に接続された補助容量と、を備え、
前記駆動トランジスタは前記薄膜トランジスタで形成され、
前記保持容量及び補助容量の一方は前記容量部で形成され、
前記保持容量及び補助容量の他方は前記他の容量部で形成されている[4]に記載の表示装置。
[6]前記出力スイッチは、前記複数の画素で共用されている[2]、[3]及び[5]の何れか1に記載の表示装置。
[7]前記第1導電層は、金属で形成されている[1]に記載の表示装置。
[8]前記第1導電層は、表示領域の外側で、定電位の電源に接続された電源線に接続されている[1]に記載の表示装置。
[9]前記定電位の電源は、前記高電位電源又は低電位電源である[6]に記載の表示装置。
The auxiliary capacitor Cad only needs to be connected between the source electrode of the driving transistor DRT and the constant potential wiring. Examples of the constant potential wiring include a high potential power supply line SLa, a low potential power supply line SLb, and a reset wiring Sgr.
Embodiments of the present invention are not limited to display devices and display device driving methods, and can be applied to various display devices and display device driving methods .
Hereinafter, the invention described in the scope of claims of the present application will be appended.
[1] A plurality of first conductive layers;
A first insulating film provided on the plurality of conductive layers;
A plurality of conductor layers provided on the first insulating film;
A second insulating film provided on the first insulating film and the plurality of conductor layers;
A plurality of second conductive layers provided on the second insulating film;
A plurality of display elements provided above the plurality of second conductive layers,
The conductor layer, the second insulating film, and the second conductive layer form a top gate type thin film transistor,
The first conductive layer, the first insulating film, and the conductor layer are display devices that form a capacitor.
[2] It further includes a plurality of pixels provided in a matrix along the row direction and the column direction,
Each of the plurality of pixels is
The display element connected between a high potential power source and a low potential power source;
A drive transistor having a source electrode connected to the display element, a drain electrode connected to a reset wiring, and a gate electrode;
An output switch connected between the high-potential power supply and the drain electrode of the drive transistor, and switching between the high-potential power supply and the drain electrode of the drive transistor to a conductive state or a non-conductive state;
A pixel switch connected between a video signal line and a gate electrode of the driving transistor, and switching whether to take in a signal given through the video signal line to the gate electrode side of the driving transistor;
A storage capacitor connected between a source electrode of the driving transistor and the gate electrode,
The driving transistor is formed of the thin film transistor,
The display device according to [1], wherein the storage capacitor is formed by the capacitor unit.
[3] It further includes a plurality of pixels provided in a matrix along the row direction and the column direction,
Each of the plurality of pixels is
The display element connected between a high potential power source and a low potential power source;
A drive transistor having a source electrode connected to the display element, a drain electrode connected to a reset wiring, and a gate electrode;
An output switch connected between the high-potential power supply and the drain electrode of the drive transistor, and switching between the high-potential power supply and the drain electrode of the drive transistor to a conductive state or a non-conductive state;
A pixel switch connected between a video signal line and a gate electrode of the driving transistor, and switching whether to take in a signal given through the video signal line to the gate electrode side of the driving transistor;
An auxiliary capacitor connected between the display element and the high-potential power source,
The driving transistor is formed of the thin film transistor,
The display device according to [1], wherein the auxiliary capacitor is formed by the capacitor unit.
[4] The display device according to [1], in which the conductor layer, the second insulating film, and the second conductive layer facing each other form another capacitor in addition to the thin film transistor.
[5] A plurality of pixels further provided in a matrix along the row direction and the column direction,
Each of the plurality of pixels is
The display element connected between a high potential power source and a low potential power source;
A drive transistor having a source electrode connected to the display element, a drain electrode connected to a reset wiring, and a gate electrode;
An output switch connected between the high-potential power supply and the drain electrode of the drive transistor, and switching between the high-potential power supply and the drain electrode of the drive transistor to a conductive state or a non-conductive state;
A pixel switch connected between a video signal line and a gate electrode of the driving transistor, and switching whether to take in a signal given through the video signal line to the gate electrode side of the driving transistor;
A storage capacitor connected between a source electrode of the driving transistor and the gate electrode;
An auxiliary capacitor connected between the display element and the high-potential power source,
The driving transistor is formed of the thin film transistor,
One of the storage capacitor and the auxiliary capacitor is formed by the capacitor part,
The display device according to [4], wherein the other of the storage capacitor and the auxiliary capacitor is formed by the other capacitor unit.
[6] The display device according to any one of [2], [3], and [5], wherein the output switch is shared by the plurality of pixels.
[7] The display device according to [1], wherein the first conductive layer is made of metal.
[8] The display device according to [1], wherein the first conductive layer is connected to a power supply line connected to a constant-potential power supply outside the display region.
[9] The display device according to [6], wherein the constant potential power source is the high potential power source or the low potential power source.

DP…表示パネル、10…駆動部、12…コントローラ、YDR1,YDR2…走査線駆動回路、XDR…信号線駆動回路、Sga…第1走査線、Sgb…第2走査線、Sgc…第3走査線、Sgr…リセット配線、VL…映像信号線、PX…画素、OLED…ダイオード、SST…画素スイッチ、DRT…駆動トランジスタ、BCT…出力スイッチ、RST…リセットスイッチ、Cs…保持容量、Cad…補助容量、PL…絶縁膜、SC…半導体層、GI…ゲート絶縁膜、G…ゲート電極、II…層間絶縁膜、OE,AE,HE…導電層、PE…画素電極、PSH…電源線、X…行方向、Y…列方向。   DP ... display panel, 10 ... drive unit, 12 ... controller, YDR1, YDR2 ... scan line drive circuit, XDR ... signal line drive circuit, Sga ... first scan line, Sgb ... second scan line, Sgc ... third scan line , Sgr ... reset wiring, VL ... video signal line, PX ... pixel, OLED ... diode, SST ... pixel switch, DRT ... drive transistor, BCT ... output switch, RST ... reset switch, Cs ... holding capacitor, Cad ... auxiliary capacitor, PL ... insulating film, SC ... semiconductor layer, GI ... gate insulating film, G ... gate electrode, II ... interlayer insulating film, OE, AE, HE ... conductive layer, PE ... pixel electrode, PSH ... power supply line, X ... row direction , Y: Column direction.

Claims (6)

行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
1導電層と、
記第1導電層上に設けられた第1絶縁膜と、
前記第1絶縁膜上に設けられた半導体層と、
前記第1絶縁膜及び前記半導体層上に設けられた第2絶縁膜と、
前記第2絶縁膜上に、前記第1導電層とは重畳しないように設けられた第2導電層と、
記第2導電層と重畳するように設けられ、高電位電源と低電位電源との間に接続された表示素子と、を備え、
記半導体層の一部に導体層を有し、
記半導体層の他の一部、前記第2絶縁膜及び前記第2導電層は、前記表示素子と前記高電位電源との間に接続された駆動トランジスタを形成し
前記駆動トランジスタのゲート電極を構成する前記第2導電層と、前記半導体層の一部は、第1の容量部を形成し、
前記第1導電層と、前記半導体層の一部は、第2の容量部を形成し、
前記駆動トランジスタを形成する前記半導体層の他の一部、前記第1の容量部を形成する前記半導体層の一部、及び前記第2の容量部を形成する前記半導体層の一部は、一続きの島状の半導体層でなる、表示装置。
A plurality of pixels provided in a matrix along the row direction and the column direction;
Each of the plurality of pixels is
A first conductive layer;
A first insulating film provided on the front Symbol first conductive layer,
A semi-conductor layer provided on the first insulating film,
A second insulating film provided on the first insulating film and before Symbol semiconductors layer,
On the second insulating film, a second conductive layer wherein the first conductive layer was set so as not to overlap vignetting,
Vignetting set to overlap the previous SL second conductive layer, and a table示素Ko connected between the high potential power source and a low potential power source,
Has a conductor layer part of the previous SL semi conductor layer,
Another part of the previous SL semi conductor layer, said second insulating film and the second conductive layer forms a connected drive transistor between the high potential power supply and the display device,
The second conductive layer constituting the gate electrode of the driving transistor and a part of the semiconductor layer form a first capacitor portion;
The first conductive layer and a part of the semiconductor layer form a second capacitor portion,
The other part of the semiconductor layer forming the driving transistor, the part of the semiconductor layer forming the first capacitor part, and the part of the semiconductor layer forming the second capacitor part are It becomes an island-shaped semiconductor layer of the continuation, the display apparatus.
前記複数の画素の各々は
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源及び前記駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、をさらに備える、請求項1に記載の表示装置。
Each of the plurality of pixels,
An output switch connected between the high-potential power supply and the drain electrode of the drive transistor, and switches between the high-potential power supply and the drain electrode of the drive transistor between a conductive state and a non-conductive state;
Is connected between the gate electrode of the driving transistor and the video signal line, further comprising, a pixel switch which switches whether incorporated into the gate electrode of the driving transistor a signal supplied through the video signal line,請 Motomeko The display device according to 1.
前記第1導電層は、前記高電位電源と電気的に接続されている、請求項1に記載の表示装置。 Wherein the first conductive layer, the high potential power source and are electrically connected, the display device according to Motomeko 1. 前記出力スイッチは、前記複数の画素で共用されている請求項2に記載の表示装置。 The display device according to claim 2, wherein the output switch is shared by the plurality of pixels. 前記第1導電層は、金属で形成されている請求項1に記載の表示装置。   The display device according to claim 1, wherein the first conductive layer is made of metal. 前記第1導電層は、表示領域の外側で、前記高電位電源に接続されている請求項3に記載の表示装置。 The display device according to claim 3, wherein the first conductive layer is connected to the high potential power source outside a display region.
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