JP6171742B2 - プリンター - Google Patents

Description

本発明は、プリンターに関する。

電源から供給される電圧のリップルを除去する大容量の平滑コンデンサーを負荷の前段に設ける場合、電源投入時に平滑コンデンサーに定常時よりも大きな電流値の突入電流が流れることが知られている。この突入電流の流入を防止する回路として、例えば、特許文献１に開示の突入電流防止回路が知られている。特許文献１記載の突入電流防止回路は、電源投入直後にＦＥＴのオン抵抗が高い状態となって電流を制限し、平滑コンデンサーの充電が完了するとＦＥＴのオン抵抗が低下して、負荷に電流が供給されるようになる。

特開２００５−４５９５７号公報

上記従来の突入電流防止回路を介して電力の供給を受ける負荷側で、短絡が発生した場合、通常の電力供給状態では、例えば負荷側のマイコン等の制御により短絡を検出して電源を遮断できる。しかしながら、電源投入直後の突入電流防止回路によりスイッチング素子であるＦＥＴのオン抵抗が高い状態で、負荷側の短絡が発生すると、突入電流防止回路に搭載されたスイッチング素子に短絡電流が瞬間的に流れ、スイッチング素子が故障してしまう場合がある。例えば、突入電流防止回路の出力に負荷を接続するためのプラグ受けに、異なる規格の接続プラグ等の導体が挿入され、この状態で電源がオンにされた場合に、電源とグランド間の短絡が発生する。この場合、突入電流防止回路が電流を抑制しているため、負荷側の制御により短絡を検出できなかった。

本発明は上述した事情に鑑みてなされたものであり、突入電流を抑制する回路に搭載されたスイッチング素子の短絡電流による故障の発生を低減することができる短絡保護回路、電源回路及び電源装置を提供することを目的とする。

上記目的を達成するために、本発明は、第１スイッチング素子をオンすることにより負荷に駆動電圧を供給する電源回路の短絡保護回路であって、前記電源回路に前記負荷が接続された際の前記電源回路と前記負荷との接点の電圧の変化を検出する検出回路と、前記駆動電圧の値が所定値以上に立ち上がる前に、前記検出回路により前記接点の電圧の変化を検出した場合に、前記第１スイッチング素子をオフ状態にし、前記駆動電圧の値が前記所定値以上に立ち上がった以後は前記検出回路により前記接点の電圧の変化を検出しても前記第１スイッチング素子をオフ状態にしない切替回路と、を備えることを特徴とする。
この構成によれば、駆動電圧の値が所定値以上に立ち上がる前に、短絡等により負荷との接続用の接点の電圧が変化した場合に、第１スイッチング素子をオフ状態にすることができる。従って、駆動電圧の立ち上がりを制御して突入電流を抑制する第１スイッチング素子の短絡電流による故障の発生を低減することができる。

また、本発明は、上記短絡保護回路であって、前記切替回路の出力をラッチするラッチ回路と、前記ラッチ回路のラッチ出力に従って前記第１スイッチング素子のオン、オフを制御する第２スイッチング素子と、を備え、前記切替回路は、前記駆動電圧の値が前記所定値以上に立ち上がる前は、前記検出回路の出力を前記ラッチ回路に出力し、前記駆動電圧の値が前記所定値以上に立ち上がった後は、前記ラッチ回路への出力をオフにする第３スイッチング素子を備えることを特徴とする。
この構成によれば、ラッチ回路とスイッチング素子を用い、第１スイッチング素子をオフ状態にした場合に、接点の電圧の変化が収束しても第１スイッチング素子をオフ状態に保持できる。このため、例えば短絡の原因が確実に除去されるまで第１スイッチング素子をオフ状態とするなど、第１スイッチング素子の故障をより確実に低減できる。また、上記構成を第２スイッチング素子とラッチ回路により実現することにより、短絡保護回路の構成を簡略化できる。

また、本発明は、上記短絡保護回路であって、前記負荷との接点として、第１負荷に前記駆動電圧を供給する第１接点と、前記第１接点に正特性サーミスターを介して接続され、第２負荷が有するコイルに前記駆動電圧を供給する第２接点とを備え、前記第２負荷を接続するプラグ受けの電源端子に前記第２接点が接続され、前記プラグ受けの接地端子に接地線が接続され、前記検出回路は、前記第２接点が前記接地線と短絡して前記第１接点と前記第２接点との間に電位差が生じるとオンする第４スイッチング素子と、前記第４スイッチング素子の出力する前記駆動電圧を分圧する第１分圧回路とを備え、前記切替回路は、前記駆動電圧を分圧する第２分圧回路をさらに備え、前記第３スイッチング素子は、前記第２分圧回路の出力電圧をゲート電圧として入力し、前記出力電圧がゲート閾値電圧以上に立ち上がる前は、前記第１分圧回路の出力を前記ラッチ回路に出力し、前記出力電圧が前記ゲート閾値電圧以上に立ち上がった後は、前記第１分圧回路の出力の前記ラッチ回路への出力をオフにすることを特徴とする。
この構成によれば、複数の負荷に駆動電圧を供給可能な構成において、短絡を検出するマイコン等を搭載しない負荷に接続されるための第２接点について、短絡等が発生した場合に第１スイッチング素子をオフ状態にすることができる。さらに、駆動電圧が立ち上がる前と立ち上がった後とで異なる動作をする切替回路を、駆動電圧を分圧してスイッチングするスイッチング素子を用いて構成することで、回路構成をより簡略化できる。

また、上記目的を達成するために、本発明の電源回路は、電源と負荷との間に設けられた平滑コンデンサーへの充電電流を制限する電界効果トランジスターと、コンデンサーと抵抗素子とを有し、当該コンデンサーと当該抵抗素子に基づく時定数により変化するゲート電圧を前記電界効果トランジスターのゲート端子に与える時定数回路と、前記ゲート電圧が前記電界効果トランジスターのゲート閾値電圧を超えた場合に前記時定数回路のコンデンサーに接続され、当該コンデンサーを放電させ、前記ゲート電圧の上昇を抑えるゲート電圧抑制回路とを備える突入電流抑制回路、及び、前記突入電流抑制回路と前記負荷との接続用の接点の電圧の変化を検出する検出回路と、前記駆動電圧の値が所定値以上に立ち上がる前に、前記検出回路により前記接点の電圧の変化を検出した場合に、前記電界効果トランジスターをオフ状態にし、前記駆動電圧の値が前記所定値以上に立ち上がった以後は前記検出回路により前記接点の電圧の変化を検出しても前記電界効果トランジスターをオフ状態にしない切替回路と、を備える短絡保護回路を備えることを特徴とする。
この構成によれば、突入電流抑制回路により、ゲート電圧抑制回路がコンデンサーに接続されて当該コンデンサーを放電するので、電源投入時における電界効果トランジスターのゲート電圧を、ゲート閾値電圧程度に維持して、平滑コンデンサーに流れる突入電流のピークを低い値に抑える。そして、電源投入後に突入電流抑制回路において電界効果トランジスターのゲート電圧の上昇が抑えられ、駆動電圧が立ち上がる前に、短絡等により負荷との接続用の接点の電圧が変化した場合に、電界効果トランジスターがオフ状態にされる。従って、突入電流を効果的に抑えることが可能で、かつ、突入電流抑制回路に搭載された電界効果トランジスターの短絡電流による故障の発生を低減できる。

また、本発明の電源装置は、電源と、負荷と前記電源との間に設けられる平滑コンデンサーと、上記電源回路と、を備えることを特徴とする。
この構成によれば、突入電流抑制回路によって突入電流を効果的に抑えることが可能で、かつ、突入電流抑制回路に搭載された電界効果トランジスターの短絡電流による故障の発生を低減することが可能な、電源装置を提供できる。

本発明によれば、突入電流を抑制するスイッチング素子の短絡電流による故障の発生を低減する効果を奏する。

電源装置の構成の一例を示す図である。 突入電流抑制回路の回路図の一例を示す図である。 コンデンサー電源投入直後の各部の電圧変化を示す図である。 突入電流抑制回路のコンデンサー作用を示す説明図である。 短絡保護回路の動作手順を説明するフローチャートである。 電源投入後の各部の電圧及び電流の経時変化の一例を示す図である。 過電圧保護回路の構成の一例を示す図である。

以下、図面を参照して本発明の実施形態について説明する。
図１に、電源装置１の構成の一例を示す。電源装置１は、電源７と、スイッチ３と、電源回路１０とを備える。電源回路１０は、突入電流抑制回路１１と、短絡保護回路１３とを備える。
本実施形態では、電源装置１がプリンター５に内蔵され、プリンター５が備えるプリンターユニット６の各部に駆動電圧を供給する構成を例に挙げる。プリンターユニット６は、印刷媒体（ロール紙等）に文字や画像を印刷する印刷ヘッド、印刷媒体を搬送する搬送機構、印刷媒体をカットするカッターユニット等の図示しない構成を有する。プリンターユニット６は、各種の電子部品を備え、電源装置１に対する電気的な負荷となる回路である。具体的には、プリンターユニット６が備える印刷ヘッド、搬送機構を構成する搬送モーター、及びカッターユニットのカッター駆動モーター、及び、各種の制御回路が、電源装置１の駆動電圧によって駆動される。

電源装置１とプリンターユニット６は、例えば、プリンター５の筐体内部において別の基板に実装されている。電源装置１とプリンターユニット６とは、プリンター５の内部において電源回路１０の出力端子１２（第１接点）を介して電気的に接続されている。
また、プリンター５は、外部装置を接続するコネクター１４を備えている。コネクター１４は、キャッシュドロアー１５を接続する端子であり、例えばＲＪ規格のプラグ受けで構成される。キャッシュドロアー１５は、コネクター１４に差し込み可能な接続プラグ１６を有し、接続プラグ１６をコネクター１４に差し込むことにより、電源回路１０と、キャッシュドロアー１５が備えるソレノイドコイル１０２（コイル）とが接続される。
電源回路１０は、出力端子１２に接続されたプリンターユニット６、及び、コネクター１４を介して接続されたキャッシュドロアー１５に、駆動電圧となる直流の電圧（例えば、２４Ｖ）を出力する。

突入電流抑制回路１１とプリンターユニット６との間には平滑コンデンサー（平滑キャパシター）９が接続される。平滑コンデンサー９は、プリンターユニット６の入力ラインとアースとを接続し、入力コンデンサーとして機能する。すなわち、平滑コンデンサー９は、電源装置１が出力する電力を蓄積し、また電源装置１の電圧からリップルを除去して後段のプリンターユニット６を入力サージ電圧から保護する。平滑コンデンサー９の容量は、入力コンデンサーとして要求される電気的な仕様に応じて決定される。このプリンター５では、電源装置１が出力する電圧が多少降下した場合でも、駆動モーター等の電気部品の動作に要する電力を維持可能にする大きな容量（例えば、数千μＦ）が平滑コンデンサー９に要求されており、電解コンデンサーが好適に用いられている。

キャッシュドロアー１５は、箱形の本体に、硬貨や紙幣等の現金を保管するドロアーを引き出し可能に備えた装置である。キャッシュドロアー１５は、ドロアーを本体から突出させるバネ等の付勢部材（図示略）と、ドロアーを本体に係止するロック機構（図示略）とを備える。キャッシュドロアー１５のロック機構はソレノイドコイル１０２を備え、ソレノイドコイル１０２に通電されると、ロックピン（図示略）が移動し、ロックが解除される構成となっている。上述のように接続プラグ１６がコネクター１４に接続されると、プリンターユニット６が備えるマイコン等の制御回路により、ソレノイドコイル１０２への通電オン／オフが切り替えられる。つまり、プリンターユニット６の制御回路の制御によって、電源回路１０の駆動電圧をソレノイドコイル１０２に通電することにより、キャッシュドロアー１５が開かれる。

電源７は、例えば、商用電源（図示せず）から供給される交流電力を直流電力に変換する電力変換装置を備え、直流電圧を出力する。スイッチ３は、電源７と出力端子１２、１４との間に介挿された常開接点であり、プリンター５を使用するオペレーターの操作により閉成（スイッチオン）することで電源７が電源回路１０に電気的に接続され、電源回路１０により出力端子１２及びコネクター１４に電圧が出力される。
突入電流抑制回路１１は、スイッチ３が閉成してプリンターユニット６やキャッシュドロアー１５に電源が投入されたときに、平滑コンデンサー９に流れる突入電流の電流値を抑える回路である。突入電流抑制回路１１は、電源７と平滑コンデンサー９との間に設けられている。

短絡保護回路１３は、正規の接続プラグ（例えば、接続プラグ１６）以外の導体がコネクター１４に挿入され、駆動電圧とグランド間の短絡が発生した場合に、短絡電流による突入電流抑制回路１１の故障を防止、或いは故障の低減を図るための回路である。
コネクター１４は、上述のように例えば箱形の接続プラグ１６を挿入可能なプラグ受けであるため、棒状の物体を差し込み可能である。コネクター１４内には、キャッシュドロアー１５の回路に電気的に接続される複数の導体片が配置され、各々の導体片は、電源回路１０が電圧を出力する接点１０４（図２）や、接地端子に接続されている。コネクター１４に、接続プラグ１６とは異なる形状のプラグ（例えば、ＵＳＢ Ｂコネクター）や金属棒等の異物が差し込まれた場合、これらの異物の表面に導体が存在すると、この導体がコネクター１４内の複数の導体片を導通させる。これにより、電源回路１０が電圧を出力する接点が短絡により接地され、突入電流抑制回路１１に過大な電流が流れる。短絡保護回路１３は、コネクター１４内の導体片の短絡が発生した場合に、突入電流抑制回路１１に流れる電流を速やかに遮断し、突入電流抑制回路１１の故障防止または故障低減を図る。

次に、図２を参照しながら突入電流抑制回路１１及び短絡保護回路１３の詳細について説明する。まず、突入電流抑制回路１１について説明する。
突入電流抑制回路１１は、電界効果トランジスター（以下、ＦＥＴという）３０（第１スイッチング素子）と、時定数回路１７と、ゲート電圧抑制回路１８とを備えている。ＦＥＴ３０は、Ｐ型の電界効果トランジスターであり、ＭＯＳ（金属酸化膜型）が用いられ、電源回路１０の出力ライン６２に平滑コンデンサー９と直列に接続されている。具体的には、ＦＥＴ３０は、ソース（ソース端子）を電源７の高電位側に、ドレイン（ドレイン端子）を平滑コンデンサー９に接続されている。ＦＥＴ３０のドレインに、ゲート（ゲート端子）・ソース間電圧（以下、ゲート電圧Ｖｇｓとする）に応じたドレイン電流Ｉｄを操作することにより、平滑コンデンサー９を充電するスイッチング素子である。なお、ここでは、電源７の低電位側は、アースに接続されている。

時定数回路１７は、ＦＥＴ３０にゲート電圧Ｖｇｓを与える回路であり、ＣＲ時定数回路２０と、抵抗２１（抵抗素子）とを有している。
ＣＲ時定数回路２０は、コンデンサー（キャパシター）２３と、抵抗２５（抵抗素子）とを備え、コンデンサー２３がＦＥＴ３０のソース・ゲート間を接続し、抵抗２５が、ＦＥＴ３０のゲートとアース間を接続している。ＣＲ時定数回路２０は、電源投入（スイッチ３の閉成）時、コンデンサー２３の容量と抵抗２５の値とによって決まる時定数でコンデンサー２３の充電電圧を漸増させて、充電電圧の急激な上昇を抑え、コンデンサー２３の充電電圧がＦＥＴ３０のゲート電圧Ｖｇｓとして与えられる。
また、抵抗２１は、コンデンサー２３に並列に接続されており、抵抗２１と抵抗２５が、電源７の電圧を分圧する。この抵抗２１の両端電圧がコンデンサー２３の充電電圧、すなわちＦＥＴ３０のゲート電圧Ｖｇｓの電圧の最大値を規定する。

ゲート電圧抑制回路１８は、ＣＲ時定数回路２０によって印加されるゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈを超えた場合に、ＣＲ時定数回路２０のコンデンサー２３を放電させることで当該コンデンサー２３の充電電圧の上昇を抑え、ゲート電圧Ｖｇｓをゲート閾値電圧Ｖｇｓｔｈの近傍の電圧に維持する回路である。
具体的には、このゲート電圧抑制回路１８は、スイッチング素子としてのバイポーラトランジスター３３（第２スイッチング素子）と、スイッチ制御回路３５とを備えている。
バイポーラトランジスター３３は、ＰＮＰ型のトランジスターであり、そのエミッター３３Ｅ、及びコレクター３３Ｃをコンデンサー２３の高電位側、及び低電位側に接続して設けられている。すなわち、バイポーラトランジスター３３がオンすることで、時定数回路１７のコンデンサー２３の高電位側と低電位側が接続され、これにより当該コンデンサー２３が放電される。コンデンサー２３の放電が開始されると、電源７の電源電流の流入に伴う充電電圧の上昇が抑制されることから、ゲート電圧Ｖｇｓの上昇も抑えられて略一定の電圧値に維持されることとなる。

スイッチ制御回路３５は、バイポーラトランジスター３３のオン／オフを制御する回路であり、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈを超えてＦＥＴ３０にドレイン電流Ｉｄが流れたときにバイポーラトランジスター３３をオンする。バイポーラトランジスター３３がオンすることで、上述の通り、ゲート電圧Ｖｇｓの上昇が抑制され、ゲート電圧Ｖｇｓがそのときの電圧、すなわちゲート閾値電圧Ｖｇｓｔｈの近傍に維持されることとなる。
スイッチ制御回路３５の構成について詳述すると、スイッチ制御回路３５は、スイッチング素子としてのバイポーラトランジスター３９と、バイアス抵抗４９と、抵抗５１と、放電作動抵抗回路３７とを備えている。
バイポーラトランジスター３９は、ＮＰＮ型のトランジスターである。時定数回路４１は、ＦＥＴ３０のドレインとアースとの間に接続され、ＦＥＴ３０がオンしたときに抵抗４９に流れる電流Ｉ２によりバイポーラトランジスター３９のオン電圧を生成し、当該バイポーラトランジスター３９にベース電流が流れる。抵抗５１は、入力抵抗である。
この構成により、バイポーラトランジスター３９は、ＦＥＴ３０にドレイン電流Ｉｄが流れている間、バイアス抵抗４９のオン電圧が印加されることでオンするスイッチとして機能する。上記バイポーラトランジスター３３は、このバイポーラトランジスター３９のスイッチに連動してオン／オフし、ＦＥＴ３０にドレイン電流Ｉｄが流れている間に亘りオンする。

具体的には、ＰＮＰ型のバイポーラトランジスター３３のベース３３Ｂは、電源回路１０の入力ライン（コンデンサー２３の高電位側）６１にバイアス抵抗４３を介して接続されている。また、このベース３３Ｂは、上記バイポーラトランジスター３９を介してアースに接続されており、このバイポーラトランジスター３９がオンすると、ベース３３Ｂに加わる電位が下がってオンする。上述の通り、バイポーラトランジスター３９は、ＦＥＴ３０にドレイン電流Ｉｄが流れている間に亘りオンし、その間、時定数回路１７のコンデンサー２３が継続して放電されることとなる。
このゲート電圧抑制回路１８では、ＦＥＴ３０から電解コンデンサー９の充電電流が流れたときにオンとなってコンデンサー２３を放電させるスイッチング素子には、上述の通り、バイポーラトランジスター３３、３９が用いられている。これらバイポーラトランジスター３３、３９は、一般にＦＥＴよりもオン電圧が低いことから、ＦＥＴ３０にドレイン電流Ｉｄが流れたときに、ＦＥＴを用いた場合に比べて早いタイミングでオンしてコンデンサー２３の放電を開始でき、突入電流抑制の立ち上がりを十分に早くできる。

放電作動抵抗回路３７は、バイポーラトランジスター３３のバイアス抵抗４３とベース電流制限抵抗４５とを備える。バイアス抵抗４３は、電源回路１０の入力ライン（高電位側）６１とバイポーラトランジスター３３のベース３３Ｂに接続され、ベース電流制限抵抗４５はベース３３Ｂとスイッチ制御回路３５のバイポーラトランジスター３９のコレクター側に接続される。動作中、バイアス抵抗４３にはバイポーラトランジスター３３のベース・エミッター間電圧（約０．６Ｖ）が印加され、ベース電流制限抵抗４５には電源電圧からバイポーラトランジスター３３のベース・エミッター間電圧（約０．６Ｖ）とバイポーラトランジスター３９のコレクター・エミッター間飽和電圧を差し引いた電圧が印加される。

コンデンサー１９は、ドレイン電流Ｉｄによる平滑コンデンサー９の充電完了に伴ってスイッチ制御回路３５の動作を停止するための回路であり、ＦＥＴ３０のドレインとスイッチ制御回路３５のバイアス抵抗４９間に接続される。これにより、コンデンサー１９とバイアス抵抗４９を直列に接続した直列ＣＲ回路である時定数回路４１が、平滑コンデンサー９と並列に接続される。
電源投入時には、ＦＥＴ３０のドレイン電流Ｉｄがコンデンサー１９と平滑コンデンサー９に分かれて充電電流Ｉｆ、Ｉｅとして流れ込み、これらコンデンサー１９と平滑コンデンサー９が充電される。この充電中には、コンデンサー１９の後段のスイッチ制御回路３５に充電電流Ｉｆが流れ、この充電電流Ｉｆによりスイッチ制御回路３５が作動する。具体的には、充電電流Ｉｆは、スイッチ制御回路３５の抵抗５１を流れる電流Ｉ１とバイアス抵抗４９を流れる電流Ｉ２に分流され、この電流Ｉ２がバイアス抵抗４９を流れることでバイポーラトランジスター３９のオン電圧が発生し、当該バイポーラトランジスター３９がオンする。

そして、平滑コンデンサー９が満充電に達したときには、コンデンサー１９の充電電流Ｉｆも停止することから、スイッチ制御回路３５への電流が停止する。これにより、スイッチ制御回路３５のバイアス抵抗４９を流れる電流Ｉ２も停止することから、バイポーラトランジスター３９がオフし、スイッチ制御回路３５の動作が停止する。
スイッチ制御回路３５の停止（バイポーラトランジスター３９のオフ）に伴い、コンデンサー２３を放電させているバイポーラトランジスター３３もオフし、当該コンデンサー２３の放電が停止する。このコンデンサー２３の放電の停止により、コンデンサー２３の充電電圧が上昇し、上記抵抗２１、２５によって電源７の電圧を分圧した値に達し、この充電電圧がゲート電圧ＶｇｓとしてＦＥＴ３０に印加される。

また、平滑コンデンサー９に並列に接続された時定数回路４１は、平滑コンデンサー９の充電時には、コンデンサー１９の容量とバイアス抵抗４９の値によって決まる時定数にしたがって平滑コンデンサー９の充電電圧を漸増する。したがって、この時定数回路４１の時定数を調整することで、平滑コンデンサー９の満充電に達するまでの時間を調整できるため、電源投入からスイッチ制御回路３５の動作が停止するまでの時間、すなわち突入電流を抑制する時間が可変できる。

ここで、時定数回路４１を構成するバイアス抵抗４９には、抵抗５１が接続されており、正確には、この抵抗５１の成分も時定数に影響を与える。しかしながら、抵抗５１を流れる電流Ｉ２は、バイポーラトランジスター３９、３３がオンしている場合、抵抗５１の値にかかわらず、略一定となる。このため、時定数回路４１の時定数を可変する抵抗成分はバイアス抵抗４９と見なすことができる。
なお、バイポーラトランジスター３９、３３がオンしている場合、電流Ｉ２が抵抗５１の値に依存せずに略一定となる理由は次の通りである。

すなわち、バイポーラトランジスター３９がオンしている場合、バイアス抵抗４９と抵抗５１との接続点の電圧は、ベース・エミッター間電圧（約０．６Ｖ）に、抵抗５１の電圧を足したものであるため、電流Ｉ２は、（０．６＋抵抗５１×電流Ｉ１）／バイアス抵抗４９として表される。また電流Ｉ１は、バイポーラトランジスター３９をオンさせるベース電流となる。バイポーラトランジスター３３は、バイポーラトランジスター３９がオンすることでオンするが、バイポーラトランジスター３３のコレクター電流によりコンデンサー２３の放電量が変動して、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈに制御される。このため、電流Ｉ１は、抵抗５１の値に関わらず、ゲート電圧Ｖｇｓをゲート閾値電圧Ｖｇｓｔｈにするように、バイポーラトランジスター３９のコレクター電流を流す大きさである。また、抵抗５１が大きくなれば、バイアス抵抗４９に印加される電圧が大きくなり、電流Ｉ２が増えるが、抵抗５１が大きくなったことよる電流Ｉ２の増加分は無視できる程度となる。このため、電流Ｉ２が抵抗５１の値に依存せずに略一定となる。

次に、突入電流抑制回路１１の動作について説明する。
図３はゲート電圧Ｖｇｓ、ドレイン電流Ｉｄ、及び平滑コンデンサー９の充電電圧Ｖｅについて、電源投入直後の変化を示す図である。なお、同図において、スイッチ３をオンして電源７の電圧が突入電流抑制回路１１に投入された時点を時間ｔ＝０としている。
電源７のスイッチ３が閉じられると（時間ｔ＝０）、突入電流抑制回路１１に電源７の電圧が与えられ、これに伴い、コンデンサー２３が充電される。前述の通り、コンデンサー２３の充電電圧は、ＣＲ時定数回路２０の時定数に応じて漸増し、このコンデンサー２３がゲート電圧Ｖｇｓとして与えられる。

すなわち、図３に示すように、時間ｔ＝０からゲート電圧Ｖｇｓが徐々に上昇し、ＦＥＴ３０のゲート閾値電圧Ｖｇｓｔｈを超えると（時間ｔ＝ｔ１）、ＦＥＴ３０がオンしてドレイン電流Ｉｄが流れ、これがコンデンサー１９と平滑コンデンサー９の各々に充電電流Ｉｆ、Ｉｅとして流れる。なお、ゲート閾値電圧Ｖｇｓｔｈは、ＦＥＴ３０の個体ごとに、固有の値を有するものである。
前述したように、ドレイン電流Ｉｄに伴い、コンデンサー１９に充電電流Ｉｆが流れ込むと、この充電電流Ｉｆによりスイッチ制御回路３５が作動し、バイポーラトランジスター３３をオンさせ、コンデンサー２３の放電を開始する。

図４は、コンデンサー２３の放電による作用説明図である。
コンデンサー２３の放電が開始すると、コンデンサー２３は電源７による充電に抗して充電電圧の上昇が抑えられる。これにより、ゲート電圧Ｖｇｓの上昇が抑制されてゲート閾値電圧Ｖｇｓｔｈの近傍の値に維持されることから、ＦＥＴ３０のオン抵抗が高い状態に維持される。この高いオン抵抗により、ＦＥＴ３０のドレイン電流Ｉｄが抑えられるため、平滑コンデンサー９に流れる充電電流Ｉｅの電流値、すなわち電源投入時の突入電流が十分小さな値に抑制される（ステップＳ１１）。

その後、コンデンサー１９は、充電電流Ｉｆにより充電され、このコンデンサー１９の充電量が増大するにつれて、スイッチ制御回路３５のバイアス抵抗４９の電圧、すなわちオン電圧が下がり、バイポーラトランジスター３９のベース電流が減少する。これに伴い、バイポーラトランジスター３３のコレクター電流が減少するので、コンデンサー２３の放電量が減少し、結果としてＦＥＴ３０のゲート電圧Ｖｇｓが微増する。これにより、バイポーラトランジスター３３のオン抵抗が低くなり、ドレイン電流Ｉｄ、及び充電電流Ｉｅが増大する（ステップＳ１２）。
このようにドレイン電流Ｉｄ、及び充電電流Ｉｅが増大とすると平滑コンデンサー９の充電量も増大し、平滑コンデンサー９の充電電圧Ｖｅ、及びコンデンサー１９にかかる電圧が増大する。これにより、コンデンサー１９を流れる充電電流Ｉｆが増えるため、バイポーラトランジスター３９のベース電流が増大し、バイポーラトランジスター３３のコレクター電流が増大する。この結果、ステップＳ１２とは反対に、コンデンサー２３の放電量が増大し、ＦＥＴ３０のゲート電圧Ｖｇｓが減少する（ステップＳ１３）。

このようなステップＳ１１〜Ｓ１３の作用は、ゲート電圧Ｖｇｓをゲート閾値電圧Ｖｇｓｔｈに維持するようにドレイン電流Ｉｄに負帰還をかける動きとなり、コンデンサー２３の放電が継続している間は、図３に示すように、ゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈに維持される。この結果、ＦＥＴ３０が比較的大きなオン抵抗状態で動作することから、ドレイン電流Ｉｄ、すなわち平滑コンデンサー９に流れる充電電流Ｉｅも十分に小さな値に一定に抑えられることとなる。

図３に示すように、平滑コンデンサー９が充電電流Ｉｅの充電により満充電に達すると（時間ｔ＝ｔ２）、コンデンサー１９にも充電電流Ｉｆが流れなくなる。即ち、コンデンサー１９はスイッチ制御回路３５へのドレイン電流の流入を止める。これにより、スイッチ制御回路３５に充電電流Ｉｆが流れないことから、バイポーラトランジスター３９、バイポーラトランジスター３３が共にオフし、このバイポーラトランジスター３３によるコンデンサー２３の放電が停止する。
これにより、コンデンサー２３の充電電圧、すなわちゲート電圧Ｖｇｓは、電源７を分圧する抵抗２１と抵抗２５の電圧のうち、抵抗２１にかかる電圧まで上昇し、ゲート電圧Ｖｇｓが一定となる定常状態となる。
そして定常状態では、プリンターユニット６が消費する電流が突入電流抑制回路１１から適宜出力される。

次に、図２に戻り、プリンターユニット６及びキャッシュドロアー１５に駆動電圧を供給する給電ラインについて説明する。図２に示す給電ラインＶＩＮ（Ａ）は出力端子１２に接続され、出力端子１２に接続されたプリンターユニット６に電圧を供給する。また、ＶＩＮ（Ｂ）は、図示しない電源ラインにより、平滑コンデンサー９の出力段、すなわちＶＩＮ（Ａ）に接続され、ＶＩＮ（Ａ）からＶＩＮ（Ｂ）に電圧が出力される。

また、電源回路１０は、コネクター１４に給電するドロアーキック駆動回路（以下、ＤＫ駆動回路という）１００を備える。
ＤＫ駆動回路１００は、キャッシュドロアー１５との接続部として機能し、キャッシュドロアー１５に制御信号や、駆動電圧を供給する。
ＤＫ駆動回路１００は、サーミスター１０１と、サーミスター１０１の出力端に接続されるＦＥＴ１０３とを備える。ＤＫ駆動回路１００は、コネクター１４を介してソレノイドコイル１０２に接続される接点１０４，１０５を有する。接点１０４、１０５は、それぞれ、上述したようにコネクター１４内の導体片に接続されている。コネクター１４内には、キャッシュドロアー１５との接続の際に、給電ラインＶＩＮ（Ａ）に接続する端子や、接地線に接続した端子が形成されている。 キャッシュドロアー１５が備える接続プラグ１６（図１）がコネクター１４に接続されると、ソレノイドコイル１０２は接点１０４、１０５を介して、サーミスター１０１及びＦＥＴ１０３と直列に接続される。

サーミスター１０１は、電源回路１０の出力ライン６２と、ソレノイドコイル１０２の一端に接続される接点１０４（第２接点）とに接続されている。サーミスター１０１は、温度の上昇とともに電気抵抗が増大する正特性サーミスターである。すなわち、サーミスター１０１に電流が流れるとサーミスター１０１の抵抗により温度が上昇し、この温度上昇に伴ってサーミスター１０１の抵抗値が増大し、サーミスター１０１に流れる電流を抑制する。

ソレノイドコイル１０２の他端に接続される接点１０５は、ＦＥＴ１０３のドレインに接続されている。このソレノイドコイル１０２に電流が流れると、上述のようにキャッシュドロアー１５のドロアーが外部に引き出し可能となる。

ＦＥＴ１０３は、Ｎチャネル型のＦＥＴであり、ドレインがソレノイドコイル１０２に接続され、ソースは接地され、ゲートが、上位装置であるプリンターユニット６の制御回路から供給される制御信号の入力端子に接続されている。プリンターユニット６の制御回路がＦＥＴ１０３のゲートに制御信号を出力すると、ＦＥＴ１０３がオンになってＤＫ駆動回路１００に電流が流れ、ソレノイドコイル１０２に駆動電流が供給されて、ドロアーが開く構成となっている。

次に、短絡保護回路１３の詳細な構成について説明する。短絡保護回路１３は、図２に示す検出回路２００と、切替回路３００と、ラッチ回路５１０及びバイポーラトランジスター３３を備える保持回路５００とを備えて構成される。

検出回路２００は、サーミスター１０１の電圧降下による接点１０４の電圧の変化を検出する回路である。検出回路２００は、抵抗２０１と、バイポーラトランジスター２０２（第４スイッチング素子）と、第１分圧回路２０３とを備える。
抵抗２０１は、一方の端部を接点１０４に接続し、他方の端部をバイポーラトランジスター２０２のべースに接続している。
バイポーラトランジスター２０２は、ＰＮＰ型のトランジスターである。バイポーラトランジスター２０２のエミッターは、電源回路１０の出力ライン６２に接続し、コレクターは、第１分圧回路２０３に接続している。

第１分圧回路２０３は、抵抗２０４と抵抗２０５とを直列に接続した構成を備える。抵抗２０４は、一方の端部をバイポーラトランジスター２０２のコレクターに接続し、他方の端部を抵抗２０５に接続している。抵抗２０５は、一方の端部を抵抗２０４に接続し、他方の端部を接地している。
抵抗２０４と抵抗２０５との接点は、第１分圧回路２０３の出力端子２０６であって、第１分圧回路２０３で分圧された出力ライン６２の電圧が、出力端子２０６に表れる。抵抗２０５は、論理固定用のプルダウン抵抗として機能する。すなわち、抵抗２０５は、ＦＥＴ３０１がオフしている場合に、接点４００の電圧レベルが不安定となるのを防止するために設けられている。なお、サーミスター１０１の電圧降下による接点１０４の電圧変化の検出精度を高めるため、抵抗２０５の抵抗値は、抵抗２０４の抵抗値よりも大きく設定しておくことが好ましい。例えば、抵抗２０４の抵抗値を１０ｋΩ、抵抗２０５の抵抗値を２００ｋΩとしてもよいし、抵抗２０４の抵抗値を１ｋΩ、抵抗２０５の抵抗値を２０ｋΩとしてもよい。

検出回路２００は、スイッチ３がオンの状態で、コネクター１４に異なる規格のプラグやコネクター等の異物が挿入された場合に生じる、接点１０４の短絡を検出する回路である。接点１０４は、電源回路１０にキャッシュドロアー１５が接続された際の電源回路１０とキャッシュドロアー１５との接点の１つとなる。上記のようにコネクター１４に異物が挿入されてコネクター１４内の導体片どうしが導通した場合、ＤＫ駆動回路１００の接点１０４が接地してサーミスター１０１に電流が流れる。サーミスター１０１の抵抗が、例えば、１Ωであるとすると、サーミスター１０１に０．６Ａ程度の電流が流れると、サーミスター１０１での電圧降下が０．６Ｖとなる。サーミスター１０１での電圧降下が０．６Ｖ程度となると、バイポーラトランジスター２０２にベース電流が流れ、バイポーラトランジスター２０２がオンする。バイポーラトランジスター２０２がオンすると、電源回路１０の出力ライン６２の電圧が、バイポーラトランジスター２０２を介して第１分圧回路２０３の出力端子２０６に表れる。第１分圧回路２０３の出力端子２０６には、出力ライン６２の電圧を第１分圧回路２０３で分圧した電圧が表れる。第１分圧回路２０３の分圧比により、出力端子２０６の電圧は、ほぼ出力ライン６２の電圧と同程度の電圧が表れる。なお、以下では、出力ライン６２の電圧を駆動電圧と呼ぶ。ＶＩＮ（Ａ）の出力電圧、及び、ＶＩＮ（Ｂ）の入力電圧も、出力ライン６２の駆動電圧と等しい。

切替回路３００は、駆動電圧が所定値以上に立ち上がっているか否かを判定する機能を有する回路である。駆動電圧は、上述した突入電流抑制回路１１の機能により、スイッチ３がオンにされてから平滑コンデンサー９に電荷が溜まるまでの間は漸増し、平滑コンデンサー９が充電された後に、プリンターユニット６やキャッシュドロアー１５を駆動可能な所定の電圧に達する。つまり、切替回路３００は、スイッチ３がオンにされた後、駆動電圧が所定の電圧まで高まったか否かを判定するものということができる。切替回路３００の出力は、駆動電圧が所定値以上に立ち上がっているか否かにより変化し、この切替回路３００の出力によって、スイッチ制御回路３５が備えるバイポーラトランジスター３３のオン／オフが切り替わる。

切替回路３００は、ＦＥＴ３０１（第３スイッチング素子）と、第２分圧回路３０２とを備える。ＦＥＴ３０１は、Ｎチャネル型のＦＥＴであり、ドレインは接点４００に接続し、ソースは接地し、ゲートは第２分圧回路３０２の出力端子３０５に接続している。なお、接点４００は、第１分圧回路２０３の出力端子２０６に接続している。
第２分圧回路３０２は、抵抗３０３と抵抗３０４とを直列に接続した構成を備える。抵抗３０３は、一方の端部をＶＩＮ（Ｂ）に接続し、他方の端部を抵抗３０４に接続している。抵抗３０４は、ＦＥＴ３０１のゲート・ソース間に接続している。抵抗３０３と抵抗３０４との接点は、第２分圧回路３０２の出力端子３０５であって、第２分圧回路３０２で分圧された電圧が出力端子３０５に表れる。抵抗３０３の抵抗値は、例えば２０００ｋΩとし、抵抗３０４の抵抗値は、例えば１０００ｋΩとすることができる。

切替回路３００のＦＥＴ３０１は、ＶＩＮ（Ｂ）の電圧が、所定電圧に立ち上がっていない場合、オフ状態となる。なお、以下の説明では、所定電圧として１２Ｖを例に説明するが、所定電圧の値は任意の値に設定することが可能である。
ＶＩＮ（Ｂ）の電圧が１２Ｖよりも小さい場合、抵抗３０４での電圧降下が小さく、ＦＥＴ３０１のゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈ以下となる。電源投入直後は、平滑コンデンサー９に電荷が溜まっておらず、ＶＩＮ（Ｂ）の電圧は１２Ｖよりも小さいので、ＦＥＴ３０１はオフ状態を維持する。この状態では、ＦＥＴ３０１がオフであるため、第１分圧回路２０３の出力端子２０６の電圧が、後段のラッチ回路５１０に供給される。なお、第１分圧回路２０３の出力端子２０６からラッチ回路５１０の備えるバイポーラトランジスター５１１のベースに供給される電圧信号を、以下ではシャットダウン信号と呼ぶ。シャットダウン信号が０．６Ｖ程度になると、バイポーラトランジスター５１１にベース電流が流れ、バイポーラトランジスター５１１がオンする。つまり、ＶＩＮ（Ｂ）の電圧が立ち上がっていない状態で、出力端子２０６の出力電圧が例えば０．６Ｖ以上になると、切替回路３００からラッチ回路５１０にシャットダウン信号が出力される。

一方、ＶＩＮ（Ｂ）の電圧が１２Ｖ以上に立ち上がった後は、ＦＥＴ３０１はオン状態となる。すなわち、ＶＩＮ（Ｂ）の電圧が１２Ｖ以上である場合、ＦＥＴ３０１のゲート電圧Ｖｇｓがゲート閾値電圧Ｖｇｓｔｈよりも大きくなる。このため、ＦＥＴ３０１はオン状態となる。例えば、ＦＥＴ３０１のゲート閾値電圧Ｖｇｓｔｈが４Ｖ程度であるとすると、駆動電圧（ＶＩＮ（Ｂ））が１２Ｖ以上に立ち上がると、ＦＥＴ３０１はオンする。ＦＥＴ３０１がオンするため、接点４００はグランドに接続され、接点１０４の電圧は０Ｖとなる。このため、出力端子２０６の出力電圧にかかわらず、シャットダウン信号の電圧レベルは０Ｖになり、バイポーラトランジスター５１１はオフ状態を維持する。

保持回路５００は、ラッチ回路５１０及びバイポーラトランジスター３３を備える。保持回路５００は、ＶＩＮ（Ｂ）の電圧が、電源投入から所定電圧（例えば、１２Ｖ）に立ち上がる前に、検出回路２００により接点１０４の電圧の変化を検出した場合に、ＦＥＴ３０をオフし、ＦＥＴ３０に過電流が流れるのを防止する回路である。
ラッチ回路５１０は、バイポーラトランジスター５１１と、第３分圧回路５１２と、バイポーラトランジスター５２１と、第４分圧回路５２２とを備える。
ラッチ回路５１０は、直列に接続されたバイポーラトランジスター５１１及び第３分圧回路５１２と、直列に接続されたバイポーラトランジスター５２１及び第４分圧回路５２２とを、バイポーラトランジスター３３のベースと、グランドとの間に並列に接続した構成を備える。

バイポーラトランジスター５１１は、ＮＰＮ型のトランジスターである。バイポーラトランジスター５１１のコレクターは、第３分圧回路５１２の抵抗５１４に接続し、ベースは、第４分圧回路５２２の出力端子５２５に接続し、エミッターは接地している。
第３分圧回路５１２は、直列に接続した抵抗５１３及び５１４を備える。抵抗５１３の一方の端部は、バイポーラトランジスター３３のベースに接続し、他方の端部は、抵抗５１４に接続している。抵抗５１４の一方の端部は、抵抗５１３に接続し、他方の端部はバイポーラトランジスター５１１のコレクターに接続している。第３分圧回路５１２の出力端子５１５は、バイポーラトランジスター５２１のベースに接続している。
バイポーラトランジスター５２１は、ＰＮＰ型のトランジスターである。バイポーラトランジスター５２１のエミッターは、第３分圧回路５１２の抵抗５１３とバイポーラトランジスター３３のベースとを接続する配線に接続し、ベースは、第３分圧回路５１２の出力端子５１５に接続し、コレクターは、第４分圧回路５２２の抵抗５２３に接続している。
第４分圧回路５２２は、直列に接続した抵抗５２３及び５２４を備える。抵抗５２３の一方の端部は、バイポーラトランジスター５２１のコレクターに接続し、他方の端部は、抵抗５２４に接続している。抵抗５２４は、抵抗５２３に接続すると共に、バイポーラトランジスター５１１のベース・エミッター間に接続されている。第４分圧回路５２２の出力端子５２５は、バイポーラトランジスター５１１のベースに接続している。また、第４分圧回路５２２の出力端子５２５は、ダイオード４０１を介して接点４００に接続している。

保持回路５００は、接点４００の電圧が上昇して、バイポーラトランジスター５１１のベースに電圧レベルがハイのシャットダウン信号が印加されると、バイポーラトランジスター５１１がオンしてバイポーラトランジスター３３をオンさせる。すなわち、バイポーラトランジスター５１１がオンすると、バイポーラトランジスター３３に、電源７から供給されるベース電流が流れ、バイポーラトランジスター３３がオンする。バイポーラトランジスター３３がオンすると、ＦＥＴ３０のゲート電圧が０Ｖになるため、ＦＥＴ３０がオフ状態に固定される。
また、バイポーラトランジスター５１１がオンすることで、バイポーラトランジスター５２１にもベース電流が流れてバイポーラトランジスター５２１がオンするため、バイポーラトランジスター５１１は、オン状態に固定される。すなわち、接点４００の電圧が０Ｖに低下したとしても、バイポーラトランジスター５１１のベースには、バイポーラトランジスター５２１のコレクター電流が流れるため、バイポーラトランジスター５１１は、オン状態に固定される。

コネクター１４に、キャッシュドロアー１５の接続プラグ以外の異物が挿入された状態で、スイッチ３がオンされた場合の短絡保護回路１３の動作について、図５に示すフローチャートを参照しながら説明する。
コネクター１４に異物が挿入された状態で、スイッチ３がオンされると（ステップＳ２１）、異物によりコネクター１４で短絡が発生し、接点１０４と接地端子とを導通させ、接点１０４の電圧がグランドに低下する。検出回路２００は、この接点１０４の短絡（電圧の変化）を検出する（ステップＳ２２）。検出回路２００がバイポーラトランジスター２０２のオンにより、接点１０４の短絡（電圧の変化）を検出すると、第１分圧回路２０３の出力端子２０６の電圧が上昇する。このとき、ＶＩＮ（Ｂ）の電圧が１２Ｖ以上に立ち上がっていない場合、ＦＥＴ３０１はオフ状態にある（ステップＳ２３）。このため、第１分圧回路２０３の出力端子２０６の電圧レベルである、ハイレベルのシャットダウン信号がバイポーラトランジスター５１１のベースに印加され、ラッチ回路５１０のバイポーラトランジスター５１１がオンする。バイポーラトランジスター５１１がオンすることで、ラッチ回路５１０がバイポーラトランジスター３３をオン状態に固定して、ＦＥＴ３０をオフ固定する（ステップＳ２４）。従って、ＤＫ駆動回路１００の短絡によってＦＥＴ３０に大きな短絡電流が流れる前に、ＦＥＴ３０をオフすることができるため、ＦＥＴ３０の故障の発生を低減することができる。

次に、コネクター１４に、キャッシュドロアー１５の接続プラグ１６を挿入して、スイッチ３をオンした場合の短絡保護回路１３の動作について説明する。
コネクター１４に接続プラグ１６が挿入されている場合、接点１０４はソレノイドコイル１０２を介して接点１０５に接続される。この状態では、プリンターユニット６の制御回路によりＦＥＴ１０３がオンされる前に、ＤＫ駆動回路１００に電流が流れることがない。このため、検出回路２００のバイポーラトランジスター２０２がオンすることもなく、短絡保護回路１３が動作することはない。

また、平滑コンデンサー９が充電され、２４Ｖの駆動電圧がキャッシュドロアー１５に供給された場合、プリンターユニット６の制御回路がＦＥＴ１０３をオンにすると、ＤＫ駆動回路１００のサーミスター１０１に電流が流れる。このとき、バイポーラトランジスター２０２はオンになるが、ＶＩＮ（Ｂ）の電圧が２４Ｖに立ち上がっているため、ＦＥＴ３０１がオンして接点４００の電圧は０Ｖとなる。このため、保持回路５００は動作せず、ＦＥＴ３０がオフされることはない。従って、突入電流抑制回路１１はプリンターユニット６及びキャッシュドロアー１５に継続して駆動電圧を供給できる。

図６には、電源投入後の電源回路１０の各部の電圧及び電流の経時変化の一例を示す。なお、図６では、コネクター１４にＵＳＢの接続プラグを挿入し、スイッチ３が閉じられた時点を、経過時間t＝０として示している。
図６中、Ｖａは電源回路１０の入力ライン６１の電圧を示し、図６の例では２４Ｖである。また、Ｖｂは接点４００の電圧を示し、Ｖｃは電源回路１０の出力ライン６２の電圧を示す。また、図６にはＦＥＴ３０のドレイン電流Ｉｄを合わせて示す。

スイッチ３が閉じられると、突入電流抑制回路１１に電源７の電圧が与えられ、コンデンサー２３が充電される。コンデンサー２３の充電電圧が、ＦＥＴ３０のゲート電圧Ｖｇｓとして与えられる。ゲート電圧Ｖｇｓが徐々に上昇し、ＦＥＴ３０のゲート閾値電圧Ｖｇｓｔｈを超えると、ＦＥＴ３０がオンしてドレイン電流Ｉｄが流れる（例えば、図６に示すＴ１〜Ｔ２区間でドレイン電流Ｉｄが上昇する）。
ドレイン電流Ｉｄが流れると、サーミスター１０１に電流が流れるため、バイポーラトランジスター２０２がオンし、接点４００の電圧が上昇を始める（例えば、図６に示すＴ２〜Ｔ３区間で接点４００の電圧Ｖｂが上昇する）。なお、電源回路１０の入力ライン６１の電圧Ｖａは、スイッチ３をオンした直後から２４Ｖとなる。また、ＶＩＮ（Ｂ）の電圧は、２４Ｖに立ち上がっていないため、ＦＥＴ３０１はオフされたままである。このため、接点４００の電圧がある程度（例えば、１．２Ｖ）まで上昇した場合、接点４００の電圧が、シャットダウン信号としてバイポーラトランジスター５１１のベースに供給され、バイポーラトランジスター５１１がオンする。バイポーラトランジスター５１１がオンすることで、バイポーラトランジスター３３もオンし、ＦＥＴ３０のゲート電圧Ｖｇｓが０Ｖになる。ＦＥＴ３０のゲート電圧Ｖｇｓが０Ｖになることで、ＦＥＴ３０がオフ状態に固定される。図６では、Ｔ４で、ＦＥＴ３０が強制オフし、ドレイン電流Ｉｄが流れなくなる様子を示す。このとき、電源回路１０の出力ライン６２の電圧Ｖｃは、ほとんど上昇していないことがわかる。このように接続プラグの誤挿入による異常電流が流れると、即座にＦＥＴ３０をオフするため、ＦＥＴ３０の故障を防止することができる。

以上説明したように、本発明を適用した実施形態に係る電源装置１は、ＦＥＴ３０をオンすることにより負荷に駆動電圧を供給する電源回路１０を有し、電源回路１０は突入電流抑制回路１１、及び、短絡保護回路１３を備える。突入電流抑制回路１１は、電源７と負荷であるプリンターユニット６及びコネクター１４との間に設けられた平滑コンデンサー９への充電電流を制限するＦＥＴ３０と、コンデンサー２３と、抵抗２５とを有する。また、突入電流抑制回路１１は、時定数回路１７と、ゲート電圧抑制回路１８とを備える。時定数回路１７は、コンデンサー２３と抵抗２５に基づく時定数により変化するゲート電圧ＶｇｓをＦＥＴ３０のゲート端子に与える。ゲート電圧抑制回路１８は、ゲート電圧がＦＥＴ３０のゲート閾値電圧を超えた場合に時定数回路１７のコンデンサー２３に接続され、コンデンサー２３を放電させ、ゲート電圧の上昇を抑える。また、短絡保護回路１３は、電源回路１０にキャッシュドロアー１５が接続された際の電源回路１０とキャッシュドロアー１５との接点の電圧の変化を検出する検出回路２００を備える。また、短絡保護回路１３は、さらに、駆動電圧の値が所定値以上に立ち上がる前に検出回路２００により接点の電圧の変化を検出した場合に、ＦＥＴ３０をオフ状態にし、駆動電圧の値が所定値以上に立ち上がった以後は検出回路２００により接点の電圧の変化を検出してもＦＥＴ３０をオフ状態にしない切替回路３００を備える。この構成によれば、突入電流抑制回路１１により、ゲート電圧抑制回路１８がコンデンサー２３に接続されてコンデンサー２３を放電するので、スイッチ３の閉成による電源投入時におけるＦＥＴ３０のゲート電圧を、ゲート閾値電圧程度に維持して、平滑コンデンサー９に流れる突入電流のピークを低い値に抑える。そして、短絡保護回路１３により、駆動電圧の値が所定値以上に立ち上がる前に、短絡等により接点１０４の電圧が変化した場合に、ＦＥＴ３０をオフ状態にすることができる。従って、ＦＥＴ３０の短絡電流による故障の発生を低減することができる。

また、短絡保護回路１３は、切替回路３００の出力をラッチするラッチ回路５１０と、ラッチ回路５１０のラッチ出力に従ってＦＥＴ３０のオン、オフを制御するバイポーラトランジスター３３と、を備え、切替回路３００は、駆動電圧の値が所定値以上に立ち上がる前は、検出回路２００の出力をラッチ回路５１０に出力し、駆動電圧の値が所定値以上に立ち上がった後は、ラッチ回路５１０への出力をオフにするＦＥＴ３０１を備える。この構成によれば、ラッチ回路５１０とバイポーラトランジスター３３とを用い、ＦＥＴ３０をオフ状態にした場合に、接点の電圧の変化が収束してもＦＥＴ３０をオフ状態に保持できる。このため、例えば短絡の原因が確実に除去されるまでＦＥＴ３０をオフ状態とするなど、ＦＥＴ３０の故障をより確実に低減できる。また、上記構成をバイポーラトランジスター３３とラッチ回路５１０により実現することにより、短絡保護回路１３の構成を簡略化できる。

また、短絡保護回路１３は、負荷との接点として、プリンターユニット６に駆動電圧を供給する出力端子１２（ＶＩＮ（Ａ））、ＶＩＮ（Ａ）にサーミスター１０１を介して接続され、ソレノイドコイル１０２に駆動電圧を供給する接点１０４を備え、プラグ受けとしてのコネクター１４の電源端子に接点１０４が接続され、コネクター１４の接地端子に接地線が接続される。また、検出回路２００は、接点１０４が接地線と短絡して出力端子１２（ＶＩＮ（Ａ））と接点１０４間に電位差が生じるとオンするバイポーラトランジスター２０２と、バイポーラトランジスター２０２の出力する駆動電圧を分圧する第１分圧回路２０３とを備える。切替回路３００は、駆動電圧を分圧する第２分圧回路３０２をさらに備える。ＦＥＴ３０１は、第２分圧回路３０２の出力電圧をゲート電圧として入力し、出力電圧がゲート閾値電圧以上に立ち上がる前は、第１分圧回路２０３の出力をラッチ回路５１０に出力し、出力電圧がゲート閾値電圧以上に立ち上がった後は、第１分圧回路２０３の出力のラッチ回路５１０への出力をオフにする。
この構成によれば、短絡を検出するマイコン等を搭載しない負荷であるキャッシュドロアー１５に接続されるための接点１０４について、短絡等が発生した場合にＦＥＴ３０をオフ状態にすることができる。さらに、駆動電圧が立ち上がる前と立ち上がった以後とで異なる動作をする切替回路３００を、駆動電圧を分圧してスイッチングするＦＥＴ３０１を用いて構成することで、回路構成をより簡略化できる。

なお、上記実施形態は本発明を適用した好ましい一態様を例示したものであり、本発明はこれに限定されない。例えば、電源装置１では、平滑コンデンサー９は、電解コンデンサーであるものとして説明したが、他の種類のコンデンサーであってもよい。また、平滑コンデンサー９は、電源回路１０が備えるものとして説明したが、電源回路１０の外部に設けられるものであってもよい。

また、例えば、上述した実施形態では、保持回路５００を設けて、保持回路５００の出力によりＦＥＴ３０をオフする構成を示した。本発明はこれに限定されず、例えば、電源回路１０に電源７をシャットダウンするシャットダウン機能が備えられている場合には、切替回路３００の出力するシャットダウン信号を、シャットダウン機能を動作させる端子に入力させて、電源回路１０をシャットダウンする構成を採用することもできる。また、電源回路１０の負荷として、プリンター５及びキャッシュドロアー１５を例示したが、これに限らずに、任意の電気機器が負荷になり得る。

また、図２には示していないが、図７に示すように、カソード端子をロジック電源（３．３Ｖ）に接続し、アノード端子を、抵抗７０１を介して接点４００とラッチ回路５１０とを接続する配線に接続したツェナーダイオード７００を備える過電圧保護回路を接続してもよい。この構成では、ロジック電源の値が３．３Ｖ以上、例えば、５Ｖに上昇した場合に、ツェナーダイオード７００のツェナー電圧よりも大きくなる。このため、ツェナーダイオード７００を介してラッチ回路５１０のバイポーラトランジスター５１１にベース電流が流れ、バイポーラトランジスター５１１がオンして、ＦＥＴ３０をオフにする。この図７の過電圧保護回路を用いた場合、プリンターユニット６の制御回路等に供給されるロジック電源の電圧が、定格電圧範囲を超える所定電圧（例えば、５Ｖ）まで上昇した場合に、ＦＥＴ３０をオフにすることで電源装置１の電源供給を遮断する。これにより、ロジック電源が過電圧となった場合に、ロジック電源の供給を受けて動作する各種回路を保護できる。

１…電源回路、５…プリンター、６…プリンターユニット（負荷、第１負荷）７…電源、９…電解コンデンサー（平滑コンデンサー）、１１…突入電流抑制回路、１２…出力端子（第１接点）、１３…短絡保護回路、１４…プラグ受け、１５…キャッシュドロアー（負荷、第２負荷）、１７…時定数回路、１８…ゲート電圧抑制回路、１９…コンデンサー、２３…コンデンサー、２５…抵抗（抵抗素子）、３０…ＦＥＴ（第１スイッチング素子）、３３…バイポーラトランジスター（第２スイッチング素子）、３５…スイッチ制御回路、３９…バイポーラトランジスター、４１…時定数回路、１００…ＤＫ駆動回路、１０１…サーミスター、１０２…ソレノイドコイル（コイル）、１０４…接点（第２接点）、２００…検出回路、２０２…バイポーラトランジスター（第４スイッチング素子）、２０３…第１分圧回路、３００…切替回路、３０１…ＦＥＴ（第３スイッチング素子）、３０２…第２分圧回路、５００…保持回路、５１０…ラッチ回路、５１２…第３分圧回路、５２２…第４分圧回路。

Claims (4)

1. プリンターユニットへ電力供給をする電源と、
   外部装置に接続可能であり、前記外部装置の有する負荷へ駆動電流を供給する端子と、
   前記電源と前記負荷との間に設けられ前記駆動電流を供給する第１スイッチング素子と、
   前記第１スイッチング素子がオンすることを遅延させる時定数回路と、
   前記第１スイッチング素子をオフにする第２スイッチング素子、を備える突入電流抑制回路と、
   前記端子の端子電圧の変化を検出する検出回路と、
   前記電源が立ち上がったとき、前記検出回路により前記端子電圧の変化を検出した場合に、前記第２スイッチング素子により前記第１スイッチング素子をオフにし、その後は、前記検出回路により前記端子電圧の変化を検出しても前記第１スイッチング素子をオフにしない切替回路、を備える短絡保護回路を有し、
   前記短絡保護回路は、前記切替回路の出力をラッチするラッチ回路と、
   前記ラッチ回路のラッチ出力に従って前記第１スイッチング素子のオン、オフを制御する第２スイッチング素子、を備え、
   前記切替回路は、前記電源が立ち上がったとき前記検出回路の出力を前記ラッチ回路に出力し、その後は、前記ラッチ回路への出力をオフにする第３スイッチング素子を備えるプリンター。
2. 前記検出回路は、前記端子が短絡した場合にオンする第４スイッチング素子と、前記第４スイッチング素子が出力する前記第１スイッチング素子の出力電圧を分圧する第１分圧回路を備え、
   前記切替回路は、前記第１スイッチング素子の出力電圧を分圧する第２分圧回路をさらに備え、
   前記第３スイッチング素子は、前記第２分圧回路の分圧電圧を制御信号として入力することにより、前記電源が立ち上がったとき前記第４スイッチング素子がオンした場合、前記第１分圧回路の分圧電圧を前記ラッチ回路に出力し、その後、前記第１分圧回路の分圧電圧の前記ラッチ回路への出力をオフにする請求項１に記載のプリンター。
3. 前記第１スイッチング素子と前記端子の間に正特性サーミスターを備える請求項１または請求項２に記載のプリンター。
4. 前記外部装置はキャッシュドロワーである請求項１から請求項３のいずれか１項に記載のプリンター。

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