JP6100590B2 - P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure - Google Patents

P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure Download PDF

Info

Publication number
JP6100590B2
JP6100590B2 JP2013085380A JP2013085380A JP6100590B2 JP 6100590 B2 JP6100590 B2 JP 6100590B2 JP 2013085380 A JP2013085380 A JP 2013085380A JP 2013085380 A JP2013085380 A JP 2013085380A JP 6100590 B2 JP6100590 B2 JP 6100590B2
Authority
JP
Japan
Prior art keywords
layer
zno
single crystal
type
based semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013085380A
Other languages
Japanese (ja)
Other versions
JP2014207396A (en
Inventor
有香 佐藤
有香 佐藤
加藤 裕幸
裕幸 加藤
佐野 道宏
道宏 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stanley Electric Co Ltd
Original Assignee
Stanley Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stanley Electric Co Ltd filed Critical Stanley Electric Co Ltd
Priority to JP2013085380A priority Critical patent/JP6100590B2/en
Publication of JP2014207396A publication Critical patent/JP2014207396A/en
Application granted granted Critical
Publication of JP6100590B2 publication Critical patent/JP6100590B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

本発明は、p型ZnO系半導体層の製造方法、ZnO系半導体素子の製造方法、及び、n型ZnO系半導体積層構造に関する。   The present invention relates to a method for manufacturing a p-type ZnO-based semiconductor layer, a method for manufacturing a ZnO-based semiconductor element, and an n-type ZnO-based semiconductor multilayer structure.

酸化亜鉛(ZnO)は、室温で3.37eVのバンドギャップエネルギーを持つ直接遷移型の半導体で、励起子の束縛エネルギーが60meVと比較的大きい。また原材料が安価であるとともに、環境や人体への影響が少ないという特徴を有する。このためZnOを用いた高効率、低消費電力で環境性に優れた発光素子の実現が期待されている。   Zinc oxide (ZnO) is a direct-transition semiconductor having a band gap energy of 3.37 eV at room temperature, and has a relatively high exciton binding energy of 60 meV. In addition, the raw materials are inexpensive and have a feature of little influence on the environment and the human body. For this reason, realization of a light-emitting element using ZnO with high efficiency, low power consumption and excellent environmental performance is expected.

しかしZnO系半導体は、強いイオン性に起因する自己補償効果のために、p型の導電型制御が困難である。たとえばアクセプタ不純物として、N、P、As、SbなどのVA族元素、Li、Na、KなどのIA族元素、Cu、Ag、AuなどのIB族元素を用い、実用的な性能をもつp型ZnO系半導体の研究が行われている(たとえば特許文献1〜5参照)。   However, the ZnO-based semiconductor is difficult to control the p-type conductivity because of the self-compensation effect due to strong ionicity. For example, as an acceptor impurity, a p-type having practical performance using a group VA element such as N, P, As, and Sb, a group IA element such as Li, Na, and K, and a group IB element such as Cu, Ag, and Au. Research on ZnO-based semiconductors has been conducted (see, for example, Patent Documents 1 to 5).

特開2001−48698号公報JP 2001-48698 A 特開2001−68707号公報JP 2001-68707 A 特開2004−221132号公報JP 2004-221132 A 特開2009−256142号公報JP 2009-256142 A 特許第4365530号公報Japanese Patent No. 4365530

本発明の目的は、新規なp型ZnO系半導体層の製造方法、ZnO系半導体素子の製造方法、及び、n型ZnO系半導体積層構造を提供することである。   An object of the present invention is to provide a novel method for manufacturing a p-type ZnO-based semiconductor layer, a method for manufacturing a ZnO-based semiconductor element, and an n-type ZnO-based semiconductor multilayer structure.

本発明の一観点によれば、(a)第1のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(b)前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、Cuまたは/及びAgであるIB族元素を含むIB族元素層を形成する工程と、(c)前記IB族元素層上に、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(d)前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層を形成する工程と、(e)前記工程(a)〜(d)を繰り返して積層構造を形成する工程と、(f)前記積層構造をアニールして、前記IB族元素と前記IIIB族元素が共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する工程とを有するp型ZnO系半導体層の製造方法が提供される。
According to one aspect of the present invention, (a) a step of forming a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, and (b) the first Mg x Zn Forming a group IB element layer containing a group IB element of Cu or / and Ag on the 1-xO (0 ≦ x ≦ 0.6) single crystal layer without supplying O ; c) forming a second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer on the group IB element layer; and (d) the second Mg x Zn 1− A group IIIB containing one or more group IIIB elements selected from the group consisting of B, Ga, Al, and In on the x O (0 ≦ x ≦ 0.6) single crystal layer without supplying O A step of forming an element layer, (e) a step of repeating the steps (a) to (d) to form a laminated structure, and (f) annealing the laminated structure, Method for producing a p-type ZnO based semiconductor layer and a step wherein a group element group IIIB element to form a co-doped p-type Mg x Zn 1-x O ( 0 ≦ x ≦ 0.6) layer is provided The

また、本発明の他の観点によれば、基板上方に、n型ZnO系半導体層を形成する工程と、前記n型ZnO系半導体層上方に、p型ZnO系半導体層を形成する工程とを有し、前記p型ZnO系半導体層を形成する工程は、(a)第1のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(b)前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、Cuまたは/及びAgであるIB族元素を含むIB族元素層を形成する工程と、(c)前記IB族元素層上に、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(d)前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層を形成する工程と、(e)前記工程(a)〜(d)を繰り返して積層構造を形成する工程と、(f)前記積層構造をアニールして、前記IB族元素と前記IIIB族元素が共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する工程とを備えるZnO系半導体素子の製造方法が提供される。 According to another aspect of the present invention, the step of forming an n-type ZnO-based semiconductor layer above the substrate and the step of forming a p-type ZnO-based semiconductor layer above the n-type ZnO-based semiconductor layer are provided. And forming the p-type ZnO-based semiconductor layer includes: (a) forming a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer; and (b) On the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, without supplying O , an IB group element layer containing a IB group element that is Cu or / and Ag (C) forming a second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer on the group IB element layer, and (d) the first on the second Mg x Zn 1-x O ( 0 ≦ x ≦ 0.6) single crystal layer, selection without the supply of O, B, Ga, Al, and from the group consisting of in A step of forming a group IIIB element layer containing one or more group IIIB elements, (e) a step of repeating the steps (a) to (d) to form a layered structure, and (f) the layered structure And a step of forming a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with the group IB element and the group IIIB element. A method is provided.

更に、本発明の他の観点によれば、第1のMgZn1−xO(0≦x≦0.6)単結晶層と、前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に形成された、Cuまたは/及びAgであるIB族元素を含むIB族元素層と、前記IB族元素層上に形成された、第2のMgZn1−xO(0≦x≦0.6)単結晶層と、前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に形成された、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層とを有し、前記第1のMgZn1−xO(0≦x≦0.6)単結晶層、前記IB族元素層、前記第2のMgZn1−xO(0≦x≦0.6)単結晶層、及び、前記IIIB族元素層が、この順に繰り返して積層されたn型ZnO系半導体積層構造が提供される。 Further, according to another aspect of the present invention, a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer and the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) a group IB element layer containing a group IB element of Cu or / and Ag formed on the single crystal layer, and a second Mg x Zn formed on the group IB element layer B, Ga formed on the 1-x O (0 ≦ x ≦ 0.6) single crystal layer and the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer. And a group IIIB element layer containing one or more group IIIB elements selected from the group consisting of Al, In, and In, and the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) unit crystal layer, wherein the group IB element layer, the second Mg x Zn 1-x O ( 0 ≦ x ≦ 0.6) single crystal layer, and the group IIIB element layer, is repeated in this order Layer n-type ZnO-based semiconductor multilayer structure is provided.

本発明によれば、新規なp型ZnO系半導体層の製造方法、ZnO系半導体素子の製造方法、及び、n型ZnO系半導体積層構造を提供することができる。   According to the present invention, a novel method for manufacturing a p-type ZnO-based semiconductor layer, a method for manufacturing a ZnO-based semiconductor element, and an n-type ZnO-based semiconductor multilayer structure can be provided.

図1は、MBE装置を示す概略的な断面図である。FIG. 1 is a schematic cross-sectional view showing an MBE apparatus. 図2Aは、アニール前試料の概略的な断面図であり、図2Bは、交互積層構造54を形成する際のZnセル、Oセル、Cuセル、及びGaセルのシャッタシーケンスを示すタイムチャートであり、図2Cは、交互積層構造54の概略的な断面図であり、図2Dは、ZnO単結晶層54a、Cu層54b、及びGa層54cの概略的な断面図である。2A is a schematic cross-sectional view of a sample before annealing, and FIG. 2B is a time chart showing a shutter sequence of a Zn cell, an O cell, a Cu cell, and a Ga cell when forming the alternately laminated structure 54. 2C is a schematic cross-sectional view of the alternately laminated structure 54, and FIG. 2D is a schematic cross-sectional view of the ZnO single crystal layer 54a, the Cu layer 54b, and the Ga layer 54c. 図3A、図3Bは、それぞれサンプル1のアニール前試料の交互積層構造54について、CV特性、不純物濃度のデプスプロファイルを示すグラフであり、図3Cは、サンプル1のアニール前試料の交互積層構造54における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、SIMSによるデプスプロファイルを示すグラフであり、図3Dは、サンプル1の交互積層構造54の[11−20]方向から見たRHEED像である。FIGS. 3A and 3B are graphs showing the CV characteristics and the depth profile of the impurity concentration for the alternately laminated structure 54 of the sample 1 before annealing, respectively. FIG. 3C shows the alternately laminated structure 54 of the sample 1 before annealing of the sample 1. 3D is a graph showing a depth profile by SIMS of the absolute concentration [Cu] of Cu and the absolute concentration [Ga] of Ga, and FIG. 3D is viewed from the [11-20] direction of the alternately laminated structure 54 of Sample 1. It is a RHEED image. 図4A、図4Bは、それぞれサンプル1のアニール後試料の交互積層構造54形成位置における、CV特性、不純物濃度のデプスプロファイルを示すグラフである。4A and 4B are graphs showing the CV characteristics and the depth profile of the impurity concentration at the position where the alternately laminated structure 54 of the sample after annealing of the sample 1 is formed, respectively. 図5A、図5Bは、それぞれサンプル2のアニール前試料の交互積層構造54について、CV特性、不純物濃度のデプスプロファイルを示すグラフであり、図5Cは、サンプル2のアニール前試料の交互積層構造54における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、SIMSによるデプスプロファイルを示すグラフであり、図5Dは、サンプル2の交互積層構造54の[11−20]方向から見たRHEED像である。5A and FIG. 5B are graphs showing the CV characteristics and the depth profile of the impurity concentration for the alternately laminated structure 54 of the sample 2 before annealing, respectively, and FIG. 5C shows the alternately laminated structure 54 of the sample 2 before annealing of the sample 2. 5D is a graph showing the depth profile by SIMS of the absolute Cu concentration [Cu] and the absolute Ga concentration [Ga], and FIG. 5D is viewed from the [11-20] direction of the alternately laminated structure 54 of Sample 2. It is a RHEED image. 図6A、図6Bは、それぞれサンプル2のアニール後試料の交互積層構造54形成位置における、CV特性、不純物濃度のデプスプロファイルを示すグラフであり、図6Cは、サンプル2のアニール後試料の交互積層構造54形成位置における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、SIMSによるデプスプロファイルを示すグラフである。6A and 6B are graphs showing the CV characteristics and the depth profile of the impurity concentration at the position where the alternately laminated sample 54 of the sample 2 is formed, respectively, and FIG. It is a graph which shows the depth profile by SIMS of the absolute density | concentration [Cu] of Cu and the absolute density | concentration [Ga] of Ga in the structure 54 formation position. 図7A〜図7Cは、実施例によるZnO系半導体発光素子の製造方法の概略を示すフローチャートである。7A to 7C are flowcharts illustrating an outline of a method for manufacturing a ZnO-based semiconductor light emitting device according to an embodiment. 図8Aは、第1実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図であり、図8Bは、交互積層構造5Aの概略的な断面図である。FIG. 8A is a schematic cross-sectional view of a ZnO-based semiconductor light-emitting device manufactured by the manufacturing method according to the first embodiment, and FIG. 8B is a schematic cross-sectional view of an alternate stacked structure 5A. 図9は、Cu、Ga共ドープp型MgZn1−xO(0<x≦0.6)単結晶層形成時、交互積層構造を作製する際のZnセル、Mgセル、Oセル、Cuセル、及びGaセルのシャッタシーケンスの一例を示すタイムチャートである。FIG. 9 illustrates a Zn cell, an Mg cell, an O cell, and a Cu cell formed when an alternating multilayer structure is formed when a Cu, Ga co-doped p-type Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer is formed. It is a time chart which shows an example of the shutter sequence of Cu cell and Ga cell. 図10Aは、第2実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図であり、図10Bは、活性層15の他の例を示す概略的な断面図であり、図10Cは、交互積層構造16Aの概略的な断面図である。10A is a schematic cross-sectional view of a ZnO-based semiconductor light emitting device manufactured by the manufacturing method according to the second embodiment, and FIG. 10B is a schematic cross-sectional view showing another example of the active layer 15. FIG. 10C is a schematic cross-sectional view of the alternately laminated structure 16A. 図11は、第3実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図である。FIG. 11 is a schematic cross-sectional view of a ZnO based semiconductor light emitting device manufactured by the manufacturing method according to the third embodiment. 図12は、第1実施例〜第3実施例の工程(a)及び(c)における成膜条件をまとめた表である。FIG. 12 is a table summarizing the film forming conditions in steps (a) and (c) of the first to third examples.

まず、ZnO系半導体層等の成長に用いられる結晶製造装置について説明する。以下に説明する実験及び実施例では、結晶製造方法として分子線エピタキシー(molecular beam epitaxy; MBE)を用いる。ここでZnO系半導体は、少なくともZnとOを含む。   First, a crystal manufacturing apparatus used for growing a ZnO-based semiconductor layer or the like will be described. In the experiments and examples described below, molecular beam epitaxy (MBE) is used as a crystal manufacturing method. Here, the ZnO-based semiconductor contains at least Zn and O.

図1は、MBE装置を示す概略的な断面図である。真空チャンバ71内に、Znソースガン72、Oソースガン73、Mgソースガン74、Cuソースガン75、及びGaソースガン76が備えられている。   FIG. 1 is a schematic cross-sectional view showing an MBE apparatus. In the vacuum chamber 71, a Zn source gun 72, an O source gun 73, an Mg source gun 74, a Cu source gun 75, and a Ga source gun 76 are provided.

Znソースガン72、Mgソースガン74、Cuソースガン75、Gaソースガン76は、それぞれZn(7N)、Mg(6N)、Cu(9N)、及びGa(7N)の固体ソースを収容するクヌーセンセルを含み、セルを加熱することにより、Znビーム、Mgビーム、Cuビーム、Gaビームを出射する。   The Zn source gun 72, the Mg source gun 74, the Cu source gun 75, and the Ga source gun 76 are Knudsen cells that contain solid sources of Zn (7N), Mg (6N), Cu (9N), and Ga (7N), respectively. A Zn beam, Mg beam, Cu beam, and Ga beam are emitted by heating the cell.

Oソースガン73は、たとえば13.56MHzのラジオ周波数を用いる無電極放電管を含み、無電極放電管内でOガス(6N)をプラズマ化して、Oラジカルビームを出射する。放電管材料として、アルミナまたは高純度石英を使用することができる。 The O source gun 73 includes an electrodeless discharge tube that uses a radio frequency of 13.56 MHz, for example, and plasmas O 2 gas (6N) in the electrodeless discharge tube to emit an O radical beam. As the discharge tube material, alumina or high-purity quartz can be used.

基板ヒータを備えるステージ77が基板78を保持する。ソースガン72〜76は、それぞれセルシャッタを含む。各セルシャッタの開閉により、基板78上に各ビームが照射される状態と照射されない状態とを切り替え可能である。基板78上に所望のタイミングで所望のビームを照射し、所望の組成のZnO系化合物半導体層を成長させることができる。   A stage 77 having a substrate heater holds the substrate 78. Each of the source guns 72 to 76 includes a cell shutter. By opening / closing each cell shutter, it is possible to switch between a state where each beam is irradiated onto the substrate 78 and a state where each beam is not irradiated. By irradiating a desired beam on the substrate 78 at a desired timing, a ZnO-based compound semiconductor layer having a desired composition can be grown.

ZnOにMgを添加することにより、バンドギャップを広げることができる。しかしZnOはウルツ鉱構造(六方晶)であり、MgOは岩塩構造(立方晶)であることから、Mg組成が高すぎると相分離を起こす。MgZnOのMg組成をxと明示するMgZn1−xOにおいて、Mg組成xは、ウルツ鉱構造を保つため0.6以下とするのが好ましい。なお、MgZn1−xOという表記は、x=0の場合としてMgの添加されないZnOを含む。 By adding Mg to ZnO, the band gap can be widened. However, since ZnO has a wurtzite structure (hexagonal crystal) and MgO has a rock salt structure (cubic crystal), phase separation occurs when the Mg composition is too high. In Mg x Zn 1-x O in which the Mg composition of MgZnO is specified as x, the Mg composition x is preferably 0.6 or less in order to maintain the wurtzite structure. Note that the notation Mg x Zn 1-x O includes ZnO to which Mg is not added when x = 0.

ZnO系半導体のn型導電性は、不純物のドープを行わなくても得られる。Ga等の不純物をドープし、n型導電性を高めることができる。ZnO系半導体のp型導電性は、p型不純物のドープにより得られる。   The n-type conductivity of the ZnO-based semiconductor can be obtained without doping impurities. Impurities such as Ga can be doped to increase n-type conductivity. The p-type conductivity of the ZnO-based semiconductor can be obtained by doping with a p-type impurity.

真空チャンバ71内に、水晶振動子を用いた膜厚計79が備えられている。膜厚計79で測定される付着速度から、各ビームのフラックス強度が求められる。   A film thickness meter 79 using a crystal resonator is provided in the vacuum chamber 71. From the adhesion rate measured by the film thickness meter 79, the flux intensity of each beam is obtained.

真空チャンバ71に、反射高速電子回折(reflection high energy electron diffraction; RHEED)用のガン80、及び、RHEED像を映すスクリーン81が取り付けられている。RHEED像から、基板78上に形成された結晶層の表面平坦性や成長モードを評価することができる。   A gun 80 for reflection high energy electron diffraction (RHEED) and a screen 81 for displaying an RHEED image are attached to the vacuum chamber 71. From the RHEED image, the surface flatness and growth mode of the crystal layer formed on the substrate 78 can be evaluated.

結晶が2次元成長し表面が平坦なエピタキシャル成長(単結晶成長)である場合、RHEED像はストリークパターンを示し、結晶が3次元成長し表面が平坦でないエピタキシャル成長(単結晶成長)の場合、RHEED像はスポットパターンを示す。多結晶成長の場合は、RHEED像がリングパターンとなる。   When the crystal is two-dimensionally grown and the surface is epitaxially grown (single crystal growth), the RHEED image shows a streak pattern, and when the crystal is three-dimensionally grown and the surface is not flat (single crystal growth), the RHEED image is A spot pattern is shown. In the case of polycrystalline growth, the RHEED image becomes a ring pattern.

次に、MgZn1−xO(0≦x≦0.6)結晶成長におけるVI/IIフラックス比について説明する。Znビームのフラックス強度をJZn、Mgビームのフラックス強度をJMg、Oラジカルビームのフラックス強度をJと表す。金属材料であるZnあるいはMgのビームは、原子、または複数個の原子を含むクラスターのZnあるいはMgを含む。原子とクラスターのいずれも結晶成長に有効である。ガス材料であるOのビームは、原子ラジカルや中性分子を含むが、ここでは結晶成長に有効な原子ラジカルのフラックス強度を考える。 Next, the VI / II flux ratio in Mg x Zn 1-x O (0 ≦ x ≦ 0.6) crystal growth will be described. The flux intensity of Zn beam J Zn, the flux intensity of the Mg beam J Mg, the flux intensity of O radical beam expressed as J O. A beam of Zn or Mg, which is a metal material, contains atoms or clusters of Zn or Mg containing a plurality of atoms. Both atoms and clusters are effective for crystal growth. The O beam, which is a gas material, contains atomic radicals and neutral molecules. Here, the flux intensity of atomic radicals effective for crystal growth is considered.

結晶へのZnの付着しやすさを示す付着係数をkZn、Mgの付着しやすさを示す付着係数をkMg、Oの付着しやすさを示す付着係数をkと表す。Znの付着係数kZnとフラックス強度JZnの積kZnZn、Mgの付着係数kMgとフラックス強度JMgの積kMgMg、及び、Oの付着係数kとフラックス強度Jの積kは、それぞれ基板の単位面積に単位時間当たりに付着するZn原子、Mg原子、及びO原子の個数に対応する。 An adhesion coefficient indicating the ease with which Zn adheres to the crystal is represented by k Zn , an adhesion coefficient indicating the ease with which Mg is deposited is represented by k Mg , and an adhesion coefficient indicating the ease with which O is deposited is represented by k O. Zn adhesion coefficient k Zn and flux strength J Zn product k Zn J Zn , Mg adhesion coefficient k Mg and flux strength J Mg product k Mg J Mg , and O adhesion coefficient k O and flux strength J O The product k O J O corresponds to the number of Zn atoms, Mg atoms, and O atoms attached to the unit area of the substrate per unit time, respectively.

ZnZnとkMgMgの和に対するkの比であるk/(kZnZn+kMgMg)を、VI/IIフラックス比と定義する。VI/IIフラックス比が1より小さい場合をII族リッチ条件(Mgを含まない場合は単にZnリッチ条件)、VI/IIフラックス比が1に等しい場合をストイキオメトリ条件、VI/IIフラックス比が1より大きい場合をVI族リッチ条件(あるいはOリッチ条件)と呼ぶ。 k Zn J Zn and k Mg to the sum of J Mg is the ratio of k O J O k O J O / a (k Zn J Zn + k Mg J Mg), defined as VI / II flux ratio. When the VI / II flux ratio is smaller than 1, the group II rich condition (simply Zn rich condition when Mg is not included), when the VI / II flux ratio is equal to 1, the stoichiometric condition, and the VI / II flux ratio is The case where it is larger than 1 is called VI group rich condition (or O rich condition).

なお、Zn面(+c面)での結晶成長においては、基板表面温度850℃以下であれば、付着係数kZn、kMg及びkを1とみなすことができ、VI/IIフラックス比をJ/(JZn+JMg)と表すことが可能である。 In the crystal growth on the Zn plane (+ c plane), if the substrate surface temperature is 850 ° C. or lower, the adhesion coefficients k Zn , k Mg and k 2 O can be regarded as 1, and the VI / II flux ratio is J O 2 / (J Zn + J Mg ).

VI/IIフラックス比は、たとえばZnOの成長においては、以下の手順で算出することができる。Znフラックスは、水晶振動子を用いた膜厚モニタにより、室温でのZnの蒸着速度FZn(nm/s)として測定される。ZnフラックスはFZn(nm/s)からJZn(atoms/cms)に換算される。 The VI / II flux ratio can be calculated by the following procedure, for example, in the growth of ZnO. The Zn flux is measured as a Zn deposition rate F Zn (nm / s) at room temperature by a film thickness monitor using a crystal resonator. The Zn flux is converted from F Zn (nm / s) to J Zn (atoms / cm 2 s).

一方、Oラジカルフラックスは、以下のように求められる。Oラジカルビーム照射条件一定(たとえばRFパワー300W、O流量2.0sccm)のもとで、Znフラックスを変化させてZnOを成長させ、ZnO成長速度のZnフラックス依存性を実験的に求める。その結果を、ZnO成長速度GZnOの近似式:GZnO=[(kZnZn−1+(k−1−1を用いてフィッティングすることにより、その条件におけるOラジカルフラックスJが算出される。こうして得られたZnフラックスJZn及びOラジカルフラックスJから、VI/IIフラックス比を算出することができる。 On the other hand, O radical flux is calculated | required as follows. ZnO is grown by changing the Zn flux under constant O radical beam irradiation conditions (for example, RF power 300 W, O 2 flow rate 2.0 sccm), and the Zn flux growth rate is experimentally determined. By fitting the result using the approximate expression of ZnO growth rate G ZnO : G ZnO = [(k Zn J Zn ) -1 + (k O J O ) -1 ] -1 , O radicals under the conditions flux J O is calculated. From Zn flux J Zn and O radical flux J O thus obtained, it is possible to calculate the VI / II flux ratio.

本願発明者らは、先に行った第1の出願(特願2012−41096号)において、たとえばZnO系半導体にCuをドープする新規な技術を提案した。これはZn、O及びCuを同時に供給し、MBE法でCuドープZnO膜を成長させた場合、3次元成長が生じ、表面の粗い多結晶膜が得られ、Cuが膜厚方向に均一にドープされないという実験結果等に基づいてなされた提案である。   In the first application (Japanese Patent Application No. 2012-41096) filed earlier, the inventors of the present application proposed a novel technique of doping Cu into, for example, a ZnO-based semiconductor. This is because when Zn, O and Cu are supplied simultaneously and a Cu-doped ZnO film is grown by the MBE method, three-dimensional growth occurs, a polycrystalline film having a rough surface is obtained, and Cu is doped uniformly in the film thickness direction. This is a proposal made based on the experimental results and the like.

本願発明者らは、Zn、O及びCuを同時に供給したことによって、活性なOラジカルとCuの反応が促進され、CuがZnサイトを置換する以上に、CuOが別の結晶相として形成される結果、ZnOの成長阻害が起こり多結晶化が生じたと考えた。   By supplying Zn, O and Cu at the same time, the inventors of the present application promote the reaction between the active O radical and Cu, and CuO is formed as another crystal phase more than Cu replaces the Zn site. As a result, it was considered that ZnO growth was inhibited and polycrystallization occurred.

Zn、Oラジカル、及びCuを同時に供給してCuドープZnO膜を成長させると、Cuが活性なOラジカルと容易に反応することに起因して、CuO(II)が形成されやすくなる、すなわち2価のCu2+の形成が支配的になると考えられる。また、CuO(II)がCuO(I)に熱分解する温度は、CuドープZnO膜の成長温度よりも高いため、2価のCu2+は1価のCuになりにくく、ZnO中でアクセプタとして機能しないCuが支配的になると考えられる。 When a Cu-doped ZnO film is grown by simultaneously supplying Zn, O radicals and Cu, CuO (II) is likely to be formed due to the fact that Cu easily reacts with active O radicals. It is thought that the formation of valence Cu 2+ becomes dominant. In addition, since the temperature at which CuO (II) is thermally decomposed into Cu 2 O (I) is higher than the growth temperature of the Cu-doped ZnO film, divalent Cu 2+ is unlikely to become monovalent Cu + , and in ZnO It is considered that Cu that does not function as an acceptor becomes dominant.

本願発明者らは、2価のCu2+よりも1価のCuが生じやすく、CuがZnサイトを置換しやすいCuドープZnO層の形成方法であれば、2次元成長やp型導電性が得られやすいであろうと考え、たとえばMgZn1−xO(0≦x≦0.6)単結晶膜を形成する工程と、MgZn1−xO(0≦x≦0.6)単結晶膜上にCuを供給する工程を交互に繰り返す、Cuドープp型MgZn1−xO(0≦x≦0.6)層の製造方法を、第1の出願において提案した。第1の出願に係る製造方法によれば、平坦性が高く、結晶性の良好なCuドープp型MgZn1−xO単結晶層を得ることができる。 The inventors of the present application have two-dimensional growth and p-type conductivity as long as monovalent Cu + is more easily produced than divalent Cu 2+ , and Cu is a method for forming a Cu-doped ZnO layer that easily replaces a Zn site. For example, a step of forming a Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal film and a Mg x Zn 1-x O (0 ≦ x ≦ 0.6) In the first application, a method for producing a Cu-doped p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer, in which the steps of supplying Cu on the single crystal film are alternately repeated, was proposed. According to the manufacturing method according to the first application, a Cu-doped p-type Mg x Zn 1-x O single crystal layer having high flatness and good crystallinity can be obtained.

更に、本願発明者らは、層上にCuが供給されたGaドープZnO単結晶層がアニールによりp型化することを発見し、先に行った第2の出願(特願2012−166837号)において、たとえばCuとGaが共ドープされたp型MgZn1−xO(0≦x≦0.6)層の製造方法を提案した。第2の出願に係るp型MgZn1−xO(0≦x≦0.6)単結晶層は、高い平坦性と良好な結晶性を備え、第1の出願に係る製造方法で得られるp型MgZn1−xO(0≦x≦0.6)単結晶層よりも、アクセプタとして有効に機能する1価のCuを多く含む。 Furthermore, the inventors of the present application discovered that the Ga-doped ZnO single crystal layer supplied with Cu on the layer becomes p-type by annealing, and the second application (Japanese Patent Application No. 2012-166837) filed earlier. Proposed a method for producing a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with Cu and Ga, for example. The p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer according to the second application has high flatness and good crystallinity, and is obtained by the manufacturing method according to the first application. It contains more monovalent Cu + that effectively functions as an acceptor than the p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer.

本願に係る発明は、先に行った第1及び第2の出願に係る提案とは異なるp型ZnO系半導体層の製造方法、ZnO系半導体素子の製造方法、及び、n型ZnO系半導体積層構造に関する。   The invention according to the present application is a method for manufacturing a p-type ZnO-based semiconductor layer, a method for manufacturing a ZnO-based semiconductor element, and an n-type ZnO-based semiconductor multilayer structure, which are different from the proposals according to the first and second applications made earlier. About.

まず本願発明者らが行った実験について説明する。本願発明者らは、鋭意研究の結果、層上にCuが供給されたZnO単結晶層と、層上にGaが供給されたZnO単結晶層とが交互に積層されたn型の積層構造(交互積層構造)が、アニールによりp型化することを発見した。以下、サンプル1及びサンプル2に沿って説明を行う。なお、説明においては、アニール前の試料をアニール前試料、アニール開始後の試料をアニール後試料と記載する。   First, an experiment conducted by the inventors will be described. As a result of diligent research, the inventors of the present application have determined that an n-type stacked structure in which ZnO single crystal layers supplied with Cu on the layers and ZnO single crystal layers supplied with Ga on the layers are alternately stacked ( It was discovered that the (alternate layered structure) becomes p-type by annealing. Hereinafter, description will be given along Sample 1 and Sample 2. In the description, a sample before annealing is described as a sample before annealing, and a sample after annealing is described as a sample after annealing.

サンプル1のアニール前試料の作製方法について説明する。図2Aに、アニール前試料の概略的な断面図を示す。   A method for manufacturing the sample 1 before annealing will be described. FIG. 2A shows a schematic cross-sectional view of the sample before annealing.

n型導電性を有するZn面ZnO(0001)基板(以下、本明細書においてZnO基板)51に900℃で30分間のサーマルクリーニングを施した後、基板51温度を300℃まで下げた。その温度(成長温度300℃)で、ZnフラックスFZnを0.13nm/s(JZn=8.5×1014atoms/cms)、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)とし、ZnO基板51上に厚さ30nmのZnOバッファ層52を成長させた。ZnOバッファ層52の結晶性及び表面平坦性の改善のため、900℃で10分間のアニールを行った。 After performing thermal cleaning at 900 ° C. for 30 minutes on a Zn-faced ZnO (0001) substrate (hereinafter referred to as a ZnO substrate in this specification) 51 having n-type conductivity, the temperature of the substrate 51 was lowered to 300 ° C. At that temperature (growth temperature 300 ° C.), Zn flux F Zn is 0.13 nm / s (J Zn = 8.5 × 10 14 atoms / cm 2 s), O radical beam irradiation conditions are RF power 300 W, O 2 flow rate. The ZnO buffer layer 52 having a thickness of 30 nm was grown on the ZnO substrate 51 at 2.0 sccm (J 2 O = 8.1 × 10 14 atoms / cm 2 s). In order to improve the crystallinity and surface flatness of the ZnO buffer layer 52, annealing was performed at 900 ° C. for 10 minutes.

ZnOバッファ層52上に、成長温度を900℃、ZnフラックスFZnを0.13nm/s(JZn=8.5×1014atoms/cms)、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)として、厚さ100nmのアンドープZnO層53を成長させた。アンドープZnO層53はn型ZnO層である。アンドープZnO層53上に、Zn及びOの供給期間、Cuの供給期間、Gaの供給期間を互いに異ならせ、交互積層構造54を形成した。交互積層構造54の形成温度は250℃とした。 On the ZnO buffer layer 52, the growth temperature is 900 ° C., the Zn flux F Zn is 0.13 nm / s (J Zn = 8.5 × 10 14 atoms / cm 2 s), the O radical beam irradiation condition is RF power 300 W, An undoped ZnO layer 53 having a thickness of 100 nm was grown at an O 2 flow rate of 2.0 sccm (J O = 8.1 × 10 14 atoms / cm 2 s). The undoped ZnO layer 53 is an n-type ZnO layer. On the undoped ZnO layer 53, the alternately laminated structure 54 was formed by changing the supply period of Zn and O, the supply period of Cu, and the supply period of Ga from each other. The formation temperature of the alternately laminated structure 54 was 250 ° C.

図2Bは、交互積層構造54を形成する際のZnセル、Oセル、Cuセル、及びGaセルのシャッタシーケンスを示すタイムチャートである。   FIG. 2B is a time chart showing a shutter sequence of Zn cells, O cells, Cu cells, and Ga cells when forming the alternately laminated structure 54.

交互積層構造54の形成に当たっては、(P)ZnセルシャッタとOセルシャッタを開き、CuセルシャッタとGaセルシャッタを閉じるZnO単結晶層成長工程、(P)Znセルシャッタ、Oセルシャッタ、及びGaセルシャッタを閉じ、Cuセルシャッタを開くCu付着工程(Cu層形成工程)、(P)Znセルシャッタ、Oセルシャッタ、及びCuセルシャッタを閉じ、Gaセルシャッタを開くGa付着工程(Ga層形成工程)を、たとえば(P)、(P)、(P)、(P)の順に繰り返す。(P)及び(P)で、層上にCuが供給されたZnO単結晶層が形成され、(P)及び(P)で、層上にGaが供給されたZnO単結晶層が形成される。 In forming the alternate laminated structure 54, a (P 1 ) ZnO single-crystal layer growth process in which a Zn cell shutter and an O cell shutter are opened and a Cu cell shutter and a Ga cell shutter are closed, (P 2 ) Zn cell shutter, O cell shutter , And closing the Ga cell shutter and opening the Cu cell shutter Cu attaching step (Cu layer forming step), (P 3 ) closing the Ga cell shutter, closing the O cell shutter and the Cu cell shutter and opening the Ga cell shutter (Ga layer forming step) is repeated in the order of, for example, (P 1 ), (P 2 ), (P 1 ), (P 3 ). In (P 1) and (P 2), ZnO single crystal layer Cu is supplied is formed on the layer, (P 1) and in (P 3), ZnO single crystal layer Ga is supplied onto the layer Is formed.

(P)〜(P)の工程を別々に設け、Oセルシャッタの開期間とCuセルシャッタの開期間とを重複させないため、OラジカルとCuとは同時に供給されない。 Since the steps (P 1 ) to (P 3 ) are provided separately and the open period of the O cell shutter and the open period of the Cu cell shutter are not overlapped, the O radical and Cu are not supplied simultaneously.

工程(P)においては、Oセルシャッタの開期間の前後に、Znセルシャッタの開期間を延長する。すなわちZnセルシャッタの開期間は、Oセルシャッタの開期間を含む。OラジカルとCuを同時に供給しないことに加え、Cu付着工程の前に、ZnO単結晶層表面をZnで覆うことにより(Oの露出を抑制することにより)、OラジカルとCuの直接の反応を抑制する。 In the step (P 1 ), the open period of the Zn cell shutter is extended before and after the open period of the O cell shutter. That is, the open period of the Zn cell shutter includes the open period of the O cell shutter. In addition to not supplying O radicals and Cu simultaneously, by covering the surface of the ZnO single crystal layer with Zn (by suppressing the exposure of O), the direct reaction between the O radicals and Cu is performed before the Cu deposition step. Suppress.

サンプル1のアニール前試料の作製においては、Oセルシャッタの1回当たりの開期間を10秒とし、Oセルシャッタの開期間の前後にZnセルシャッタの開期間を1秒ずつ延長した。Znセルシャッタの1回当たりの開期間は12秒である。ZnセルシャッタとOセルシャッタとがともに開状態となる10秒間が、1回当たりのZnO単結晶層成長期間である。Cuセルシャッタの1回当たりの開期間は100秒、Gaセルシャッタの1回当たりの開期間は16秒とした。   In the preparation of the sample 1 before annealing, the open period of each O cell shutter was 10 seconds, and the open period of the Zn cell shutter was extended by 1 second before and after the open period of the O cell shutter. The open period per time of the Zn cell shutter is 12 seconds. 10 seconds during which both the Zn cell shutter and the O cell shutter are opened is the ZnO single crystal layer growth period per time. The open period per time of the Cu cell shutter was 100 seconds, and the open period per time of the Ga cell shutter was 16 seconds.

(P)、(P)、(P)、及び(P)をこの順に実施する工程を30セット繰り返し、厚さ約100nmの交互積層構造54を得た。工程(P)におけるZnフラックスFZnは0.13nm/s(JZn=8.5×1014atoms/cms)、Oラジカルビーム照射条件はRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)とした。VI/IIフラックス比は0.95(Znリッチ条件)である。工程(P)におけるCuのセル温度TCuは950℃とし、工程(P)におけるGaのセル温度TGaは540℃とした。 30 sets of the steps of performing (P 1 ), (P 2 ), (P 1 ), and (P 3 ) in this order were repeated to obtain an alternately laminated structure 54 having a thickness of about 100 nm. Zn flux F Zn in the process (P 1 ) is 0.13 nm / s (J Zn = 8.5 × 10 14 atoms / cm 2 s), O radical beam irradiation conditions are RF power 300 W, O 2 flow rate 2.0 sccm ( J O = 8.1 × 10 14 atoms / cm 2 s). The VI / II flux ratio is 0.95 (Zn rich condition). The cell temperature T Cu of Cu in the step (P 2 ) was 950 ° C., and the cell temperature T Ga of Ga in the step (P 3 ) was 540 ° C.

図2Cは、交互積層構造54の概略的な断面図である。交互積層構造54は、ZnO単結晶層54a、Cu層54b、ZnO単結晶層54a、Ga層54cがこの順に繰り返して、30層ずつ積層された構造を有する。この積層構造は、層上にCuが供給されたZnO単結晶層と、層上にGaが供給されたZnO単結晶層とが、交互に厚さ方向に30層ずつ積層されたものと考えることも可能である。   FIG. 2C is a schematic cross-sectional view of the alternately laminated structure 54. The alternate stacked structure 54 has a structure in which a ZnO single crystal layer 54a, a Cu layer 54b, a ZnO single crystal layer 54a, and a Ga layer 54c are repeated in this order, and 30 layers are stacked. In this stacked structure, it is considered that a ZnO single crystal layer supplied with Cu on the layer and a ZnO single crystal layer supplied with Ga on the layer are alternately stacked by 30 layers in the thickness direction. Is also possible.

ZnO単結晶層54aの厚さは1.7nm程度、Cu層54bの厚さ(Cuの付着厚さ)は1原子層以下、たとえば約1/3原子層、Ga層54cの厚さ(Gaの付着厚さ)は1原子層以下、たとえば約1/5原子層である。ZnO単結晶層54a表面のCu被覆率は33%程度、Ga被覆率は20%程度となる。   The thickness of the ZnO single crystal layer 54a is about 1.7 nm, the thickness of the Cu layer 54b (Cu deposition thickness) is 1 atomic layer or less, for example, about 1/3 atomic layer, the thickness of the Ga layer 54c (Ga The deposition thickness) is 1 atomic layer or less, for example about 1/5 atomic layer. The Cu coverage on the surface of the ZnO single crystal layer 54a is about 33%, and the Ga coverage is about 20%.

図2Dに、ZnO単結晶層54a、Cu層54b、及びGa層54cの概略的な断面図を示す。本図に示すように、たとえば約1/3原子層の厚さをもつCu層54bは、ZnO単結晶層54a表面の一部に付着するCuで形成される。また、たとえば約1/5原子層の厚さをもつGa層54cは、ZnO単結晶層54a表面の一部に付着するGaで形成される。以後、図面の簡略化のため、このようなCu及びGaの付着態様も含め、交互積層構造54を図2Cの層構造で表す。   FIG. 2D shows a schematic cross-sectional view of the ZnO single crystal layer 54a, the Cu layer 54b, and the Ga layer 54c. As shown in this figure, for example, the Cu layer 54b having a thickness of about 1/3 atomic layer is formed of Cu adhering to a part of the surface of the ZnO single crystal layer 54a. Further, for example, the Ga layer 54c having a thickness of about 1/5 atomic layer is formed of Ga adhering to a part of the surface of the ZnO single crystal layer 54a. Hereinafter, in order to simplify the drawing, the alternate laminated structure 54 including the Cu and Ga deposition modes is represented by the layer structure of FIG. 2C.

図3A、図3Bは、それぞれサンプル1のアニール前試料の交互積層構造54について、CV特性、不純物濃度のデプスプロファイルを示すグラフである。測定は、電解液をショットキー電極に用いたエレクトロケミカルCV測定(ECV)法により行った。グラフは並列モデルで解析した結果を示す。図3Aのグラフの横軸は、電圧を単位「V」で表し、縦軸は、「1/C」を単位「cm/F」で表す。両軸ともリニアスケールを用いている。また、図3Bのグラフの横軸は、試料の深さ(厚さ)方向の位置を単位「nm」で表し、縦軸は、不純物濃度を単位「cm−3」で表す。横軸はリニアスケール、縦軸は対数スケールを用いている。 3A and 3B are graphs showing the CV characteristics and the depth profile of the impurity concentration for the alternately laminated structure 54 of the sample 1 before annealing, respectively. The measurement was performed by an electrochemical CV measurement (ECV) method using an electrolytic solution as a Schottky electrode. The graph shows the results of analysis using a parallel model. The horizontal axis of the graph of FIG. 3A represents the voltage in the unit “V”, and the vertical axis represents “1 / C 2 ” in the unit “cm 4 / F 2 ”. Both axes use a linear scale. Also, the horizontal axis of the graph of FIG. 3B represents the position in the depth (thickness) direction of the sample in the unit “nm”, and the vertical axis represents the impurity concentration in the unit “cm −3 ”. The horizontal axis uses a linear scale, and the vertical axis uses a logarithmic scale.

図3Aのグラフを参照すると、右上がりの曲線(電圧が増加すると1/Cが増加する関係)が得られ、交互積層構造54(層上にCuが供給されたZnO単結晶層54a、及び、層上にGaが供給されたZnO単結晶層54a)がn型導電性を備えることが示されている。なお、傾きが抵抗値と対応する。 Referring to the graph of FIG. 3A, a curve that rises to the right (a relationship in which 1 / C 2 increases as the voltage increases) is obtained, and an alternate stacked structure 54 (a ZnO single crystal layer 54a in which Cu is supplied on the layer), and It is shown that the ZnO single crystal layer 54a) with Ga supplied on the layer has n-type conductivity. Note that the slope corresponds to the resistance value.

図3Bのグラフを参照すると、交互積層構造54の不純物濃度(ドナー濃度)Nは1.0×1021cm−3程度であることがわかる。 Referring to the graph of FIG. 3B, the impurity concentration (donor concentration) of alternate stacked structure 54 N d is found to be about 1.0 × 10 21 cm -3.

図3Cは、サンプル1のアニール前試料の交互積層構造54における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、2次イオン質量分析法(secondary ion mass spectrometry; SIMS)によるデプスプロファイルを示すグラフである。グラフの横軸は、試料の深さ方向の位置を、単位「μm」で表し、縦軸は、Cu濃度[Cu]及びGa濃度[Ga]を、単位「cm−3」で表す。横軸はリニアスケール、縦軸は対数スケールを用いている。 FIG. 3C shows the depth by secondary ion mass spectrometry (SIMS) of the absolute concentration [Cu] of Cu and the absolute concentration [Ga] of Ga in the alternately laminated structure 54 of the sample 1 before annealing. It is a graph which shows a profile. The horizontal axis of the graph represents the position in the depth direction of the sample in the unit “μm”, and the vertical axis represents the Cu concentration [Cu] and the Ga concentration [Ga] in the unit “cm −3 ”. The horizontal axis uses a linear scale, and the vertical axis uses a logarithmic scale.

交互積層構造54におけるCu濃度[Cu]は1.0×1021cm−3、Ga濃度[Ga]は6.0×1020cm−3であることがわかる。[Cu]/[Ga]の値は1.7である。 It can be seen that the Cu concentration [Cu] in the alternately laminated structure 54 is 1.0 × 10 21 cm −3 and the Ga concentration [Ga] is 6.0 × 10 20 cm −3 . The value of [Cu] / [Ga] is 1.7.

図3Dは、交互積層構造54の[11−20]方向から見たRHEED像である。RHEED像はストリークパターンを示し、表面が平坦で良好な結晶性を有する単結晶層が形成されていることがわかる。   FIG. 3D is a RHEED image viewed from the [11-20] direction of the alternate stacked structure 54. The RHEED image shows a streak pattern, which indicates that a single crystal layer having a flat surface and good crystallinity is formed.

次に、サンプル1にアニール処理を施した。流量1L/minの酸素雰囲気中で600℃、10分間のアニールを行った。   Next, the sample 1 was annealed. Annealing was performed at 600 ° C. for 10 minutes in an oxygen atmosphere at a flow rate of 1 L / min.

図4A、図4Bは、それぞれサンプル1のアニール後試料の交互積層構造54形成位置における、CV特性、不純物濃度のデプスプロファイルを示すグラフである。グラフの両軸の意味するところは、各々図3A、図3Bに示すグラフのそれらに等しい。   4A and 4B are graphs showing the CV characteristics and the depth profile of the impurity concentration at the position where the alternately laminated structure 54 of the sample after annealing of the sample 1 is formed, respectively. The meanings of both axes of the graph are equal to those of the graphs shown in FIGS. 3A and 3B, respectively.

図4Aのグラフにおいて、右下がりの曲線(電圧が増加すると1/Cが減少する関係)が得られ、交互積層構造54の形成位置がp型導電性を備えることが示されている。 In the graph of FIG. 4A, a downward-sloping curve (a relationship in which 1 / C 2 decreases as the voltage increases) is obtained, and it is shown that the formation position of the alternately laminated structure 54 has p-type conductivity.

図4Bのグラフを参照すると、サンプル1のアニール後試料における交互積層構造54形成位置(p型層形成位置)の不純物濃度(アクセプタ濃度)Nは1.0×1018cm−3程度であることがわかる。 Referring to the graph of FIG. 4B, the impurity concentration (acceptor concentration) N a of alternate stacked structure 54 forming positions in the sample after annealing of the sample 1 (p-type layer formation position) is the order of 1.0 × 10 18 cm -3 I understand that.

なお、交互積層構造54形成位置(p型層形成位置)におけるCu濃度[Cu]は8.0×1020cm−3程度、Ga濃度[Ga]は5.0×1020cm−3程度、[Cu]/[Ga]の値は1.6程度であると予想される。 The Cu concentration [Cu] at the position where the alternate stacked structure 54 is formed (p-type layer formation position) is about 8.0 × 10 20 cm −3 and the Ga concentration [Ga] is about 5.0 × 10 20 cm −3 . The value of [Cu] / [Ga] is expected to be about 1.6.

次に、サンプル2について説明する。サンプル2は、サンプル1と比較したとき、ZnO単結晶層54a、Cu層54b、及びGa層54cの厚さを約1/2としたサンプルである。交互積層構造54以外は、サンプル1のアニール前試料と等しい成長条件で層形成を行った。   Next, sample 2 will be described. Sample 2 is a sample in which the thickness of the ZnO single crystal layer 54a, the Cu layer 54b, and the Ga layer 54c is about ½ when compared with Sample 1. Except for the alternately laminated structure 54, the layers were formed under the same growth conditions as those of the sample 1 before annealing.

サンプル2のアニール前試料の作製においては、(P)、(P)、(P)、及び(P)をこの順に実施する工程を60セット繰り返し、厚さ約110nmの交互積層構造54を得た。工程(P)におけるZnフラックスFZnは0.12nm/s(JZn=7.9×1014atoms/cms)、Oラジカルビーム照射条件はRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)とした。VI/IIフラックス比は1.0(ストイキオメトリ条件)である。工程(P)におけるCuのセル温度TCuは950℃とし、工程(P)におけるGaのセル温度TGaは540℃とした。 In the preparation of the sample 2 before annealing for sample 2, the process of performing (P 1 ), (P 2 ), (P 1 ), and (P 3 ) in this order is repeated 60 sets, and an alternate stacked structure having a thickness of about 110 nm 54 was obtained. Zn flux F Zn in the process (P 1 ) is 0.12 nm / s (J Zn = 7.9 × 10 14 atoms / cm 2 s), O radical beam irradiation conditions are RF power 300 W, O 2 flow rate 2.0 sccm ( J O = 8.1 × 10 14 atoms / cm 2 s). The VI / II flux ratio is 1.0 (stoichiometric conditions). The cell temperature T Cu of Cu in the step (P 2 ) was 950 ° C., and the cell temperature T Ga of Ga in the step (P 3 ) was 540 ° C.

Oセルシャッタの1回当たりの開期間を5秒とし、Oセルシャッタの開期間の前後にZnセルシャッタの開期間を1秒ずつ延長した。Znセルシャッタの1回当たりの開期間は7秒である。ZnセルシャッタとOセルシャッタとがともに開状態となる5秒間が、1回当たりのZnO単結晶層成長期間である。Cuセルシャッタの1回当たりの開期間は50秒、Gaセルシャッタの1回当たりの開期間は8秒とした。   The open period per O cell shutter was 5 seconds, and the open period of the Zn cell shutter was extended by 1 second before and after the open period of the O cell shutter. The open period per time of the Zn cell shutter is 7 seconds. 5 seconds when both the Zn cell shutter and the O cell shutter are in the open state is a ZnO single crystal layer growth period per time. The open period per time of the Cu cell shutter was 50 seconds, and the open period per time of the Ga cell shutter was 8 seconds.

サンプル2の交互積層構造54は、ZnO単結晶層54a、Cu層54b、ZnO単結晶層54a、Ga層54cがこの順に繰り返して、60層ずつ積層された構造を有する。   The alternate laminated structure 54 of Sample 2 has a structure in which 60 layers of ZnO single crystal layers 54a, Cu layers 54b, ZnO single crystal layers 54a, and Ga layers 54c are repeated in this order.

ZnO単結晶層54aの厚さは0.9nm程度、Cu層54bの厚さ(Cuの付着厚さ)は1原子層以下、たとえば約1/5原子層、Ga層54cの厚さ(Gaの付着厚さ)は1原子層以下、たとえば約1/15原子層である。ZnO単結晶層54a表面のCu被覆率は21%程度、Ga被覆率は6.7%程度となる。   The thickness of the ZnO single crystal layer 54a is about 0.9 nm, the thickness of the Cu layer 54b (Cu deposition thickness) is 1 atomic layer or less, for example, about 1/5 atomic layer, the thickness of the Ga layer 54c (Ga The deposition thickness) is 1 atomic layer or less, for example about 1/15 atomic layer. The Cu coverage on the surface of the ZnO single crystal layer 54a is about 21%, and the Ga coverage is about 6.7%.

図5A、図5Bは、それぞれサンプル2のアニール前試料の交互積層構造54について、CV特性、不純物濃度のデプスプロファイルを示すグラフである。各グラフの両軸の意味するところは、図3A、図3Bのそれに等しい。   5A and 5B are graphs showing the CV characteristics and the depth profile of the impurity concentration for the alternately laminated sample 54 of the sample 2 before annealing, respectively. The meanings of both axes in each graph are equal to those in FIGS. 3A and 3B.

図5Aのグラフを参照すると、右上がりの曲線(電圧が増加すると1/Cが増加する関係)が得られ、交互積層構造54(層上にCuが供給されたZnO単結晶層54a、及び、層上にGaが供給されたZnO単結晶層54a)がn型導電性を備えることが示されている。 Referring to the graph of FIG. 5A, a curve that rises to the right (the relationship in which 1 / C 2 increases as the voltage increases) is obtained, and an alternate stacked structure 54 (a ZnO single crystal layer 54a to which Cu is supplied on the layer), and It is shown that the ZnO single crystal layer 54a) with Ga supplied on the layer has n-type conductivity.

図5Bのグラフを参照すると、交互積層構造54の不純物濃度(ドナー濃度)Nは1.7×1021cm−3程度であることがわかる。 Referring to the graph of FIG. 5B, the impurity concentration (donor concentration) of alternate stacked structure 54 N d is found to be about 1.7 × 10 21 cm -3.

図5Cは、サンプル2のアニール前試料の交互積層構造54における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、SIMSによるデプスプロファイルを示すグラフである。グラフの両軸の意味するところは、図3Cのそれに等しい。   FIG. 5C is a graph showing a SIMS depth profile of the Cu absolute concentration [Cu] and the Ga absolute concentration [Ga] in the alternately laminated structure 54 of the sample 2 before annealing. The meaning of both axes of the graph is equal to that of FIG. 3C.

交互積層構造54におけるCu濃度[Cu]は1.1×1021cm−3、Ga濃度[Ga]は3.5×1020cm−3であることがわかる。[Cu]/[Ga]の値は3.14である。 It can be seen that the Cu concentration [Cu] in the alternately laminated structure 54 is 1.1 × 10 21 cm −3 and the Ga concentration [Ga] is 3.5 × 10 20 cm −3 . The value of [Cu] / [Ga] is 3.14.

図5Dは、交互積層構造54の[11−20]方向から見たRHEED像である。スポットストリークパターンを示している。単結晶層が形成されているが、たとえば図3Dに示すRHEED像と比べるとスポット的であり、表面に凹凸を有することがわかる。   FIG. 5D is an RHEED image viewed from the [11-20] direction of the alternately laminated structure 54. A spot streak pattern is shown. Although a single crystal layer is formed, for example, it is spot-like compared to the RHEED image shown in FIG. 3D, and it can be seen that the surface has irregularities.

次に、サンプル2にアニール処理を施した。流量1L/minの酸素雰囲気中で600℃、10分間のアニールを行った。   Next, the sample 2 was annealed. Annealing was performed at 600 ° C. for 10 minutes in an oxygen atmosphere at a flow rate of 1 L / min.

図6A、図6Bは、それぞれサンプル2のアニール後試料の交互積層構造54形成位置における、CV特性、不純物濃度のデプスプロファイルを示すグラフである。グラフの両軸の意味するところは、各々図3A、図3Bに示すグラフのそれらに等しい。   6A and 6B are graphs showing the CV characteristics and the depth profile of the impurity concentration at the positions where the alternately laminated structure 54 of the sample 2 after annealing of the sample 2 is formed, respectively. The meanings of both axes of the graph are equal to those of the graphs shown in FIGS. 3A and 3B, respectively.

図6Aのグラフにおいて、右下がりの曲線(電圧が増加すると1/Cが減少する関係)が得られ、交互積層構造54の形成位置がp型導電性を備えることが示されている。 In the graph of FIG. 6A, a downward-sloping curve (a relationship in which 1 / C 2 decreases as the voltage increases) is obtained, and it is shown that the formation position of the alternately laminated structure 54 has p-type conductivity.

図6Bのグラフを参照すると、サンプル2のアニール後試料における交互積層構造54形成位置(p型層形成位置)の不純物濃度(アクセプタ濃度)Nは8.0×1017cm−3程度であることがわかる。 Referring to the graph of FIG. 6B, the impurity concentration (acceptor concentration) N a of alternate stacked structure 54 forming positions in the sample after annealing of the sample 2 (p-type layer formation position) is the order of 8.0 × 10 17 cm -3 I understand that.

図6Cは、サンプル2のアニール後試料の交互積層構造54形成位置(p型層形成位置)における、Cuの絶対濃度[Cu]及びGaの絶対濃度[Ga]の、SIMSによるデプスプロファイルを示すグラフである。グラフの両軸の意味するところは、図3Cのそれに等しい。   6C is a graph showing SIMS depth profiles of the Cu absolute concentration [Cu] and the Ga absolute concentration [Ga] at the formation position (p-type layer formation position) of the alternately laminated structure 54 of the sample 2 after annealing. It is. The meaning of both axes of the graph is equal to that of FIG. 3C.

交互積層構造54形成位置(p型層形成位置)におけるCu濃度[Cu]は8.0×1020cm−3、Ga濃度[Ga]は5.0×1020cm−3、ともにp型層の厚さ方向の全体にわたり、ほぼ一定であることがわかる。なお本明細書において、濃度に関し「ほぼ一定」とは、濃度の平均値(たとえば本図の[Cu]の場合、8.0×1020cm−3)の50%〜150%の範囲をいう。Cu及びGaは均一に拡散している。[Cu]/[Ga]の値は1.6である。 The Cu concentration [Cu] is 8.0 × 10 20 cm −3 and the Ga concentration [Ga] is 5.0 × 10 20 cm −3 at the position where the alternately laminated structure 54 is formed (p-type layer formation position). It can be seen that it is substantially constant over the entire thickness direction. In this specification, “almost constant” with respect to the concentration means a range of 50% to 150% of the average value of concentration (for example, 8.0 × 10 20 cm −3 in the case of [Cu] in the figure). . Cu and Ga are uniformly diffused. The value of [Cu] / [Ga] is 1.6.

本願発明者らが行った以上の実験より、サンプル1及びサンプル2の交互積層構造54(層上にCuが供給されたZnO単結晶層54a、及び、層上にGaが供給されたZnO単結晶層54a)は、アズグロウンでn型であり(図3A及び図5A参照)、アニールにより、p型化する(図4A及び図6A参照)ことが理解される。アニール処理を行うことで、Cu層54bのCu及びGa層54cのGaがZnO単結晶層54a内に均一に拡散する。CuとGaの拡散に伴って、交互積層構造54はCuとGaが共ドープされたp型ZnO単結晶層となる(p型化する)と考えられる。p型ZnO単結晶層においては、Cuが1価の状態で、Gaが3価の状態で、Znサイトを置換し、CuとGaとが相互に電気的引力を及ぼし合っていると思われる。   From the above experiments conducted by the inventors of the present application, the alternately laminated structure 54 of Sample 1 and Sample 2 (ZnO single crystal layer 54a with Cu supplied to the layer and ZnO single crystal with Ga supplied to the layer) It is understood that the layer 54a) is as-grown and n-type (see FIGS. 3A and 5A) and becomes p-type by annealing (see FIGS. 4A and 6A). By performing the annealing treatment, Cu in the Cu layer 54b and Ga in the Ga layer 54c are uniformly diffused into the ZnO single crystal layer 54a. With the diffusion of Cu and Ga, the alternate laminated structure 54 is considered to become a p-type ZnO single crystal layer co-doped with Cu and Ga (to be p-type). In the p-type ZnO single crystal layer, Cu is in a monovalent state, Ga is in a trivalent state, Zn sites are substituted, and Cu and Ga are considered to exert an electrical attractive force on each other.

p型化のためのアニール条件(温度、時間、雰囲気等)は、交互積層構造54やZnO単結晶層54aの厚さ、交互積層構造54におけるCu濃度[Cu]、Ga濃度[Ga]、[Ga]に対する[Cu]の比[Cu]/[Ga]等によって異なるであろう。   The annealing conditions (temperature, time, atmosphere, etc.) for the p-type are as follows: the thickness of the alternate stacked structure 54 and the ZnO single crystal layer 54a, the Cu concentration [Cu], the Ga concentration [Ga], [ The ratio of [Cu] to Ga] will vary depending on [Cu] / [Ga] and the like.

また実験においては、図6Cに示すように、層の厚さ方向の全体にわたり、Cu濃度[Cu]及びGa濃度[Ga]がほぼ一定のp型層が得られた。p型層におけるCu濃度[Cu]は、たとえばサンプル2の場合、8.0×1020cm−3であった。 In the experiment, as shown in FIG. 6C, a p-type layer having substantially constant Cu concentration [Cu] and Ga concentration [Ga] was obtained over the entire thickness direction of the layer. For example, in the case of Sample 2, the Cu concentration [Cu] in the p-type layer was 8.0 × 10 20 cm −3 .

この結果から、層上にCuが供給されたZnO単結晶層54aと、層上にGaが供給されたZnO単結晶層54aとが交互に積層されたn型の積層構造(交互積層構造54)をアニールする方法によって、Cuを、高濃度といえる1.0×1019cm−3以上の濃度に、少なくとも1.0×1021cm−3未満の濃度までは、厚さ方向に均一にドープすることができると考えられる。また、この方法によれば、たとえば先に行った第2の出願に係るp型層の製造方法(一例として、層上にCuが供給されたGaドープZnO単結晶層をアニールし、Cu、Ga共ドープp型ZnO単結晶層を製造する方法)と比較したとき、ZnO単結晶層54aにGaを直接ドープしないため、Ga及びCuがより高濃度にドープされたp型ZnO半導体単結晶層を製造することが容易である。更に、Ga及びCuの濃度を、セルシャッタの開期間で制御可能である。 From this result, an n-type stacked structure (alternate stacked structure 54) in which ZnO single crystal layers 54a supplied with Cu on the layers and ZnO single crystal layers 54a supplied with Ga on the layers are alternately stacked. Is uniformly doped in the thickness direction to a concentration of 1.0 × 10 19 cm −3 or higher, which is a high concentration, and to a concentration of at least less than 1.0 × 10 21 cm −3. I think it can be done. Further, according to this method, for example, a method for manufacturing a p-type layer according to the second application filed earlier (as an example, a Ga-doped ZnO single crystal layer supplied with Cu on the layer is annealed, and Cu, Ga Compared with a method of manufacturing a co-doped p-type ZnO single crystal layer), since the ZnO single crystal layer 54a is not directly doped with Ga, a p-type ZnO semiconductor single crystal layer doped with Ga and Cu at a higher concentration Easy to manufacture. Furthermore, the Ga and Cu concentrations can be controlled by the open period of the cell shutter.

本願発明者らは鋭意研究により、ZnO系半導体層において、Cuの不純物濃度(アクセプタ濃度)は、Cuの絶対濃度[Cu]より約2桁小さいという知見を得ている。この知見を加味すると、交互積層構造54をアニールする方法によって、アクセプタ濃度が1.0×1017cm−3以上、1.0×1019cm−3未満のp型層が得られるということができる。実験においては、アクセプタ濃度が1.0×1018cm−3(サンプル1の場合)及び8.0×1017cm−3(サンプル2の場合)のp型層が得られている。 The inventors of the present application have found that the impurity concentration (acceptor concentration) of Cu in the ZnO-based semiconductor layer is about two orders of magnitude smaller than the absolute concentration of Cu [Cu]. Taking this knowledge into consideration, a p-type layer having an acceptor concentration of 1.0 × 10 17 cm −3 or more and less than 1.0 × 10 19 cm −3 can be obtained by the method of annealing the alternately laminated structure 54. it can. In the experiment, p-type layers having an acceptor concentration of 1.0 × 10 18 cm −3 (for sample 1) and 8.0 × 10 17 cm −3 (for sample 2) are obtained.

p型層は、アクセプタ濃度が1.0×1017cm−3以上であれば実用的ということが可能である。したがって実験で得られたp型層は、実用的なp型導電性を有するp型ZnO系半導体単結晶層である。 A p-type layer can be considered practical if the acceptor concentration is 1.0 × 10 17 cm −3 or more. Therefore, the p-type layer obtained by the experiment is a p-type ZnO-based semiconductor single crystal layer having practical p-type conductivity.

交互積層構造54をアニールする方法によれば、Cuが高濃度に、かつ、CuとGaが層の厚さ方向の全体にわたって均一にドープされ、実用的なp型導電性を有するCu、Ga共ドープZnO単結晶層を製造することができる。   According to the method of annealing the alternately laminated structure 54, Cu and Ga having a practical p-type conductivity are obtained in which Cu is highly concentrated and Cu and Ga are uniformly doped in the entire thickness direction of the layer. A doped ZnO single crystal layer can be produced.

本願発明者らは、p型化した交互積層構造54を更にアニールすると、再びn型導電性をもちうることを発見した。したがってアニール処理は、たとえば交互積層構造54がp型化した後、再びn型層となる前に終了すればよい。   The inventors of the present application have discovered that further annealing of the p-type alternate laminated structure 54 can provide n-type conductivity again. Therefore, the annealing process may be terminated, for example, after the alternate laminated structure 54 becomes p-type and before it becomes an n-type layer again.

続いて、Cu、Ga共ドープZnO層をp型半導体層に用い、ZnO系半導体発光素子を製造する第1実施例について説明する。   Next, a first example of manufacturing a ZnO-based semiconductor light emitting device using a Cu, Ga co-doped ZnO layer as a p-type semiconductor layer will be described.

図7A〜図7Cは、実施例によるZnO系半導体発光素子の製造方法の概略を示すフローチャートである。なお、実施例においては半導体発光素子について説明するが、本発明は、発光素子に限らず広く半導体素子について適用することができる。   7A to 7C are flowcharts illustrating an outline of a method for manufacturing a ZnO-based semiconductor light emitting device according to an embodiment. In addition, although an Example demonstrates a semiconductor light-emitting device, this invention is applicable not only to a light-emitting device but a semiconductor device widely.

図7Aに示すように、実施例によるZnO系半導体発光素子の製造方法は、基板上方にn型ZnO系半導体層を形成する工程(ステップS101)と、ステップS101で形成されたn型ZnO系半導体層上方に、p型ZnO系半導体層を形成する工程(ステップS102)を含む。   As shown in FIG. 7A, a method for manufacturing a ZnO-based semiconductor light emitting device according to an embodiment includes a step of forming an n-type ZnO-based semiconductor layer above a substrate (step S101), and an n-type ZnO-based semiconductor formed in step S101. A step (step S102) of forming a p-type ZnO-based semiconductor layer above the layer is included.

また、図7Bに示すように、ステップS102のp型ZnO系半導体層形成工程は、ステップS102a、ステップS102b、ステップS102c、及びステップS102dの4工程を含む。   Further, as shown in FIG. 7B, the p-type ZnO-based semiconductor layer forming step of Step S102 includes four steps of Step S102a, Step S102b, Step S102c, and Step S102d.

p型ZnO系半導体層形成工程(ステップS102)においては、まず、層上にCuが供給されたn型MgZn1−xO(0≦x≦0.6)単結晶層を形成する(ステップS102a)。次に、その上に、層上にGaが供給されたn型MgZn1−xO(0≦x≦0.6)単結晶層を形成する(ステップS102b)。ステップS102aとステップS102bを交互に繰り返して積層構造を形成する(ステップS102c)。そしてステップS102cで形成された積層構造をアニールして、CuとGaが共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する(ステップS102d)。 In the p-type ZnO-based semiconductor layer forming step (step S102), first, an n-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer to which Cu is supplied is formed on the layer ( Step S102a). Next, an n-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer to which Ga is supplied is formed thereon (step S102b). Step S102a and step S102b are alternately repeated to form a stacked structure (step S102c). Then, the stacked structure formed in step S102c is annealed to form a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with Cu and Ga (step S102d).

より具体的には、図7Cに示すように、p型ZnO系半導体層形成工程(ステップS102)において、まず、Zn、O、及び、必要に応じてMgを供給し、n型MgZn1−xO(0≦x≦0.6)単結晶層を形成する(ステップS102a)。次に、ステップS102aで形成されたn型MgZn1−xO(0≦x≦0.6)単結晶層上に、Cu層を形成する(ステップS102a)。続いて、Zn、O、及び、必要に応じてMgを供給し、Cu層上にn型MgZn1−xO(0≦x≦0.6)単結晶層を形成する(ステップS102b)。更に、ステップS102bで形成されたn型MgZn1−xO(0≦x≦0.6)単結晶層上に、Ga層を形成する(ステップS102b)。ステップS102a〜ステップS102bを繰り返して積層構造を形成する(ステップS102c)。そしてステップS102cで形成された積層構造をアニールして、CuとGaが共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する(ステップS102d)。 More specifically, as shown in FIG. 7C, in the p-type ZnO-based semiconductor layer forming step (step S102), first, Zn, O, and Mg as necessary are supplied, and n-type Mg x Zn 1 -x O (0 ≦ x ≦ 0.6 ) to form a single crystal layer (step S102a 1). Next, step S102a n-type are formed in 1 Mg x Zn 1-x O (0 ≦ x ≦ 0.6) on the single crystal layer to form a Cu layer (Step S102a 2). Subsequently, Zn, O, and Mg as necessary are supplied, and an n-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer is formed on the Cu layer (step S102b 1 ). Further, step S102b n-type are formed in 1 Mg x Zn 1-x O (0 ≦ x ≦ 0.6) on the single crystal layer to form a Ga layer (Step S102b 2). Step S102a 1 ~ a repeated Step S102b 2 to form a laminated structure (step S102c). Then, the stacked structure formed in step S102c is annealed to form a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with Cu and Ga (step S102d).

なお、実施例によるn型ZnO系半導体積層構造は、図7BのステップS102a〜ステップS102c(図7CのステップS102a〜ステップS102c)の工程により作製される。 Incidentally, n-type ZnO-based semiconductor stacked structure according to the embodiment is manufactured by the process of step S102a~ step S102c of FIG. 7B (step S102a 1 ~ step S102c of FIG. 7C).

図8A及び図8Bを参照し、ホモ構造のZnO系半導体発光素子を製造する第1実施例について詳細に説明する。図8Aは、第1実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図である。   With reference to FIGS. 8A and 8B, a first embodiment for producing a ZnO-based semiconductor light emitting device having a homo structure will be described in detail. FIG. 8A is a schematic cross-sectional view of a ZnO-based semiconductor light emitting device manufactured by the manufacturing method according to the first embodiment.

ZnO基板1上に、成長温度300℃で、ZnフラックスFZnを0.15nm/s(JZn=9.9×1014atoms/cms)とし、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)として、厚さ30nmのZnOバッファ層2を成長させた。ZnOバッファ層2の結晶性及び表面平坦性の改善のため、900℃で10分間のアニールを行った。 On the ZnO substrate 1, the growth temperature is 300 ° C., the Zn flux F Zn is 0.15 nm / s (J Zn = 9.9 × 10 14 atoms / cm 2 s), and the O radical beam irradiation condition is RF power 300 W, The ZnO buffer layer 2 having a thickness of 30 nm was grown at an O 2 flow rate of 2.0 sccm (J O = 8.1 × 10 14 atoms / cm 2 s). In order to improve the crystallinity and surface flatness of the ZnO buffer layer 2, annealing was performed at 900 ° C. for 10 minutes.

ZnOバッファ層2上に、成長温度900℃で、Zn、O及びGaを同時に供給し、厚さ150nmのn型ZnO層3を成長させた(たとえば図7AのステップS101)。ZnフラックスFZnは0.15nm/s(JZn=9.9×1014atoms/cms)、Oラジカルビーム照射条件はRFパワー250W、O流量1.0sccm(J=4.0×1014atoms/cms)、Gaのセル温度は460℃とした。n型ZnO層3のGa濃度は、たとえば1.5×1018cm−3である。 Zn, O and Ga were simultaneously supplied on the ZnO buffer layer 2 at a growth temperature of 900 ° C. to grow the n-type ZnO layer 3 having a thickness of 150 nm (for example, step S101 in FIG. 7A). Zn flux F Zn is 0.15 nm / s (J Zn = 9.9 × 10 14 atoms / cm 2 s), O radical beam irradiation conditions are RF power 250 W, O 2 flow rate 1.0 sccm (J O = 4.0). × 10 14 atoms / cm 2 s), and the cell temperature of Ga was 460 ° C. The Ga concentration of the n-type ZnO layer 3 is, for example, 1.5 × 10 18 cm −3 .

n型ZnO層3上に、成長温度900℃、ZnフラックスFZnを0.03nm/s(JZn=2.0×1014atoms/cms)、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)として、厚さ15nmのアンドープZnO活性層4を成長させた。 On the n-type ZnO layer 3, the growth temperature is 900 ° C., the Zn flux F Zn is 0.03 nm / s (J Zn = 2.0 × 10 14 atoms / cm 2 s), the O radical beam irradiation conditions are RF power 300 W, An undoped ZnO active layer 4 having a thickness of 15 nm was grown at an O 2 flow rate of 2.0 sccm (J O = 8.1 × 10 14 atoms / cm 2 s).

続いて、アンドープZnO活性層4上に、Cu、Ga共ドープp型ZnO層5を形成した(図7AのステップS102)。   Subsequently, a Cu and Ga co-doped p-type ZnO layer 5 was formed on the undoped ZnO active layer 4 (step S102 in FIG. 7A).

まず、基板温度を250℃とし、サンプル1のアニール前試料作製時と等しいシャッタシーケンス(図2B参照)で、交互積層構造を形成した。具体的には、Zn及びOを供給してZnO単結晶層を成長させる工程(図7CのステップS102a)、ZnO単結晶層上にCuを供給する工程(図7CのステップS102a)、Zn及びOを供給してZnO単結晶層を成長させる工程(図7CのステップS102b)、ZnO単結晶層上にGaを供給する工程(図7CのステップS102b)をこの順に30回ずつ繰り返し、厚さ約100nmの交互積層構造を形成した(図7CのステップS102c)。1回当たりのZnO単結晶層成長期間は10秒、1回当たりのCu供給期間は100秒、1回当たりのGa供給期間は16秒である。ZnO単結晶層成長工程でのZnフラックスFZnは0.13nm/s(JZn=8.5×1014atoms/cms)、Oラジカルビーム照射条件はRFパワー300W、O流量2.0sccm(J=8.1×1014atoms/cms)とした。VI/IIフラックス比は0.95である。Cu供給工程でのCuのセル温度TCuは950℃とし、Ga供給工程でのGaのセル温度TGaは540℃とした。 First, the substrate temperature was set to 250 ° C., and an alternately laminated structure was formed by a shutter sequence (see FIG. 2B) that was the same as that in Sample 1 before annealing. Specifically, a step of supplying Zn and O to grow a ZnO single crystal layer (step S102a 1 in FIG. 7C), a step of supplying Cu on the ZnO single crystal layer (step S102a 2 in FIG. 7C), Zn And the step of supplying Zn and O to grow a ZnO single crystal layer (step S102b 1 in FIG. 7C) and the step of supplying Ga onto the ZnO single crystal layer (step S102b 2 in FIG. 7C) are repeated 30 times in this order. An alternating laminated structure having a thickness of about 100 nm was formed (step S102c in FIG. 7C). The ZnO single crystal layer growth period per time is 10 seconds, the Cu supply period per time is 100 seconds, and the Ga supply period per time is 16 seconds. ZnO Zn flux F Zn in single-crystal layer growth step 0.13nm / s (J Zn = 8.5 × 10 14 atoms / cm 2 s), O radical beam irradiation conditions RF power 300 W, O 2 flow rate 2. It was set to 0 sccm (J O = 8.1 × 10 14 atoms / cm 2 s). The VI / II flux ratio is 0.95. The Cu cell temperature T Cu in the Cu supply step was 950 ° C., and the Ga cell temperature T Ga in the Ga supply step was 540 ° C.

図8Bは、交互積層構造5Aの概略的な断面図である。交互積層構造5Aは、ZnO単結晶層5a、Cu層5b、ZnO単結晶層5a、Ga層5cがこの順に積層された積層構造を有する。ZnO単結晶層5aの厚さは1.7nm程度、Cu層5bの厚さは1原子層以下、たとえば約1/3原子層、Ga層5cの厚さは1原子層以下、たとえば約1/5原子層である。ZnO単結晶層5a表面のCu被覆率は33%程度、Ga被覆率は20%程度となる。交互積層構造5Aはn型導電性を示し、ドナー濃度Nは、たとえば1.0×1021cm−3である。 FIG. 8B is a schematic cross-sectional view of the alternately laminated structure 5A. The alternate stacked structure 5A has a stacked structure in which a ZnO single crystal layer 5a, a Cu layer 5b, a ZnO single crystal layer 5a, and a Ga layer 5c are stacked in this order. The thickness of the ZnO single crystal layer 5a is about 1.7 nm, the thickness of the Cu layer 5b is 1 atomic layer or less, for example, about 1/3 atomic layer, and the thickness of the Ga layer 5c is 1 atomic layer or less, for example, about 1 / 5 atomic layers. The Cu coverage on the surface of the ZnO single crystal layer 5a is about 33%, and the Ga coverage is about 20%. The alternate stacked structure 5A exhibits n-type conductivity, and the donor concentration Nd is, for example, 1.0 × 10 21 cm −3 .

次に、交互積層構造5Aをアニールして、CuとGaが共ドープされたp型ZnO単結晶層を形成した(図7CのステップS102d)。たとえば流量1L/minの酸素雰囲気中で600℃、10分間のアニールを実施することにより、Cu層5bのCu、及び、Ga層5cのGaをZnO単結晶層5a内に拡散させ、n型導電性を示す交互積層構造5Aを、p型導電性をもつZnO単結晶層(Cu、Ga共ドープp型ZnO層5)とすることができる。   Next, the alternate stacked structure 5A was annealed to form a p-type ZnO single crystal layer co-doped with Cu and Ga (step S102d in FIG. 7C). For example, by performing annealing at 600 ° C. for 10 minutes in an oxygen atmosphere at a flow rate of 1 L / min, the Cu of the Cu layer 5b and the Ga of the Ga layer 5c are diffused into the ZnO single crystal layer 5a, and the n-type conductivity The alternately laminated structure 5A showing the property can be a ZnO single crystal layer (Cu, Ga co-doped p-type ZnO layer 5) having p-type conductivity.

その後、ZnO基板1の裏面にn側電極6nを形成した。Cu、Ga共ドープp型ZnO層5上にはp側電極6pを形成し、p側電極6p上にボンディング電極7を形成した。n側電極6nは、厚さ10nmのTi層上に厚さ500nmのAu層を積層して形成することができる。p側電極6pは、サイズ300μm□で厚さ1nmのNi層上に、厚さ10nmのAu層を積層して形成し、ボンディング電極7は、サイズ100μm□で厚さ500nmのAu層で形成した。このようにして、第1実施例による方法でZnO系半導体発光素子が作製された。   Thereafter, an n-side electrode 6 n was formed on the back surface of the ZnO substrate 1. A p-side electrode 6p was formed on the Cu and Ga co-doped p-type ZnO layer 5, and a bonding electrode 7 was formed on the p-side electrode 6p. The n-side electrode 6n can be formed by stacking an Au layer having a thickness of 500 nm on a Ti layer having a thickness of 10 nm. The p-side electrode 6p is formed by laminating a 10 nm thick Au layer on a 1 nm thick Ni layer having a size of 300 μm □, and the bonding electrode 7 is formed by an Au layer having a size of 100 μm □ and a thickness of 500 nm. . In this manner, a ZnO-based semiconductor light emitting device was fabricated by the method according to the first example.

第1実施例による製造方法で製造されるZnO系半導体発光素子のCu、Ga共ドープp型ZnO層5は、CuとGaが共ドープされたp型ZnO系半導体単結晶層である。Cu濃度[Cu]は1.0×1019cm−3以上、1.0×1021cm−3未満、たとえば8.0×1020cm−3であり、層の厚さ方向にほぼ一定である。Ga濃度[Ga]は、たとえば5.0×1020cm−3であり、層の厚さ方向にほぼ一定である。第1実施例のCu、Ga共ドープp型ZnO層5においては、[Cu]/[Ga]は1.6である。 The Cu and Ga co-doped p-type ZnO layer 5 of the ZnO-based semiconductor light-emitting device manufactured by the manufacturing method according to the first embodiment is a p-type ZnO-based semiconductor single crystal layer in which Cu and Ga are co-doped. The Cu concentration [Cu] is 1.0 × 10 19 cm −3 or more and less than 1.0 × 10 21 cm −3 , for example, 8.0 × 10 20 cm −3 , and is substantially constant in the layer thickness direction. is there. The Ga concentration [Ga] is, for example, 5.0 × 10 20 cm −3 and is substantially constant in the layer thickness direction. In the Cu and Ga co-doped p-type ZnO layer 5 of the first example, [Cu] / [Ga] is 1.6.

第1実施例による製造方法によれば、たとえばCuが高濃度に、かつ、CuとGaが厚さ方向の全体にわたって均一にドープされ、実用的なp型導電性を有するCu、Ga共ドープp型ZnO層5を製造することができる。   According to the manufacturing method according to the first embodiment, for example, Cu is highly doped, and Cu and Ga are uniformly doped throughout the thickness direction, and have practical p-type conductivity. The type ZnO layer 5 can be manufactured.

実験及び第1実施例では、Cu、Ga共ドープp型ZnO層を形成した(たとえば図7CのステップS102a〜ステップS102dのMgZn1−xO表記においてx=0)が、n型MgZn1−xO(0<x≦0.6)単結晶層成長工程、Cu付着工程、n型MgZn1−xO(0<x≦0.6)単結晶層成長工程、Ga付着工程をこの順に繰り返して形成した交互積層構造をアニールすることにより、p型導電性を示すCu、Ga共ドープMgZn1−xO(0<x≦0.6)単結晶層を得ることができる(たとえば図7CのステップS102a〜ステップS102dのMgZn1−xO表記においてx≠0)。 Experiments and In the first embodiment, Cu, to form a Ga co-doped p-type ZnO layer (e.g. Mg x Zn 1-x O x = 0 in representation of steps S102a 1 ~ Step S102d in Fig. 7C) is, n-type Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer growth step, Cu adhesion step, n-type Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer growth step, Ga By annealing the alternately laminated structure formed by repeating the deposition steps in this order, a Cu, Ga co-doped Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer exhibiting p-type conductivity is obtained. (For example, x ≠ 0 in the Mg x Zn 1-x O notation in steps S102a 1 to S102d in FIG. 7C).

図9は、Cu、Ga共ドープp型MgZn1−xO(0<x≦0.6)単結晶層形成時、交互積層構造を作製する際のZnセル、Mgセル、Oセル、Cuセル、及びGaセルのシャッタシーケンスの一例を示すタイムチャートである。 FIG. 9 illustrates a Zn cell, an Mg cell, an O cell, and a Cu cell formed when an alternating multilayer structure is formed when a Cu, Ga co-doped p-type Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer is formed. It is a time chart which shows an example of the shutter sequence of Cu cell and Ga cell.

交互積層構造の形成においては、(Q)Znセルシャッタ、Mgセルシャッタ、及びOセルシャッタを開き、CuセルシャッタとGaセルシャッタを閉じるMgZn1−xO(0<x≦0.6)単結晶層成長工程、(Q)Znセルシャッタ、Mgセルシャッタ、Oセルシャッタ、及びGaセルシャッタを閉じ、Cuセルシャッタを開くCu付着工程(Cu層形成工程)、(Q)Znセルシャッタ、Mgセルシャッタ、Oセルシャッタ、及びCuセルシャッタを閉じ、Gaセルシャッタを開くGa付着工程(Ga層形成工程)を、たとえば(Q)、(Q)、(Q)、(Q)の順に繰り返す。工程(Q)及び工程(Q)で、層上にCuが供給されたMgZn1−xO(0<x≦0.6)単結晶層が形成され、工程(Q)及び工程(Q)で、層上にGaが供給されたMgZn1−xO(0<x≦0.6)単結晶層が形成される。 In the formation of the alternating layered structure, Mg x Zn 1-x O (0 <x ≦ 0... 0) opens (Q 1 ) Zn cell shutter, Mg cell shutter, and O cell shutter and closes Cu cell shutter and Ga cell shutter. 6) Single crystal layer growth process, (Q 2 ) Cu deposition process (Cu layer formation process), which closes the Zn cell shutter, Mg cell shutter, O cell shutter, and Ga cell shutter and opens the Cu cell shutter, (Q 3 ) For example, (Q 1 ), (Q 2 ), (Q 1 ) is a Ga deposition step (Ga layer forming step) in which the Zn cell shutter, Mg cell shutter, O cell shutter, and Cu cell shutter are closed and the Ga cell shutter is opened. , (Q 3 ) in this order. In the step (Q 1 ) and the step (Q 2 ), an Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer to which Cu is supplied is formed on the layer, and the steps (Q 1 ) and (Q 1 ) and In the step (Q 3 ), an Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer supplied with Ga is formed on the layer.

本図に示す例では、MgZn1−xO(0<x≦0.6)単結晶層成長工程におけるZnセルシャッタの開期間が、Mgセルシャッタ、及びOセルシャッタの開期間を含むように設定されている。具体的には、MgセルシャッタとOセルシャッタの開閉は同時に行われ、Mgセルシャッタ、及びOセルシャッタの開期間の前後に、Znセルシャッタの開期間が延長される。 In the example shown in this figure, the open period of the Zn cell shutter in the Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer growth step includes the open period of the Mg cell shutter and the O cell shutter. Is set to Specifically, the opening and closing of the Mg cell shutter and the O cell shutter are performed simultaneously, and the opening period of the Zn cell shutter is extended before and after the opening periods of the Mg cell shutter and the O cell shutter.

たとえば、Mgセルシャッタ、及びOセルシャッタの1回当たりの開期間は10秒である。Mgセルシャッタ、及びOセルシャッタの開期間の前後にZnセルシャッタの開期間を1秒ずつ延長し、Znセルシャッタの1回当たりの開期間を12秒とする。Znセルシャッタ、Mgセルシャッタ、及びOセルシャッタがすべて開状態となる10秒間が、1回当たりのMgZn1−xO(0<x≦0.6)単結晶層成長期間である。Cuセルシャッタの1回当たりの開期間は100秒、Gaセルシャッタの1回当たりの開期間は16秒とした。 For example, the open period per time of the Mg cell shutter and the O cell shutter is 10 seconds. The open period of the Zn cell shutter is extended by 1 second before and after the open period of the Mg cell shutter and the O cell shutter, and the open period per time of the Zn cell shutter is set to 12 seconds. 10 seconds when all of the Zn cell shutter, Mg cell shutter, and O cell shutter are in the open state is the Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer growth period. The open period per time of the Cu cell shutter was 100 seconds, and the open period per time of the Ga cell shutter was 16 seconds.

OラジカルとCuを同時に供給しないことに加え、Cu付着工程の前に、MgZn1−xO(0<x≦0.6)単結晶層表面をZnで覆うことにより、OラジカルとCuの直接の反応が抑制される。 In addition to not supplying the O radical and Cu simultaneously, the surface of the Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer is covered with Zn before the Cu deposition step, so that the O radical and Cu The direct reaction of is suppressed.

なお、ZnとともにMgを供給する場合、OラジカルとCuの反応を抑制するという観点からは、たとえばZnセルシャッタの開期間とMgセルシャッタの開期間の少なくとも一方が、Oセルシャッタの開期間を含むようにすればよいであろう。MgZn1−xO(0<x≦0.6)単結晶層のMg組成の制御性を高める観点からは、たとえばZnセルシャッタの開期間が、Mgセルシャッタ及びOセルシャッタの開期間を含むようにすればよいと考えられる。 In the case of supplying Mg together with Zn, from the viewpoint of suppressing the reaction between O radicals and Cu, for example, at least one of the open period of the Zn cell shutter and the open period of the Mg cell shutter has the open period of the O cell shutter. It should be included. From the viewpoint of improving the controllability of the Mg composition of the Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer, for example, the open period of the Zn cell shutter is the open period of the Mg cell shutter and the O cell shutter. It is thought that it should be included.

次に、Cu、Ga共ドープp型MgZn1−xO(0<x≦0.6)単結晶層を備える、ダブルへテロ構造のZnO系半導体発光素子を製造する第2実施例及び第3実施例について説明する。 Next, a second example of manufacturing a double heterostructure ZnO-based semiconductor light-emitting device including a Cu, Ga co-doped p-type Mg x Zn 1-x O (0 <x ≦ 0.6) single crystal layer and A third embodiment will be described.

図10Aは、第2実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図である。   FIG. 10A is a schematic cross-sectional view of a ZnO based semiconductor light emitting device manufactured by the manufacturing method according to the second embodiment.

ZnO基板11上にZn及びOを同時に供給し、たとえば厚さ30nmのZnOバッファ層12を成長させた。一例として、成長温度を300℃、ZnフラックスFZnを0.15nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとすることができる。ZnOバッファ層12の結晶性及び表面平坦性の改善のため、900℃で10分間のアニールを行った。 Zn and O were simultaneously supplied on the ZnO substrate 11 to grow, for example, a ZnO buffer layer 12 having a thickness of 30 nm. As an example, the growth temperature may be 300 ° C., the Zn flux F Zn may be 0.15 nm / s, the O radical beam irradiation conditions may be RF power 300 W, and the O 2 flow rate 2.0 sccm. In order to improve the crystallinity and surface flatness of the ZnO buffer layer 12, annealing was performed at 900 ° C. for 10 minutes.

ZnOバッファ層12上にZn、O及びGaを同時に供給し、たとえば成長温度900℃で、厚さ150nmのn型ZnO層13を成長させた。ZnフラックスFZnを0.15nm/s、Oラジカルビーム照射条件をRFパワー250W、O流量1.0sccm、Gaセル温度を460℃とした。n型ZnO層13のGa濃度は、たとえば1.5×1018cm−3となる。 Zn, O, and Ga were simultaneously supplied on the ZnO buffer layer 12 to grow an n-type ZnO layer 13 having a thickness of 150 nm at a growth temperature of 900 ° C., for example. Zn flux F Zn was 0.15 nm / s, O radical beam irradiation conditions were RF power 250 W, O 2 flow rate 1.0 sccm, and Ga cell temperature was 460 ° C. The Ga concentration of the n-type ZnO layer 13 is, for example, 1.5 × 10 18 cm −3 .

n型ZnO層13上にZn、Mg及びOを同時に供給し、たとえば厚さ30nmのn型MgZnO層14を成長させた。成長温度を900℃、ZnフラックスFZnを0.1nm/s、MgフラックスFMgを0.025nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとすることができる。n型MgZnO層14のMg組成は、たとえば0.3である。 Zn, Mg and O were simultaneously supplied on the n-type ZnO layer 13 to grow, for example, an n-type MgZnO layer 14 having a thickness of 30 nm. The growth temperature can be 900 ° C., Zn flux F Zn can be 0.1 nm / s, Mg flux F Mg can be 0.025 nm / s, O radical beam irradiation conditions can be RF power 300 W, and O 2 flow rate 2.0 sccm. The Mg composition of the n-type MgZnO layer 14 is, for example, 0.3.

n型MgZnO層14上にZn及びOを同時に供給し、たとえば成長温度900℃で、厚さ10nmのZnO活性層15を成長させた。ZnフラックスFZnを0.1nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとした。 Zn and O were simultaneously supplied on the n-type MgZnO layer 14 to grow a ZnO active layer 15 having a thickness of 10 nm at a growth temperature of 900 ° C., for example. Zn flux F Zn was 0.1 nm / s, O radical beam irradiation conditions were RF power 300 W, and O 2 flow rate 2.0 sccm.

なお、図10Bに示すように、活性層15として、単層のZnO層ではなく、MgZnO障壁層15bとZnO井戸層15wが交互に積層された量子井戸構造を採用することができる。   As shown in FIG. 10B, the active layer 15 may employ a quantum well structure in which MgZnO barrier layers 15b and ZnO well layers 15w are alternately stacked instead of a single ZnO layer.

基板温度をたとえば250℃まで下げ、Zn、Mg及びOを供給してMgZnO単結晶層を成長させる工程(図7CのステップS102a)、MgZnO単結晶層上にCuを供給する工程(図7CのステップS102a)、Zn、Mg及びOを供給してMgZnO単結晶層を成長させる工程(図7CのステップS102b)、MgZnO単結晶層上にGaを供給する工程(図7CのステップS102b)をこの順に30回ずつ繰り返し、活性層15上に厚さ約100nmの交互積層構造を形成した(図7CのステップS102c)。交互積層構造形成に当たってのZnセル、Mgセル、Oセル、Cuセル、及びGaセルのシャッタシーケンスは、たとえば図9に示すそれと同様である。 The step of lowering the substrate temperature to, for example, 250 ° C., supplying Zn, Mg, and O to grow an MgZnO single crystal layer (step S102a 1 in FIG. 7C), and supplying Cu on the MgZnO single crystal layer (FIG. 7C). Step S102a 2 ), supplying Zn, Mg and O to grow a MgZnO single crystal layer (Step S102b 1 in FIG. 7C), supplying Ga on the MgZnO single crystal layer (Step S102b 2 in FIG. 7C) Were repeated 30 times in this order to form an alternately laminated structure having a thickness of about 100 nm on the active layer 15 (step S102c in FIG. 7C). The shutter sequence of the Zn cell, Mg cell, O cell, Cu cell, and Ga cell in forming the alternate stacked structure is the same as that shown in FIG. 9, for example.

たとえば、1回当たりのMgZnO単結晶層成長工程での成長期間を10秒とし、1回当たりのCu供給工程におけるCu供給期間を100秒、1回当たりのGa供給工程におけるGa供給期間を16秒とした。MgZnO単結晶層成長工程でのZnフラックスFZnは0.13nm/s、MgフラックスFMgは0.03nm/s、Oラジカルビーム照射条件はRFパワー300W、O流量2.0sccmである。VI/IIフラックス比は0.82となる。Cu供給工程でのCuのセル温度TCuは950℃とし、Ga供給工程でのGaのセル温度TGaは540℃とした。 For example, the growth period in the single MgZnO single crystal layer growth step is 10 seconds, the Cu supply period in one Cu supply step is 100 seconds, and the Ga supply period in one Ga supply step is 16 seconds. It was. The Zn flux F Zn in the MgZnO single crystal layer growth step is 0.13 nm / s, the Mg flux F Mg is 0.03 nm / s, the O radical beam irradiation conditions are RF power 300 W, and O 2 flow rate 2.0 sccm. The VI / II flux ratio is 0.82. The Cu cell temperature T Cu in the Cu supply step was 950 ° C., and the Ga cell temperature T Ga in the Ga supply step was 540 ° C.

図10Cは、交互積層構造16Aの概略的な断面図である。交互積層構造16Aは、MgZnO単結晶層16a、Cu層16b、MgZnO単結晶層16a、Ga層16cがこの順に積層された積層構造を有する。MgZnO単結晶層16aの厚さは1.7nm程度、Cu層16bの厚さは1原子層以下、たとえば約1/3原子層、Ga層16cの厚さは1原子層以下、たとえば約1/5原子層である。MgZnO単結晶層16a表面のCu被覆率は33%程度、Ga被覆率は20%程度となる。交互積層構造16Aはn型導電性を示し、ドナー濃度Nは、たとえば8×1020cm−3である。 FIG. 10C is a schematic cross-sectional view of the alternately laminated structure 16A. The alternate stacked structure 16A has a stacked structure in which an MgZnO single crystal layer 16a, a Cu layer 16b, an MgZnO single crystal layer 16a, and a Ga layer 16c are stacked in this order. The MgZnO single crystal layer 16a has a thickness of about 1.7 nm, the Cu layer 16b has a thickness of 1 atomic layer or less, for example, about 1/3 atomic layer, and the Ga layer 16c has a thickness of 1 atomic layer or less, for example, about 1 / 5 atomic layers. The Cu coverage on the surface of the MgZnO single crystal layer 16a is about 33%, and the Ga coverage is about 20%. The alternate stacked structure 16A exhibits n-type conductivity, and the donor concentration Nd is, for example, 8 × 10 20 cm −3 .

次に、交互積層構造16Aをアニールし、活性層15上にCuとGaが共ドープされたp型MgZnO層16を形成した。たとえば流量1L/minの酸素雰囲気中で600℃、10分間のアニールを実施することにより、Cu層16bのCu、及び、Ga層16cのGaをMgZnO単結晶層16a内に拡散させ、n型導電性を示す交互積層構造16Aを、p型導電性をもつ単結晶層(Cu、Ga共ドープp型MgZnO層16)とすることができる。なお、Cu、Ga共ドープp型MgZnO層16のMg組成は、たとえば0.3である。   Next, the alternate stacked structure 16 </ b> A was annealed to form the p-type MgZnO layer 16 co-doped with Cu and Ga on the active layer 15. For example, by performing annealing at 600 ° C. for 10 minutes in an oxygen atmosphere at a flow rate of 1 L / min, Cu in the Cu layer 16b and Ga in the Ga layer 16c are diffused into the MgZnO single crystal layer 16a, and n-type conductivity The alternating laminated structure 16A exhibiting the property can be a single crystal layer (Cu, Ga co-doped p-type MgZnO layer 16) having p-type conductivity. The Mg composition of the Cu and Ga co-doped p-type MgZnO layer 16 is, for example, 0.3.

その後、ZnO基板11の裏面にn側電極17nを形成し、Cu、Ga共ドープp型MgZnO層16上にp側電極17pを形成する。また、p側電極17p上にボンディング電極18を形成する。たとえばn側電極17nは、厚さ10nmのTi層上に厚さ500nmのAu層を積層して形成し、p側電極17pは、大きさ300μm□で厚さ1nmのNi層上に、厚さ10nmのAu層を積層して形成することができる。ボンディング電極18は、大きさ100μm□で厚さ500nmのAu層で形成する。このようにして、第2実施例による方法でZnO系半導体発光素子が作製される。   Thereafter, an n-side electrode 17 n is formed on the back surface of the ZnO substrate 11, and a p-side electrode 17 p is formed on the Cu and Ga co-doped p-type MgZnO layer 16. Further, the bonding electrode 18 is formed on the p-side electrode 17p. For example, the n-side electrode 17n is formed by laminating a 500-nm thick Au layer on a 10-nm-thick Ti layer, and the p-side electrode 17p has a thickness of 300 μm □ and a 1-nm-thick Ni layer. It can be formed by laminating a 10 nm Au layer. The bonding electrode 18 is formed of an Au layer having a size of 100 μm □ and a thickness of 500 nm. In this way, a ZnO-based semiconductor light emitting device is manufactured by the method according to the second embodiment.

第2実施例においてはZnO基板11を用いたが、MgZnO基板、GaN基板、SiC基板、Ga基板等の導電性基板を使用することが可能である。 Although the ZnO substrate 11 is used in the second embodiment, a conductive substrate such as an MgZnO substrate, a GaN substrate, a SiC substrate, or a Ga 2 O 3 substrate can be used.

第2実施例による製造方法で製造されるZnO系半導体発光素子のCu、Ga共ドープp型MgZnO層16は、CuとGaが共ドープされたp型ZnO系半導体単結晶層である。Cu濃度[Cu]は1.0×1019cm−3以上、1.0×1021cm−3未満、たとえば8.0×1020cm−3であり、層の厚さ方向にほぼ一定である。Ga濃度[Ga]は、たとえば5.0×1020cm−3であり、層の厚さ方向にほぼ一定である。第2実施例のCu、Ga共ドープp型MgZnO層16においては、[Cu]/[Ga]は1.6である。 The Cu and Ga co-doped p-type MgZnO layer 16 of the ZnO-based semiconductor light-emitting device manufactured by the manufacturing method according to the second embodiment is a p-type ZnO-based semiconductor single crystal layer in which Cu and Ga are co-doped. The Cu concentration [Cu] is 1.0 × 10 19 cm −3 or more and less than 1.0 × 10 21 cm −3 , for example, 8.0 × 10 20 cm −3 , and is substantially constant in the layer thickness direction. is there. The Ga concentration [Ga] is, for example, 5.0 × 10 20 cm −3 and is substantially constant in the layer thickness direction. In the Cu and Ga co-doped p-type MgZnO layer 16 of the second embodiment, [Cu] / [Ga] is 1.6.

第2実施例による製造方法によれば、たとえばCuが高濃度に、かつ、CuとGaが厚さ方向の全体にわたって均一にドープされ、実用的なp型導電性を有するCu、Ga共ドープp型MgZnO層16を製造することができる。   According to the manufacturing method according to the second embodiment, for example, Cu is highly doped and Cu and Ga are uniformly doped over the entire thickness direction, and Cu and Ga co-doped p having practical p-type conductivity are provided. The type MgZnO layer 16 can be manufactured.

図11は、第3実施例による製造方法で製造されるZnO系半導体発光素子の概略的な断面図である。第1及び第2実施例においては導電性基板上に結晶成長し、層形成を行ったが、第3実施例では絶縁性基板上に結晶成長する。   FIG. 11 is a schematic cross-sectional view of a ZnO based semiconductor light emitting device manufactured by the manufacturing method according to the third embodiment. In the first and second embodiments, crystals are grown on a conductive substrate and a layer is formed. In the third embodiment, crystals are grown on an insulating substrate.

絶縁性基板であるc面サファイア基板21上にMg及びOを同時に供給し、たとえば厚さ10nmのMgOバッファ層22を成長させる。一例として、成長温度を650℃、MgフラックスFMgを0.05nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとすることができる。MgOバッファ層22は、その上のZnO系半導体がZn面を表面として成長するように制御する極性制御層として機能する。 Mg and O are simultaneously supplied on the c-plane sapphire substrate 21 which is an insulating substrate, and an MgO buffer layer 22 having a thickness of, for example, 10 nm is grown. As an example, the growth temperature can be 650 ° C., the Mg flux F Mg can be 0.05 nm / s, the O radical beam irradiation conditions can be RF power 300 W, and the O 2 flow rate 2.0 sccm. The MgO buffer layer 22 functions as a polarity control layer for controlling the ZnO-based semiconductor thereon to grow with the Zn surface as the surface.

MgOバッファ層22上に、たとえば成長温度300℃、ZnフラックスFZnを0.15nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとして、Zn及びOを同時に供給し、厚さ30nmのZnOバッファ層23を成長させる。ZnOバッファ層23はZn面で成長する。ZnOバッファ層23の結晶性及び表面平坦性の改善のため、900℃で30分間のアニールを行う。 On the MgO buffer layer 22, for example, a growth temperature of 300 ° C., a Zn flux F Zn of 0.15 nm / s, an O radical beam irradiation condition of an RF power of 300 W, an O 2 flow rate of 2.0 sccm, and Zn and O are simultaneously supplied. A ZnO buffer layer 23 having a thickness of 30 nm is grown. The ZnO buffer layer 23 grows on the Zn plane. In order to improve the crystallinity and surface flatness of the ZnO buffer layer 23, annealing is performed at 900 ° C. for 30 minutes.

ZnOバッファ層23上にZn、O及びGaを同時に供給し、たとえば厚さ1.5μmのn型ZnO層24を成長させる。一例として成長温度を900℃、ZnフラックスFZnを0.05nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccm、Gaのセル温度を480℃とする。 Zn, O, and Ga are simultaneously supplied on the ZnO buffer layer 23 to grow, for example, an n-type ZnO layer 24 having a thickness of 1.5 μm. As an example, the growth temperature is 900 ° C., the Zn flux F Zn is 0.05 nm / s, the O radical beam irradiation condition is RF power 300 W, the O 2 flow rate 2.0 sccm, and the Ga cell temperature is 480 ° C.

n型ZnO層24上に、Zn、Mg及びOを同時に供給し、たとえば厚さ30nmのn型MgZnO層25を成長させる。成長温度を900℃、ZnフラックスFZnを0.1nm/s、MgフラックスFMgを0.025nm/s、Oラジカルビーム照射条件をRFパワー300W、O流量2.0sccmとすることができる。n型MgZnO層25のMg組成は、たとえば0.3である。 On the n-type ZnO layer 24, Zn, Mg and O are simultaneously supplied to grow, for example, an n-type MgZnO layer 25 having a thickness of 30 nm. The growth temperature can be 900 ° C., Zn flux F Zn can be 0.1 nm / s, Mg flux F Mg can be 0.025 nm / s, O radical beam irradiation conditions can be RF power 300 W, and O 2 flow rate 2.0 sccm. The Mg composition of the n-type MgZnO layer 25 is, for example, 0.3.

n型MgZnO層25上に、たとえば厚さ10nmのZnO活性層26を成長させる。成長条件は、第2実施例における活性層15の場合と等しくすることができる。単層のZnO層のかわりに、量子井戸構造を採用してもよい。   On the n-type MgZnO layer 25, for example, a ZnO active layer 26 having a thickness of 10 nm is grown. The growth conditions can be made equal to those of the active layer 15 in the second embodiment. Instead of the single ZnO layer, a quantum well structure may be adopted.

活性層26上にCu、Ga共ドープp型MgZnO層27を形成する。形成方法は、たとえば第2実施例におけるCu、Ga共ドープp型MgZnO層16のそれと等しい。   A Cu and Ga co-doped p-type MgZnO layer 27 is formed on the active layer 26. The formation method is the same as that of the Cu and Ga co-doped p-type MgZnO layer 16 in the second embodiment, for example.

第3実施例のc面サファイア基板21は絶縁性基板であるため、基板21裏面側にn側電極を取ることができない。そこでCu、Ga共ドープp型MgZnO層27の上面から、n型ZnO層24が露出するまでエッチングを行い、露出したn型ZnO層24上にn側電極28nを形成する。また、Cu、Ga共ドープp型MgZnO層27上にp側電極28pを形成し、p側電極28p上にボンディング電極29を形成する。   Since the c-plane sapphire substrate 21 of the third embodiment is an insulating substrate, an n-side electrode cannot be formed on the back side of the substrate 21. Therefore, etching is performed from the upper surface of the Cu and Ga co-doped p-type MgZnO layer 27 until the n-type ZnO layer 24 is exposed, and an n-side electrode 28n is formed on the exposed n-type ZnO layer 24. A p-side electrode 28p is formed on the Cu, Ga co-doped p-type MgZnO layer 27, and a bonding electrode 29 is formed on the p-side electrode 28p.

n側電極28nは、厚さ10nmのTi層上に厚さ500nmのAu層を積層して形成し、p側電極28pは、厚さ0.5nmのNi層上に厚さ10nmのAu層を積層して形成することができる。ボンディング電極29は、厚さ500nmのAu層で形成する。このようにして、第3実施例による方法でZnO系半導体発光素子が作製される。   The n-side electrode 28n is formed by stacking a 500 nm thick Au layer on a 10 nm thick Ti layer, and the p side electrode 28p is formed by a 10 nm thick Au layer on a 0.5 nm thick Ni layer. It can be formed by stacking. The bonding electrode 29 is formed of an Au layer having a thickness of 500 nm. In this manner, a ZnO-based semiconductor light emitting device is manufactured by the method according to the third embodiment.

第3実施例によるZnO系半導体発光素子のCu、Ga共ドープp型MgZnO層27は、第2実施例のCu、Ga共ドープp型MgZnO層16と同様の性質を有するp型ZnO系半導体単結晶層である。   The Cu and Ga co-doped p-type MgZnO layer 27 of the ZnO-based semiconductor light emitting device according to the third embodiment is a p-type ZnO-based semiconductor single layer having the same properties as the Cu and Ga co-doped p-type MgZnO layer 16 of the second embodiment. It is a crystal layer.

以上、実験及び実施例に沿って本発明を説明したが、本発明はこれらに制限されない。   As mentioned above, although this invention was demonstrated along experiment and an Example, this invention is not restrict | limited to these.

たとえば実施例による製造方法においては、酸素源としてOラジカルを用いたが、オゾンやHO、アルコールなどの極性酸化剤等、酸化力の強い他のガスを使用することができる。 For example, in the manufacturing method according to the embodiment, O radicals are used as an oxygen source, but other gases having strong oxidizing power such as polar oxidizers such as ozone, H 2 O, and alcohol can be used.

また、実施例による製造方法においては、アニールを酸素雰囲気中で行ったが、大気中等で行ってもよい。   In the manufacturing method according to the embodiment, annealing is performed in an oxygen atmosphere, but may be performed in the air.

更に、実験及び実施例では、層上にCuが供給されたn型MgZn1−xO(0≦x≦0.6)単結晶層と、層上にGaが供給されたn型MgZn1−xO(0≦x≦0.6)単結晶層とが交互に積層された構造をアニールし、p型導電性を示すCu、Ga共ドープMgZn1−xO(0≦x≦0.6)単結晶層を形成(p型化)した。Cu(IB族元素)とGa(IIIB族元素)を含む交互積層構造がアニールされることで、CuがVIB族元素であるOと1価(Cu)の状態で結合しやすくなり、アクセプタとして機能する1価のCuが2価のCu2+より生じやすくなる結果、交互積層構造がp型化すると考えられる。したがって、Cuにかえて、またはCuとともに、Cuと同様に複数の価数を形成しうるIB族元素であるAgを用いることができる。また、Gaに限らず、Gaと同じくIIIB族元素であるB、Al及びInを使用することができる。使用されるIIIB族元素は、B、Ga、Al及びInからなる群より選択される一以上のIIIB族元素であればよい。 Further, in the experiments and examples, an n-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer supplied with Cu on the layer and an n-type Mg supplied with Ga on the layer. A structure in which x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layers are alternately stacked is annealed, and Cu and Ga co-doped Mg x Zn 1-x O (0 ≦ x ≦ 0.6) A single crystal layer was formed (p-type). By annealing the alternately laminated structure containing Cu (IB group element) and Ga (IIIB group element), Cu becomes easy to bond with O which is a VIB group element in a monovalent (Cu + ) state, and as an acceptor. It is considered that the function of monovalent Cu + is more likely to occur than divalent Cu 2+ , and as a result, the alternate stacked structure becomes p-type. Therefore, Ag which is a group IB element capable of forming a plurality of valences similarly to Cu can be used instead of or together with Cu. Moreover, not only Ga but B, Al, and In which are IIIB group elements like Ga can be used. The group IIIB element used may be one or more group IIIB elements selected from the group consisting of B, Ga, Al, and In.

その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   It will be apparent to those skilled in the art that other various modifications, improvements, combinations, and the like can be made.

なお、先に行った第1の出願で本願発明者らが提案した、(α)MgZn1−xO(0≦x≦0.6)単結晶膜を形成する工程と、(β)MgZn1−xO(0≦x≦0.6)単結晶膜上にCuを供給する工程を交互に繰り返す、Cuドープp型MgZn1−xO(0≦x≦0.6)層の製造方法においては、以下の(1)〜(3)等の知見が得られている。 The step of forming the (α) Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal film proposed by the inventors of the present invention in the first application made earlier, and (β) Cu-doped p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6), in which the step of supplying Cu onto the Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal film is alternately repeated. The following findings (1) to (3) have been obtained in the method for producing a) layer.

(1)結晶性の悪化を防止するために、1回の工程(α)当たり、厚さ10nm以下のMgZn1−xO(0≦x≦0.6)単結晶膜を形成することが望ましい。 (1) Forming a Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal film having a thickness of 10 nm or less per step (α) in order to prevent deterioration of crystallinity. Is desirable.

(2)高い平坦性、良好な結晶性を得るために、工程(α)においては、ストイキオメトリ条件(VI/IIフラックス比が1)またはII族リッチ条件(VI/IIフラックス比が1未満)でMgZn1−xO(0≦x≦0.6)単結晶膜を形成することが望ましく、VI/IIフラックス比が0.5以上で1より小さいという条件のもとで形成することが一層望ましい。 (2) In order to obtain high flatness and good crystallinity, stoichiometry conditions (VI / II flux ratio is 1) or Group II rich conditions (VI / II flux ratio is less than 1) in step (α) ) Is desirable to form a Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal film under the condition that the VI / II flux ratio is 0.5 or more and less than 1. More desirable.

(3)良好な結晶成長を実現するために、工程(α)において、成長温度(基板温度)を200℃程度以上350℃以下としてMgZn1−xO(0≦x≦0.6)単結晶膜を成長させることが望ましい。 (3) In order to realize good crystal growth, in the step (α), the growth temperature (substrate temperature) is about 200 ° C. or more and 350 ° C. or less, and Mg x Zn 1-x O (0 ≦ x ≦ 0.6) It is desirable to grow a single crystal film.

本願において、たとえば(a)第1のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(b)前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に、Cuまたは/及びAgであるIB族元素を含むIB族元素層を形成する工程と、(c)前記IB族元素層上に、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、(d)前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層を形成する工程と、(e)前記工程(a)〜(d)を繰り返して積層構造を形成する工程と、(f)前記積層構造をアニールして、前記IB族元素と前記IIIB族元素が共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する工程とを用いてp型ZnO系半導体層を製造する場合にも、上記(1)〜(3)に示す条件で工程(a)及び(c)を実施することにより、平坦性が高く、良好な結晶性を有するp型MgZn1−xO(0≦x≦0.6)層を得ることが可能である。 In the present application, for example, (a) a step of forming a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, and (b) the first Mg x Zn 1-x O ( (0 ≦ x ≦ 0.6) a step of forming a group IB element layer containing a group IB element of Cu or / and Ag on the single crystal layer, and (c) a second layer on the group IB element layer A step of forming a Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer; and (d) the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal. Forming a group IIIB element layer containing one or more group IIIB elements selected from the group consisting of B, Ga, Al, and In on the layer; and (e) the steps (a) to (d). A step of repeatedly forming a laminated structure; and (f) annealing the laminated structure to co-doped the group IB element and the group IIIB element. Even when a p-type ZnO-based semiconductor layer is manufactured using a step of forming a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer, the above (1) to (3) are shown. By carrying out the steps (a) and (c) under conditions, a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer having high flatness and good crystallinity can be obtained. Is possible.

図12は、第1実施例〜第3実施例の工程(a)及び(c)(第1、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程)における成膜条件をまとめた表である。 FIG. 12 shows the steps (a) and (c) (first and second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layers of the first to third embodiments. It is the table | surface which put together the film-forming conditions in the process to carry out.

本表に示されるように、第1実施例〜第3実施例のすべてにおいて、上記(1)〜(3)に示す条件は満たされている。このため実施例による製造方法で製造されたp型MgZn1−xO(0≦x≦0.6)層は、高い平坦性と良好な結晶性を備えるp型ZnO系半導体層である。 As shown in this table, the conditions shown in the above (1) to (3) are satisfied in all of the first to third embodiments. Therefore, the p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer manufactured by the manufacturing method according to the embodiment is a p-type ZnO-based semiconductor layer having high flatness and good crystallinity. .

なお、本願発明者らが原子間力顕微鏡(atomic force microscope; AFM)の像等により表面観察を行った結果、p型MgZn1−xO(0≦x≦0.6)層の表面は、交互積層構造の表面より平坦であることがわかった。アニール処理を行うことにより、平坦性の向上されたp型MgZn1−xO層が製造される。 As a result of the inventors performing surface observation with an atomic force microscope (AFM) image or the like, the surface of the p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer was observed. Was found to be flatter than the surface of the alternating layered structure. By performing the annealing treatment, a p-type Mg x Zn 1-x O layer with improved flatness is manufactured.

実施例による製造方法で製造されるp型ZnO系半導体層は、たとえば短波長(紫外〜青色波長領域)の光を発光する発光ダイオード(LED)やレーザダイオード(LD)に利用でき、また、これらの応用製品(各種インジケータ、LEDディスプレイ、CV/DVD用光源等)に利用可能である。更に、白色LEDやその応用製品(照明器具、各種インジケータ、ディスプレイ、各種表示器のバックライト等)に利用できる。また、紫外センサに利用可能である。   The p-type ZnO-based semiconductor layer manufactured by the manufacturing method according to the embodiment can be used for, for example, a light emitting diode (LED) or a laser diode (LD) that emits light of a short wavelength (ultraviolet to blue wavelength region). It can be used for application products (various indicators, LED displays, CV / DVD light sources, etc.). Furthermore, it can be used for white LEDs and their application products (lighting fixtures, various indicators, displays, backlights for various displays, etc.). Moreover, it can utilize for an ultraviolet sensor.

1 ZnO基板
2 ZnOバッファ層
3 n型ZnO層
4 アンドープZnO活性層
5 Cu、Ga共ドープp型ZnO層
5A 交互積層構造
5a ZnO単結晶層
5b Cu層
5c Ga層
6n n側電極
6p p側電極
7 ボンディング電極
11 ZnO基板
12 ZnOバッファ層
13 n型ZnO層
14 n型MgZnO層
15 活性層
15b MgZnO障壁層
15w ZnO井戸層
16 Cu、Ga共ドープp型MgZnO層
16A 交互積層構造
16a MgZnO単結晶層
16b Cu層
16c Ga層
17n n側電極
17p p側電極
18 ボンディング電極
21 c面サファイア基板
22 MgOバッファ層
23 ZnOバッファ層
24 n型ZnO層
25 n型MgZnO層
26 活性層
27 Cu、Ga共ドープp型MgZnO層
28n n側電極
28p p側電極
29 ボンディング電極
51 ZnO基板
52 ZnOバッファ層
53 アンドープZnO層
54 交互積層構造
54a ZnO単結晶層
54b Cu層
54c Ga層
71 真空チャンバ
72 Znソースガン
73 Oソースガン
74 Mgソースガン
75 Cuソースガン
76 Gaソースガン
77 ステージ
78 基板
79 膜厚計
80 RHEED用ガン
81 スクリーン
DESCRIPTION OF SYMBOLS 1 ZnO substrate 2 ZnO buffer layer 3 n-type ZnO layer 4 Undoped ZnO active layer 5 Cu, Ga co-doped p-type ZnO layer 5A Alternating structure 5a ZnO single crystal layer 5b Cu layer 5c Ga layer 6n n-side electrode 6p p-side electrode 7 Bonding electrode 11 ZnO substrate 12 ZnO buffer layer 13 n-type ZnO layer 14 n-type MgZnO layer 15 active layer 15b MgZnO barrier layer 15w ZnO well layer 16 Cu, Ga co-doped p-type MgZnO layer 16A Alternating stacked structure 16a MgZnO single crystal layer 16b Cu layer 16c Ga layer 17n n-side electrode 17p p-side electrode 18 bonding electrode 21 c-plane sapphire substrate 22 MgO buffer layer 23 ZnO buffer layer 24 n-type ZnO layer 25 n-type MgZnO layer 26 active layer 27 Cu, Ga co-doped p Type MgZnO layer 28n n-side electrode 28pp p-side electrode 9 Bonding electrode 51 ZnO substrate 52 ZnO buffer layer 53 Undoped ZnO layer 54 Alternating laminated structure 54a ZnO single crystal layer 54b Cu layer 54c Ga layer 71 Vacuum chamber 72 Zn source gun 73 O source gun 74 Mg source gun 75 Cu source gun 76 Ga Source gun 77 Stage 78 Substrate 79 Film thickness meter 80 RHEED gun 81 Screen

Claims (7)

(a)第1のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、
(b)前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、Cuまたは/及びAgであるIB族元素を含むIB族元素層を形成する工程と、
(c)前記IB族元素層上に、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、
(d)前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層を形成する工程と、
(e)前記工程(a)〜(d)を繰り返して積層構造を形成する工程と、
(f)前記積層構造をアニールして、前記IB族元素と前記IIIB族元素が共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する工程と
を有するp型ZnO系半導体層の製造方法。
(A) forming a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer;
(B) On the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, IB containing a group IB element that is Cu or / and Ag without supplying O Forming a group element layer;
(C) forming a second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer on the group IB element layer;
(D) On the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, selected from the group consisting of B, Ga, Al, and In without supplying O Forming a Group IIIB element layer comprising one or more Group IIIB elements,
(E) repeating the steps (a) to (d) to form a laminated structure;
(F) annealing the laminated structure to form a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with the group IB element and the group IIIB element; A method for producing a p-type ZnO-based semiconductor layer.
前記工程(a)及び(c)を、MBE法により、350℃以下の基板温度で実施する請求項1に記載のp型ZnO系半導体層の製造方法。   The method for producing a p-type ZnO-based semiconductor layer according to claim 1, wherein the steps (a) and (c) are performed by a MBE method at a substrate temperature of 350 ° C or lower. 前記工程(a)及び(c)を、VI/IIフラックス比が0.5以上1以下という条件のもとで実施する請求項1または2に記載のp型ZnO系半導体層の製造方法。   The method for producing a p-type ZnO-based semiconductor layer according to claim 1 or 2, wherein the steps (a) and (c) are performed under a condition that a VI / II flux ratio is 0.5 or more and 1 or less. 基板上方に、n型ZnO系半導体層を形成する工程と、
前記n型ZnO系半導体層上方に、p型ZnO系半導体層を形成する工程と
を有し、
前記p型ZnO系半導体層を形成する工程は、
(a)第1のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、
(b)前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、Cuまたは/及びAgであるIB族元素を含むIB族元素層を形成する工程と、
(c)前記IB族元素層上に、第2のMgZn1−xO(0≦x≦0.6)単結晶層を形成する工程と、
(d)前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に、Oの供給を行わずに、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層を形成する工程と、
(e)前記工程(a)〜(d)を繰り返して積層構造を形成する工程と、
(f)前記積層構造をアニールして、前記IB族元素と前記IIIB族元素が共ドープされたp型MgZn1−xO(0≦x≦0.6)層を形成する工程と
を備えるZnO系半導体素子の製造方法。
Forming an n-type ZnO-based semiconductor layer above the substrate;
Forming a p-type ZnO-based semiconductor layer above the n-type ZnO-based semiconductor layer,
The step of forming the p-type ZnO-based semiconductor layer includes:
(A) forming a first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer;
(B) On the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, IB containing a group IB element that is Cu or / and Ag without supplying O Forming a group element layer;
(C) forming a second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer on the group IB element layer;
(D) On the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, selected from the group consisting of B, Ga, Al, and In without supplying O Forming a Group IIIB element layer comprising one or more Group IIIB elements,
(E) repeating the steps (a) to (d) to form a laminated structure;
(F) annealing the laminated structure to form a p-type Mg x Zn 1-x O (0 ≦ x ≦ 0.6) layer co-doped with the group IB element and the group IIIB element; A method for manufacturing a ZnO-based semiconductor element.
前記工程(a)及び(c)を、MBE法により、350℃以下の基板温度で実施する請求項4に記載のZnO系半導体素子の製造方法。   The method for manufacturing a ZnO-based semiconductor element according to claim 4, wherein the steps (a) and (c) are performed at a substrate temperature of 350 ° C. or less by an MBE method. 前記工程(a)及び(c)を、VI/IIフラックス比が0.5以上1以下という条件のもとで実施する請求項4または5に記載のZnO系半導体素子の製造方法。   The method for producing a ZnO-based semiconductor element according to claim 4 or 5, wherein the steps (a) and (c) are performed under a condition that a VI / II flux ratio is 0.5 or more and 1 or less. 第1のMgZn1−xO(0≦x≦0.6)単結晶層と、
前記第1のMgZn1−xO(0≦x≦0.6)単結晶層上に形成された、Cuまたは/及びAgであるIB族元素を含むIB族元素層と、
前記IB族元素層上に形成された、第2のMgZn1−xO(0≦x≦0.6)単結晶層と、
前記第2のMgZn1−xO(0≦x≦0.6)単結晶層上に形成された、B、Ga、Al、及びInからなる群より選択される一以上のIIIB族元素を含むIIIB族元素層と
を有し、
前記第1のMgZn1−xO(0≦x≦0.6)単結晶層、前記IB族元素層、前記第2のMgZn1−xO(0≦x≦0.6)単結晶層、及び、前記IIIB族元素層が、この順に繰り返して積層されたn型ZnO系半導体積層構造。
A first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer;
A group IB element layer including a group IB element of Cu or / and Ag formed on the first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer;
A second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer formed on the group IB element layer;
One or more group IIIB elements selected from the group consisting of B, Ga, Al, and In formed on the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer A group IIIB element layer containing
The first Mg x Zn 1-x O (0 ≦ x ≦ 0.6) single crystal layer, the IB group element layer, the second Mg x Zn 1-x O (0 ≦ x ≦ 0.6) An n-type ZnO-based semiconductor multilayer structure in which a single crystal layer and the group IIIB element layer are repeatedly laminated in this order.
JP2013085380A 2013-04-16 2013-04-16 P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure Active JP6100590B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013085380A JP6100590B2 (en) 2013-04-16 2013-04-16 P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013085380A JP6100590B2 (en) 2013-04-16 2013-04-16 P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure

Publications (2)

Publication Number Publication Date
JP2014207396A JP2014207396A (en) 2014-10-30
JP6100590B2 true JP6100590B2 (en) 2017-03-22

Family

ID=52120720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013085380A Active JP6100590B2 (en) 2013-04-16 2013-04-16 P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure

Country Status (1)

Country Link
JP (1) JP6100590B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104418748B (en) * 2013-08-22 2016-03-23 中国科学院大连化学物理研究所 A kind of o-Xylene Oxidation in Liquid Phase is coupled with esterification and prepares the method for Bisphthalate

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6231841B2 (en) * 2013-10-04 2017-11-15 スタンレー電気株式会社 Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
WO2018011648A1 (en) * 2016-07-11 2018-01-18 株式会社半導体エネルギー研究所 Metal oxide, and semiconductor device having said metal oxide
CN109207925B (en) * 2018-11-12 2020-12-29 河北北方学院 Preparation method of zinc oxide transparent conductive film for high-efficiency thin-film solar cell

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4126332B2 (en) * 1999-08-13 2008-07-30 学校法人高知工科大学 Low resistance p-type single crystal zinc oxide and method for producing the same
JP4016245B2 (en) * 2001-10-03 2007-12-05 信越半導体株式会社 Light emitting device and manufacturing method thereof
JP2004193270A (en) * 2002-12-10 2004-07-08 Sharp Corp Oxide semiconductor light emitting element
JP4270885B2 (en) * 2003-01-09 2009-06-03 シャープ株式会社 Oxide semiconductor light emitting device
JP2004296796A (en) * 2003-03-27 2004-10-21 Shin Etsu Handotai Co Ltd Light emitting device and its manufacturing method
KR100711203B1 (en) * 2005-08-23 2007-04-24 한국과학기술연구원 The method for fabricating p-type, intrinsic and n-type composite light emitting diode using ZnO
US7723154B1 (en) * 2005-10-19 2010-05-25 North Carolina State University Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
JP5122738B2 (en) * 2005-11-01 2013-01-16 スタンレー電気株式会社 Method for manufacturing ZnO crystal or ZnO-based semiconductor compound crystal, and method for manufacturing ZnO-based light emitting device
JP2009021540A (en) * 2007-06-13 2009-01-29 Rohm Co Ltd Zno-based thin film and zno-based semiconductor element
JP5176254B2 (en) * 2008-04-17 2013-04-03 国立大学法人九州工業大学 p-type single crystal ZnO
JP5507234B2 (en) * 2009-12-22 2014-05-28 スタンレー電気株式会社 ZnO-based semiconductor device and manufacturing method thereof
JP5739765B2 (en) * 2011-01-20 2015-06-24 スタンレー電気株式会社 Manufacturing method of ZnO-based semiconductor layer and manufacturing method of ZnO-based semiconductor light emitting device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104418748B (en) * 2013-08-22 2016-03-23 中国科学院大连化学物理研究所 A kind of o-Xylene Oxidation in Liquid Phase is coupled with esterification and prepares the method for Bisphthalate

Also Published As

Publication number Publication date
JP2014207396A (en) 2014-10-30

Similar Documents

Publication Publication Date Title
JP6092586B2 (en) ZnO-based semiconductor layer and manufacturing method thereof, and manufacturing method of ZnO-based semiconductor light-emitting element
JP6100590B2 (en) P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure
JP5096844B2 (en) Method for producing ZnO-based compound semiconductor layer
JP6017243B2 (en) ZnO-based semiconductor device and method for manufacturing ZnO-based semiconductor device
JP6100591B2 (en) P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure
JP6155118B2 (en) P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure
JP6116989B2 (en) Cu-doped p-type ZnO-based semiconductor crystal layer and manufacturing method thereof
JP6219089B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP6387264B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP6092657B2 (en) P-type ZnO-based semiconductor layer manufacturing method, ZnO-based semiconductor element manufacturing method, and n-type ZnO-based semiconductor multilayer structure
JP5912968B2 (en) Manufacturing method of p-type ZnO-based semiconductor film and manufacturing method of ZnO-based semiconductor element
JP6334929B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP6231841B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP5952120B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP6092648B2 (en) P-type ZnO-based semiconductor single crystal layer and ZnO-based semiconductor element
JP6419472B2 (en) Method for manufacturing p-type ZnO-based semiconductor layer and method for manufacturing ZnO-based semiconductor element
JP2014027134A (en) p-TYPE ZnO-BASED SEMICONDUCTOR SINGLE CRYSTAL LAYER, AND ZnO-BASED SEMICONDUCTOR ELEMENT
JP2015115566A (en) p-TYPE ZnO-BASED SEMICONDUCTOR LAYER, ZnO-BASED SEMICONDUCTOR ELEMENT, p-TYPE ZnO-BASED SEMICONDUCTOR LAYER MANUFACTURING METHOD AND ZnO-BASED SEMICONDUCTOR ELEMENT MANUFACTURING METHOD
JP6470061B2 (en) Manufacturing method of p-type ZnO-based semiconductor structure and manufacturing method of ZnO-based semiconductor element
JP6267973B2 (en) Method for producing Ag-doped p-type ZnO-based semiconductor crystal layer
JP2014027135A (en) p-TYPE ZnO-BASED SEMICONDUCTOR SINGLE CRYSTAL LAYER, AND ZnO-BASED SEMICONDUCTOR ELEMENT
JP2016033934A (en) P-TYPE ZnO SEMICONDUCTOR LAYER MANUFACTURING METHOD AND ZnO SEMICONDUCTOR ELEMENT MANUFACTURING METHOD
JP2016033935A (en) P-TYPE ZnO SEMICONDUCTOR LAYER MANUFACTURING METHOD AND ZnO SEMICONDUCTOR ELEMENT MANUFACTURING METHOD
JP6516258B2 (en) Method of manufacturing ZnO based semiconductor structure
JP6572089B2 (en) ZnO-based semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170223

R150 Certificate of patent or registration of utility model

Ref document number: 6100590

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250