JP6009182B2 - Semiconductor device - Google Patents

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英明 宍戸
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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。 The semiconductor device using an oxide semiconductor and a manufacturing method thereof.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

金属酸化物の中には半導体特性を示すものがある。 Some metal oxides have semiconductor characteristics. 半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている。 Examples of such metal oxides having semiconductor characteristics include tungsten oxide, tin oxide, indium oxide, zinc oxide, and the like thin film transistor of the metal oxide having such a semiconductor characteristic as a channel formation region is already known .

近年、絶縁表面を有する基板上に形成された金属酸化物を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。 Recently, a technique for forming a thin film transistor (TFT) using a metal oxide formed on a substrate having an insulating surface has attracted attention. 薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 Thin film transistors are widely applied to electronic devices such as an IC or an electro-optical device, development has been accelerated, especially as switching elements for image display devices. 特許文献1には、金属酸化物を用いた薄膜トランジスタの構造が開示されており、ドレイン電極層及びソース電極層の上端部が、断面において、曲面形状を有している。 Patent Document 1, the structure of the thin film transistor using a metal oxide is disclosed, the upper end portion of the drain electrode layer and the source electrode layer, in cross section, has a curved shape.

特開2010−135772 Patent 2010-135772

酸化物半導体層をチャネルとするトランジスタは、加工条件又は熱処理条件によって電気的特性が変化することがある。 The transistor using the oxide semiconductor layer as a channel, there is the electrical characteristics are changed by the processing conditions or heat treatment conditions.

また、酸化物半導体層の上面形状や、ソース電極層の上面形状や、ドレイン電極層の上面形状や、それらの位置関係(配線のレイアウトとも呼ぶ)などによっても電気的特性が変化する傾向がある。 The upper surface shape of the oxide semiconductor layer, and the shape of the upper surface of the source electrode layer, the upper surface shape of the drain electrode layer (also referred to as a layout of the wiring) their positional relationship tends to electrical characteristic varies depending etc. . 特に、酸化物半導体層をチャネルとするトランジスタのチャネル長Lが4.5μm以下、または3μm以下において電気的特性が変化する傾向がある。 In particular, the oxide semiconductor channel length of a transistor is referred to as the channel layer L is 4.5μm or less, or tends to electrical characteristics change in 3μm or less.

これらは、酸化物半導体層をチャネルとするトランジスタの製造工程時に酸化物半導体層から酸素や水素などが脱離または拡散することなどに起因するものと考えられる。 These are believed to be due, etc. to such as oxygen and hydrogen from the oxide semiconductor layer during the manufacturing process of the transistor using the oxide semiconductor layer as a channel is released or diffused. 特に、酸素や水素などは、c軸が揃っている結晶部を含む酸化物半導体層中において、ab面内方向に移動しやすく、c軸方向には移動しにくいため、酸化物半導体層の端面の位置や、酸化物半導体層の端面と接する材料の影響が大きいことが分かった。 In particular, such as oxygen and hydrogen, in the oxide semiconductor layer including a crystal portion c-axes are aligned, easily move to the ab plane direction, since it is difficult to move in the c-axis direction, the end surface of the oxide semiconductor layer position or, it was found that a large effect of the material in contact with the end surface of the oxide semiconductor layer. また、酸化物半導体層の端面を金属材料からなる金属電極で覆った場合、金属電極は、酸化物半導体層の端面からの酸素や水素などの脱離や拡散はブロックされてしまうことがわかった。 Furthermore, if covered with a metal electrode formed of the end surface of the oxide semiconductor layer of a metal material, a metal electrode, desorption and diffusion of such as oxygen and hydrogen from the end face of the oxide semiconductor layer was found to become blocked .

酸化物半導体層上に接して金属電極を形成した後に加熱する場合、金属電極と重なる領域は、酸化物半導体層の端面からの拡散や脱離が主に行われる。 When heating after formation of the metal electrodes in contact with the oxide semiconductor layer, a region overlapping with the metal electrode, diffusion and desorption from the end surface of the oxide semiconductor layer is mainly performed. 酸化物半導体層の端面に接してあまり重ならない、好ましくは重ならないように金属電極を形成する。 Do not overlap too much in contact with the end face of the oxide semiconductor layer, preferably forming a metal electrode so as not to overlap.

また、その金属電極の上面形状は、酸化物半導体層が矩形である場合、上面形状の端部の周縁が曲線を描くような形状、或いは長方形の四隅を切り落とした形状とする。 The upper surface shape of the metal electrode, an oxide semiconductor layer be a rectangular, peripheral end of the upper surface shape is shaped as a curve, or a shape obtained by cutting off a rectangular corners. 金属電極をこのような形状とすることで電界集中を抑えることができる。 The metal electrode can be suppressed electric field concentration by this shape. なお、酸化物半導体層上に接する金属電極は、ドレイン電極層またはソース電極層である。 The metal electrodes in contact with the oxide semiconductor layer is a drain electrode layer or the source electrode layer.

本明細書で開示する発明の一つは、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に酸化物絶縁膜とを有し、ソース電極層の周縁は、酸化物半導体層の周縁の内側に配置され、ドレイン電極層の周縁は、酸化物半導体層の周縁の内側に配置され、酸化物半導体層の端面は、酸化物絶縁膜で覆われていることを特徴とする半導体装置である。 One of the inventions disclosed herein, a gate insulating layer over the gate electrode layer, an oxide semiconductor layer over the gate insulating layer, source and drain electrode layers in contact with the oxide semiconductor layer, the source and an oxide insulating film on the electrode layer and the drain electrode layer, the periphery of the source electrode layer is located inside the periphery of the oxide semiconductor layer, the drain electrode layer peripheral edge, the peripheral edge of the oxide semiconductor layer arranged inside the end surface of the oxide semiconductor layer is a semiconductor device characterized by being covered with the oxide insulating film.

上記構成において、酸化物半導体層の周縁は、ゲート電極層の周縁の内側に配置することが好ましい。 In the above structure, the periphery of the oxide semiconductor layer is preferably disposed inside the periphery of the gate electrode layer. 酸化物半導体層の周縁をゲート電極層の周縁の内側に配置すると、ゲート電極層の端部と重なる領域の段差などがないため、平坦性が高い。 Placing the peripheral edge of the oxide semiconductor layer on the inside of the periphery of the gate electrode layer, since there is no such difference in level in the region which overlaps with the end portion of the gate electrode layer, a high flatness.

また、上記構成において、ソース電極層またはドレイン電極層の上面形状(パターン形状とも呼ぶ)は長方形であり、その四隅の周縁は、曲線を描く。 In the above structure, (also referred to as a pattern shape) the shape of the upper surface of the source and drain electrode layers are rectangular, the peripheral edge of its four corners, a curve. 或いは、上記構成において、ソース電極層またはドレイン電極層の上面形状は長方形の四隅が切り取られた形状である。 Alternatively, in the above structure, the shape of the upper surface of the source or drain electrode layer is in the form of rectangular corners were cut.

また、上記構成において、ソース電極層の周縁と酸化物半導体層の周縁との間隔はチャネル長L以上であるレイアウトとする。 In the above structure, the distance between the peripheral edge of the peripheral and the oxide semiconductor layer of the source electrode layer and the layout is more than the channel length L. また、ドレイン電極層の周縁と酸化物半導体層の周縁との間隔はチャネル長L以上であるレイアウトとする。 The distance between the peripheral edge of the peripheral and the oxide semiconductor layer of the drain electrode layer and the layout is more than the channel length L.

また、酸化物半導体層のチャネル形成領域の上面形状は、長方形、或いはC字形状またはU字形状とする。 Further, the shape of the upper surface of the channel formation region of the oxide semiconductor layer can be rectangular, or a C-shape or U-shape. また、そのチャネル長Lは、4.5μm以下、好ましくは3μm以下とする。 Further, the channel length L, 4.5 [mu] m or less, preferably 3μm or less.

酸化物半導体層の材料は、少なくともInを含む酸化物半導体であり、例えば、酸化インジウム、二元系金属の酸化物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(前記したように、IGZOとも表記する。)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb− The material of the oxide semiconductor layer, at least In is an oxide semiconductor including, for example, indium oxide, In-Zn-based oxide is an oxide of two-component metal, In-Mg-based oxide, In-Ga-based oxides, ternary in-Ga-Zn-based oxide is an oxide of a metal (as described above, also referred to as IGZO.), in-Al-Zn-based oxide, an in-Sn-Zn-based oxide , In-Hf-Zn-based oxide, In-La-Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, an In-Sm- Zn-based oxide, an In-Eu-Zn-based oxide, an In-Gd-Zn-based oxide, an In-Tb-Zn-based oxide, an In-Dy-Zn-based oxide, an In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm-Zn-based oxide, an In-Yb- n系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物などを用いることができる。 n based oxide, In-Lu-Zn-based oxide, In-Sn-Ga-Zn-based oxide is a four-component metal oxide, In-Hf-Ga-Zn-based oxide, In-Al-Ga -Zn-based oxide, In-Sn-Al-Zn-based oxide, In-Sn-Hf-Zn-based oxide, and the like can be used In-Hf-Al-Zn-based oxide.

なお、ここで、例えば、In−Ga−Zn系酸化物とは、In、Ga及びZnを有する酸化物という意味であり、InとGaとZnの比率は問わない。 Here, for example, an In-Ga-Zn-based oxide, In, and means an oxide containing Ga and Zn, the ratio of In, Ga, and Zn is not limited. また、In、Ga及びZn以外の金属元素が含まれていてもよい。 Further, In, may contain a metal element other than Ga and Zn.

また、その酸化物半導体層の上面形状は、矩形である場合、上面形状の端部の周縁が曲線を描くような形状、或いは長方形の四隅を切り落とした形状とする。 The upper surface shape of the oxide semiconductor layer, when a rectangular, peripheral end of the upper surface shape is shaped as a curve, or a shape obtained by cutting off a rectangular corners.

また、酸化物半導体層が矩形である場合を例として挙げたが、特に限定されず、酸化物半導体層の上面形状は円形や楕円形や多角形などの形状でもよい。 Although the oxide semiconductor layer is mentioned as an example a case is rectangular, is not particularly limited, the shape of the upper surface of the oxide semiconductor layer may be a shape such as circular, elliptical or polygonal. 酸化物半導体層の上面形状が矩形でない場合においても、酸化物半導体層上に接して形成する金属電極は、酸化物半導体層の端面をできるだけ覆わないようにする。 In case the upper surface shape of the oxide semiconductor layer is not rectangular also, a metal electrode is formed in contact with the oxide semiconductor layer is to prevent as much as possible to cover the end surface of the oxide semiconductor layer. 金属電極の一部が酸化物半導体層の端面を覆う場合、端面と重なる金属電極のパターンは、細いパターンとし、チャネル形成領域から十分離れた位置で酸化物半導体層の端面と金属電極の細いパターンが重なるように配置することが好ましい。 If part of the metal electrode covers the end surface of the oxide semiconductor layer, the pattern of the metal electrode overlapping the end surface, and a narrow pattern, narrow end of the end surface and the metal electrode of the oxide semiconductor layer at a position sufficiently away from the channel forming region pattern it is preferably disposed so as to overlap.

また、他の発明の一つは、金属電極の一部が酸化物半導体層の端面を覆う場合であり、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上に接するソース電極層及びドレイン電極層と、ソース電極層及び前記ドレイン電極層上に酸化物絶縁膜とを有し、酸化物半導体層のチャネル形成領域の上面形状は、C字形状またはU字形状であり、酸化物半導体層の端面が酸化物絶縁膜で覆われている領域は、酸化物半導体層の端面がソース電極層と重なる領域と、酸化物半導体層の端面がドレイン電極層と重なる領域との合計面積よりも大きいことを特徴とする半導体装置である。 Also, one of the other invention, the case where part of the metal electrode covers the end surface of the oxide semiconductor layer, a gate insulating layer over the gate electrode layer, an oxide semiconductor layer over the gate insulating layer, oxidation object has a semiconductor layer source electrode layer in contact with and on the drain electrode layer, and an oxide insulating film on the source electrode layer and the drain electrode layer, the shape of the upper surface of the channel formation region of the oxide semiconductor layer, C-shape or a U-shape, the area where the end surface of the oxide semiconductor layer is covered with the oxide insulating film includes a region in which the end surface of the oxide semiconductor layer overlaps with the source electrode layer, the oxide semiconductor layer end face the drain electrodes of the a wherein a is larger than the total area of ​​the region overlapping with the layer.

なお、酸化物半導体層の端面は、酸化物絶縁膜で覆う構成とする。 The end face of the oxide semiconductor layer has a structure covered with the oxide insulating film. 酸化物絶縁膜は、十分な酸素を含み、酸化物半導体層への酸素供給源となるような膜とすることが好ましい。 The oxide insulating film includes sufficient oxygen, it is preferable that the film such that oxygen supply to the oxide semiconductor layer. 具体的には、酸化物絶縁膜として酸化シリコン膜、酸化窒化シリコン膜などを用い、さらにイオン注入法や酸素プラズマ処理などによって酸化物絶縁膜に酸素を添加してもよい。 Specifically, a silicon oxide film as the oxide insulating film, such as using a silicon oxynitride film may be added to oxygen in the oxide insulating film, such as by further ion implantation method or an oxygen plasma treatment.

金属電極が重なっていない酸化物半導体層や、端面近傍の領域は、十分に水素の脱離や、酸素の供給を行うことができる。 And an oxide semiconductor layer which does not overlap the metal electrodes, in the vicinity of the end face region can be performed sufficiently desorbed and hydrogen, the supply of oxygen. また、水素の脱離のための加熱処理や、酸素の供給を行うための加熱処理は、水素の拡散距離や、酸素の拡散距離にもよるが、温度が高いほど広い範囲で脱離または拡散し、時間が長いほど広い範囲で脱離または拡散が生じる。 The heat treatment for performing heating treatment and for the elimination of hydrogen, the supply of oxygen, the diffusion distance and the hydrogen, although depending on the oxygen diffusion distance, leaving or spread over a wide range as the temperature is higher and, elimination or diffusion occurs at longer wide range of time.

従って、金属電極の上面形状や、酸化物半導体層のアイランド形状を所望の形状、即ち、十分に水素や酸素が拡散できるような形状とすると、短時間での処理で十分に水素や酸素が拡散できるようにすることができる。 Accordingly, the upper surface shape of the metal electrodes, the island shape desired shape of the oxide semiconductor layer, i.e., sufficiently when hydrogen and oxygen are shaped so as to diffuse sufficiently hydrogen and oxygen diffusion in the processing of a short period of time it is possible to be so. また、酸化物半導体層のアイランド形状の寸法を縮小することによっても十分に水素や酸素が拡散できるような形状とすることができる。 Further, sufficient hydrogen and oxygen by reducing the size of the island-shaped oxide semiconductor layer can be shaped so as to diffuse. その結果、酸化物半導体層を用いたトランジスタの基板面内における電気特性のバラツキが低減される。 As a result, variations in the electrical characteristics in the substrate plane of a transistor including an oxide semiconductor layer is reduced.

例えば、酸化物半導体層上にソース電極層及びドレイン電極層を形成した後、窒素雰囲気や減圧雰囲気で350℃以上の加熱を行って、酸化物半導体層の露出面、主に端面から水素を放出させ、酸化物半導体層中の水素濃度を効率よく低減することができる。 For example, after forming the source electrode layer and a drain electrode layer over the oxide semiconductor layer, and then heated for 350 ° C. or higher in a nitrogen atmosphere or vacuum atmosphere, the exposed surface of the oxide semiconductor layer, mainly hydrogen from the end face emission are allowed, it is possible to reduce the hydrogen concentration in the oxide semiconductor layer efficiently. また、酸化物半導体層上にソース電極層及びドレイン電極層を形成した後、十分な酸素を含み、酸化物半導体層への酸素供給源となるような膜を形成することで、その膜と接する酸化物層半導体層の領域、主に端面から酸化物半導体層に酸素を供給し、酸化物半導体層の酸素欠損を低減することができる。 Further, after forming the source electrode layer and a drain electrode layer over the oxide semiconductor layer includes a sufficient oxygen, by forming a film such that oxygen supply to the oxide semiconductor layer, in contact with the membrane region of the oxide layer semiconductor layer, mainly supplies oxygen to the oxide semiconductor layer from the end surface, it is possible to reduce oxygen vacancies in the oxide semiconductor layer.

また、上記構成において、さらに酸化物絶縁膜上にソース配線を有し、ソース配線は、酸化物絶縁膜に形成されたコンタクトホールを介してソース電極層と電気的に接続する。 In the above structure, further comprising a source wiring on the oxide insulating film, the source wiring is electrically connected to the source electrode layer through a contact hole formed in the oxide insulating film. この場合、ソース電極層上にコンタクトホールが形成され、上方にソース配線が配置される。 In this case, a contact hole is formed on the source electrode layer, the source wire upwards are arranged.

また、酸化物半導体層に十分に水素や酸素が拡散できるような形状とするため、酸化物半導体層に開口部を設けてもよく、その構成は、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上にチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に酸化物絶縁膜とを有し、酸化物半導体層にゲート絶縁層に達する開口部を有し、酸化物半導体層の端面が酸化物絶縁膜で覆われていることを特徴とする半導体装置である。 Further, since the sufficient hydrogen and oxygen in the oxide semiconductor layer has a shape that allows diffusion may the opening is provided in the oxide semiconductor layer, the structure includes a gate insulating layer over the gate electrode layer, gate It has an oxide semiconductor layer including a channel formation region on the insulating layer, and the source and drain electrode layers in contact with the oxide semiconductor layer, and an oxide insulating film on the source electrode layer and a drain electrode layer, oxide has an opening at the object semiconductor layer reach the gate insulating layer, an end surface of the oxide semiconductor layer is a semiconductor device characterized by being covered with the oxide insulating film.

開口部を設けると、酸化物半導体層には、内周縁が設けられることになり、端面は、その内周縁と、外周縁との2カ所となる。 When an opening, the oxide semiconductor layer, will be the inner peripheral edge is provided, the end faces, with its inner peripheral edge, the two locations of the outer peripheral edge. 開口部には酸化物半導体層の内周縁の端面が設けられるため、その端面に接する酸化物絶縁膜(十分な酸素を含み、酸化物半導体層への酸素供給源となるような膜)を設けることで効率よく、酸化物半導体層の中心部まで酸素を拡散できる。 Since the opening end surface of the inner peripheral edge of the oxide semiconductor layer is provided, an oxide insulating film in contact with an end face thereof (including sufficient oxygen, film such that oxygen supply to the oxide semiconductor layer) provided can efficiently diffused, the oxygen to the center portion of the oxide semiconductor layer by. 特に酸化物半導体層のアイランド形状の面積が大きい場合、または、酸化物半導体層の周縁からの距離が不均一な部分がある複雑な形状に開口部を適宜設けることで、内周縁と外周縁の両方から酸素や水素の拡散を促すことができるため、有用である。 Particularly when the area of ​​the island-shaped oxide semiconductor layer is large, or oxides distance from the peripheral edge of the semiconductor layer by providing the openings suitably complicated shape with uneven portions, the inner and outer peripheral edges of the since both can be promoted diffusion of oxygen and hydrogen, it is useful. なお、開口部の形状は、特に限定されず、円形や多角形であってもよいし、スリット形状であってもよく、開口部は、一つの酸化物半導体層のアイランドに複数形成してもよい。 The shape of the opening is not particularly limited, and may be circular or polygonal, may be a slit-shaped openings, even if a plurality formed in islands of one oxide semiconductor layer good.

また、酸化物半導体層の開口部は、トランジスタの電気特性に影響が少ない位置、またはトランジスタの電気特性に影響が少ない大きさとすることが好ましい。 The opening of the oxide semiconductor layer is preferably less affected positioned electrical characteristics of the transistor, or the influence on the electric characteristics is small size of the transistors. 例えば開口部はチャネル形成領域に形成し、ソース電極層及びドレイン電極層と重ならない位置に設け、開口部の大きさはチャネル長Lよりも幅を小さくする。 For example the opening is formed in the channel forming region, provided at a position not overlapping the source and drain electrode layers, the size of the opening is smaller width than the channel length L. または、開口部は酸化物半導体層の外周縁とソース電極層の間、または酸化物半導体層の外周縁とドレイン電極層との間に設ける。 Or, the opening provided between the outer periphery and the drain electrode layer between the outer periphery and the source electrode layer of the oxide semiconductor layer or an oxide semiconductor layer.

同一基板上に複数のトランジスタを作製する場合、酸化物半導体層をチャネルとするトランジスタのチャネル長が4.5μm以下、または3μm以下において、基板面内におけるトランジスタの電気特性のバラツキが低減できる。 Case of manufacturing a plurality of transistors on the same substrate, an oxide channel length of a transistor of the semiconductor layer as a channel is 4.5μm or less, or in 3μm or less, can be reduced variation in electrical characteristics of the transistor in the substrate plane.

本発明の一態様を示す半導体装置の上面図および断面図の一例である。 It is an example of a top view and cross-sectional views of a semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す半導体装置の上面図の一例である。 It is an example of a top view of the semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す半導体装置の上面図および断面図の一例である。 It is an example of a top view and cross-sectional views of a semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す半導体装置の上面図および断面図の一例である。 It is an example of a top view and cross-sectional views of a semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す半導体装置の上面図の一例である。 It is an example of a top view of the semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す半導体装置の上面図および断面図の一例である。 It is an example of a top view and cross-sectional views of a semiconductor device according to an embodiment of the present invention. 本発明の一態様を示す表示装置の上面図の一例である。 It is an example of a top view of a display device according to an embodiment of the present invention. (A)は、本発明の一態様を示す半導体装置の上面図の一例であり、(B)は酸化物半導体層の上面図である。 (A) is an example of a top view of the semiconductor device according to an embodiment of the present invention, (B) is a top view of the oxide semiconductor layer. 本発明の一態様を示す表示装置の上面図の一例である。 It is an example of a top view of a display device according to an embodiment of the present invention. 電子機器を説明する図。 Illustrate an electronic device. 電子機器を説明する図。 Illustrate an electronic device.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。 In the following, it is described in detail with reference to the drawings, embodiments of the present invention. ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。 However, the present invention is not limited to the following description, it that modes and details can be variously changed, is easily understood by those skilled in the art. また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Further, the present invention is not to be construed as being limited to the description of the embodiments below.

(実施の形態1) (Embodiment 1)
本実施の形態では、酸化物半導体層の端面に接してドレイン電極層及びソース電極層が重ならないレイアウトであるトランジスタの一例を示す。 In this embodiment, an example of a layout that does not overlap the oxide semiconductor layer drain electrode layer and the source electrode layer in contact the end surface of the transistor.

図1(A)は、ボトムゲート型のトランジスタの上面図を示す図であり、図1(A)中の鎖線ABで切断した断面図が図1(B)である。 1 (A) is a diagram showing a top view of a bottom-gate transistor, sectional view chain line taken along AB in FIG. 1 (A) is a diagram 1 (B).

図1(A)に示すように、酸化物半導体層104の周縁は、チャネル長方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、ゲート電極層102の周縁よりも内側に配置されている。 As shown in FIG. 1 (A), the periphery of the oxide semiconductor layer 104 is rectangular corners having a long side in the channel length direction has a curve, respectively, are arranged inside the periphery of the gate electrode layer 102 ing. なお、ゲート電極層102の周縁とは、ゲート電極層102の端面における下端部と基板101との境界を指しており、外周縁である。 Note that the periphery of the gate electrode layer 102, points to a boundary between the lower end and the substrate 101 in the end face of the gate electrode layer 102, an outer peripheral edge.

また、ドレイン電極層105の周縁は、チャネル長方向と垂直な方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the drain electrode layer 105 is rectangular corners having a long side in a channel length direction perpendicular to the direction is a curved, respectively, are arranged inside the periphery of the oxide semiconductor layer 104. なお、ドレイン電極層105の周縁とは、ドレイン電極層105の端面における下端部と酸化物半導体層104との境界を指しており、外周縁である。 Note that the periphery of the drain electrode layer 105, points to a boundary between the lower end portion at the end face of the drain electrode layer 105 and the oxide semiconductor layer 104, an outer peripheral edge.

また、ソース電極層106の周縁は、チャネル長方向と垂直な方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the source electrode layer 106 is rectangular corners having a long side in a channel length direction perpendicular to the direction is a curved, respectively, are arranged inside the periphery of the oxide semiconductor layer 104. なお、ソース電極層106の周縁とは、ドレイン電極層105の端面における下端部と酸化物半導体層104との境界を指しており、外周縁である。 Note that the periphery of the source electrode layer 106, points to a boundary between the lower end portion at the end face of the drain electrode layer 105 and the oxide semiconductor layer 104, an outer peripheral edge. ドレイン電極層105及びソース電極層106の上面形状を図1(A)に示す形状とすることで電界集中を抑えることができる。 The shape of the top surface of the drain electrode layer 105 and the source electrode layer 106 can be suppressed electric field concentration by the shape shown in FIG. 1 (A).

なお、トランジスタのチャネル長Lは、図1(A)で示したドレイン電極層105とソース電極層106の間隔である。 Note that the channel length L of the transistor is the spacing of the drain electrode layer 105 and the source electrode layer 106 shown in FIG. 1 (A). また、ソース電極層106及びドレイン電極層105は、酸化物半導体層104の周縁と重ならない。 The source electrode layer 106 and the drain electrode layer 105 does not overlap with the periphery of the oxide semiconductor layer 104. 酸化物半導体層104の周縁と、ソース電極層106の周縁との距離W1、W2、W3及び、ドレイン電極層105の周縁との距離W4は、チャネル長L以上である。 And the peripheral edge of the oxide semiconductor layer 104, the distance between the periphery of the source electrode layer 106 W1, W2, W3 and the distance W4 between the periphery of the drain electrode layer 105 is more than the channel length L. トランジスタのチャネル長Lは、4.5μm以下、好ましくは3μm以下である。 Channel length L of the transistor, 4.5 [mu] m or less, preferably 3μm or less.

また、酸化物半導体層104の端部は、図1(B)に示すようにテーパー形状となっており、酸化物半導体層104の端面は酸化物絶縁膜107で覆われている。 The end portion of the oxide semiconductor layer 104 is a tapered shape, as shown in FIG. 1 (B), the end surface of the oxide semiconductor layer 104 is covered with the oxide insulating film 107. なお、酸化物半導体層104の端部におけるテーパー角は、10°以上70°以下とする。 Incidentally, the taper angle at the end portion of the oxide semiconductor layer 104, a 10 ° to 70 ° or less. なお、酸化物半導体層104の周縁とは、酸化物半導体層104の端面における下端部とゲート絶縁層103との境界を指しており、外周縁である。 Note that the periphery of the oxide semiconductor layer 104, points to a boundary between the lower portion and the gate insulating layer 103 at the end face of the oxide semiconductor layer 104, an outer peripheral edge.

酸化物半導体層104の端面はドレイン電極層105やソース電極層106と重なっておらず、酸化物絶縁膜107で覆われているため、酸化物半導体層104の端面から効率よく酸化物絶縁膜107からの酸素を拡散させて、酸化物半導体層104の内部に酸素を供給することができる。 Oxide end face of the semiconductor layer 104 is not overlapped with the drain electrode layer 105 and the source electrode layer 106, the oxide is covered with the insulating film 107, the oxide efficiently oxides from the end face of the semiconductor layer 104 insulating film 107 oxygen is diffused from, oxygen can be supplied to the inside of the oxide semiconductor layer 104.

なお、図1(A)、及び図1(B)には図示していないが、ドレイン電極層105やソース電極層106は、それぞれの上方に形成する配線や電極と接続させればよい。 Incidentally, FIG. 1 (A), the and although not shown in FIG. 1 (B), the drain electrode layer 105 and the source electrode layer 106, it is sufficient to connect the wiring and electrodes formed above each of.

図1(A)、及び図1(B)に示したトランジスタの作製方法の一例を以下に説明する。 FIG. 1 (A), the and illustrating an example of a method for manufacturing a transistor shown in FIG. 1 (B) below.

まず、絶縁表面を有する基板101上にゲート電極層102を形成する。 First, a gate electrode layer 102 over a substrate 101 having an insulating surface.

絶縁表面を有する基板101に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。 There is no particular limitation on a substrate that can be used as the substrate 101 having an insulating surface, it is necessary to have heat resistance high enough to withstand heat treatment performed later. 例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。 For example, it is possible to use a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a ceramic substrate, a quartz substrate, or a sapphire substrate. また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板101として用いてもよい。 Further, the single crystal semiconductor substrate such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, can also apply the SOI substrate, or the like in which a semiconductor element is provided on these substrates, it may be used as the substrate 101.

また、基板101として、可撓性基板を用いて半導体装置を作製してもよい。 Further, as the substrate 101 may be a semiconductor device is manufactured using the flexible substrate. 可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層104を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体層104を含むトランジスタを作製し、その後、可撓性基板に剥離、転置してもよい。 To produce a flexible semiconductor device, a transistor including an oxide semiconductor layer 104 may be directly formed on a flexible substrate, a transistor including an oxide semiconductor layer 104 in other manufacturing substrate prepared, then, peeling the flexible substrate may be transposed. なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層104を含むトランジスタとの間に剥離層を設けるとよい。 The release from the formation substrate to the flexible substrate, in order to transpose, a separation layer may be provided between the transistors including the manufacturing substrate and the oxide semiconductor layer 104.

また、必要があれば、絶縁表面を有する基板101上に下地絶縁層を形成してもよい。 Further, if necessary, on a substrate 101 having an insulating surface may be a base insulating layer. 下地絶縁層としては、プラズマCVD法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。 As the base insulating layer, by a plasma CVD method, a sputtering method, a silicon oxide, silicon oxynitride, aluminum oxide, aluminum nitride, hafnium oxide, can be formed using gallium oxide, or a mixed material thereof.

ゲート電極層102の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。 Material of the gate electrode layer 102 can be formed using molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, a metal material or an alloy material mainly containing these or scandium. また、ゲート電極層102としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。 Further, the semiconductor film may be used a silicide film such as a nickel silicide typified by a polycrystalline silicon film doped with an impurity element such as phosphorus gate electrode layer 102. ゲート電極層102は、単層構造としてもよいし、積層構造としてもよい。 The gate electrode layer 102 may have a single layer structure or a stacked structure. 本実施の形態では、スパッタリング法により膜厚100nmのタングステン膜を形成し、所望の形状にパターニングする。 In this embodiment, a tungsten film having a thickness of 100nm was formed by sputtering and patterned into a desired shape.

また、ゲート電極層102の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。 The material of the gate electrode layer 102 is indium oxide containing indium oxide and tin oxide, tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, may also be applied a conductive material such as indium tin oxide to which silicon oxide is added. また、上記導電性材料と、上記金属材料の積層構造とすることもできる。 Also, it and the conductive material, also be a laminated structure of the metal material.

次いで、ゲート電極層102上にゲート絶縁層103を形成する。 Then, a gate insulating layer 103 over the gate electrode layer 102.

ゲート絶縁層103の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。 The gate insulating layer 103, a silicon oxide film, a gallium oxide film, an aluminum oxide film, a silicon nitride film, a silicon oxynitride film can be formed by using aluminum oxynitride film, or a silicon nitride oxide film. ゲート絶縁層103は、酸化物半導体層104と接する部分において酸素を含むことが好ましい。 The gate insulating layer 103 preferably contains oxygen in a portion which is in contact with the oxide semiconductor layer 104. 特に、ゲート絶縁層103は、膜中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層103として、酸化シリコン膜を用いる場合には、SiO 2+α (ただし、α>0)とする。 In particular, the gate insulating layer 103 is preferably that at least a stoichiometric amount exceeding ratio of oxygen present in the film (bulk), for example, as the gate insulating layer 103, when using a silicon oxide film, SiO 2 + α (However, α> 0) to. 本実施の形態では、ゲート絶縁層103として、SiO 2+α (ただし、α>0)である酸化シリコン膜を用いる。 In this embodiment, as the gate insulating layer 103, SiO 2 + α (although, alpha> 0) is a silicon oxide film used is. この酸化シリコン膜をゲート絶縁層103として用いることで、酸化物半導体層104に酸素を供給することができ、特性を良好にすることができる。 The silicon oxide film by using as the gate insulating layer 103, oxygen can be supplied to the oxide semiconductor layer 104, it is possible to improve the characteristics. さらに、ゲート絶縁層103は、作製するトランジスタのサイズやゲート絶縁層103の段差被覆性を考慮して形成することが好ましい。 Further, the gate insulating layer 103 is preferably formed in consideration of the step coverage of the transistor size and the gate insulating layer 103 to be manufactured. 本実施の形態では、ゲート絶縁層103を積層構造とし、1層目をプラズマCVD法を用いて形成する膜厚50nmの窒化シリコン膜(成膜条件:基板を350℃の300秒加熱、SiH ガス:N ガス=50sccm:5000sccm、圧力60Pa、電力1500W)を用い、その上に2層目として、プラズマCVD法により膜厚200nmの酸化窒化シリコン膜(成膜条件:基板を350℃の300秒加熱、SiH ガス:N Oガス=100sccm:3000sccm、圧力40Pa、電力1500W)を形成する。 In this embodiment, the gate insulating layer 103 has a stacked structure, a silicon nitride film having a thickness of 50nm formed using the first layer by plasma CVD (film forming conditions: 300 seconds heating of the substrate 350 ° C., SiH 4 gas: N 2 gas = 50 sccm: 5000 sccm, pressure 60 Pa, using power 1500 W), as a second layer thereon, the silicon oxynitride film with a thickness of 200nm by plasma CVD (deposition conditions: the substrate 350 ° C. 300 sec heating, SiH 4 gas: N 2 O gas = 100 sccm: 3000 sccm, pressure 40 Pa, to form a power 1500 W).

また、ゲート絶縁層103の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSi (x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiO (x>0、y>0))、ハフニウムアルミネート(HfAl (x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。 Further, a hafnium oxide as the material of the gate insulating layer 103, yttrium oxide, hafnium silicate (HfSi x O y (x> 0, y> 0)), hafnium silicate (HfSiO x N y (x> 0, y> 0)), hafnium aluminate (HfAl x O y (x> 0, y> 0)), it can reduce gate leakage current by using a high-k material such as lanthanum oxide. さらに、ゲート絶縁層103は、単層構造としても良いし、積層構造としても良い。 Further, the gate insulating layer 103 may have a single layer structure or a stacked structure.

次いで、ゲート絶縁層103上に酸化物半導体膜を形成する。 Next, an oxide semiconductor film over the gate insulating layer 103.

ゲート絶縁層103上に形成する酸化物半導体積層の形成工程において、酸化物半導体膜に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁層103が形成された基板を予備加熱し、基板及びゲート絶縁層103に吸着した水素、水分などの不純物を脱離し排気することが好ましい。 In the step of forming the oxide semiconductor stack formed over the gate insulating layer 103, in order that hydrogen in the oxide semiconductor film, or water are contained as little as possible, as a pretreatment for the formation of the oxide semiconductor film, a sputtering the substrate gate insulating layer 103 is formed in the preliminary heating chamber of the apparatus preheated, hydrogen adsorbed on the substrate and the gate insulating layer 103, it is preferable to impurities desorbed exhaust such as moisture. なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。 Incidentally, the exhaust means provided in the preheating chamber, a cryopump is preferable.

酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。 The oxide semiconductor film, a sputtering gas used for forming hydrogen, water, the use of high-purity gas from which impurities have been removed or hydride preferred.

なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている)膜とすることが好ましい。 Note that the oxide semiconductor film, the condition such that much oxygen is contained during film formation (e.g., a film is formed by sputtering in an atmosphere of 100% oxygen) was deposited by, oxygen-rich (preferably is compared to a stoichiometric composition ratio of an oxide semiconductor in a crystalline state, it is preferable that the oxygen content contains excess region) film.

なお、本実施の形態において、酸化物半導体膜として、AC電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚35nmのIn−Ga−Zn系酸化物膜(IGZO膜)を成膜する。 In this embodiment, as the oxide semiconductor film, a sputtering method using a using a sputtering apparatus including an AC power supply, for forming an In-Ga-Zn-based oxide film having a thickness of 35 nm (IGZO film) . 本実施の形態において、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)の原子比のIn−Ga−Zn系酸化物ターゲットを用いる。 In this embodiment, In: Ga: Zn = 1: 1: 1 (= 1/3: 1/3: 1/3) using an In-Ga-Zn-based oxide target of atomic ratio. なお、成膜条件は、酸素及びアルゴン雰囲気下(酸素流量比率50%)、圧力0.7Pa、電源電力5kW、基板温度170℃とする。 The deposition conditions are oxygen and argon atmosphere (oxygen flow ratio of 50%), pressure 0.7 Pa, the source power 5 kW, the substrate temperature 170 ° C.. この成膜条件での成膜速度は、16nm/minである。 The film formation rate in this film forming conditions is a 16nm / min. なお、酸化物半導体膜の成膜時の基板温度は、室温以上450℃以下とする。 The substrate temperature for forming the oxide semiconductor film is set to room temperature or higher 450 ° C. or less.

酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。 The oxide semiconductor film, a single crystal (also referred to as polycrystal.) Polycrystalline or taking conditions such as amorphous.

好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。 Preferably, the oxide semiconductor film has a CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) film.

CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。 CAAC-OS film is not completely single crystal nor completely amorphous. CAAC−OS膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。 CAAC-OS film is an amorphous phase to the crystal has a crystal portion and amorphous portion - which is an oxide semiconductor film of amorphous mixed phase structure. なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。 Incidentally, the crystal part, it is often fits inside a cube of less than 100nm side. また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。 Also, a transmission electron microscope: an observation image obtained with (TEM Transmission Electron Microscope), a boundary between an amorphous portion and a crystal portion in the CAAC-OS film is not clear. また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。 In addition, the CAAC-OS film by TEM (also referred to as a grain boundary.) The grain boundaries can not be confirmed. そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。 Therefore, CAAC-OS film, a reduction in electron mobility due to the grain boundary is suppressed.

CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。 Crystal portion in the CAAC-OS film, c-axis is aligned in a direction parallel to the normal vector of or on the surface of the formation surface of the CAAC-OS film, and when viewed from the direction perpendicular to the ab plane triangle shaped or hexagonal atomic arrangement, the metal atom when viewed from the direction perpendicular to the c-axis is a layered manner or metal atoms and oxygen atoms are arranged in layers. なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。 Incidentally, between different crystal parts may have different directions of the a-axis and b-axis, respectively. 本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。 In the present specification, when simply referred to as vertical, it includes a range of 85 ° to 95 °. また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。 In addition, a simple parallel, includes a range of -5 ° to 5 °.

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。 In the CAAC-OS film, distribution of crystal parts is not necessarily uniform. 例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。 For example, in the formation process of the CAAC-OS film, in the case where crystal growth occurs from a surface side of the oxide semiconductor film, in the vicinity of the surface to the vicinity of the formation surface may proportion of crystal parts is increased. また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。 Further, by adding an impurity to the CAAC-OS film, the crystal unit in the doped region is also amorphous.

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。 c axis of the crystal portion in the CAAC-OS film, since aligned in a direction parallel to a normal vector of the normal vector or the surface of the formation surface of the CAAC-OS film, CAAC-OS film shape (formation face sometimes the different directions from each other by the cross-sectional shape) cross-sectional shape or surface of. なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。 The direction of the c axis of the crystal unit is a direction parallel to the normal vector of or the surface of the forming surface when the CAAC-OS film was formed. 結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。 The crystal part is formed by performing a crystallization treatment by forming a film, or the like heat treatment after film formation.

CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。 CAAC-OS film transistor using a can, it is possible to reduce the change in electric characteristics due to irradiation with visible light or ultraviolet light. よって、当該トランジスタは、信頼性が高い。 Therefore, the transistor has high reliability.

次いで、所望の形状にパターニングして酸化物半導体層104を形成する。 Next, an oxide semiconductor layer 104 is patterned into a desired shape. なお、パターニング前後に加熱処理(窒素雰囲気下、減圧雰囲気下、または酸素を含む雰囲気下において200℃以上700℃以下)を行ってもよい。 Note that the heat treatment before or after patterning (under a nitrogen atmosphere, a reduced pressure atmosphere, or 700 ° C. or less 200 ° C. or higher in an atmosphere containing oxygen) may be performed.

次いで、金属膜を形成し、所望の形状にパターニングして、酸化物半導体層104の端面と重ならないようにドレイン電極層105やソース電極層106を形成する。 Then, a metal film is formed and patterned into a desired shape to form a drain electrode layer 105 and the source electrode layer 106 so as not to overlap with the end surface of the oxide semiconductor layer 104.

次いで、酸化物半導体層104の端面を覆う酸化物絶縁膜107を形成する。 Next, an oxide insulating film 107 which covers the end surface of the oxide semiconductor layer 104. 本実施の形態では、減圧雰囲気下で加熱した後、無バイアスでN Oガスを用いたプラズマ処理を行った後、酸化物絶縁膜107として、プラズマCVD法によりシランガスとN Oガスの混合ガスを材料ガスとして膜厚30nmの酸化窒化シリコン膜を形成した後、酸化窒化シリコン膜に酸素を導入する。 In this embodiment, after heating under a reduced pressure atmosphere, after the plasma treatment using N 2 O gas at non-bias, as the oxide insulating film 107, the mixing of silane gas and N 2 O gas by a plasma CVD method after forming the silicon oxynitride film with a thickness of 30nm gas as a material gas, introducing oxygen into silicon oxynitride film. 酸化絶縁膜への酸素の導入は、例えば酸素ドープ処理によって行うことができる。 The introduction of oxygen to the oxide insulating film can be carried out, for example, by oxygen doping treatment.

なお、本明細書等において、「酸素ドープ」とは、酸素(少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン(酸素分子イオン)、及び/又は酸素クラスタイオンのいずれかを含む)をバルクに添加することを言う。 Note that in this specification and the like, the "oxygen doping" includes oxygen (including at least an oxygen radical, an oxygen atom, an oxygen molecule, ozone, oxygen ions (oxygen molecular ion), and / or any of the oxygen-cluster ion) It refers to the addition of the bulk. なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。 Note that the term "bulk" is oxygen, is used in order to clarify that the addition to the thin film inside not only the thin film surface. また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。 The "oxygen doping" includes the addition of plasma oxygen in bulk "oxygen plasma doping".

酸素の供給ガスとしては、Oを含有するガスを用いればよく、例えば、O ガス、N Oガス、CO ガス、COガス、NO ガス等を用いることができる。 As the oxygen feed gas, it may be used a gas containing O, e.g., O 2 gas, N 2 O gas, CO 2 gas, CO gas, it is possible to use a NO 2 gas. なお、酸素の供給ガスに希ガス(例えばAr)を含有させてもよい。 It may also contain oxygen rare gas feed gas (e.g., Ar).

また、例えば、イオン注入法で酸素の導入を行う場合、酸素のドーズ量は1×10 13 ions/cm 以上5×10 16 ions/cm 以下とするのが好ましく、酸素ドープ処理後の酸化物絶縁膜107中の酸素の含有量は、酸化物絶縁膜107の化学量論的組成比を超える程度とするのが好ましい。 Further, for example, when performing the introduction of oxygen ion implantation dose of oxygen may preferably be 1 × 10 13 ions / cm 2 or more 5 × 10 16 ions / cm 2 or less, oxidation after oxygen doping treatment the content of oxygen in the object insulating film 107 is preferably higher than that in a stoichiometric composition ratio of the oxide insulating film 107. なお、このような化学量論的組成比より過剰に酸素が含まれる酸素過剰領域は、酸化物絶縁膜107の一部に存在していればよい。 The oxygen excess region that contains excess oxygen than such stoichiometric composition, may exist in part of the oxide insulating film 107. なお、酸素の注入深さは、注入条件により適宜制御すればよい。 Incidentally, the implantation depth of oxygen, may be appropriately controlled by the injection conditions.

本実施の形態においては、酸化物絶縁膜107として酸化窒化シリコン膜を形成し、酸素ドープ処理を行うことで、酸化物絶縁膜107に酸素を導入して、化学量論的組成比より過剰に酸素が含まれる酸素過剰領域を形成する。 In this embodiment, a silicon oxynitride film is formed as the oxide insulating film 107, by oxygen doping, by introducing oxygen in the oxide insulating film 107, excess than the stoichiometric composition oxygen to form an oxygen-excess region that contains. 酸化物絶縁膜107に酸素を導入することにより、酸化物絶縁膜107を酸素供給層として機能させることができる。 By introducing oxygen in the oxide insulating film 107 can function the oxide insulating film 107 as an oxygen supply layer.

酸素過剰領域は、酸化物絶縁膜107の少なくとも一部に設けられていればよく、酸化物半導体層104と酸化物絶縁膜107の界面近傍に設けられていることが好ましい。 Oxygen excess region may be provided in at least part of the oxide insulating film 107, it is preferably provided near the interface of the oxide semiconductor layer 104 and the oxide insulating film 107. なお、酸化物絶縁膜107へ酸素を導入する際に、酸化物半導体層104へも同時に酸素が導入され、酸化物半導体層104においても酸素過剰領域が形成されることがある。 At the time of introduction of oxygen to the oxide insulating film 107, the oxide is introduced oxygen simultaneously to the semiconductor layer 104, may be oxygen-excess region is also formed in the oxide semiconductor layer 104.

なお、酸化物絶縁膜107において、酸素は主たる成分材料の一つである。 Note that in the oxide insulating film 107, oxygen is one of the main component materials. このため、酸化物絶縁層中の酸素濃度を、SIMS(Secondary Ion Mass Spectroscopy)などの方法を用いて、正確に見積もることは難しい。 Therefore, the oxygen concentration in the oxide insulating layer, using a method such as SIMS (Secondary Ion Mass Spectroscopy), it is difficult to accurately estimate. つまり、酸化物絶縁層に酸素が意図的に添加されたか否かを判別することは困難であるといえる。 That is, it can be said that it is hard to determine whether oxygen is intentionally added to the oxide insulating layer.

ところで、酸素には17 Oや18 Oといった同位体が存在し、自然界におけるこれらの存在比率はそれぞれ酸素原子全体の0.038%、0.2%程度であることが知られている。 Incidentally, the oxygen isotopes present in such 17 O and 18 O to 0.038% of the total Each of these proportions oxygen atoms in nature, is known to be about 0.2%. つまり、酸化物半導体層上の絶縁層中(本実施の形態においては、酸化物絶縁膜107)または酸化物半導体層中におけるこれら同位体の濃度は、SIMSなどの方法によって見積もることができる程度になるから、これらの濃度を測定することで、酸化物半導体層と接する絶縁層中、または酸化物半導体層中の酸素濃度をより正確に見積もることが可能な場合がある。 That is, (in this embodiment, the oxide insulating film 107) of the insulating layer over the oxide semiconductor layer concentrations of these isotopes in or an oxide semiconductor layer is to the extent that can be estimated by a method such as SIMS consisting, by measuring these concentrations, the oxide semiconductor layer and the insulating layer in contact with, or it may be possible to estimate the oxygen concentration in the oxide semiconductor layer more accurately. よって、これらの濃度を測定することで、酸化物半導体層と接する絶縁層に意図的に酸素が添加されたか否かを判別してもよい。 Thus, by measuring these concentrations it may be determined whether intentionally oxygen in the insulating layer in contact with the oxide semiconductor layer is added.

なお、酸素を酸化物絶縁膜107に導入した後、酸化物絶縁膜107の酸素過剰領域に含まれる酸素が離脱する温度、又はそれ以上の温度で熱処理を行ってもよい。 Incidentally, after the introduction of oxygen in the oxide insulating film 107, the oxide temperature at which the oxygen leaves contained in the oxygen-excess region of the insulating film 107, or at higher temperatures may be subjected to heat treatment. 当該熱処理によって、酸化物絶縁膜107の酸素過剰領域に含まれる酸素を酸化物半導体層104へと供給することができ、酸化物半導体層104の酸素欠損が補填される。 By the heat treatment, oxygen contained in the oxygen-excess region of the oxide insulating film 107 can be supplied to the oxide semiconductor layer 104, oxygen vacancies in the oxide semiconductor layer 104 is compensated. なお、酸化物半導体層104への酸素の供給を目的とした該熱処理は、トランジスタの作製工程における他の熱処理と兼ねることも可能である。 Incidentally, the heat treatment for the supply of oxygen to the oxide semiconductor layer 104, can also serve as another heat treatment in the manufacturing process of the transistor.

酸化物絶縁膜107から酸化物半導体層104に酸素が供給されることで、酸化物半導体層104と酸化物絶縁膜107との界面準位密度を低減することができる。 By supplying oxygen to the oxide semiconductor layer 104 from the oxide insulating film 107, it is possible to reduce the interface state density between the oxide semiconductor layer 104 and the oxide insulating film 107. この結果、トランジスタの動作などに起因して、酸化物半導体層104と酸化物絶縁膜107との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。 As a result, due to such operation of the transistor, the carrier trapping at the interface between the oxide semiconductor layer 104 and the oxide insulating film 107 can be suppressed, it is possible to obtain a highly reliable transistor .

特に、酸化物半導体層104がCAAC−OS膜である場合、横方向の酸素の拡散と、縦方向の酸素の拡散とを比較した場合、横方向の酸素の拡散のほうが速く、異方性を有している。 Particularly, when the oxide semiconductor layer 104 is a CAAC-OS film, the lateral diffusion of oxygen, when compared with the longitudinal oxygen diffusion, faster towards the lateral diffusion of oxygen, the anisotropy It has. 従って、酸化物半導体層104の端面が酸化物絶縁膜107で覆われていると、効率よく酸素を供給することができる。 Therefore, when the end surface of the oxide semiconductor layer 104 is covered with the oxide insulating film 107, it is possible to efficiently supply oxygen.

以上の工程を経ることにより、図1(A)、及び図1(B)に示すトランジスタを作製することができる。 Through the above steps, a transistor can be manufactured shown in FIG. 1 (A), and FIG. 1 (B).

また、図1とは異なるレイアウトの例を図2に示す。 Also, Figure 2 shows examples of different layouts and FIG. なお、図1とはパターン形状が異なる以外は、同一であるため、同じ作製工程で図2に示すトランジスタを作製することができる。 Incidentally, except that the pattern shape differs from that of Figure 1 it is the same, it is possible to produce a transistor shown in FIG. 2 in the same manufacturing process.

図2においては、酸化物半導体層114のパターン形状をチャネル長方向に細長い長方形とし、四隅を曲線形状とする。 In Figure 2, the pattern of the oxide semiconductor layer 114 and an elongate rectangular channel length direction, the four corners and curved shape. また、図2には図示されないが、酸化物半導体層114の端面は、酸化物絶縁膜で覆う。 Although not shown in FIG. 2, the end surface of the oxide semiconductor layer 114 is covered with the oxide insulating film. チャネル長方向に細長い長方形とし、四隅を曲線形状とすると、酸化物絶縁膜と接する酸化物半導体層114の周縁から酸素などを拡散させた場合、酸化物半導体層114の周縁即ち、四辺からそれぞれ酸化物半導体層114のパターン形状の中心に向かって拡散するため、短時間で酸化物半導体層114の全体に十分な酸素を供給することができる。 And an elongate rectangular channel length direction, when the four corners and curved shape, when obtained by diffusing oxygen and from the periphery of the oxide semiconductor layer 114 in contact with the oxide insulating film, the periphery of the oxide semiconductor layer 114 that is, each oxide from four sides to diffuse towards the center of the pattern shape of the object semiconductor layer 114, it is possible to supply sufficient oxygen to the entire oxide semiconductor layer 114 in a short time.

また、ソース電極層116及びドレイン電極層115の形状をチャネル長方向に細長い長方形とし、四隅を切り落とした形状とする。 Further, the elongated rectangular shape of the source electrode layer 116 and the drain electrode layer 115 in the channel length direction, and cut off the four corners shape.

また、ソース電極層116及びドレイン電極層115は、酸化物半導体層114の周縁と重ならない。 The source electrode layer 116 and the drain electrode layer 115 does not overlap with the periphery of the oxide semiconductor layer 114. 酸化物半導体層114の周縁と、ソース電極層116の周縁との距離W1、W2、W3及び、ドレイン電極層115の周縁との距離W4は、チャネル長L以上である。 And the peripheral edge of the oxide semiconductor layer 114, the distance between the periphery of the source electrode layer 116 W1, W2, W3 and the distance W4 between the periphery of the drain electrode layer 115 is more than the channel length L. なお、トランジスタのチャネル長Lは、4.5μm以下、好ましくは3μm以下である。 Note that the channel length L of the transistor, 4.5 [mu] m or less, preferably 3μm or less.

また、ゲート電極層112の周縁は、酸化物半導体層114と一部がゲート絶縁層を介して重なっており、図1と異なっている。 Further, the periphery of the gate electrode layer 112, a portion of the oxide semiconductor layer 114 overlaps with the gate insulating layer is different from FIG. 図1よりもゲート電極層112とソース電極層116(或いはドレイン電極層115)とが重なる面積を小さくすることで、ゲート電極層112とドレイン電極層115との間に形成される寄生容量と、ゲート電極層112とソース電極層116との間に形成される寄生容量を小さくしている。 By reducing the area of ​​overlap with the gate electrode layer 112 and the source electrode layer 116 (or the drain electrode layer 115) than FIG. 1, the parasitic capacitance formed between the gate electrode layer 112 and the drain electrode layer 115, the parasitic capacitance formed between the gate electrode layer 112 and the source electrode layer 116 is made smaller. なお、これらの寄生容量が問題にならないのであれば、図1に示したようにゲート電極層のパターン形状を大きくして、酸化物半導体層114の周縁の外側にゲート電極層112の周縁が位置するようにしてもよい。 Incidentally, if the parasitic capacitance is not a problem, by increasing the pattern shape of the gate electrode layer as shown in FIG. 1, the peripheral position of the gate electrode layer 112 outside the periphery of the oxide semiconductor layer 114 it may be.

また、図1とは異なるレイアウトの例を図3に示す。 Furthermore, Figure 3 shows examples of different layouts and FIG. 図3は、酸化物絶縁膜107にコンタクトホールを形成し、上方にドレイン配線またはソース配線を形成し、それぞれドレイン電極層105またはソース電極層106と電気的に接続する例である。 3, a contact hole is formed in the oxide insulating film 107, and a drain wiring or a source wiring upward, an example of connecting electrically the drain electrode layer 105 or the source electrode layer 106 basis respectively.

図3(A)は、ボトムゲート型のトランジスタの上面図を示す図であり、図3(A)中の鎖線CDで切断した断面図が図3(B)である。 3 (A) is a diagram showing a top view of a bottom-gate transistor, cross-sectional view along dotted line CD in FIG. 3 (A) is a diagram 3 (B). なお、図3において、図1と同一の箇所は、同一の符号を用いて説明する。 In FIG. 3, the same portions as FIG. 1, by the same reference numerals. なお、図1とはパターン形状が異なる以外は、同一であるため、同じ作製工程で図3に示すトランジスタを作製することができる。 Incidentally, except that the pattern shape differs from that of Figure 1 it is the same, it is possible to produce a transistor shown in FIG. 3 in the same manufacturing process.

図3に示したトランジスタの作製方法を以下に示す。 A method for manufacturing a transistor shown in FIG. 3 below.

まず、図1のトランジスタの作製工程と同じ手順で酸化物絶縁膜107までを形成した後、層間絶縁膜111を形成し、ドレイン電極層105またはソース電極層106に達するコンタクトを形成する。 First, after forming up to the oxide insulating film 107 by the same procedure as the manufacturing process of the transistor in FIG. 1, an interlayer insulating film 111, a contact which reaches the drain electrode layer 105 or the source electrode layer 106. 層間絶縁膜111は、酸化物絶縁膜107と同じ材料、或いは有機樹脂膜を用いる。 Interlayer insulating film 111, the same material as the oxide insulating film 107, or an organic resin film.

そして、層間絶縁膜111上に導電膜を形成し、パターニングを行ってドレイン配線109またはソース配線108を形成する。 Then, a conductive film is formed on the interlayer insulating film 111, forming the drain wiring 109 and the source wiring 108 by patterning. ドレイン配線109またはソース配線108を形成する導電膜は、ゲート電極層102と同じ材料、或いはドレイン電極層105と同じ材料を用いる。 The conductive film to form the drain wiring 109 and the source wiring 108, the same material as the gate electrode layer 102, or the same material as the drain electrode layer 105 is used. こうして図3(B)に示す断面構造のトランジスタを作製することができる。 Thus it is possible to produce a transistor having a sectional structure shown in Figure 3 (B).

図3(A)において、酸化物半導体層104の周縁は、チャネル長方向と垂直な方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、ゲート電極層102の周縁よりも内側に配置されている。 In FIG. 3 (A), the periphery of the oxide semiconductor layer 104 is rectangular corners having a long side in a channel length direction perpendicular to the direction is a curved, respectively, located inside the periphery of the gate electrode layer 102 It is. また、ドレイン電極層105の周縁は、チャネル長方向と垂直な方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the drain electrode layer 105 is rectangular corners having a long side in a channel length direction perpendicular to the direction is a curved, respectively, are arranged inside the periphery of the oxide semiconductor layer 104. また、ソース電極層106の周縁は、チャネル長方向と垂直な方向に長辺を有する長方形の四隅がそれぞれ曲線となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the source electrode layer 106 is rectangular corners having a long side in a channel length direction perpendicular to the direction is a curved, respectively, are arranged inside the periphery of the oxide semiconductor layer 104.

また、ドレイン電極層105またはソース電極層106の上面形状は四隅が曲線である長方形に限定されず、図4(A)に示すような形状としてもよい。 Further, the shape of the upper surface of the drain electrode layer 105 or the source electrode layer 106 is not limited to the four corners is curved rectangular, may have a shape as shown in FIG. 4 (A).

図4(A)は、ボトムゲート型のトランジスタの上面図を示す図であり、図4(A)中の鎖線EFで切断した断面図が図4(B)である。 4 (A) is a diagram showing a top view of a bottom-gate transistor, cross-sectional view taken along the chain line EF in FIG. 4 (A) is a diagram 4 (B). なお、図4において、図3と同一の箇所は、同一の符号を用いて説明する。 In FIG. 4, the same portions as FIG. 3, by the same reference numerals. なお、図3とはパターン形状が異なる以外は、同一であるため、同じ作製工程で図4に示すトランジスタを作製することができる。 Incidentally, except that the pattern shape different from that of FIG. 3 are the same, it is possible to produce a transistor shown in FIG. 4 in the same manufacturing process.

図4(A)においては、酸化物半導体層104のパターン形状を正方形とし、四隅を曲線形状とする。 In FIG. 4 (A), the pattern shapes of the oxide semiconductor layer 104 a square, the four corners and curved shape. 酸化物半導体層104の周縁は、ゲート電極層102の周縁よりも内側に配置されている。 Periphery of the oxide semiconductor layer 104 is disposed inside the periphery of the gate electrode layer 102. また、ドレイン電極層105の周縁は、長方形の四隅がそれぞれ曲線となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the drain electrode layer 105 is rectangular corners has a curve, respectively, are arranged inside the periphery of the oxide semiconductor layer 104. ドレイン配線108は、図4(B)に示すように、層間絶縁膜111及び酸化物絶縁膜107に形成されたコンタクトホールを介してドレイン電極層105と電気的に接続されている。 Drain wiring 108, as shown in FIG. 4 (B), and is electrically connected to the drain electrode layer 105 through a contact hole formed in the interlayer insulating film 111 and the oxide insulating film 107.

また、ソース電極層106の周縁は、U字形状またはC字形状となっており、酸化物半導体層104の周縁よりも内側に配置されている。 Further, the periphery of the source electrode layer 106 has a U-shape or C-shape, is disposed inside the periphery of the oxide semiconductor layer 104. ソース配線109は、図4(B)に示すように、層間絶縁膜111及び酸化物絶縁膜107に形成されたコンタクトホールを介してソース電極層106と電気的に接続されている。 A source wiring 109, as shown in FIG. 4 (B), and is electrically connected to the source electrode layer 106 through a contact hole formed in the interlayer insulating film 111 and the oxide insulating film 107. なお、図4(A)に示すトランジスタのドレイン電極層105とソース電極層106の間に形成されるチャネル形成領域の上面形状は、U字形状またはC字形状である。 Incidentally, the shape of the upper surface of the channel forming region formed between the drain electrode layer 105 of the transistor shown in FIG. 4 (A) a source electrode layer 106 is a U-shape or C-shape. なお、トランジスタのチャネル長Lは、ドレイン電極層105とソース電極層106の間隔であり、そのチャネル長Lは4.5μm以下、好ましくは3μm以下である。 Note that the channel length L of the transistor is the spacing of the drain electrode layer 105 and the source electrode layer 106, the channel length L is 4.5μm or less, preferably 3μm or less.

本実施の形態に示すレイアウトのいずれか一とすることによって、同一基板上に形成される複数のトランジスタの電気特性のバラツキを低減することができる。 By either one layout in this embodiment, it is possible to reduce variation in electric characteristics of a plurality of transistors formed on the same substrate.

(実施の形態2) (Embodiment 2)
本実施の形態では、酸化物半導体層の端面に接してドレイン電極層の一部またはソース電極層の一部が重なるレイアウトであるトランジスタの一例を示す。 In this embodiment, an example of a portion of a layout which overlaps the transistor of a part or the source electrode layer of the drain electrode layer in contact with the end surface of the oxide semiconductor layer.

金属材料からなるソース電極層126及びドレイン電極層125が酸化物半導体層124の周縁と重なる領域が広ければ広いほど短時間で酸化物半導体層124の全体に十分な酸素を供給することが困難となる。 Difficult source electrode layer 126 and the drain electrode layer 125 made of metal material to provide sufficient oxygen to the entire oxide semiconductor layer 124 in a short time The wider region overlapping with the periphery of the oxide semiconductor layer 124 Become. 従って、ソース電極層126及びドレイン電極層125の上面パターン形状は細長い形状であることが好ましい。 Therefore, it is preferable upper surface pattern of the source electrode layer 126 and the drain electrode layer 125 is an elongated shape. また、酸化物半導体層124の端面の一部と金属電極が重なっていても、重なっている領域を小さくすれば、十分に酸素の拡散を行うことができる。 Further, even if partially overlap the metal electrodes of the end surface of the oxide semiconductor layer 124, by reducing the overlap region, it is possible to perform sufficient diffusion of oxygen.

図5に示すように、ソース電極層126及びドレイン電極層125のパターン形状は、重なっている部分の幅を他の幅よりも細くするレイアウトとすることが好ましい。 As shown in FIG. 5, the pattern shape of the source electrode layer 126 and the drain electrode layer 125 is preferably in the layout that narrower than the width of the other of the width of the overlapping portion. そのレイアウトの一例を図5に示す。 An example of the layout shown in FIG.

図5に示すように、ドレイン電極層125のパターン形状は、酸化物半導体層124の端面と重なる部分と、ゲート電極層122と重なる部分の幅を細くする。 As shown in FIG. 5, the pattern of the drain electrode layer 125 thinner and overlap the end surface of the oxide semiconductor layer 124, the width of a portion which overlaps with the gate electrode layer 122. また、ソース電極層126のパターン形状は、酸化物半導体層124の端面と重なる部分と、ゲート電極層122と重なる部分の幅を細くする。 The pattern shape of the source electrode layer 126 is made thinner and overlap the end surface of the oxide semiconductor layer 124, the width of a portion which overlaps with the gate electrode layer 122. トランジスタのチャネル長Lは、ドレイン電極層125とソース電極層126の間隔であり、そのチャネル長Lは4.5μm以下、好ましくは3μm以下である。 Channel length L of the transistor is the spacing of the drain electrode layer 125 and the source electrode layer 126, the channel length L is 4.5μm or less, preferably 3μm or less.

また、ソース電極層126またはドレイン電極層125に達するコンタクトホールでの接続を行わなくてもよいため、トランジスタの作製において、実施の形態1よりもマスク数を低減することができる。 Further, since it is not necessary to perform the connection in the contact hole reaching the source electrode layer 126 or the drain electrode layer 125, in the fabrication of a transistor, it is possible to reduce the number of masks than in the first embodiment.

また、図5とは異なるレイアウトの例を図6に示す。 Furthermore, Figure 6 shows the examples of different layouts and FIG. 図6は、トランジスタのチャネル形成領域の上面形状をU字形状またはC字形状とする例である。 6, the upper surface shape of the channel formation region of the transistor is an example of a U-shape or C-shape.

図6(A)は、ボトムゲート型のトランジスタの上面図を示す図であり、図6(A)中の鎖線GHで切断した断面図が図6(B)である。 6 (A) is a diagram showing a top view of a bottom-gate transistor, cross-sectional view along dotted line GH in FIG 6 (A) is a diagram 6 (B). なお、図5とはパターン形状が異なる以外は、同一である。 Incidentally, except that the pattern shape different from that of FIG. 5 are the same.

図6(A)においては、酸化物半導体層134のパターン形状を正方形とし、四隅を曲線形状とする。 In FIG. 6 (A), the pattern shape of the oxide semiconductor layer 134 a square, the four corners and curved shape. 酸化物半導体層134の周縁は、ゲート電極層132の周縁よりも内側に配置されている。 Periphery of the oxide semiconductor layer 134 is disposed inside the periphery of the gate electrode layer 132. また、ドレイン電極層135の周縁は、長方形の四隅がそれぞれ曲線となっており、酸化物半導体層134の周縁と一部重なるが、重なる領域の幅が十分細いため、酸化物半導体層134の周縁から酸素の拡散を十分に行うことができる。 Further, the periphery of the drain electrode layer 135, a rectangular corners has a curved, respectively, overlaps the periphery and part of the oxide semiconductor layer 134, the width of the region is sufficiently narrow to overlap peripheral edge of the oxide semiconductor layer 134 diffusion of oxygen can be sufficiently from.

また、ソース電極層136の周縁は、Y字形状となっており、酸化物半導体層104の周縁と一部重なるが、重なる領域の幅が十分細いため、酸化物半導体層134の周縁から酸素の拡散を十分に行うことができる。 Further, the periphery of the source electrode layer 136 has a Y-shape, overlaps the periphery and part of the oxide semiconductor layer 104, overlapping the width of the region is sufficiently thin, oxygen from the periphery of the oxide semiconductor layer 134 diffusion may be sufficiently. なお、図6(A)に示すトランジスタのドレイン電極層135とソース電極層136の間に形成されるチャネル形成領域の上面形状は、U字形状またはC字形状である。 Incidentally, the shape of the upper surface of the channel forming region formed between the drain electrode layer 135 and the source electrode layer 136 of the transistor shown in FIG. 6 (A) is a U-shape or C-shape. なお、トランジスタのチャネル長Lは、ドレイン電極層135とソース電極層136の間隔であり、そのチャネル長Lは4.5μm以下、好ましくは3μm以下である。 Note that the channel length L of the transistor is the spacing of the drain electrode layer 135 and the source electrode layer 136, the channel length L is 4.5μm or less, preferably 3μm or less.

以下に図6(A)、及び図6(B)にトランジスタの作製方法の一例を説明する。 Hereinafter in FIG. 6 (A), and illustrates an example of a method for manufacturing a transistor FIG 6 (B). なお、図1に示すトランジスタとパターン形状が異なる点と、酸化物半導体層の断面形状が異なる点以外は同一であるため、ここでは詳細な説明は省略することとする。 Note that the transistor and pattern shape different from that shown in FIG. 1, since except that different cross-sectional shape of the oxide semiconductor layer is the same, and a detailed description thereof will be omitted.

まず、絶縁表面を有する基板131上にゲート電極層132を形成する。 First, a gate electrode layer 132 over a substrate 131 having an insulating surface. 次いで、ゲート電極層132上にゲート絶縁層133を形成する。 Then, a gate insulating layer 133 over the gate electrode layer 132. 次いで、ゲート絶縁層133上に酸化物半導体膜を形成する。 Next, an oxide semiconductor film over the gate insulating layer 133.

次いで、所望の形状にパターニングして酸化物半導体層134を形成する。 Next, an oxide semiconductor layer 134 is patterned into a desired shape. なお、パターニング前後に加熱処理(窒素雰囲気下または酸素を含む雰囲気下において200℃以上700℃以下)を行ってもよい。 Incidentally, (700 ° C. or less 200 ° C. or higher in an atmosphere containing nitrogen atmosphere or oxygen) heat treatment before or after patterning may be performed.

次いで、金属膜を形成し、所望の形状にパターニングして、酸化物半導体層134の端面と一部重なるドレイン電極層135またはソース電極層136を形成する。 Then, a metal film is formed and patterned into a desired shape to form an end face and a drain electrode layer 135 or the source electrode layer 136 overlaps a portion of the oxide semiconductor layer 134. この時、図6(B)に示したように、金属膜のエッチングの際に露出している酸化物半導体層134の部分も除去され、膜厚の薄い領域が形成される。 At this time, as shown in FIG. 6 (B), portions of the oxide semiconductor layer 134 which is exposed during the etching of the metal film is also removed, a region with a small thickness is formed.

次いで、酸化物半導体層134の端面を覆う酸化物絶縁膜137を形成する。 Next, an oxide insulating film 137 which covers the end surface of the oxide semiconductor layer 134. 本実施の形態では、酸化物絶縁膜137として、プラズマCVD法により膜厚30nmの酸化窒化シリコン膜を形成した後、酸化窒化シリコン膜に酸素を導入する。 In this embodiment, as the oxide insulating film 137, after forming a silicon oxynitride film with a thickness of 30nm by a plasma CVD method, introducing oxygen into silicon oxynitride film. 酸化絶縁膜への酸素の導入は、例えば酸素ドープ処理によって行うことができる。 The introduction of oxygen to the oxide insulating film can be carried out, for example, by oxygen doping treatment.

なお、酸素を酸化物絶縁膜137に導入した後、酸化物絶縁膜137の酸素過剰領域に含まれる酸素が離脱する温度、又はそれ以上の温度で熱処理を行ってもよい。 Incidentally, after the introduction of oxygen in the oxide insulating film 137, the oxide temperature at which the oxygen leaves contained in the oxygen-excess region of the insulating film 137, or at higher temperatures may be subjected to heat treatment. 当該熱処理によって、酸化物絶縁膜137の酸素過剰領域に含まれる酸素を酸化物半導体層134へと供給することができ、酸化物半導体層134の酸素欠損が補填される。 By the heat treatment, oxygen contained in the oxygen-excess region of the oxide insulating film 137 can be supplied to the oxide semiconductor layer 134, oxygen vacancies in the oxide semiconductor layer 134 is compensated. なお、酸化物半導体層134への酸素の供給を目的とした該熱処理は、トランジスタの作製工程における他の熱処理と兼ねることも可能である。 Incidentally, the heat treatment for the supply of oxygen to the oxide semiconductor layer 134, can also serve as another heat treatment in the manufacturing process of the transistor.

酸化物絶縁膜137から酸化物半導体層134に酸素が供給されることで、酸化物半導体層134と酸化物絶縁膜137との界面準位密度を低減することができる。 By supplying oxygen to the oxide semiconductor layer 134 from the oxide insulating film 137, it is possible to reduce the interface state density between the oxide semiconductor layer 134 and the oxide insulating film 137. この結果、トランジスタの動作などに起因して、酸化物半導体層134と酸化物絶縁膜137との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。 As a result, due to such operation of the transistor, the carrier trapping at the interface between the oxide semiconductor layer 134 and the oxide insulating film 137 can be suppressed, it is possible to obtain a highly reliable transistor .

(実施の形態3) (Embodiment 3)
本実施の形態では、実施の形態2に示したトランジスタを表示装置のスイッチング素子に用いる例を図7に示す。 In this embodiment, an example of using the transistor described in Embodiment 2 to a switching element of a display device in FIG.

図7は、表示装置の画素部の一部の模式図である。 Figure 7 is a schematic diagram of a portion of a pixel portion of a display device.

チャネル形成領域の上面形状がU字形状またはC字形状であるトランジスタは、ドレイン電極層305がコンタクトホールを介して画素電極322と電気的に接続されている。 The shape of the upper surface of the channel forming region is U-shaped or C-shaped transistor, the drain electrode layer 305 are electrically connected to the pixel electrode 322 through the contact hole.

画素電極322は、酸化インジウム、インジウム錫酸化物、酸化インジウム酸化亜鉛等の材料を用いて形成することができる。 Pixel electrode 322 can be formed using indium oxide, indium tin oxide, a material such as indium zinc oxide.

また、ゲート電極層302の周縁よりも内側に酸化物半導体層314が配置されている。 Further, the oxide semiconductor layer 314 is disposed inside the periphery of the gate electrode layer 302. 従って、ゲート電極層302は、酸化物半導体層314の遮光膜としても機能する。 Accordingly, the gate electrode layer 302 functions as a light-blocking film of the oxide semiconductor layer 314.

酸化物半導体層314のチャネル形成領域の上面形状は、C字形状またはU字形状であり、酸化物半導体層314の端面が酸化物絶縁膜で覆われている領域は、酸化物半導体層314の端面がソース電極層306と重なる領域と、酸化物半導体層314の端面がドレイン電極層305と重なる領域との合計面積よりも大きい。 The shape of the upper surface of the channel formation region of the oxide semiconductor layer 314 is a C-shape or U-shape, the area where the end surface of the oxide semiconductor layer 314 is covered with the oxide insulating film, the oxide semiconductor layer 314 a region where the end surface overlaps with the source electrode layer 306 is larger than the total area of ​​the region where the end surfaces of the oxide semiconductor layer 314 overlaps with the drain electrode layer 305. 従って、ソース電極層306の周縁は、酸化物半導体層314の周縁と一部重なるが、重なる領域の幅が十分細いため、酸化物半導体層314の周縁から酸素の拡散を十分に行うことができる。 Thus, the peripheral edge of the source electrode layer 306 is partially overlap the periphery of the oxide semiconductor layer 314 overlaps because enough narrow width of the region, may be sufficiently diffused from the periphery of oxygen in the oxide semiconductor layer 314 .

なお、ソース電極層306はソース配線308から分岐している。 Note that the source electrode layer 306 is branched from the source line 308. 本実施の形態では、ソース配線308から分岐して、且つ、酸化物半導体層314と接して重なっている領域をソース電極層306と呼ぶ。 In this embodiment, branches from the source line 308, and a region which overlaps in contact with the oxide semiconductor layer 314 is referred to as a source electrode layer 306.

また、容量配線320がゲート電極層302と同じ材料及び同じ工程で形成され、画素電極322と、画素電極322と重なる容量配線320と、その間の絶縁膜を誘電体とする保持容量を形成している。 Further, the capacitor wiring 320 are formed of the same material and in the same process as the gate electrode layer 302, the pixel electrode 322, the capacitor wiring 320 overlapping the pixel electrode 322, to form a storage capacitor that between them the insulating film as a dielectric there.

以上の工程により、ボトムゲート型のトランジスタと、保持容量等の素子を有するアクティブマトリクス基板を完成させることができる。 Through the above steps, it is possible to complete the active matrix substrate having a transistor having a bottom gate type, the elements such as the holding capacitor. 例えば、これを用いてアクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定すれば良い。 For example, in the case of manufacturing an active matrix type liquid crystal display device using this, an active matrix substrate, a liquid crystal layer between the counter substrate provided with a counter electrode, the active matrix substrate and the opposing substrate it may be fixed.

また、アクティブマトリクス型のEL表示装置を作製する場合には、1つの画素に複数のトランジスタを設け、複数のトランジスタのレイアウトの少なくとも一つを本実施の形態に示したレイアウトとし、隣合う画素との間に隔壁を設け、画素電極である第1の電極上に少なくとも有機化合物を含む発光層と、発光層上に第2の電極を形成してアクティブマトリクス基板を封止基板と固定すればよい。 In the case of manufacturing an active matrix type EL display device, a plurality of transistors in one pixel, and the layout shown at least one of the layout of the plurality of transistors in this embodiment, the adjacent pixels a partition provided between a light emitting layer containing at least an organic compound over the first electrode is a pixel electrode, the active matrix substrate may be fixed and the sealing substrate to form a second electrode on the light-emitting layer .

本実施の形態は、他の実施の形態と自由に組み合わせることができる。 This embodiment can be freely combined with any of the other embodiments.

(実施の形態4) (Embodiment 4)
本実施の形態では、内周縁と外周縁を有する酸化物半導体層を用いる例を示す。 In the present embodiment, an example in which an oxide semiconductor layer having inner and outer circumferential edges.

図8(A)は、トランジスタの上面図である。 Figure 8 (A) is a top view of the transistor. 実施の形態1と酸化物半導体層のアイランド形状が異なる以外は、同じであるため、詳細な説明は省略することとする。 Except that island shape in the form 1 and the oxide semiconductor layer in different are the same, a detailed description will be omitted.

図8(A)に示すように、酸化物半導体層204には開口部213が設けられており、ソース電極層206とドレイン電極層205と重ならない位置に設けられている。 As shown in FIG. 8 (A), the oxide semiconductor layer 204 has an opening 213 is provided, is provided at a position which does not overlap with the source electrode layer 206 and the drain electrode layer 205. 従って、図8(A)に示すチャネル形成領域は、開口があり、穴が開いた状態となっている。 Therefore, the channel forming region shown in FIG. 8 (A), there is an opening in a state where the hole is open. また、開口部213は、ゲート電極層202と重なっている。 The opening 213 is overlapped with the gate electrode layer 202. また、図示しないが開口の内壁は、酸化物絶縁膜(十分な酸素を含み、酸化物半導体層への酸素供給源となるような膜)で覆われている。 Further, the inner wall of the not shown aperture oxide insulating film (including a sufficient oxygen, a film such that oxygen supply to the oxide semiconductor layer) is covered with. 特に、酸化物半導体層204として、c軸が揃っている結晶部を含む酸化物半導体層を用いる場合、酸素や水素などは、c軸が揃っている結晶部を含む酸化物半導体層中において、ab面内方向に移動しやすく、c軸方向には移動しにくい傾向がある。 In particular, as the oxide semiconductor layer 204, the case of using an oxide semiconductor layer including a crystal portion c-axes are aligned, such as oxygen and hydrogen, in the oxide semiconductor layer including a crystal portion c-axes are aligned, easily move in ab-plane direction, it tends to hardly move in the c-axis direction.

また、図8(B)は、酸化物半導体層204の形状を示す図であり、図8(B)には、酸化物半導体層204の端面に接する酸化物絶縁膜から酸素が供給される場合の酸素の拡散方向を示している。 Moreover, if FIG. 8 (B) is a diagram showing a shape of the oxide semiconductor layer 204, in FIG. 8 (B), the oxygen is supplied from the oxide insulating film in contact with the end surface of the oxide semiconductor layer 204 It indicates the propagation direction of the oxygen.

酸化物半導体層204の外周縁からの拡散方向230は、外周縁から酸化物半導体層204の中心に向かう矢印が図8(B)に示されている。 Diffusion directions 230 from the outer peripheral edge of the oxide semiconductor layer 204, an arrow towards the center of the oxide semiconductor layer 204 from the outer peripheral edge is shown in FIG. 8 (B).

また、酸化物半導体層204の内周縁(開口部)からの拡散方向231は、内周縁から酸化物半導体層204の外周縁に放射状に拡散している様子を矢印で示している。 The diffusion direction 231 from the inner periphery (opening) of the oxide semiconductor layer 204 shows a state in which spread radially outer periphery of the oxide semiconductor layer 204 from the inner peripheral edge in the arrow.

このように、酸化物半導体層204に開口部213を設けることによって、内周縁と外周縁の両方から酸素の拡散を促すことができるため、開口部を設けない酸化物半導体層に比べて短時間で酸素の拡散を行うことができる。 Thus, by providing the opening 213 in the oxide semiconductor layer 204, it is possible to promote diffusion from both the inner and outer peripheral edges of oxygen, a shorter time than the oxide semiconductor layer without the opening in the diffusion of oxygen can be carried out.

また、ここでは酸素の拡散を例に示したが、水素の拡散についても同様のことが言える。 Also, here is shown the diffusion of oxygen as an example, the same is true for the diffusion of hydrogen. 水素の場合には、窒素雰囲気または減圧雰囲気下で加熱処理を行うことで、酸素とは逆方向に酸化物半導体層204中の水素が放出される。 In the case of hydrogen, heat treatment is performed in a nitrogen atmosphere or vacuum atmosphere, hydrogen in the oxide semiconductor layer 204 is emitted in a direction opposite to the oxygen. なお、酸化物半導体層204中の水素を放出するために複数の開口を形成し、窒素雰囲気または減圧雰囲気下で加熱処理を行った後、複数の開口のうち、幾つかと重なるようにソース電極層206(またはドレイン電極層205)を設けてもよく、その後に酸化物絶縁膜を形成し、残りの開口の内壁を覆う構成としてもよい。 Note that the oxide semiconductor layer of hydrogen in 204 a plurality of openings formed in order to release, after the heat treatment was carried out under a nitrogen atmosphere or vacuum atmosphere, among the plurality of openings, the source electrode layer so as to overlap with some 206 (or the drain electrode layer 205) may be provided, followed by formation of the oxide insulating film may be configured to cover the inner walls of the remaining openings.

また、図8(A)に示した開口213の上面形状は、幅がチャネル長Lよりも狭く、長さがチャネル幅より短い形状(四隅が丸い長方形形状)の例を示したが特に限定されず、その上面形状は、円形、楕円形、多角形であってもよい。 The upper surface shape of the opening 213 shown in FIG. 8 (A), the width is narrower than the channel length L, but this length is an example of the short than the channel width shape (corners rounded rectangular) limited not, the upper surface shape is circular, elliptical, it may be polygonal.

また、酸化物半導体層204として、c軸が揃っている結晶部を含む酸化物半導体層を用いる場合に限定されず、非晶質な酸化物半導体層であっても、内周縁と外周縁の両方から酸素や水素の拡散を促すことができることは有用である。 As the oxide semiconductor layer 204 is not limited to the case of using an oxide semiconductor layer including a crystal portion c-axes are aligned, even amorphous oxide semiconductor layer, the inner and outer peripheral edges of the are useful to both can be promoted diffusion of oxygen and hydrogen.

また、図8(A)では、酸化物半導体層204の外周縁をゲート電極層202の周縁の内側に配置する例を示したが、特に限定されず、ゲート電極層202は、ゲート絶縁層を介してチャネル形成領域と重なっていればよい。 Further, in FIG. 8 (A), the although an example of arranging the outer periphery of the oxide semiconductor layer 204 on the inner side of the periphery of the gate electrode layer 202 is not particularly limited, the gate electrode layer 202, a gate insulating layer it is sufficient overlap with the channel formation region via.

また、表示装置の画素に配置するトランジスタの例を図9(A)及び図9(B)に示す。 Further, an example of a transistor provided in the pixel of the display device in FIGS. 9 (A) and 9 Fig 9 (B).

図9(A)は画素の上面図の一例であり、図9(A)中の鎖線KJで切断した断面が図9(B)に相当する。 Figure 9 (A) is a an example of a top view of the pixel, is a cross section taken along the chain line KJ in FIG. 9 (A) corresponds to FIG. 9 (B).

絶縁表面を有する基板301上にゲート電極層302が形成され、ゲート電極層302を覆うように、チャネル形成領域を含む酸化物半導体層314と、酸化物半導体層314上に接するソース電極層306及びドレイン電極層305と、ソース電極層306及びドレイン電極層305上に酸化物絶縁膜307とを有し、酸化物半導体層314にゲート絶縁層303に達する開口部313を複数有し、酸化物半導体層314の端面が酸化物絶縁膜307で覆われている。 The gate electrode layer 302 is formed on a substrate 301 having an insulating surface so as to cover the gate electrode layer 302, the oxide semiconductor layer 314 including a channel formation region, a source electrode layer in contact with the oxide semiconductor layer 314 306 and a drain electrode layer 305, and an oxide insulating film 307 on the source electrode layer 306 and the drain electrode layer 305 has a plurality of openings 313 in the oxide semiconductor layer 314 reach the gate insulating layer 303, the oxide semiconductor the end surface of the layer 314 is covered with the oxide insulating film 307. また、酸化物絶縁膜307上には層間絶縁膜311が形成され、その上に画素電極322が形成される。 Also, over the oxide insulating film 307 is formed an interlayer insulating film 311, the pixel electrode 322 is formed thereon. 画素電極322は、酸化物絶縁膜307及び層間絶縁膜311に形成されたコンタクトホールを介してドレイン電極層305と電気的に接続する。 Pixel electrode 322 is electrically connected to the drain electrode layer 305 through a contact hole formed in the oxide insulating film 307 and the interlayer insulating film 311.

図9(A)に示すように、酸化物半導体314は、円形の開口部313を3つ有しており、図9(B)に示すように、その開口部313の内壁には酸化物絶縁膜307が接して設けられている。 As shown in FIG. 9 (A), the oxide semiconductor 314 has three circular openings 313, as shown in FIG. 9 (B), the oxide insulating the inner wall of the opening 313 film 307 is provided in contact. 開口部313の内壁に接する酸化物絶縁膜307を設けることで効率よく、酸化物半導体層の中心部まで酸素を拡散できる。 Efficiency by providing the oxide insulating film 307 in contact with the inner wall of the opening 313 may be diffused oxygen to the center portion of the oxide semiconductor layer. 従って、トランジスタの製造プロセスを短時間で行うことができ、短時間であっても、酸化物半導体314の内周縁と外周縁の両方から十分に酸素の拡散ができるため、電気特性のバラツキも低減できる。 Therefore, it is possible in a short time the manufacturing process of the transistor, even for a short time, since it is sufficient diffusion of oxygen from both the inner and outer peripheral edges of the oxide semiconductor 314, also variation in electric characteristics reduce it can.

開口部313では、ゲート絶縁層303と酸化物絶縁膜307が接しており、ゲート電極層302と重なっている。 The opening 313 is in contact with the gate insulating layer 303 is an oxide insulating film 307, which overlaps with the gate electrode layer 302.

なお、ソース電極層306はソース配線308から分岐している。 Note that the source electrode layer 306 is branched from the source line 308. 本実施の形態では、ソース配線308から分岐して、且つ、酸化物半導体層314と接して重なっている領域をソース電極層306と呼ぶ。 In this embodiment, branches from the source line 308, and a region which overlaps in contact with the oxide semiconductor layer 314 is referred to as a source electrode layer 306.

また、容量配線320がゲート電極層302と同じ材料及び同じ工程で形成され、画素電極322と、画素電極322と重なる容量配線320と、その間の絶縁膜を誘電体とする保持容量を形成している。 Further, the capacitor wiring 320 are formed of the same material and in the same process as the gate electrode layer 302, the pixel electrode 322, the capacitor wiring 320 overlapping the pixel electrode 322, to form a storage capacitor that between them the insulating film as a dielectric there.

このようなボトムゲート型のトランジスタと、保持容量等の素子を有するアクティブマトリクス基板を作製することができる。 And such a bottom-gate transistor, can be fabricated active matrix substrate having an element, such as a storage capacitor. 酸化物半導体314は、開口部313を形成してもマスク数の増加や工程の増加もない。 The oxide semiconductor 314, there is no increase in the number of masks and an increase in process be formed an opening 313.

図9(A)及び図9(B)に示すトランジスタを用いてアクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定すれば良い。 The liquid crystal layer between the case, an active matrix substrate, a counter substrate provided with a counter electrode of manufacturing an active matrix liquid crystal display device using the transistor shown in FIG. 9 (A) and FIG. 9 (B) the provided may be fixed to the active matrix substrate and the counter substrate.

また、アクティブマトリクス型のEL表示装置を作製する場合には、1つの画素に複数のトランジスタを設け、複数のトランジスタのレイアウトの少なくとも一つを本実施の形態に示したレイアウトとし、隣合う画素との間に隔壁を設け、画素電極である第1の電極上に少なくとも有機化合物を含む発光層と、発光層上に第2の電極を形成してアクティブマトリクス基板を封止基板と固定すればよい。 In the case of manufacturing an active matrix type EL display device, a plurality of transistors in one pixel, and the layout shown at least one of the layout of the plurality of transistors in this embodiment, the adjacent pixels a partition provided between a light emitting layer containing at least an organic compound over the first electrode is a pixel electrode, the active matrix substrate may be fixed and the sealing substrate to form a second electrode on the light-emitting layer .

本実施の形態は、他の実施の形態と自由に組み合わせることができる。 This embodiment can be freely combined with any of the other embodiments.

(実施の形態5) (Embodiment 5)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。 The semiconductor device disclosed in this specification can be applied to a variety of electronic devices (including game machines). 電子機器としては、テレビ、モニタ等の表示装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital Versatile Disc)などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルCDプレーヤ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置などが挙げられる。 The electronic device, a television, a display device such as a monitor, a desktop and laptop personal computers, word processors, DVD (Digital Versatile Disc) image reproducing apparatus for reproducing still images or moving images stored in a recording medium such as a portable CD player, tape recorder, headphone stereo, stereo, cordless phone handsets, transceivers, portable wireless devices, cellular phones, car phones, portable game machines, calculators, portable information terminals, electronic notebooks, e-book readers, electronic translators, video cameras, digital still cameras, electric shavers, and a high-frequency heating appliances such as microwave ovens. これらの電子機器の具体例を図10に示す。 Specific examples of these electronic devices are shown in FIG. 10.

図10(A)は、表示部を有するテーブル9000を示している。 FIG. 10 (A) shows a table 9000 having a display portion. テーブル9000は、筐体9001に表示部9003が組み込まれており、表示部9003により映像を表示することが可能である。 Table 9000, a display portion 9003 in a housing 9001 is incorporated, it is possible to display an image on the display unit 9003. なお、4本の脚部9002により筐体9001を支持した構成を示している。 Also shows an arrangement in which the housing 9001 is supported by four leg portions 9002. また、電力供給のための電源コード9005を筐体9001に有している。 Further, a power cord 9005 for supplying power to the housing 9001.

実施の形態1乃至4のいずれかに示すトランジスタは、表示部9003に用いることが可能であり、電子機器の表示品質の向上を実現することができる。 Transistor described in any of Embodiments 1 to 4 is can be used for the display portion 9003, it is possible to realize improvement of the display quality of electronic devices.

表示部9003は、タッチ入力機能を有しており、テーブル9000の表示部9003に表示された表示ボタン9004を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。 The display portion 9003 has a touch input function, the displayed buttons 9004 which are displayed on the display unit 9003 of the table 9000 by touching with a finger or the like, screen operation and information can be entered, also other and enables communication with the home appliances or control the home appliances can be with the, or as a control device which controls the home appliances by screen operation. 例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせることができる。 For example, if a semiconductor device having an image sensor function, can have a touch input function on the display unit 9003.

また、筐体9001に設けられたヒンジによって、表示部9003の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。 Further, the hinge provided for the housing 9001, can also be stood vertically screen of the display unit 9003 to the floor, it can also be used as a television apparatus. 狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。 In small room, a large screen of the television apparatus is an open space becomes narrow, if a display portion is incorporated in the table, it is possible to effectively use the space of the room.

図10(B)は、テレビジョン装置9100を示している。 FIG. 10 (B) illustrates a television set 9100. テレビジョン装置9100は、筐体9101に表示部9103が組み込まれており、表示部9103により映像を表示することが可能である。 Television set 9100, a display portion 9103 in a housing 9101 incorporates, it is possible to display an image on the display unit 9103. なお、ここではスタンド9105により筐体9101を支持した構成を示している。 Here, it shows a structure in which the housing 9101 is supported by a stand 9105.

テレビジョン装置9100の操作は、筐体9101が備える操作スイッチや、別体のリモコン操作機9110により行うことができる。 The television device 9100 can be performed with an operation switch of the housing 9101 or a separate remote controller 9110. リモコン操作機9110が備える操作キー9109により、チャンネルや音量の操作を行うことができ、表示部9103に表示される映像を操作することができる。 The operation keys 9109 of the remote controller 9110 is provided, it is possible to operate the channel and volume, it is possible to operate the image displayed on the display portion 9103. また、リモコン操作機9110に、当該リモコン操作機9110から出力する情報を表示する表示部9107を設ける構成としてもよい。 Further, the remote controller 9110 may be provided with a display portion 9107 for displaying data output from the remote controller 9110.

図10(B)に示すテレビジョン装置9100は、受信機やモデムなどを備えている。 The television set 9100 illustrated in FIG. 10 (B) is provided with a receiver, a modem, and the like. テレビジョン装置9100は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。 The television set 9100 can perform reception of general television broadcast by a receiver, by connecting to a communication network by wired or wireless connection via the modem, one-way (from a transmitter to a receiver) or two-way it is also possible to perform (and sender among recipients, or between recipients, etc.) data communication for.

実施の形態1乃至4のいずれかに示すトランジスタは、表示部9103、9107に用いることが可能であり、テレビジョン装置、及びリモコン操作機の表示品質の向上を実現することができる。 Transistor described in any of Embodiments 1 to 4 is can be used for the display portion 9103 and 9107, it is possible to realize a television apparatus, and improve the display quality of the remote controller.

図10(C)はコンピュータであり、CPUを含む本体9201、筐体9202、表示部9203、キーボード9204、外部接続ポート9205、ポインティングデバイス9206等を含む。 Figure 10 (C) illustrates a computer which includes a main body 9201 including a CPU, a housing 9202, a display portion 9203, a keyboard 9204, an external connection port 9205, a pointing device 9206, and the like. コンピュータは、実施の形態1乃至4のいずれかに示すトランジスタをその表示部9203に用いることにより作製され、表示品質の向上が実現する。 Computer is manufactured by using the transistor described in any of Embodiments 1 to 4 for the display portion 9203 to achieve a higher display quality.

図11(A)及び図11(B)は2つ折り可能なタブレット型端末である。 FIGS. 11 (A) and 11 (B) is a foldable tablet terminal. 図11(A)は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操作スイッチ9038、を有する。 Figure 11 (A) is a state where the open tablet terminal includes a housing 9630, a display portion 9631, a display portion 9631 b, a display mode changeover switch 9034, power switch 9035, the power-saving mode switching switch 9036, a clip 9033 , an operation switch 9038,.

また、表示部9631aは、一部をタッチパネル領域9632aとすることができ、表示された操作キー9638にふれることでデータ入力をすることができる。 The display unit 9631a may be a part with the touch panel area 9632, and data can be input by touching operation keys 9638 that are displayed. なお、表示部9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。 In the display unit 9631, configured to have the function of a half region appear only as an example, the other half region also shows a configuration having a touch panel function is not limited to the structure. 表示部9631aの全ての領域がタッチパネルの機能を有する構成としても良い。 The whole display unit 9631a may be configured to have a touch panel function. 例えば、表示部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示画面として用いることができる。 For example, a touch panel on the entire surface of the display portion 9631a and display keyboard buttons can use the display section 9631b as a display screen. 表示部9631a及び表示部9631bは、実施の形態1乃至4のいずれかに示すトランジスタをその画素に配置することにより作製され、表示品質の向上が実現する。 Display unit 9631a and the display unit 9631b are fabricated by placing a transistor described in any of Embodiments 1 to 4 to the pixel, to realize a higher display quality.

また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部をタッチパネル領域9632bとすることができる。 Like the display unit 9631a in the display unit 9631b, it may be a part of the display portion 9631b and the touch panel region 9632 b. また、タッチパネルのキーボード表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで表示部9631bにキーボードボタン表示することができる。 Further, it is possible to keyboard buttons displayed on the display unit 9631b by touching position a keyboard display switching button 9639 of the touch panel is displayed with a finger or stylus.

また、タッチパネル領域9632aとタッチパネル領域9632bに対して同時にタッチ入力することもできる。 It is also possible to touch input at the same time with respect to the touch panel area 9632a and the touch panel region 9632 b.

また、表示モード切り替えスイッチ9034は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。 The display mode switch 9034 switches the display direction, such as portrait or landscape display, it can be selected switch between monochrome display and color display. 省電力モード切り替えスイッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。 Power-saving mode switching button 9036 may be optimizing the display luminance in accordance with the amount of external light in use which is detected by an optical sensor incorporated in the tablet terminal. タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。 Tablet terminal, in addition to the optical sensor, gyroscope, may be incorporated another detection device including a sensor for detecting inclination, such as an acceleration sensor.

また、図11(A)では表示部9631bと表示部9631aの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。 Further, FIG. 11 (A) is in the display area of ​​the display portion 9631b and the display unit 9631a illustrates the same example is not particularly limited, may be different in other sizes and one size, and quality of the display it may be different. 例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。 For example it may be a display panel in which one is capable of higher-definition display than the other.

図11(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9633、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有する。 FIG. 11 (B) is closed in tablet terminal includes a housing 9630, a solar cell 9633, a charge and discharge control circuit 9634, a battery 9635, DCDC converter 9636. なお、図11(B)では充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ9636を有する構成について示している。 Also shows a structure including a battery 9635, DCDC converter 9636 as an example shown in FIG. 11 (B) in which the charge and discharge control circuit 9634.

なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態にすることができる。 Since the tablet terminal can be folded, it can be closed the housing 9630 when not in use. 従って、表示部9631a、表示部9631bを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。 Therefore, it is possible to protect the display unit 9631, a display portion 9631 b, excellent durability can be provided an excellent tablet terminal of reliability for long-term use.

また、この他にも図11(A)及び図11(B)に示したタブレット型端末は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。 The tablet terminal illustrated in this addition to FIG. 11 (A) and FIG. 11 (B), various information (still image, moving image, and a text image) function of displaying a calendar, date or time of a function of displaying, it is possible to have a touch input function of a touch input operation or editing the information displayed on the display unit, a function of controlling processing by various kinds of software (programs), and the like.

タブレット型端末の表面に装着された太陽電池9633によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。 The solar cell 9633, which is attached on the surface of the tablet terminal, supplies power to the touch panel, the display unit, an image signal processor, and the like. なお、太陽電池9633は、筐体9630の一面又は二面に効率的なバッテリー9635の充電を行う構成とすることができるため好適である。 Note that the solar cell 9633 is suitable because it can be configured to perform efficiently charged battery 9635 on one or two sides of the housing 9630. なおバッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。 As the battery 9635, the use of lithium-ion batteries, there is an advantage of downsizing or the like.

また、図11(B)に示す充放電制御回路9634の構成、及び動作について図11(C)にブロック図を示し説明する。 The structure and operation of the charge and discharge control circuit 9634 shown in FIG. 11 (B), and a block diagram in FIG. 11 (C) will be described operation. 図11(C)には、太陽電池9633、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3、表示部9631について示しており、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3が、図11(B)に示す充放電制御回路9634に対応する箇所となる。 The FIG. 11 (C), the solar cell 9633, the battery 9635, DCDC converter 9636, the converter 9637, switches SW1 to SW3, and the display portion 9631, a battery 9635, DCDC converter 9636, the converter 9637, the switches SW1 to SW3 , the portion corresponding to the charge and discharge control circuit 9634 shown in FIG. 11 (B).

まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。 First, an example of the operation will be described in the case where power is generated by the solar cell 9633 using external light. 太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようDCDCコンバータ9636で昇圧又は降圧がなされる。 Power generated by the solar cell is raised or lowered by the DCDC converter 9636 so that a voltage for charging the battery 9635. そして、表示部9631の動作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧又は降圧をすることとなる。 Then, turn on the switch SW1 when the power is used from the solar cell 9633 to the operation of the display portion 9631, and thus to the increased or decreased to a voltage necessary for the display unit 9631 by the converter 9637. また、表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。 Also, when images are not displayed on the display unit 9631 turns off the SW1, it may be configured to charge the battery 9635 to turn on SW2.

なお太陽電池9633については、発電手段の一例として示したが、特に限定されず、圧電素子(ピエゾ素子)や熱電変換素子(ペルティエ素子)などの他の発電手段によるバッテリー9635の充電を行う構成であってもよい。 Here, the solar cell 9633 is described as an example of a power generation unit is not particularly limited, in the configuration to charge the battery 9635 with another power generation means such as piezoelectric elements (piezo elements) or a thermoelectric conversion element (Peltier element) it may be. 例えば、無線(非接触)で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。 For example, a wireless (contactless) and non-contact power transmission module to charge transmitting and receiving power, the addition may be performed in combination with other charge means.

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the other embodiments.

101:基板102:ゲート電極層103:ゲート絶縁層104:酸化物半導体層105:ドレイン電極層106:ソース電極層107:酸化物絶縁膜108:ソース配線109:ドレイン配線111:層間絶縁膜112:ゲート電極層114:酸化物半導体層115:ドレイン電極層116:ソース電極層122:ゲート電極層124:酸化物半導体層125:ドレイン電極層126:ソース電極層131:基板132:ゲート電極層133:ゲート絶縁層134:酸化物半導体層135:ドレイン電極層136:ソース電極層137:酸化物絶縁膜202:ゲート電極層204:酸化物半導体層205:ドレイン電極層206:ソース電極層213:開口部230:外周縁からの拡散方向231:内周縁(開口部)からの拡散方向301 101: substrate 102: a gate electrode layer 103: gate insulating layer 104: oxide semiconductor layer 105: drain electrode layer 106: source electrode layer 107: oxide insulating film 108: source line 109: drain wiring 111: interlayer insulating film 112: The gate electrode layer 114: oxide semiconductor layer 115: drain electrode layer 116: source electrode layer 122: gate electrode layer 124: oxide semiconductor layer 125: drain electrode layer 126: source electrode layer 131: substrate 132: a gate electrode layer 133: The gate insulating layer 134: oxide semiconductor layer 135: drain electrode layer 136: source electrode layer 137: oxide insulating film 202: a gate electrode layer 204: oxide semiconductor layer 205: drain electrode layer 206: source electrode layer 213: opening 230: diffusion direction from the outer peripheral edge 231: inner peripheral diffusion direction 301 from (opening) 基板302:ゲート電極層303:ゲート絶縁層305:ドレイン電極層306:ソース電極層307:酸化物絶縁膜308:ソース配線311:層間絶縁膜313:開口部314:酸化物半導体層320:容量配線322:画素電極9000 テーブル9001 筐体9002 脚部9003 表示部9004 表示ボタン9005 電源コード9033 留め具9034 スイッチ9035 電源スイッチ9036 スイッチ9038 操作スイッチ9201 本体9202 筐体9203 表示部9204 キーボード9205 外部接続ポート9206 ポインティングデバイス9630 筐体9631 表示部9631a 表示部9631b 表示部9632a タッチパネル領域9632b タッチパネル領域9633 太陽電池9634 充放電制御回路963 Substrate 302: a gate electrode layer 303: gate insulating layer 305: drain electrode layer 306: source electrode layer 307: oxide insulating film 308: source line 311: interlayer insulating film 313: opening 314: the oxide semiconductor layer 320: capacitor wiring 322: the pixel electrode 9000 table 9001 housing 9002 leg 9003 display unit 9004 display button 9005 power cord 9033 fasteners 9034 switch 9035 power switch 9036 switch 9038 operation switches 9201 body 9202 housing 9203 display unit 9204 keyboard 9205 an external connection port 9206 pointing device 9630 housing 9631 display unit 9631a display unit 9631b display unit 9632a touch region 9632b panel region 9633 a solar cell 9634 charge and discharge control circuit 963 バッテリー9636 DCDCコンバータ9637 コンバータ9638 操作キー9639 ボタン Battery 9636 DCDC converter 9637 converter 9638 operation key 9639 button

Claims (8)

  1. ゲート電極層上のゲート絶縁層と、 A gate insulating layer over the gate electrode layer,
    前記ゲート絶縁層上の、チャネル形成領域を含む酸化物半導体層と、 On the gate insulating layer, an oxide semiconductor layer including a channel formation region,
    前記酸化物半導体層上に接するソース電極層及びドレイン電極層と、 A source electrode layer and a drain electrode layer in contact with the oxide semiconductor layer,
    前記ソース電極層及び前記ドレイン電極層上の酸化物絶縁膜と、を有し、 Anda oxide insulating film on the source electrode layer and the drain electrode layer,
    前記ソース電極層の周縁は、前記酸化物半導体層の周縁の内側に配置され、 Periphery of the source electrode layer is located inside the periphery of the oxide semiconductor layer,
    前記ドレイン電極層の周縁は、前記酸化物半導体層の周縁の内側に配置され、 Periphery of the drain electrode layer is located inside the periphery of the oxide semiconductor layer,
    前記酸化物半導体層の端面は、前記酸化物絶縁膜で覆われており、 An end surface of the oxide semiconductor layer is covered with the oxide insulating film,
    前記ソース電極層の周縁と前記酸化物半導体層の周縁との間隔はチャネル長L以上であることを特徴とする半導体装置。 Wherein a distance between the peripheral edge of the peripheral edge and the oxide semiconductor layer of the source electrode layer is not less than the channel length L.
  2. ゲート電極層上のゲート絶縁層と、 A gate insulating layer over the gate electrode layer,
    前記ゲート絶縁層上の、チャネル形成領域を含む酸化物半導体層と、 On the gate insulating layer, an oxide semiconductor layer including a channel formation region,
    前記酸化物半導体層上に接するソース電極層及びドレイン電極層と、 A source electrode layer and a drain electrode layer in contact with the oxide semiconductor layer,
    前記ソース電極層及び前記ドレイン電極層上の酸化物絶縁膜と、を有し、 Anda oxide insulating film on the source electrode layer and the drain electrode layer,
    前記ソース電極層の周縁は、前記酸化物半導体層の周縁の内側に配置され、 Periphery of the source electrode layer is located inside the periphery of the oxide semiconductor layer,
    前記ドレイン電極層の周縁は、前記酸化物半導体層の周縁の内側に配置され、 Periphery of the drain electrode layer is located inside the periphery of the oxide semiconductor layer,
    前記酸化物半導体層の端面は、前記酸化物絶縁膜で覆われており、 An end surface of the oxide semiconductor layer is covered with the oxide insulating film,
    前記ドレイン電極層の周縁と前記酸化物半導体層の周縁との間隔はチャネル長L以上であることを特徴とする半導体装置。 Wherein a distance between the peripheral edge of the peripheral edge and the oxide semiconductor layer of the drain electrode layer is not less than the channel length L.
  3. 請求項1 または2において、 According to claim 1 or 2,
    前記酸化物半導体層の周縁は、前記ゲート電極層の周縁の内側に配置することを特徴とする半導体装置。 The periphery of the oxide semiconductor layer, wherein a is disposed inside the periphery of the gate electrode layer.
  4. 請求項1 乃至3のいずれか一において、 In any one of claims 1 to 3,
    前記ソース電極層または前記ドレイン電極層の上面形状は長方形であり、その四隅の周縁は、曲線を描くことを特徴とする半導体装置。 The shape of the top surface of the source electrode layer or the drain electrode layer is rectangular and the peripheral edge of its four corners, and wherein a curving.
  5. 請求項1 乃至3のいずれか一において、 In any one of claims 1 to 3,
    前記ソース電極層または前記ドレイン電極層の上面形状は長方形の四隅が切り取られた形状であることを特徴とする半導体装置。 Wherein a top surface shape of the source electrode layer or the drain electrode layer is in the form of rectangular corners were cut.
  6. 請求項1乃至のいずれか一において、 In any one of claims 1 to 5,
    前記チャネル形成領域の上面形状は、C字形状またはU字形状であることを特徴とする半導体装置。 Shape of the top surface of the channel forming region, a semiconductor device which is a C-shape or U-shape.
  7. 請求項1乃至6のいずれか一において、 In any one of claims 1 to 6,
    前記チャネル長Lは、4.5μm以下であることを特徴とする半導体装置。 The channel length L is wherein a is 4.5μm or less.
  8. 請求項1乃至のいずれか一において、 In any one of claims 1 to 7,
    前記酸化物絶縁膜上にソース配線を有し、 A source wiring on said oxide insulating film,
    前記ソース配線は、前記酸化物絶縁膜に形成されたコンタクトホールを介して前記ソース電極層と電気的に接続することを特徴とする半導体装置。 The source wiring, and wherein a is connected to the source electrode layer and the electrically via a contact hole formed in the oxide insulating film.
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