JP5999201B2 - Electro-optical device and electronic apparatus - Google Patents

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本発明は、電気光学装置および電子機器に関する。   The present invention relates to an electro-optical device and an electronic apparatus.

近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）などの発光素子を用いた電気光学装置が各種提案されている。このような電気光学装置では、走査線とデータ線との交差に対応して画素回路が設けられる。当該画素回路は、上記発光素子と、スイッチングトランジスターと、駆動トランジスターとを含む構成が一般的である（特許文献１参照）。ここで、スイッチングトランジスターは、データ線と駆動トランジスターのゲートとの間において走査線の選択期間にオンして、これにより、ゲートにデータ線に供給された電位が保持される。そして、駆動トランジスターが、当該ゲートの保持電位に応じた電流を発光素子に流す構成となっている。   In recent years, various electro-optical devices using light-emitting elements such as organic light emitting diodes (hereinafter referred to as “OLEDs”) have been proposed. In such an electro-optical device, a pixel circuit is provided corresponding to the intersection of the scanning line and the data line. The pixel circuit generally has a configuration including the light emitting element, a switching transistor, and a driving transistor (see Patent Document 1). Here, the switching transistor is turned on during the scanning line selection period between the data line and the gate of the driving transistor, whereby the potential supplied to the data line is held at the gate. The driving transistor is configured to flow a current corresponding to the holding potential of the gate to the light emitting element.

特開２００７−３１０３１１号公報JP 2007-310311 A

ところで、表示サイズの小型化、表示の高精細化が要求される用途では、データ線と駆動トランジスターとが互いに接近して、容量結合する度合いが高くなる。このため、データ線が電位変動すると、当該電位変動が寄生容量を介して駆動トランジスターの各部、特にゲートに一種のノイズとして伝播して、当該ゲートの保持電位を変動させてしまう。したがって、目的とする電流を発光素子に流すことができなくなるので、表示品位を低下させてしまう、という問題が指摘された。
本発明は、上述した課題に鑑みてなされたもので、その目的の一つは、データ線の電位変動に起因するノイズによって表示品位が低下するのを防止することにある。 By the way, in applications where a reduction in display size and a higher definition of display are required, the degree to which data lines and drive transistors are close to each other and capacitively coupled is increased. For this reason, when the potential of the data line fluctuates, the potential fluctuation propagates as a kind of noise to each part of the driving transistor, particularly the gate, via the parasitic capacitance, and the holding potential of the gate is fluctuated. Therefore, it has been pointed out that the target current cannot be supplied to the light emitting element, and the display quality is deteriorated.
The present invention has been made in view of the above-described problems, and one of its purposes is to prevent display quality from being deteriorated by noise caused by fluctuations in the potential of a data line.

上記課題を解決するために、本発明に係る電気光学装置にあっては、第１の方向に沿って設けられた走査線と、前記走査線を覆うように設けられた第１絶縁膜と、前記第１絶縁膜を覆うように設けられた第２絶縁膜と、前記第１の方向とは異なる第２の方向に沿って前記第２絶縁膜の上方に設けられたデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素回路と、シールド配線と、を有し、前記画素回路は、発光素子と、前記発光素子に流れる電流を制御する第１トランジスターと、を備え、前記シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに前記データ線と前記第１トランジスターとの間に設けられたことを特徴とする。   In order to solve the above problems, in the electro-optical device according to the present invention, a scanning line provided along the first direction, a first insulating film provided so as to cover the scanning line, A second insulating film provided so as to cover the first insulating film; a data line provided above the second insulating film along a second direction different from the first direction; and the scanning A pixel circuit provided corresponding to the intersection of a line and the data line, and a shield wiring, the pixel circuit comprising: a light emitting element; and a first transistor for controlling a current flowing through the light emitting element; And a part of the shield wiring is provided between the first insulating film and the second insulating film and between the data line and the first transistor when seen in a plan view. It is characterized by.

本発明において、前記シールド配線と前記データ線との距離は、前記シールド配線と前記第１トランジスターとの距離よりも短い態様が好ましい。
また、本発明において、電源線をさらに備え、前記第１トランジスターは、前記電源線と前記発光素子との間に接続されており、前記シールド配線は、前記電源線に接続された構成が好ましい。このような構成において、前記電源線は、前記第１絶縁膜と前記第２絶縁膜との間に設けられても良い。
前記走査線に供給される走査信号にしたがって導通状態が制御される第２トランジスターと、前記第２トランジスターに接続された第１中継電極と、前記第１中継電極と前記データ線とを接続する第２中継電極とをさらに備えても良いし、前記第１中継電極と前記第２中継電極とを接続する第１接続部と、前記データ線と前記第２中継電極とを接続する第２接続部と、をさらに備え、前記第１接続部は、平面視したときに前記第２接続部と重なっても良い。 In the present invention, it is preferable that the distance between the shield wiring and the data line is shorter than the distance between the shield wiring and the first transistor.
In the present invention, it is preferable that the power supply line is further provided, the first transistor is connected between the power supply line and the light emitting element, and the shield wiring is connected to the power supply line. In such a configuration, the power supply line may be provided between the first insulating film and the second insulating film.
A second transistor whose conduction state is controlled in accordance with a scanning signal supplied to the scanning line; a first relay electrode connected to the second transistor; and a first transistor that connects the first relay electrode and the data line. 2 relay electrodes, a first connection part for connecting the first relay electrode and the second relay electrode, and a second connection part for connecting the data line and the second relay electrode. The first connection portion may overlap the second connection portion when seen in a plan view.

また、上記目的は、第１の方向に沿って設けられた走査線と、前記走査線を覆うように設けられた第１絶縁膜と、前記第１絶縁膜を覆うように設けられた第２絶縁膜と、前記第１の方向とは異なる第２の方向に沿って前記第２絶縁膜の上方に設けられた第１データ線と、前記第２の方向に沿って前記第２絶縁膜の上方に設けられた第２データ線と、前記走査線と前記第１データ線との交差に対応して設けられた第１画素回路と、前記走査線と前記第２データ線との交差に対応して設けられた第２画素回路と、を有し、前記第１画素回路は、第１発光素子と、前記第１発光素子に流れる電流を制御する第１トランジスターと、を備え、前記第２画素回路は、第２発光素子と、前記第２発光素子に流れる電流を制御する第２トランジスターと、を備え、前記シールド配線は、第１シールド配線と、第２シールド配線と、を有し、前記第１シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに、前記第１トランジスターと前記第１データ線との間に設けられ、前記第２シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに、前記第２トランジスターと前記第１データ線との間に設けられた構成によっても達成し得る。
ここで、前記第１シールド配線と前記第１データ線との距離は、前記第１シールド配線と前記第１トランジスターとの距離よりも短く、前記第２シールド配線と前記第１データ線との距離は、前記第２シールド配線と前記第２トランジスターとの距離よりも短くても良い。
また、一端が前記第１トランジスターの前記ゲートに接続された保持容量をさらに備え、前記シールド配線は、平面視したときに前記保持容量を覆うように設けられても良く、前記シールド配線は、平面視したときに前記第１トランジスターを覆うように設けられても良い。
なお、本発明に係る電気光学装置は、各種の電子機器に適用可能である。典型的には、表示装置であり、電子機器としてはパーソナルコンピューターや携帯電話機が挙げられる。特に本願発明は、保持容量が十分に確保できないときでも、データ線からのノイズが、画素回路の駆動トランジスターに到達する前にシールド配線に吸収され、これによって表示品位の低下を防止することができるので、例えばヘッドマウントディスプレイ用やプロジェクターのように縮小画像を形成する表示装置に好適である。もっとも、本発明に係る電気光学装置の用途は、表示装置に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（光ヘッド）にも適用可能である。 Further, the object is to provide a scanning line provided along the first direction, a first insulating film provided so as to cover the scanning line, and a second provided so as to cover the first insulating film. An insulating film, a first data line provided above the second insulating film along a second direction different from the first direction, and a second data line formed along the second direction. Corresponding to the intersection of the second data line provided above, the first pixel circuit provided corresponding to the intersection of the scanning line and the first data line, and the scanning line and the second data line A second pixel circuit provided, wherein the first pixel circuit includes a first light emitting element and a first transistor for controlling a current flowing through the first light emitting element, and the second pixel circuit. The pixel circuit includes a second light emitting element and a second transistor that controls a current flowing through the second light emitting element. The shield wiring includes a first shield wiring and a second shield wiring, and a part of the first shield wiring is between the first insulating film and the second insulating film. When viewed in plan, the second shield wiring is provided between the first transistor and the first data line, and a part of the second shield wiring is between the first insulating film and the second insulating film. This can also be achieved by a configuration provided between the second transistor and the first data line when viewed in plan.
Here, a distance between the first shield wiring and the first data line is shorter than a distance between the first shield wiring and the first transistor, and a distance between the second shield wiring and the first data line. May be shorter than the distance between the second shield wiring and the second transistor.
The storage device may further include a storage capacitor having one end connected to the gate of the first transistor, and the shield wiring may be provided so as to cover the storage capacitor when seen in a plan view. It may be provided so as to cover the first transistor when viewed.
The electro-optical device according to the invention can be applied to various electronic apparatuses. Typically, it is a display device, and examples of the electronic device include a personal computer and a mobile phone. In particular, according to the present invention, even when a sufficient storage capacity cannot be ensured, noise from the data line is absorbed by the shield wiring before reaching the driving transistor of the pixel circuit, thereby preventing deterioration in display quality. Therefore, it is suitable for a display device that forms a reduced image, for example, for a head-mounted display or a projector. However, the use of the electro-optical device according to the invention is not limited to the display device. For example, the present invention can also be applied to an exposure apparatus (optical head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light.

第１実施形態に係る電気光学装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an electro-optical device according to a first embodiment. 電気光学装置における画素回路の等価回路を示す図である。It is a figure which shows the equivalent circuit of the pixel circuit in an electro-optical apparatus. 電気光学装置の表示動作を示す図である。It is a figure which shows the display operation of an electro-optical apparatus. 画素回路の構成を示す平面図である。It is a top view which shows the structure of a pixel circuit. 図４におけるＥ−ｅ線で破断した構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure fractured | ruptured by the EE line | wire in FIG. 画素回路におけるデータ線からのノイズ吸収を示す図である。It is a figure which shows the noise absorption from the data line in a pixel circuit. 画素回路における各種の寄生容量を示す図である。It is a figure which shows the various parasitic capacitances in a pixel circuit. 画素回路における各種の寄生容量をモデル化した図である。It is the figure which modeled various parasitic capacitances in a pixel circuit. クロストークの一例を示す図である。It is a figure which shows an example of crosstalk. 第２実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 6 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a second embodiment. 図１０におけるＦ−ｆ線で破断した構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure fractured | ruptured by the FF line | wire in FIG. 第３実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 10 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a third embodiment. 図１２におけるＨ−ｈ線で破断した構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure fractured | ruptured by the Hh line | wire in FIG. 第４実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 10 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a fourth embodiment. 第５実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 10 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a fifth embodiment. 第６実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 10 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a sixth embodiment. 図１６におけるＪ−ｊ線で破断した構成を示す部分断面図である。It is a fragmentary sectional view which shows the structure fractured | ruptured by the JJ line | wire in FIG. 第７実施形態に係る電気光学装置の画素回路の構成を示す平面図である。FIG. 20 is a plan view illustrating a configuration of a pixel circuit of an electro-optical device according to a seventh embodiment. 別例に係る画素回路の等価回路を示す図である。It is a figure which shows the equivalent circuit of the pixel circuit which concerns on another example. 電気光学装置を適用した電子機器（その１）を示す図である。It is a figure which shows the electronic device (the 1) to which an electro-optical apparatus is applied. 電気光学装置を適用した電子機器（その２）を示す図である。It is a figure which shows the electronic device (the 2) to which an electro-optical apparatus is applied. 電気光学装置を適用した電子機器（その３）を示す図である。It is a figure which shows the electronic device (the 3) to which an electro-optical apparatus is applied.

＜第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。電気光学装置１は、複数の画素回路１１０によって画像を表示するものである。
この図に示されるように、電気光学装置１は、素子部１００、走査線駆動回路２１０およびデータ線駆動回路２２０を含んだ構成となっている。
このうち、素子部１００には、ｍ行の走査線１１２が図において行（Ｘ）方向に沿って設けられ、ｎ列のデータ線１１４が、列（Ｙ）方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。画素回路１１０は、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応して、それぞれ配列している。したがって、本実施形態では、画素回路１１０が縦ｍ行×横ｎ列でマトリクス状に配列することになる。なお、ｍ、ｎは、いずれも自然数である。 <First Embodiment>
FIG. 1 is a block diagram showing the configuration of the electro-optical device according to the first embodiment of the invention. The electro-optical device 1 displays an image with a plurality of pixel circuits 110.
As shown in this figure, the electro-optical device 1 includes an element unit 100, a scanning line driving circuit 210, and a data line driving circuit 220.
Among these, in the element unit 100, m rows of scanning lines 112 are provided along the row (X) direction in the drawing, and n columns of data lines 114 are arranged along the column (Y) direction and each scan. The wires 112 are provided so as to be electrically insulated from each other. The pixel circuits 110 are arranged corresponding to the intersections of the m rows of scanning lines 112 and the n columns of data lines 114, respectively. Accordingly, in the present embodiment, the pixel circuits 110 are arranged in a matrix with m rows × n columns. Note that m and n are both natural numbers.

各画素回路１１０には、電源線１１６がそれぞれ共通に接続されて、素子電源の高位側の電位Ｖelを給電する。なお、図１では省略されているが、後述するように共通電極が各画素回路１１０にわたって設けられて、素子電源の低位側の電位Ｖctを給電する。これらの電位Ｖel、Ｖctは、図示省略した電源回路によって生成される。
また、走査線１１２および画素回路１１０の行を便宜的に区別するために、図１において上から順に１行、２行、３行、…、（ｍ−１）行、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０の列を便宜的に区別するために、図１において左から順に１列、２列、３列、…、（ｎ−１）列、ｎ列と呼ぶ場合がある。 A power line 116 is commonly connected to each pixel circuit 110 and supplies the potential Vel on the higher side of the element power supply. Although not shown in FIG. 1, a common electrode is provided over each pixel circuit 110 to supply power to the lower potential Vct of the element power supply, as will be described later. These potentials Vel and Vct are generated by a power supply circuit (not shown).
In order to distinguish the scanning lines 112 and the rows of the pixel circuits 110 for the sake of convenience, they may be referred to as the first row, the second row, the third row,..., The (m−1) row, the m row in FIG. is there. Similarly, in order to distinguish the columns of the data lines 114 and the pixel circuits 110 for the sake of convenience, they may be referred to as the first column, the second column, the third column,..., The (n−1) column, the n column in FIG. is there.

電気光学装置１では、マトリクス状に画素回路１１０が配列する領域の周辺に走査線駆動回路２１０およびデータ線駆動回路２２０が配置されている。走査線駆動回路２１０およびデータ線駆動回路２２０は、図示省略したコントローラーによって動作が制御される。また、データ線駆動回路２２０には、各画素回路１１０で表現すべき階調（輝度）を指定する階調データが上記コントローラーから供給される。
走査線駆動回路２１０は、各フレームにおいて１〜ｍ行目を順次選択するものである。一例として、走査線駆動回路２１０は、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給するものであり、フレームにおいて各走査信号を順次排他的にＨレベルとする。なお、本説明において、フレームとは、１カット（コマ）分の画像を電気光学装置１に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。 In the electro-optical device 1, a scanning line driving circuit 210 and a data line driving circuit 220 are arranged around a region where the pixel circuits 110 are arranged in a matrix. The operations of the scanning line driving circuit 210 and the data line driving circuit 220 are controlled by a controller (not shown). The data line driving circuit 220 is supplied with gradation data specifying gradation (luminance) to be expressed by each pixel circuit 110 from the controller.
The scanning line driving circuit 210 sequentially selects the first to mth rows in each frame. As an example, the scanning line driving circuit 210 includes scanning signals Gwr (1), Gwr (2), Gwr (3), Gm (1), Gwr (2), Gwr (3), ..., Gwr (m−1), Gwr (m) are supplied, and each scanning signal is sequentially set to the H level exclusively in the frame. In this description, the frame means a period required to display an image for one cut (frame) on the electro-optical device 1, and if the vertical scanning frequency is 60 Hz, 16.67 for one cycle. A period of milliseconds.

データ線駆動回路２２０は、走査線駆動回路２１０によって選択された行に位置する画素回路１１０に対し、当該画素回路１１０の階調データに応じた電位のデータ信号を、データ線１１４を介して供給するものである。便宜的に、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４にそれぞれ供給されるデータ信号を、Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)と表記している。   The data line driver circuit 220 supplies a data signal having a potential corresponding to the gradation data of the pixel circuit 110 to the pixel circuit 110 located in the row selected by the scanning line driver circuit 210 via the data line 114. To do. For convenience, the data signals supplied to the data lines 114 of 1, 2, 3,..., (N−1), and the n-th column are represented by Vd (1), Vd (2), Vd (3),. , Vd (n-1), Vd (n).

次に、図２を参照して、画素回路１１０の等価回路について説明する。なお、図２には、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。   Next, an equivalent circuit of the pixel circuit 110 will be described with reference to FIG. In FIG. 2, the scanning line 112 in the (i + 1) th row adjacent to the i-th row and the i-th row is adjacent to the j-th column and the j-th column on the right side (j + 1). A pixel circuit 110 for a total of 4 pixels of 2 × 2 corresponding to the intersection with the data line 114 in the column is shown. Here, i and (i + 1) are symbols for generally indicating the rows in which the pixel circuits 110 are arranged, and are integers of 1 or more and m or less. Similarly, j and (j + 1) are symbols for generally indicating a column in which the pixel circuit 110 is arranged, and are integers of 1 or more and n or less.

図２に示されるように、各画素回路１１０は、Ｎチャネル型のトランジスター１３０、１４０と、保持容量１３５と、発光素子１５０とを有する。各画素回路１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。ｉ行ｊ列の画素回路１１０において、トランジスター１３０は、スイッチングトランジスターとして機能するものであり、そのゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインノードはｊ列目のデータ線１１４に接続され、そのソースノードは保持容量１３５の一端と、トランジスター１４０のゲートノードとにそれぞれ接続されている。
保持容量１３５の他端は、トランジスター１４０のソースノードおよび発光素子１５０の陽極にそれぞれ接続されている。一方、トランジスター１４０のドレインノードは、電源線１１６に接続されている。 As shown in FIG. 2, each pixel circuit 110 includes N-channel transistors 130 and 140, a storage capacitor 135, and a light emitting element 150. Since each pixel circuit 110 has the same configuration, the pixel circuit 110 will be described as being representatively located at i rows and j columns. In the pixel circuit 110 in the i-th row and j-th column, the transistor 130 functions as a switching transistor, and its gate node is connected to the scanning line 112 in the i-th row, while its drain node is the data line in the j-th column. The source node is connected to one end of the storage capacitor 135 and the gate node of the transistor 140.
The other end of the storage capacitor 135 is connected to the source node of the transistor 140 and the anode of the light emitting element 150. On the other hand, the drain node of the transistor 140 is connected to the power supply line 116.

便宜的に、ｉ行ｊ列の画素回路１１０において、トランジスター１３０のドレインノードを大文字のＤと表記し、トランジスター１４０のゲートノード（トランジスター１３０のソースノードおよび保持容量１３５の一端）を小文字のｇと表記している。特にｉ行ｊ列のトランジスター１４０のゲートノードについてはｇ(i,j)と表記している。
また、トランジスター１４０のドレインノード（電源線１１６）を小文字のｄと表記し、トランジスター１４０のソースノード（発光素子１５０の陽極）を小文字のｓと表記している。 For convenience, in the pixel circuit 110 in the i-th row and j-th column, the drain node of the transistor 130 is denoted by uppercase D, and the gate node of the transistor 140 (the source node of the transistor 130 and one end of the storage capacitor 135) is denoted by lowercase g. It is written. In particular, the gate node of the transistor 140 in i row and j column is expressed as g (i, j).
In addition, the drain node (power supply line 116) of the transistor 140 is represented by a lowercase letter d, and the source node of the transistor 140 (the anode of the light emitting element 150) is represented by a lowercase letter s.

発光素子１５０の陰極は、各画素回路１００にわたって共通電極１１８に接続されている。この共通電極１１８は、各画素回路１１０の発光素子１５０にわたって共通である。発光素子１５０は、互いに対向する陽極と陰極とで有機ＥＬ材料からなる発光層を挟持したＯＬＥＤであり、陽極から陰極に向かって流れる電流に応じた輝度にて発光する。
なお、図２において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示している。また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、本実施形態において、データ線１１４の近傍には、シールド配線が設けられるが、シールド配線の詳細については後述することにする。 The cathode of the light emitting element 150 is connected to the common electrode 118 over each pixel circuit 100. The common electrode 118 is common across the light emitting elements 150 of the pixel circuits 110. The light-emitting element 150 is an OLED in which a light-emitting layer made of an organic EL material is sandwiched between an anode and a cathode facing each other, and emits light with a luminance corresponding to a current flowing from the anode toward the cathode.
In FIG. 2, Gwr (i) and Gwr (i + 1) indicate scanning signals supplied to the scanning lines 112 in the i and (i + 1) th rows, respectively. Vd (j) and Vd (j + 1) represent data signals supplied to the data lines 114 in the j and (j + 1) th columns, respectively.
In this embodiment, a shield wiring is provided in the vicinity of the data line 114. Details of the shield wiring will be described later.

次に、電気光学装置１の表示動作について図３を参照して簡易的に説明する。図３は、走査信号およびデータ信号の波形の一例を示す図である。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路２１０によって各フレームにわたって水平走査期間（Ｈ）毎に順次排他的にＨレベルとなる。
ここで、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＨレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の画素回路１１０の階調データに応じた電位のデータ信号Ｖd(j)がデータ線駆動回路２２０によって供給される。 Next, the display operation of the electro-optical device 1 will be briefly described with reference to FIG. FIG. 3 is a diagram illustrating an example of waveforms of the scanning signal and the data signal.
As shown in this figure, the scanning signals Gwr (1), Gwr (2), Gwr (3),..., Gwr (m−1), Gwr (m) are horizontally generated by the scanning line driving circuit 210 over each frame. It becomes the H level exclusively and sequentially every scanning period (H).
Here, when the scanning line 112 in the i-th row is selected and the scanning signal Gwr (i) becomes H level, the gradation data of the pixel circuit 110 in the i-th row and j-th column is displayed on the j-th data line 114. The data signal Vd (j) having a potential corresponding to the voltage is supplied from the data line driving circuit 220.

ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＨレベルになると、トランジスター１３０がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図３において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１４０は、ゲートノードｇ(i,j)の電位に応じた電流を発光素子１５０に流し、保持容量１３５が、このときのトランジスター１４０におけるゲート・ソース間の電圧を保持する。ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＬレベルになったとき、トランジスター１３０がオフする。   When the scanning signal Gwr (i) becomes H level in the pixel circuit 110 in the i row and j column, the transistor 130 is turned on, so that the gate node g (i, j) is electrically connected to the data line 114 in the j column. It becomes a state. For this reason, the potential of the gate node g (i, j) becomes the potential of the data signal Vd (j) as shown by the up arrow in FIG. At this time, the transistor 140 passes a current corresponding to the potential of the gate node g (i, j) to the light emitting element 150, and the storage capacitor 135 holds the gate-source voltage in the transistor 140 at this time. When selection of the i-th scanning line 112 is completed and the scanning signal Gwr (i) becomes L level, the transistor 130 is turned off.

トランジスター１３０がオンからオフに切り替わっても、当該トランジスター１３０がオンしていたときの、トランジスター１４０のゲート・ソース間の電圧は保持容量１３５によって保持されている。このため、トランジスター１３０がオフしても、トランジスター１４０は、保持容量１３５による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、発光素子１５０に流し続ける。このため、ｉ行ｊ列の画素回路１１０における発光素子１５０は、ｉ行目が選択されたときのデータ信号Ｖd（j)の電位に応じた輝度で、すなわちｉ行ｊ列の階調データに応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。   Even when the transistor 130 is switched from on to off, the gate-source voltage of the transistor 140 when the transistor 130 is on is held by the storage capacitor 135. For this reason, even if the transistor 130 is turned off, the transistor 140 continues to flow a current corresponding to the holding voltage of the holding capacitor 135 to the light emitting element 150 until the next i-th scanning line 112 is selected again. For this reason, the light emitting element 150 in the pixel circuit 110 in the i-th row and j-th column has luminance corresponding to the potential of the data signal Vd (j) when the i-th row is selected. Light emission continues for a period corresponding to one frame at a corresponding luminance.

なお、ｉ行目においては、ｊ列目以外の画素回路１１０でも、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ階調データに応じた輝度で発光することになる。このような動作は、フレーム毎にで繰り返される。
また、図３においては、走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。 Note that, in the i-th row, the pixel circuits 110 other than the j-th column also emit light with luminance corresponding to the potential of the data signal supplied to the corresponding data line 114. Although the pixel circuit 110 corresponding to the scanning line 112 in the i-th row is described here, the scanning line 112 is selected in the order of 1, 2, 3,... (M−1), m-th row. As a result, each of the pixel circuits 110 emits light at a luminance corresponding to the gradation data. Such an operation is repeated every frame.
In FIG. 3, the potential scales of the data signal Vd (j) and the gate node g (i, j) are enlarged for convenience than the potential scale of the scanning signal.

ところで、データ信号は、選択された行に位置する画素の階調データに応じた電位になるので、データ線１１４は、表示内容に応じて刻々と電位変動する。例えばｊ列目のデータ線１１４には、図３に示されるようなデータ信号Ｖd(j)が供給されるので、水平走査期間（Ｈ）毎に電位変動することになる。
データ線１１４が、画素回路１１０の各部と容量結合していると、データ線１１４の電位変動は、画素回路１１０の各部の電位に悪影響を与えてしまう。特に表示サイズの小型化や表示の高精細化が要求される用途では、例えば表示サイズが対角で１インチ未満であって１２８０×７２０ピクセル以上の解像度を有するマイクロディスプレイなどでは、保持容量１３５と比較して各部の寄生容量が相対的に大きくなるので、その影響が顕著に現れる。特に、トランジスター１４０のゲートノードｇおよびソースノードｓの電位は、発光素子１５０に流す電流を規定するので、この部分の電位変動は、表示化けや後述するクロストークなどの発生を招き、表示品位を大きく低下させる要因となる。
そこで、本実施形態では、画素回路１１０を次のように構成して、データ線の電位変動に起因するノイズの影響を受けにくくしているのである。 By the way, since the data signal has a potential corresponding to the gradation data of the pixel located in the selected row, the potential of the data line 114 changes every moment according to the display content. For example, since the data signal Vd (j) as shown in FIG. 3 is supplied to the data line 114 in the j-th column, the potential fluctuates every horizontal scanning period (H).
When the data line 114 is capacitively coupled to each part of the pixel circuit 110, the potential fluctuation of the data line 114 adversely affects the potential of each part of the pixel circuit 110. Especially in applications that require a smaller display size and higher display resolution, for example, in a micro display having a display size of less than 1 inch diagonally and a resolution of 1280 × 720 pixels or more, In comparison, the parasitic capacitance of each part becomes relatively large, so that the influence appears remarkably. In particular, the potentials of the gate node g and the source node s of the transistor 140 define the current that flows through the light emitting element 150. Therefore, the potential fluctuation in this portion causes display distortion and crosstalk to be described later. It becomes a factor to greatly reduce.
Therefore, in the present embodiment, the pixel circuit 110 is configured as follows to make it less susceptible to noise caused by potential fluctuations in the data line.

この画素回路１１０の構造について、図４および図５を参照して説明する。
図４は、縦および横方向に互いに隣り合う４つの画素回路１１０の構成を示す平面図であり、図５は、図４におけるＥ−ｅ線で破断した部分断面図である。
なお、図４は、トップエミッションの画素回路１１０を観察側から平面視した場合の配線構造を示しているが、簡略化のために、発光素子１５０における画素電極（陽極）以降に形成される構造体を省略している。図５においては、発光素子１５０の画素電極までを示し、以降の構造体を省略している。また、以下の各図においては、各層、各部材、各領域などを認識可能な大きさとするために、縮尺を異ならせている。 The structure of the pixel circuit 110 will be described with reference to FIGS.
FIG. 4 is a plan view showing a configuration of four pixel circuits 110 adjacent to each other in the vertical and horizontal directions, and FIG. 5 is a partial cross-sectional view taken along line Ee in FIG.
FIG. 4 shows a wiring structure when the top emission pixel circuit 110 is viewed in plan from the observation side. For simplicity, a structure formed after the pixel electrode (anode) in the light emitting element 150 is shown. The body is omitted. In FIG. 5, only the pixel electrode of the light emitting element 150 is shown, and the subsequent structures are omitted. Further, in each of the following drawings, the scales are varied in order to make each layer, each member, each region, etc. recognizable.

まず、図５に示されるように、基礎となる基板２には、ポリシリコン膜を島状にパターニングした半導体層１３０ａ、１４０ａがそれぞれ設けられている。半導体層１３０ａは、トランジスター１３０を構成するものであり、半導体層１４０ａは、トランジスター１４０を構成するものである。ここで、半導体層１３０ａは、平面視したときに図４に示されるように、後に形成される走査線１１２に沿った横方向に長手が延在する矩形に形成されている。一方、半導体層１４０ａは、平面視したときに後に形成されるデータ線１１４に沿った縦方向に長手が延在する矩形に形成されている。   First, as shown in FIG. 5, the base substrate 2 is provided with semiconductor layers 130a and 140a obtained by patterning a polysilicon film in an island shape. The semiconductor layer 130 a constitutes the transistor 130, and the semiconductor layer 140 a constitutes the transistor 140. Here, as viewed in plan, the semiconductor layer 130a is formed in a rectangular shape whose length extends in the lateral direction along the scanning line 112 to be formed later. On the other hand, the semiconductor layer 140a is formed in a rectangular shape whose length extends in the vertical direction along the data line 114 to be formed later when viewed in plan.

図５に示されるように、半導体層１３０ａ、１４０ｂのほぼ全面を覆うようにゲート絶縁膜１０が設けられている。ゲート絶縁膜１０の表面には、アルミニウムやタンタルなどのゲート配線層が設けられるとともに、当該ゲート配線層をパターニングすることによって、走査線１１２およびゲート電極層２１がそれぞれ設けられている。
走査線１１２は、図４において横方向に延在するとともに、画素回路１１０毎に下方向に向かって分岐した部分を有し、当該分岐部分が、半導体層１３０ａの中央部で重なっている。半導体層１３０ａのうち、走査線１１２の分岐部分と重なった領域がチャネル領域１３０ｃになっている（図５参照）。なお、半導体層１３０ａのうち、チャネル領域１３０ｃに対し図５において左方向がドレイン領域１３０ｄであり、右方向がソース領域１３０ｓである。
一方、ゲート電極層２１は、平面視したときに図４に示されるように、四角枠のうち、左辺を有さずに上辺、右辺および下辺を一体とした形状である。このうち、下辺が、半導体層１４０ａの中央部で重なっている。半導体層１４０ａのうち、ゲート電極層２１の下辺と重なった領域がチャネル領域１４０ｃになっている（図５参照）。半導体層１４０ａのうち、チャネル領域１４０ｃ領域に対し図５において左方向がソース領域１４０ｓであり、右方向がドレイン領域１４０ｄである。 As shown in FIG. 5, the gate insulating film 10 is provided so as to cover almost the entire surface of the semiconductor layers 130a and 140b. A gate wiring layer such as aluminum or tantalum is provided on the surface of the gate insulating film 10, and the scanning line 112 and the gate electrode layer 21 are provided by patterning the gate wiring layer.
The scanning line 112 extends in the horizontal direction in FIG. 4 and has a portion branched downward for each pixel circuit 110, and the branched portion overlaps the central portion of the semiconductor layer 130a. In the semiconductor layer 130a, a region overlapping with the branch portion of the scanning line 112 is a channel region 130c (see FIG. 5). Of the semiconductor layer 130a, the left direction in FIG. 5 is the drain region 130d and the right direction is the source region 130s with respect to the channel region 130c.
On the other hand, as shown in FIG. 4 when viewed in plan, the gate electrode layer 21 has a shape in which the upper side, the right side, and the lower side of the square frame are integrated without having the left side. Among these, the lower side overlaps with the central portion of the semiconductor layer 140a. Of the semiconductor layer 140a, a region overlapping the lower side of the gate electrode layer 21 is a channel region 140c (see FIG. 5). Of the semiconductor layer 140a, the left direction in FIG. 5 is the source region 140s and the right direction is the drain region 140d with respect to the channel region 140c region.

図５において、走査線１１２、ゲート電極層２１またはゲート絶縁膜１０を覆うように第１層間絶縁膜１１が形成されている。第１層間絶縁膜１１の表面には導電性の配線層が成膜されるとともに、当該配線層のパターニングによって中継電極４１、４２、４３、４４がそれぞれ形成されている。
このうち、中継電極４１は、第１層間絶縁膜１１およびゲート絶縁膜１０をそれぞれ開孔するコンタクトホール（ビア）３１を介してドレイン領域１３０ｄに接続されている。
なお、図４において異種の配線層同士が重なる部分において「□」印に「×」印を付した部分がコンタクトホールである。 In FIG. 5, a first interlayer insulating film 11 is formed so as to cover the scanning line 112, the gate electrode layer 21 or the gate insulating film 10. A conductive wiring layer is formed on the surface of the first interlayer insulating film 11, and relay electrodes 41, 42, 43, and 44 are formed by patterning the wiring layer, respectively.
Among these, the relay electrode 41 is connected to the drain region 130d through a contact hole (via) 31 that opens the first interlayer insulating film 11 and the gate insulating film 10, respectively.
In FIG. 4, the portion where “□” mark is attached to the “□” mark in the portion where the different wiring layers overlap is the contact hole.

図５において、中継電極４２の一端は、第１層間絶縁膜１１およびゲート絶縁膜１０をそれぞれ開孔するコンタクトホール３２を介してソース領域１３０ｓに接続される一方、中継電極４２の他端は、第１層間絶縁膜１１を開孔するコンタクトホール３３を介してゲート電極層２１に接続されている。
中継電極４３は、第１層間絶縁膜１１およびゲート絶縁膜１０をそれぞれ開孔するコンタクトホール３４を介してソース領域１４０ｓに接続されている。ここで、中継電極４３を平面視したときの形状は、図４に示されるようにゲート電極層２１の上辺を覆うような長方形である。このため、保持容量１３５は、図５に示されるようにゲート電極層２１と中継電極４３とで第１層間絶縁膜１１を挟持した構成となる。
中継電極４４は、第１層間絶縁膜１１およびゲート絶縁膜１０をそれぞれ開孔するコンタクトホール３５を介してドレイン領域１４０ｄに接続されている。 In FIG. 5, one end of the relay electrode 42 is connected to the source region 130 s through the contact hole 32 that opens the first interlayer insulating film 11 and the gate insulating film 10, while the other end of the relay electrode 42 is It is connected to the gate electrode layer 21 through a contact hole 33 that opens the first interlayer insulating film 11.
The relay electrode 43 is connected to the source region 140 s through a contact hole 34 that opens the first interlayer insulating film 11 and the gate insulating film 10. Here, the shape of the relay electrode 43 in plan view is a rectangle that covers the upper side of the gate electrode layer 21 as shown in FIG. Therefore, the storage capacitor 135 has a configuration in which the first interlayer insulating film 11 is sandwiched between the gate electrode layer 21 and the relay electrode 43 as shown in FIG.
The relay electrode 44 is connected to the drain region 140d through a contact hole 35 that opens the first interlayer insulating film 11 and the gate insulating film 10, respectively.

中継電極４１、４２、４３、４４または第１層間絶縁膜１１を覆うように第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２の表面には導電性の配線層が成膜されるとともに、当該配線層のパターニングによって中継電極６１、６２および電源線１１６がそれぞれ形成されている。
このうち、中継電極６１は、第２層間絶縁膜１２を開孔するコンタクトホール５１を介して中継電極４１に接続されている。中継電極６２についても、第２層間絶縁膜１２を開孔するコンタクトホール５２を介して中継電極４３に接続されている。
電源線１１６は、第２層間絶縁膜１２を開孔するコンタクトホール５３を介して中継電極４４に接続されている。このため、電源線１１６は、中継電極４４を介してドレイン領域１４０ｄに接続されることになる。電源線１１６は、平面視したときに図４に示されるように走査線１１２が延在する横方向に沿って形成される。
なお、コンタクトホール５１、５２、５３に、タングステンなどの高融点金属からなる柱状の接続プラグを充填することによって、中継電極４１・６１同士、中継電極４３・６２同士、並びに、中継電極４４および電源線１１６同士を、それぞれ接続しても良い。 A second interlayer insulating film 12 is formed so as to cover the relay electrodes 41, 42, 43, 44 or the first interlayer insulating film 11. A conductive wiring layer is formed on the surface of the second interlayer insulating film 12, and relay electrodes 61 and 62 and a power supply line 116 are formed by patterning the wiring layer.
Among these, the relay electrode 61 is connected to the relay electrode 41 through a contact hole 51 that opens the second interlayer insulating film 12. The relay electrode 62 is also connected to the relay electrode 43 through a contact hole 52 that opens the second interlayer insulating film 12.
The power line 116 is connected to the relay electrode 44 through a contact hole 53 that opens the second interlayer insulating film 12. For this reason, the power line 116 is connected to the drain region 140d through the relay electrode 44. The power supply line 116 is formed along the horizontal direction in which the scanning line 112 extends as shown in FIG.
The contact holes 51, 52, and 53 are filled with columnar connection plugs made of a refractory metal such as tungsten, so that the relay electrodes 41 and 61, the relay electrodes 43 and 62, the relay electrode 44, and the power source are connected. The lines 116 may be connected to each other.

中継電極６１、６２または第２層間絶縁膜１２を覆うように第３層間絶縁膜１３が形成されている。第３層間絶縁膜１３の表面には導電性の配線層が成膜されるとともに、当該配線層のパターニングによってデータ線１１４、シールド配線８１ａ、８１ｂ(図５では省略）および中継電極８２がそれぞれ形成されている。
このうち、データ線１１４は、第３層間絶縁膜１３を開孔するコンタクトホール７１を介して中継電極６１に接続されている。このため、データ線１１４は、中継電極６１、中継電極４１という経路を辿ってドレイン領域１３０ｄに接続されることになる。ここで、データ線１１４は、平面視したときに図４に示されるように走査線１１２の延在方向と直行する縦方向に沿って形成される。
中継電極８２は、第３層間絶縁膜１３を開孔するコンタクトホール７２を介して中継電極６２に接続されている。
なお、コンタクトホール７１、７２に、高融点金属からなる柱状の接続プラグを充填して、中継電極６１およびデータ線１１４同士、並びに、中継電極６２・８２同士を、それぞれ接続しても良い。 A third interlayer insulating film 13 is formed so as to cover the relay electrodes 61 and 62 or the second interlayer insulating film 12. A conductive wiring layer is formed on the surface of the third interlayer insulating film 13, and a data line 114, shield wirings 81a and 81b (not shown in FIG. 5), and a relay electrode 82 are formed by patterning the wiring layer. Has been.
Among these, the data line 114 is connected to the relay electrode 61 through the contact hole 71 that opens the third interlayer insulating film 13. For this reason, the data line 114 is connected to the drain region 130d along the path of the relay electrode 61 and the relay electrode 41. Here, the data line 114 is formed along a vertical direction orthogonal to the extending direction of the scanning line 112 as shown in FIG.
The relay electrode 82 is connected to the relay electrode 62 through a contact hole 72 that opens the third interlayer insulating film 13.
Alternatively, the contact holes 71 and 72 may be filled with columnar connection plugs made of a refractory metal to connect the relay electrode 61 and the data lines 114 and the relay electrodes 62 and 82 respectively.

シールド配線８１ａ、８１ｂの各々は、平面視したときに、それぞれ図４に示されるように各列に対応して形成されている。
詳細には、ある列のシールド配線８１ａは、当該列のデータ線１１４と、当該列の画素回路１１０におけるトランジスター１４０との間に位置するように、データ線１１４の右側で縦方向に沿って形成される。このとき、シールド配線８１ａは、データ線１１４と、当該トランジスター１４０とを比較したときに、データ線１１４寄りに近接して設けられる。すなわち、シールド配線８１ａとデータ線１１４との距離は、シールド配線８１ａとトランジスター１４０との距離よりも短くなっている。このため、シールド配線８１ａは、トランジスター１４０よりもデータ線１１４と容量結合しやすくなっている。 Each of the shield wirings 81a and 81b is formed corresponding to each column as shown in FIG. 4 when viewed in plan.
Specifically, the shield wiring 81a of a certain column is formed along the vertical direction on the right side of the data line 114 so as to be positioned between the data line 114 of the column and the transistor 140 in the pixel circuit 110 of the column. Is done. At this time, the shield wiring 81a is provided close to the data line 114 when the data line 114 and the transistor 140 are compared. That is, the distance between the shield wiring 81a and the data line 114 is shorter than the distance between the shield wiring 81a and the transistor 140. For this reason, the shield wiring 81 a is more easily capacitively coupled to the data line 114 than the transistor 140.

一方、ある列のシールド配線８１ｂは、当該列に対して右側で隣り合うデータ線１１４と、当該列の画素回路１１０におけるトランジスター１４０との間に位置するように、データ線１１４の左側で縦方向に沿って形成される。このとき、シールド配線８１ｂは、データ線１１４と、当該トランジスター１４０とを比較したときに、データ線１１４寄りに近接して設けられる。すなわち、シールド配線８１ｂとデータ線１１４との距離は、シールド配線８１ｂとトランジスター１４０との距離よりも短くなっている。このため、シールド配線８１ｂは、トランジスター１４０よりもデータ線１１４と容量結合しやすくなっている。
平面視したときにトランジスター１４０からみると、左側のデータ線１１４と右側のデータ線１１４とによって挟まれて配設されるが、左側のデータ線１１４の手前にシールド配線８１ａが配設し、右側のデータ線１１４の手前にシールド配線８１ｂが配設されていることになる。 On the other hand, the shield wiring 81b in a certain column is arranged in the vertical direction on the left side of the data line 114 so as to be positioned between the data line 114 adjacent to the column on the right side and the transistor 140 in the pixel circuit 110 in the column. Formed along. At this time, the shield wiring 81b is provided close to the data line 114 when the data line 114 and the transistor 140 are compared. That is, the distance between the shield wiring 81b and the data line 114 is shorter than the distance between the shield wiring 81b and the transistor 140. Therefore, the shield wiring 81b is more easily capacitively coupled to the data line 114 than the transistor 140.
When viewed in a plan view, the transistor 140 is disposed between the left data line 114 and the right data line 114, but the shield wiring 81a is disposed in front of the left data line 114, and the right data line 114 is disposed on the right side. The shield wiring 81b is disposed in front of the data line 114.

なお、シールド配線８１ａ、８１ｂは、図４において縦方向に形成されるとともに、画素回路１１０が配列する領域の外側まで延設されて、時間的に一定の電位、例えば電位Ｖelが印加される。
また、シールド配線８１ａ、８１ｂについては、１行または数行毎に、平面視で電源線１１６と交差する部分においてコンタクトホールを介して接続するようにしても良い。 The shield wirings 81a and 81b are formed in the vertical direction in FIG. 4 and extend to the outside of the region where the pixel circuits 110 are arranged, and are applied with a constant potential, for example, the potential Vel.
Further, the shield wirings 81a and 81b may be connected via contact holes at a portion intersecting the power supply line 116 in a plan view for every row or every few rows.

データ線１１４、シールド配線８１ａ、８１ｂ、中継電極８２または第３層間絶縁膜１３を覆うように第４層間絶縁膜１４が形成されている。第４層間絶縁膜１４の表面には、導電性および反射性を有する配線層が成膜されるとともに、当該配線層のパターニングによって、発光素子１５０の陽極が形成されている。この陽極は、画素回路１１０毎に個別の画素電極であり、第４層間絶縁膜１４を開孔するコンタクトホール９２を介して中継電極８２に接続されている。このため陽極（画素電極）は、中継電極８２、中継電極６２、および、保持容量１３５の他方の電極を兼ねる中継電極４３という経路を辿ってソース領域１４０ｓに接続されることになる。
なお、コンタクトホール９２に、高融点金属からなる柱状の接続プラグを充填して、中継電極８２および画素電極同士を接続しても良い。 A fourth interlayer insulating film 14 is formed so as to cover the data lines 114, the shield wirings 81a and 81b, the relay electrode 82, or the third interlayer insulating film 13. A wiring layer having conductivity and reflectivity is formed on the surface of the fourth interlayer insulating film 14, and an anode of the light emitting element 150 is formed by patterning the wiring layer. The anode is an individual pixel electrode for each pixel circuit 110 and is connected to the relay electrode 82 through a contact hole 92 that opens the fourth interlayer insulating film 14. For this reason, the anode (pixel electrode) is connected to the source region 140 s through a path of the relay electrode 82, the relay electrode 62, and the relay electrode 43 that also serves as the other electrode of the storage capacitor 135.
The contact hole 92 may be filled with a columnar connection plug made of a refractory metal to connect the relay electrode 82 and the pixel electrode.

電気光学装置１としての以降の構造については図示省略するが、陽極に画素回路１１０毎に有機ＥＬ材料からなる発光層が積層されるとともに、各画素回路１１０にわたって共通の透明電極が、陰極を兼ねる共通電極１１８として設けられる。これによって、発光素子１５０は、互いに対向する陽極と陰極とで発光層を挟持したＯＬＥＤになり、陽極から陰極に向かって流れる電流に応じた輝度にて発光して、基板２とは反対方向に向かって観察されることになる（トップエミッション構造）。このほかにも、発光層を大気から遮断するための封止ガラスなどが設けられるが、説明は省略する。
また、図４では、発光素子１５０の陽極である画素電極の図示を省略しているので、コンタクトホール９２については、位置を示す「□」印だけを付している。 Although the illustration of the subsequent structure as the electro-optical device 1 is omitted, a light emitting layer made of an organic EL material is laminated on the anode for each pixel circuit 110, and a common transparent electrode also serves as a cathode across each pixel circuit 110. It is provided as a common electrode 118. As a result, the light emitting element 150 becomes an OLED having a light emitting layer sandwiched between an anode and a cathode facing each other, emits light with a luminance corresponding to the current flowing from the anode toward the cathode, and in a direction opposite to the substrate 2. Will be observed (top emission structure). In addition, a sealing glass or the like for shielding the light emitting layer from the atmosphere is provided, but the description is omitted.
In FIG. 4, the pixel electrode that is the anode of the light emitting element 150 is not shown, and therefore, the contact hole 92 is given only the “□” mark indicating the position.

次に、シールド配線８１ａ、８１ｂによるシールド機能について図６を参照して説明する。図６は、図４に示した画素回路１１０の平面構造を電気的な回路に置き換えて示した図である。
上述したように各列のデータ線１１４は電位変動するので、その電位変動に起因するノイズが画素回路１１０の各部に伝播する。
第１実施形態では、シールド配線８１ａが、ｊ列目のデータ線１１４からみて、ｉ行ｊ列のトランジスター１４０のゲートノードｇ、ソースノードｓよりも手前側に位置する。このため、ｊ列目のデータ線１１４から発生したノイズは、シールド配線８１ａとｊ列目のデータ線１１４との間における結合容量Ｃaによって吸収される。
また、シールド配線８１ｂについても、（ｊ＋１）列目のデータ線１１４からみて、ｉ行ｊ列のトランジスター１４０のゲートノードｇ、ソースノードｓよりも手前側に位置する。このため、（ｊ＋１）列目のデータ線１１４から発生したノイズは、シールド配線８１ｂと当該（ｊ＋１）列目のデータ線１１４との間における結合容量Ｃbによって吸収される。
したがって、この電気光学装置１によれば、トランジスター１４０のゲートノードｇ、ソースノードｓがデータ線１１４の電位変動に起因するノイズの影響を受けにくくなるので、安定した表示が可能になる。
また、第１実施形態においてシールド配線８１ａ、８１ｂは、データ線１１４や中継電極８２と同一の配線層をパターニングして形成しているので、製造工程において追加プロセスが不要である。 Next, the shielding function by the shield wirings 81a and 81b will be described with reference to FIG. FIG. 6 is a diagram in which the planar structure of the pixel circuit 110 illustrated in FIG. 4 is replaced with an electrical circuit.
As described above, since the potential of the data line 114 in each column fluctuates, noise due to the potential fluctuation propagates to each part of the pixel circuit 110.
In the first embodiment, the shield wiring 81a is positioned on the front side of the gate node g and the source node s of the transistor 140 in the i-th row and the j-th column as viewed from the data line 114 in the j-th column. Therefore, noise generated from the j-th data line 114 is absorbed by the coupling capacitance Ca between the shield wiring 81a and the j-th data line 114.
Further, the shield wiring 81b is also positioned on the near side of the gate node g and the source node s of the transistor 140 in the i row and j column, as viewed from the data line 114 in the (j + 1) th column. For this reason, the noise generated from the data line 114 in the (j + 1) th column is absorbed by the coupling capacitor Cb between the shield wiring 81b and the data line 114 in the (j + 1) th column.
Therefore, according to the electro-optical device 1, the gate node g and the source node s of the transistor 140 are not easily affected by noise due to the potential fluctuation of the data line 114, so that stable display is possible.
In the first embodiment, since the shield wirings 81a and 81b are formed by patterning the same wiring layer as the data lines 114 and the relay electrodes 82, no additional process is required in the manufacturing process.

図７は、画素回路１１０の等価回路を各部の寄生容量とともに示す図である。
この図において、ＣＤｇは、トランジスター１３０のドレインノードＤ（データ線１１４）とトランジスター１４０のゲートノードｇとの間で生じる寄生容量を示し、ＣＤｓは、トランジスター１３０のドレインノードＤとトランジスター１４０のソースノードｓとの間で生じる寄生容量を示している。
ＣＨＯＬＤは、保持容量１３５の容量を示している。
Ｃｇｄは、トランジスター１４０のゲートノードｇとドレインノードｄ（電源線１１６）との間で生じる寄生容量を示し、Ｃｄｓは、トランジスター１４０のドレインノードｄとソースノードｓとの間で生じる寄生容量を示し、ＣＯＬＥＤは、発光素子１５０における容量成分を示している。 FIG. 7 is a diagram illustrating an equivalent circuit of the pixel circuit 110 together with the parasitic capacitance of each part.
In this figure, C Dg represents a parasitic capacitance generated between the drain node D (data line 114) of the transistor 130 and the gate node g of the transistor 140, and C Ds represents the drain node D of the transistor 130 and the transistor 140. The parasitic capacitance generated between the source node s and the source node s is shown.
C HOLD indicates the capacity of the storage capacitor 135.
C gd represents a parasitic capacitance generated between the gate node g and the drain node d (power supply line 116) of the transistor 140, and C ds represents a parasitic capacitance generated between the drain node d and the source node s of the transistor 140. C OLED indicates a capacitance component in the light-emitting element 150.

画素回路１１０は、対応する走査線が非選択期間であるときにトランジスター１３０がオフ状態になる。また、電源線１１６および共通電極１１８は電位一定である。
このため、非選択期間における画素回路１１０は、図８に示されるようなモデルに簡略化することができる。なお、図において、Ｖampは、非選択期間におけるデータ線１１４の電位振幅である。
このモデルにおいて、保持容量１３５の保持電圧Ｖgsに与える変動分ΔＶgsは、図８の式（１）のように表すことができる。なお、式（１）における係数Ｋ１は、式（２）のように表され、また、係数Ｋ２は、式（３）のように表される。
本実施形態では、シールド配線８１ａ、８１ｂを有するので、シールド配線８１ａ、８１ｂを有しない構成と比較して、寄生容量ＣＤｇ、ＣＤｓが、それぞれ小さくなる。
このため、式（２）のうち（ａ）項の成分が大きくなって、分母成分全体が大きくなるので、係数Ｋ１は小さくなる。一方、式（３）のうち（ｂ）項の成分が大きくなって、分母成分全体が大きくなるので、係数Ｋ２も小さくなる。
したがって、本実施形態では、電位振幅Ｖampに対する変動分ΔＶgsが、シールド配線８１ａ、８１ｂを有しない構成と比較して、小さくなるので、データ線１１４の電位変動やノイズなどの影響を受けにくい安定した表示が可能となるのである。 In the pixel circuit 110, the transistor 130 is turned off when the corresponding scanning line is in the non-selection period. The power supply line 116 and the common electrode 118 are constant in potential.
Therefore, the pixel circuit 110 in the non-selection period can be simplified to a model as shown in FIG. In the figure, Vamp is the potential amplitude of the data line 114 in the non-selection period.
In this model, the variation ΔVgs given to the holding voltage Vgs of the holding capacitor 135 can be expressed as shown in Equation (1) in FIG. The coefficient K 1 in the formula (1) is expressed by equation (2), The coefficient K 2 is expressed by the equation (3).
In the present embodiment, since the shield wirings 81a and 81b are provided, the parasitic capacitances C Dg and C Ds are reduced as compared with the configuration without the shield wirings 81a and 81b.
Therefore, components of (a) term in Equation (2) is increased, the entire denominator component increases, the coefficient K 1 is reduced. On the other hand, equation (3) of (b) with component sections is increased, since the whole denominator component increases, the coefficient K 2 is also reduced.
Therefore, in the present embodiment, the variation ΔVgs with respect to the potential amplitude Vamp is smaller than that in the configuration without the shield wirings 81a and 81b, so that the data line 114 is less susceptible to the potential variation and noise. Display is possible.

ここで、ゲートノードｇ、ソースノードｓの電位が、データ線１１４の電位変動に起因するノイズによって変動したとき、具体的には、次のようなクロストークという形で顕在化して、表示品位を低下させる。   Here, when the potential of the gate node g and the source node s fluctuates due to noise caused by the fluctuation of the potential of the data line 114, specifically, it becomes apparent in the form of the following crosstalk and the display quality is improved. Reduce.

図９は、本実施形態のようなシールド配線８１ａ、８１ｂを有しない電気光学装置で発生するクロストークの一例を示す図である。
ここでいうクロストークとは、図９（Ａ）に示されるように、例えば灰色を背景領域として黒色の矩形領域をウィンドウ表示させる場合に、実際には図９（Ｂ）に示されるように、黒色の領域（ｂ２）に対して上側の領域（ａ２）および下側の領域（ｃ２）が、他の灰色の領域（ａ１、ａ３、ｂ１、ｂ３、ｃ１、ｃ３）とは異なった暗い階調で表示されてしまう現象である。
なお、図９においては、領域の明るさを斜線の密度で示している。また、このクロストークは、領域（ｂ２）を白色としたときでも発生する。いずれにして、異なった階調で表示されてしまう領域が、領域（ｂ２）の上下方向に現れることから、特に縦クロストークとも呼ばれることがある。 FIG. 9 is a diagram illustrating an example of crosstalk generated in an electro-optical device that does not include the shield wirings 81a and 81b as in the present embodiment.
As shown in FIG. 9A, the crosstalk here is, for example, when a black rectangular region is displayed in a window with gray as a background region, as shown in FIG. 9B, Dark gradation in which the upper region (a2) and the lower region (c2) are different from the other gray regions (a1, a3, b1, b3, c1, c3) with respect to the black region (b2) It is a phenomenon that is displayed.
In FIG. 9, the brightness of the area is indicated by the density of oblique lines. This crosstalk occurs even when the region (b2) is white. In any case, an area that is displayed with a different gradation appears in the vertical direction of the area (b2), and thus is sometimes called vertical crosstalk.

この縦クロストークは、次のような原因によって発生すると考えられる。すなわち、あるフレームにおいて、領域（ａ１、ｂ１、ｃ１）に跨るデータ線１１４は、１行目から最終ｍ行目までの選択にわたって灰色の階調データに対応する電位で一定である。このため、領域（ａ１、ｂ１、ｃ１）に属する画素回路１１０は、自身に対応する走査線の選択によってゲートノードｇで保持した電位を、それぞれデータ線からのノイズの影響を受けることなく保持することになる。領域（ａ３、ｂ３、ｃ３）に跨るデータ線１１４、および、当該領域（ａ３、ｂ３、ｃ３）に属する画素回路１１０についても同様である。このため、領域（ａ１、ａ３、ｂ１、ｂ３、ｃ１、ｃ３）に属する画素回路１１０の各々は、１フレームに相当する期間の全域にわたって、ゲートノードｇの保持電位に応じた輝度で発光することになる。   This vertical crosstalk is considered to occur due to the following causes. That is, in a certain frame, the data line 114 extending over the regions (a1, b1, c1) is constant at a potential corresponding to gray gradation data over the selection from the first row to the last m-th row. Therefore, the pixel circuit 110 belonging to the region (a1, b1, c1) holds the potential held at the gate node g by selection of the scanning line corresponding to itself without being affected by noise from the data line. It will be. The same applies to the data line 114 extending over the region (a3, b3, c3) and the pixel circuit 110 belonging to the region (a3, b3, c3). Therefore, each of the pixel circuits 110 belonging to the regions (a1, a3, b1, b3, c1, c3) emits light with luminance according to the holding potential of the gate node g over the entire period corresponding to one frame. become.

これに対して、領域（ａ２、ｂ２、ｃ２）に跨るデータ線１１４は、領域（ａ２）の選択中には、灰色の階調データに対応する電位となり、領域（ｂ２）の選択中には、黒色の階調データに対応する電位に低下し、領域（ｃ２）の選択中には、再び灰色の階調データに対応する電位になる。
このため、領域（ａ２）に属する画素回路１１０では、自身に対応する走査線の選択によってゲートノードｇが灰色に相当する電位を保持しても、領域（ｂ２）の選択時におけるデータ線１１４の電位変動に起因するノイズによって変化してしまうことになる。
なお、領域（ｃ２）の選択時にデータ線１１４が、再び灰色に相当する電位に戻るので、この戻りによってゲートノードｇが灰色に相当する電位に復帰する、もしくは、近づく可能性はある。
しかしながら、たとえゲートノードｇが灰色に相当する電位に復帰したとしても、領域（ａ２）に属する画素回路１１０の各々は、書き込み後、１フレームに相当する期間のうち、少なくとも領域（ｂ２）の選択時にわたって、灰色に相当する電位から低下した電位に応じた輝度で発光してしまうことになる。
領域（ｃ２）についても同様である。すなわち、領域（ｃ２）に属する画素回路１１０では、自身に対応する走査線の選択によってゲートノードｇが灰色に相当する電位を保持しても、次のフレームにおいて領域（ｂ２）の選択時にデータ線１１４の電位変動に引っ張られて変化してしまうことになる。
したがって、１フレームに相当する期間の平均値でみたときに、領域（ａ２、ｃ２）に属する画素回路１１０の各々は、他の領域（ａ１、ａ３、ｂ１、ｂ３、ｃ１、ｃ３）に属する画素回路１１０の各々とは異なり暗い階調で視認されることになる。これが縦クロストークの発生するメカニズムである、と考えられている。 On the other hand, the data line 114 extending over the region (a2, b2, c2) has a potential corresponding to gray gradation data during the selection of the region (a2), and during the selection of the region (b2). The voltage drops to the potential corresponding to the black gradation data, and becomes the potential corresponding to the gray gradation data again during the selection of the region (c2).
Therefore, in the pixel circuit 110 belonging to the region (a2), even if the gate node g holds a potential corresponding to gray by selecting the scanning line corresponding to the pixel circuit 110, the data line 114 at the time of selecting the region (b2) It will change due to noise caused by potential fluctuations.
Note that, when the region (c2) is selected, the data line 114 returns to the potential corresponding to gray again, so that the return may cause the gate node g to return to or approach the potential corresponding to gray.
However, even if the gate node g returns to the potential corresponding to gray, each of the pixel circuits 110 belonging to the region (a2) selects at least the region (b2) in the period corresponding to one frame after writing. Over time, light will be emitted with a luminance corresponding to the potential reduced from the potential corresponding to gray.
The same applies to the region (c2). That is, in the pixel circuit 110 belonging to the region (c2), even when the gate node g holds a potential corresponding to gray by selecting the scanning line corresponding to the pixel circuit 110, the data line is selected when the region (b2) is selected in the next frame. It will be pulled and changed by the potential fluctuation of 114.
Therefore, each pixel circuit 110 belonging to the region (a2, c2) is a pixel belonging to another region (a1, a3, b1, b3, c1, c3) when viewed from an average value of a period corresponding to one frame. Unlike each of the circuits 110, it is visually recognized with a dark gradation. This is considered to be a mechanism that causes vertical crosstalk.

第１実施形態によれば、ゲートノードｇおよびソースノードｓの各々が、シールド配線８１ａ、８２によって、データ線１１４の電位変動に起因するノイズの影響を受けにくい構造になっているので、このような縦クロストークを抑制し、高品位な表示が可能になるのである。
なお、第１実施形態では、シールド配線８１ａ、８１ｂを電源線１１６と同じ電位Ｖelとしたが、他の電位、例えば電位Ｖctに保つようにしても良い。 According to the first embodiment, each of the gate node g and the source node s has a structure that is hardly affected by noise due to the potential fluctuation of the data line 114 by the shield wirings 81a and 82. This suppresses vertical crosstalk and enables high-quality display.
In the first embodiment, the shield wirings 81a and 81b are set to the same potential Vel as that of the power supply line 116, but may be maintained at another potential, for example, the potential Vct.

＜第２実施形態＞
第１実施形態では、シールド配線８１ａ、８１ｂを、データ線１１４と同一の配線層をパターニングして形成したが、データ線１１４とは異なる配線層から形成しても良い。そこで次に、第２実施形態として、シールド配線８１ａ、８１ｂを、データ線１１４よりも下層側の中継電極６１、６２および電源線１１６と同一の配線層から形成した場合を例に挙げて説明する。 Second Embodiment
In the first embodiment, the shield wirings 81 a and 81 b are formed by patterning the same wiring layer as the data line 114, but may be formed from a wiring layer different from the data line 114. Therefore, as a second embodiment, a case where the shield wirings 81a and 81b are formed from the same wiring layer as the relay electrodes 61 and 62 and the power supply line 116 below the data line 114 will be described as an example. .

図１０は、第２実施形態における電気光学装置の画素回路１１０の構成を示す平面図であり、図１１は、図１０におけるＦ−ｆ線で破断した部分断面図である。
シールド配線８１ａ、８１ｂを、中継電極６１、６２および電源線１１６と同一の配線層から形成する場合、シールド配線８１ａと中継電極６１との干渉（電気的な接触）を避ける必要がある。具体的には、コンタクトホール５１を、平面視でシールド配線８１ａよりも外側（図１０、図１１において左側）に設ける必要がある。
このため、第２実施形態では、図１０に示されるように、コンタクトホール５１、７１を平面視したときに同一地点で重なるように配置させるとともに、中継電極４１を当該地点まで延設させている。もちろん、例えば中継電極６１を別地点まで延設するなどして、コンタクトホール５１、７１が平面視したときに異なる地点となるように配置させて良い（図示省略）。 FIG. 10 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the second embodiment, and FIG. 11 is a partial cross-sectional view taken along line FF in FIG.
When the shield wirings 81a and 81b are formed from the same wiring layer as the relay electrodes 61 and 62 and the power supply line 116, it is necessary to avoid interference (electrical contact) between the shield wiring 81a and the relay electrode 61. Specifically, the contact hole 51 needs to be provided on the outer side (left side in FIGS. 10 and 11) than the shield wiring 81a in a plan view.
Therefore, in the second embodiment, as shown in FIG. 10, the contact holes 51 and 71 are arranged so as to overlap at the same point when viewed in plan, and the relay electrode 41 is extended to the point. . Of course, for example, the relay electrode 61 may be extended to another point, and the contact holes 51 and 71 may be arranged at different points when viewed in plan (not shown).

第２実施形態においても、シールド配線８１ａが、ｊ列目のデータ線１１４からみて、平面視でｉ行ｊ列のトランジスター１４０の各ノードよりも手前側に位置するので、ｊ列目のデータ線１１４から発生したノイズは、シールド配線８１ａとｊ列目のデータ線１１４との間における結合容量によって吸収される。
また、シールド配線８１ｂについても、（ｊ＋１）列目のデータ線１１４からみて、平面視でｉ行ｊ列のトランジスター１４０の各ノードよりも手前側に位置するので、（ｊ＋１）列目のデータ線１１４から発生したノイズは、シールド配線８１ｂと当該（ｊ＋１）列目のデータ線１１４との間における結合容量によって吸収される。
このため、第２実施形態においても、ノイズ等の影響を受けにくいので、安定した表示が可能になる。
また、第２実施形態において、シールド配線８１ａ、８１ｂは、中継電極６１、６２および電源線１１６と同一の配線層をパターニングして形成しているので、第１実施形態と同様に、製造工程において追加プロセスが不要である。 Also in the second embodiment, since the shield wiring 81a is located on the front side of each node of the transistor 140 in the i-th row and the j-th column when viewed from the j-th column data line 114, the j-th column data line The noise generated from 114 is absorbed by the coupling capacitance between the shield wiring 81a and the j-th data line 114.
Also, the shield wiring 81b is located on the front side of each node of the i-th row and j-th column transistor 140 as viewed from the (j + 1) -th column data line 114, so the (j + 1) -th column data line The noise generated from 114 is absorbed by the coupling capacitance between the shield wiring 81b and the data line 114 in the (j + 1) th column.
For this reason, also in the second embodiment, since it is hardly affected by noise or the like, stable display is possible.
In the second embodiment, since the shield wirings 81a and 81b are formed by patterning the same wiring layer as the relay electrodes 61 and 62 and the power supply line 116, in the manufacturing process as in the first embodiment. No additional process is required.

さらに第２実施形態では、データ線１１４とは異なる配線層を用いてシールド配線８１ａ、８１ｂを形成している。このため、シールド配線８１ａ、８１ｂとデータ線１１４にとの接触が避けられるので、画素回路の狭ピッチ化が容易となる。すなわち、第１実施形態では、シールド配線８１ａ、８１ｂをデータ線１１４と同一の配線層から形成しているので、シールド機能を確保するためには、シールド配線８１ａ、８１ｂをデータ線１１４と離間させる必要がある。これに対して、第２実施形態では、そのような必要がないので、平面視でシールド配線８１ａ、８１ｂがデータ線１１４に重なっていても、中継電極６１の部分で離間していれば電気的な絶縁が確保されるので、狭ピッチ化が容易となる。   Furthermore, in the second embodiment, the shield wirings 81 a and 81 b are formed using a wiring layer different from the data line 114. Therefore, contact between the shield wirings 81a and 81b and the data line 114 can be avoided, so that the pitch of the pixel circuits can be easily reduced. That is, in the first embodiment, since the shield wirings 81a and 81b are formed from the same wiring layer as the data line 114, the shield wirings 81a and 81b are separated from the data line 114 in order to ensure a shielding function. There is a need. On the other hand, in the second embodiment, since there is no such necessity, even if the shield wirings 81a and 81b overlap the data line 114 in a plan view, if the relay electrodes 61 are separated from each other, they are electrically connected. Therefore, it is easy to reduce the pitch.

ところで、平面視でシールド配線がトランジスター１４０における各ノードと交差するように形成すれば、より強力なシールド機能が期待できる。そこで、シールド配線をデータ線と同一配線層から形成し、シールド機能の強化を図った例について、第３実施形態、第５実施形態として説明することにする。また、シールド配線をデータ線と異なる配線層から形成し、シールド機能の強化を図った例については、第６実施形態、第７実施形態として後述することにする。   By the way, if the shield wiring is formed so as to intersect each node in the transistor 140 in plan view, a stronger shield function can be expected. Therefore, an example in which the shield wiring is formed from the same wiring layer as the data line to enhance the shield function will be described as the third embodiment and the fifth embodiment. An example in which the shield wiring is formed from a wiring layer different from the data line to enhance the shield function will be described later as the sixth embodiment and the seventh embodiment.

＜第３実施形態＞
図１２は、第３実施形態における電気光学装置の画素回路１１０の構成を示す平面図であり、図１３は、図１２におけるＨ−ｈ線で破断した部分断面図である。
図１２に示されるように、第３実施形態では、シールド配線８１ａの一部が、右側に向かって延設されるとともに、平面視したときに中継電極４３を覆うように形成されている。保持容量１３５は、平面視したときに中継電極４３とゲート電極層２１とが重なる領域であり、中継電極４３は、保持容量１３５における他方の電極であって、トランジスター１４０のソースノードｓでもある。このため、第３実施形態では、シールド機能が、第１実施形態と比較してより強化されることになる。 <Third Embodiment>
FIG. 12 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the third embodiment, and FIG. 13 is a partial cross-sectional view taken along line Hh in FIG.
As shown in FIG. 12, in the third embodiment, a part of the shield wiring 81a extends toward the right side and is formed so as to cover the relay electrode 43 when viewed in plan. The storage capacitor 135 is a region where the relay electrode 43 and the gate electrode layer 21 overlap when viewed in plan, and the relay electrode 43 is the other electrode in the storage capacitor 135 and also the source node s of the transistor 140. For this reason, in 3rd Embodiment, a shield function is strengthened compared with 1st Embodiment.

＜第４実施形態＞
図１４は、第４実施形態における電気光学装置の画素回路１１０の構成を示す平面図である。
この図に示されるように、シールド配線８１ａ、８１ｂがそれぞれ画素回路１１０毎に、データ線１１４に沿って短冊状に形成されるとともに、電源線１１６にそれぞれ接続されている。なお、第４実施形態において、シールド配線８１ａ、８１ｂは、データ線１１４と同一の配線層から形成される。このため、シールド配線８１ａは、第３層間絶縁膜１３を開孔するコンタクトホール７３を介して電源線１１６に接続され、シールド配線８１ｂも、同様に、第３層間絶縁膜１３を開孔するコンタクトホール７４を介して電源線１１６に接続されている。なお、断面図については、省略する。 <Fourth embodiment>
FIG. 14 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the fourth embodiment.
As shown in this figure, the shield wirings 81a and 81b are formed in strips along the data lines 114 for each pixel circuit 110, and are connected to the power supply lines 116, respectively. In the fourth embodiment, the shield wirings 81 a and 81 b are formed from the same wiring layer as the data lines 114. For this reason, the shield wiring 81a is connected to the power supply line 116 through the contact hole 73 that opens the third interlayer insulating film 13, and the shield wiring 81b is similarly a contact that opens the third interlayer insulating film 13. It is connected to the power line 116 through the hole 74. Note that the sectional view is omitted.

第１実施形態のように、シールド配線８１ａ、８１ｂをデータ線１１４に沿ってそれぞれ１本となるように形成した場合、抵抗率が比較的大きかったり、定電位の接続点から離れていたりすると、シールド配線８１ａ、８１ｂのインピーダンスが比較的高くなって、ノイズを十分に吸収できないときがある。これに対して、第４実施形態によれば、画素回路１１０毎に、シールド配線８１ａ、８１ｂが設けられるとともに電源線１１６に接続されているので、低インピーダンス化が図られて、ノイズの吸収能力を高めることが可能になる。   When the shield wirings 81a and 81b are formed to be one each along the data line 114 as in the first embodiment, if the resistivity is relatively large or away from the constant potential connection point, There is a case where the impedance of the shield wirings 81a and 81b becomes relatively high and noise cannot be sufficiently absorbed. On the other hand, according to the fourth embodiment, since the shield wirings 81a and 81b are provided for each pixel circuit 110 and are connected to the power supply line 116, the impedance is reduced and the noise absorption capability is achieved. Can be increased.

＜第５実施形態＞
図１５は、第５実施形態における電気光学装置の画素回路１１０の構成を示す平面図である。この第５実施形態は、第３実施形態と第４実施形態とを組み合わせたものであり、図１４に示したシールド配線８１ａの形状を変更して、平面視で中継電極４３を覆うように形成したものである。
このため、第５実施形態によれば、シールド機能を強化して、ノイズの吸収能力を高めることが可能になる。 <Fifth Embodiment>
FIG. 15 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the fifth embodiment. This fifth embodiment is a combination of the third embodiment and the fourth embodiment, and is formed so as to cover the relay electrode 43 in plan view by changing the shape of the shield wiring 81a shown in FIG. It is a thing.
For this reason, according to the fifth embodiment, it is possible to enhance the shielding function and increase the noise absorption capability.

＜第６実施形態＞
第２実施形態のように、シールド配線を、データ線１１４とは異なる配線層から形成する場合、シールド配線をデータ線１１４の両隣ではなく、データ線１１４と平面視で重なるように、データ線１１４の下層側に設けても良いはずである。
一方、シールド配線を画素回路１１０毎に例えば電源線１１６に接続すれば、ノイズの吸収能力を高めることが可能となる点については、すでに第４（第５）実施形態の項で述べた。
そこで次に、両者を組み合わせて、シールド配線を、データ線１１４とは異なる配線層から形成し、データ線１１４と平面視で重なるようにデータ線１１４の下層側に設けるとともに、電源線１１６と一体化した第６実施形態について説明する。 <Sixth Embodiment>
When the shield wiring is formed from a wiring layer different from the data line 114 as in the second embodiment, the data line 114 is not overlapped on both sides of the data line 114 but overlaps the data line 114 in plan view. It should be provided on the lower layer side.
On the other hand, if the shield wiring is connected to, for example, the power supply line 116 for each pixel circuit 110, the noise absorption capability can be improved as described in the fourth (fifth) embodiment.
Therefore, next, by combining the two, a shield wiring is formed from a wiring layer different from the data line 114, provided on the lower layer side of the data line 114 so as to overlap the data line 114 in plan view, and integrated with the power supply line 116. A sixth embodiment will be described.

図１６は、第６実施形態における電気光学装置の画素回路１１０の構成を示す平面図であり、図１７は、図１６におけるＪ−ｊ線で破断した部分断面図である。
第１実施形態から第５実施形態までは、１列につき、シールド配線８１ａ、８１ｂが設けられていたが、第６実施形態では、シールド配線８１に統合されるとともに、電源線１１６を兼用している。
図１７に示されるように、電源線１１６を兼用するシールド配線８１は、中継電極６１、６２とともに、第２層間絶縁膜１２に成膜された配線層をパターニングしたものである。シールド配線８１を平面視したときの形状は、図１６に示されるように、縦方向のデータ線１１４で重なるようにデータ線１１４よりも幅広に、かつ、横方向の電源線１１６と一体になって格子状になっている。 FIG. 16 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the sixth embodiment, and FIG. 17 is a partial cross-sectional view taken along line Jj in FIG.
From the first embodiment to the fifth embodiment, the shield wirings 81a and 81b are provided for each column. In the sixth embodiment, the shield wiring 81 is integrated and the power supply line 116 is also used. Yes.
As shown in FIG. 17, the shield wiring 81 that also serves as the power supply line 116 is obtained by patterning the wiring layer formed on the second interlayer insulating film 12 together with the relay electrodes 61 and 62. As shown in FIG. 16, the shape of the shield wiring 81 in plan view is wider than the data line 114 so as to overlap with the vertical data line 114 and integrated with the power supply line 116 in the horizontal direction. It is a grid.

データ線１１４は、中継電極６１、４１を順に介してドレイン領域１３０ｄに接続されるが、シールド配線８１は、中継電極６１と同一の配線層から形成されるので、干渉を避ける必要がある。このため、データ線１１４は、図１６において右方向に分岐し、かつ、シールド配線８１が形成されていない部分まで延設されている。当該延設部分にコンタクトホール５１が形成されて、データ線１１４を中継電極６１に接続している。これによってシールド配線８１と中継電極６１とは互いに干渉せずに電気的に分離することになる。
なお、この例では、コンタクトホール５１、７１を平面視したときに同一地点で重なるように配置させているが、異なる地点となるように配置させて良い（図示省略）。 The data line 114 is connected to the drain region 130d through the relay electrodes 61 and 41 in order, but the shield wiring 81 is formed from the same wiring layer as the relay electrode 61, so that it is necessary to avoid interference. For this reason, the data line 114 branches rightward in FIG. 16 and extends to a portion where the shield wiring 81 is not formed. A contact hole 51 is formed in the extended portion to connect the data line 114 to the relay electrode 61. As a result, the shield wiring 81 and the relay electrode 61 are electrically separated without interfering with each other.
In this example, the contact holes 51 and 71 are arranged so as to overlap at the same point when viewed in plan, but may be arranged so as to be different points (not shown).

さて、第６実施形態では、データ線１１４を右側に分岐して延設させている関係上、この延設部分から、ノイズが、トランジスター１４０のゲートノードｇ、ソースノードｓに飛び込む可能性がある。このため、第６実施形態では、平面視したときにデータ線１１４の分岐部分と、中継電極４３／ゲート電極層２１との間に、シールド配線８１を右側に延設させた分岐配線８１ｄを設けている。これにより、データ線１１４の右側に延設させた部分、すなわちコンタクトホール７１近傍からのノイズは、トランジスター１４０の各ノードに到達する前に、分岐配線８１ｄによって吸収される。   In the sixth embodiment, since the data line 114 is branched and extended to the right side, noise may jump into the gate node g and the source node s of the transistor 140 from the extended portion. . Therefore, in the sixth embodiment, a branch wiring 81d in which the shield wiring 81 is extended to the right side is provided between the branch portion of the data line 114 and the relay electrode 43 / gate electrode layer 21 when viewed in plan. ing. As a result, the portion extending to the right side of the data line 114, that is, noise from the vicinity of the contact hole 71 is absorbed by the branch wiring 81d before reaching each node of the transistor 140.

第６実施形態によれば、シールド配線８１が平面視でデータ線１１４と重なるように設けられているとともに、電源線１１６との兼用によって電位が固定化されているので、シールド機能の強化が図られることになる。   According to the sixth embodiment, the shield wiring 81 is provided so as to overlap with the data line 114 in a plan view, and the potential is fixed by using the power supply line 116, so that the shield function can be enhanced. Will be.

＜第７実施形態＞
図１８は、第７実施形態における電気光学装置の画素回路１１０の構成を示す平面図である。
この図に示されるように、第７実施形態は、電源線１１６を兼用するシールド配線８１を、平面視したときに保持容量１３５（ゲート電極層２１）およびトランジスター１４０を覆うようにしたものである。
上述したようにシールド配線８１（電源線１１６）は、中継電極６１、６２と同一の配線層をパターニングして形成されるので、中継電極６１、６２との干渉を避ける必要がある。この第７実施形態において、電源線１１６を兼用するシールド配線８１は、中継電極６１、６２の近傍領域において、開孔した形状になっている。
なお、第７実施形態の画素回路１１０における要部断面図は、図１７において、破線で示した部分を追加した内容になる。 <Seventh embodiment>
FIG. 18 is a plan view illustrating a configuration of the pixel circuit 110 of the electro-optical device according to the seventh embodiment.
As shown in this figure, in the seventh embodiment, a shield wiring 81 that also serves as a power supply line 116 covers the storage capacitor 135 (gate electrode layer 21) and the transistor 140 when viewed in plan. .
As described above, since the shield wiring 81 (power supply line 116) is formed by patterning the same wiring layer as the relay electrodes 61 and 62, it is necessary to avoid interference with the relay electrodes 61 and 62. In the seventh embodiment, the shield wiring 81 that also serves as the power supply line 116 has an open shape in the vicinity of the relay electrodes 61 and 62.
Note that the cross-sectional view of the main part of the pixel circuit 110 of the seventh embodiment is the content in which the part indicated by the broken line in FIG. 17 is added.

第７実施形態によれば、シールド配線８１が平面視でデータ線１１４と重なるように、かつ、保持容量１３５およびトランジスター１４０を覆うように設けられるとともに、電源線１１６との兼用によって電位が固定化されているので、シールド機能のさらなる強化が図られる。
なお、第７実施形態では、中継電極６１、６２と干渉しない限りにおいて、シールド配線８１の開孔面積を、より狭めても良い。また、第７実施形態では、シールド配線８１で、平面視で保持容量１３５およびトランジスター１４０の全域を覆うようにしたが、一部についてのみ覆うようにしても良い。 According to the seventh embodiment, the shield wiring 81 is provided so as to overlap the data line 114 in a plan view and covers the storage capacitor 135 and the transistor 140, and the potential is fixed by using the power supply line 116 as well. Therefore, the shield function can be further strengthened.
In the seventh embodiment, as long as the relay electrodes 61 and 62 do not interfere with each other, the opening area of the shield wiring 81 may be further narrowed. In the seventh embodiment, the shield wiring 81 covers the entire area of the storage capacitor 135 and the transistor 140 in a plan view. However, only a part of the storage capacitor 135 and the transistor 140 may be covered.

＜応用例・変形例＞
本発明は、上述した実施形態に限られず、次のような応用・変形が可能である。
例えば保持容量１３５の構成については、ゲート電極層２１と中継電極４３とで第１層間絶縁膜１１を挟持したが、例えば平面視でゲート電極層２１と重なるように半導体層を設けて、当該半導体層とゲート電極層２１とでゲート絶縁膜１０を挟持しても良い。半導体層としては、ソース領域１４０ｓを延設させたものを用いても良いし、別途パターニングしたものを用いても良い。このほかにも、異種配線層からなる電極、配線同士で層間絶縁膜やゲート絶縁膜を挟持した構成としても良いし、複数個並列接続したものを全体として保持容量１３５として用いても良い。
また、保持容量１３５を電気的に介挿する位置については、トランジスター１４０のゲートノードｇとソースノードｓとの間以外でも、例えば図１９に示されるようにゲートノードｇと共通電極１１８との間でも良いし、特に図示しないが、ゲートノードｇと他の電位に固定された配線との間でも良い。 <Applications / Modifications>
The present invention is not limited to the above-described embodiments, and the following applications and modifications are possible.
For example, with respect to the configuration of the storage capacitor 135, the first interlayer insulating film 11 is sandwiched between the gate electrode layer 21 and the relay electrode 43. For example, a semiconductor layer is provided so as to overlap the gate electrode layer 21 in a plan view. The gate insulating film 10 may be sandwiched between the layer and the gate electrode layer 21. As the semiconductor layer, a source layer with an extended source region 140s may be used, or a separately patterned layer may be used. In addition, a configuration in which an interlayer insulating film or a gate insulating film is sandwiched between electrodes and wirings made of different wiring layers, or a plurality of them connected in parallel may be used as the storage capacitor 135 as a whole.
Further, regarding the position where the storage capacitor 135 is electrically inserted, other than between the gate node g and the source node s of the transistor 140, for example, between the gate node g and the common electrode 118 as shown in FIG. However, although not particularly illustrated, it may be between the gate node g and a wiring fixed to another potential.

画素回路１１０の駆動については、トランジスター１３０がオン状態となっている選択期間に、単に階調データに応じた電位のデータ信号をゲートノードｇに保持させる方法に限られない。例えば、トランジスター１３０がオン状態となっている選択期間に、データ線１１４を基準電位とするとともに、電源線１１６および共通電極１１８による電源を第１電位と第２電位とで切り換えて、トランジスター１４０のしきい値電圧に相当する電圧を保持容量１３５に保持させ、この後、データ線１１４を階調データに応じた電位となるように駆動しても良い。また、選択期間にデータ信号の電位を変化させるとともに、選択期間終了時におけるデータ信号の時間的変化率を階調データに応じた値となるように駆動しても良いし、ソースノードｓに容量素子を介して、行毎にランプ信号を供給しトランジスター１４０にセット電流が流れるように駆動しても良い。
いずれの駆動においても、各実施形態のようなシールド配線を画素回路１１０に設けることによって、発光素子１５０に電流を流すトランジスター１４０の各ノードの電位が、データ線１１４からのノイズによって変動してしまうのを抑えることが可能である。 The driving of the pixel circuit 110 is not limited to a method in which a data signal having a potential corresponding to grayscale data is simply held in the gate node g during a selection period in which the transistor 130 is in an on state. For example, during the selection period in which the transistor 130 is on, the data line 114 is set as a reference potential, and the power supply by the power supply line 116 and the common electrode 118 is switched between the first potential and the second potential. A voltage corresponding to the threshold voltage may be held in the storage capacitor 135, and then the data line 114 may be driven to have a potential corresponding to the gradation data. In addition, the potential of the data signal may be changed during the selection period, and the time change rate of the data signal at the end of the selection period may be driven to a value corresponding to the gradation data, or the source node s may have a capacitance. A ramp signal may be supplied for each row via the element, and the transistor 140 may be driven so that a set current flows.
In any drive, by providing the pixel circuit 110 with the shield wiring as in each embodiment, the potential of each node of the transistor 140 that supplies current to the light emitting element 150 varies due to noise from the data line 114. It is possible to suppress this.

シールド配線については、異なる２層以上の配線層をパターニングしたものを用いても良い。例えば第６（第７）実施形態において、データ線１１４および中継電極８２と同一の配線層をパターニングして、シールド配線８１（電源線１１６）と、別途の形成したシールド配線との二重構造としても良い。なお、別途のシールド配線については、データ線１１４および中継電極８２との干渉を避ければ良い。   As for the shield wiring, a pattern obtained by patterning two or more different wiring layers may be used. For example, in the sixth (seventh) embodiment, the same wiring layer as the data line 114 and the relay electrode 82 is patterned to form a double structure of the shield wiring 81 (power supply line 116) and a separately formed shield wiring. Also good. For the separate shield wiring, interference with the data line 114 and the relay electrode 82 may be avoided.

発光素子１５０としては、ＯＬＥＤのほか、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子など、電流に応じた輝度で発光する素子が適用可能である。   As the light emitting element 150, in addition to the OLED, an element that emits light with luminance according to current, such as an inorganic EL element or an LED (Light Emitting Diode) element, can be used.

＜電子機器＞
次に、本発明に係る電気光学装置を適用した電子機器のいくつかについて説明する。
図２０は、上述した実施形態に係る電気光学装置１を表示装置として採用したパーソナルコンピューターの外観を示す図である。パーソナルコンピューター２０００は、表示装置としての電気光学装置１と本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。
電気光学装置１において、発光素子１５０にＯＬＥＤを使用した場合、視野角が広く見易い画面表示が可能になる。 <Electronic equipment>
Next, some electronic apparatuses to which the electro-optical device according to the invention is applied will be described.
FIG. 20 is a diagram illustrating an external appearance of a personal computer that employs the electro-optical device 1 according to the above-described embodiment as a display device. The personal computer 2000 includes the electro-optical device 1 as a display device and a main body 2010. The main body 2010 is provided with a power switch 2001 and a keyboard 2002.
In the electro-optical device 1, when an OLED is used for the light emitting element 150, an easy-to-view screen display with a wide viewing angle becomes possible.

図２１は、実施形態に係る電気光学装置１を表示装置として採用した携帯電話機の外観を示す図である。携帯電話機３０００は、複数の操作ボタン３００１や方向キー３００２などのほか、受話口３００３、送話口３００４とともに上述した電気光学装置１を備える。方向キー３００２を操作することによって、電気光学装置１に表示される画面がスクロールされる。   FIG. 21 is a diagram illustrating an appearance of a mobile phone adopting the electro-optical device 1 according to the embodiment as a display device. The cellular phone 3000 includes the electro-optical device 1 described above together with the earpiece 3003 and the mouthpiece 3004 in addition to a plurality of operation buttons 3001 and direction keys 3002. By operating the direction key 3002, the screen displayed on the electro-optical device 1 is scrolled.

図２２は、実施形態に係る電気光学装置１を表示装置として採用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の外観を示す図である。携帯情報端末４０００は、複数の操作ボタン４００１や方向キー４００２などのほか、上述した電気光学装置１を備える。携帯情報端末４０００では、所定の操作によって住所録やスケジュール帳などの各種の情報が電気光学装置１に表示されるとともに、表示された情報が方向キー４００２の操作に応じてスクロールされる。   FIG. 22 is a diagram illustrating an appearance of a personal digital assistant (PDA) that employs the electro-optical device 1 according to the embodiment as a display device. The portable information terminal 4000 includes the above-described electro-optical device 1 in addition to a plurality of operation buttons 4001 and direction keys 4002. In the portable information terminal 4000, various kinds of information such as an address book and a schedule book are displayed on the electro-optical device 1 by a predetermined operation, and the displayed information is scrolled according to the operation of the direction key 4002.

なお、本発明に係る電気光学装置が適用される電子機器としては、図２０から図２２までに示した例のほか、テレビ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等などが挙げられる。特にマイクロディスプレイとしては、ヘッドマウントディスプレイや、デジタルスチルカメラまたはビデオカメラの電子ビューファインダーなどが挙げられる。   In addition to the examples shown in FIGS. 20 to 22, the electronic apparatus to which the electro-optical device according to the invention is applied includes a television, a car navigation device, a pager, an electronic notebook, electronic paper, a calculator, a word processor, a work Stations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with a touch panel, and the like. In particular, examples of the micro display include a head-mounted display and an electronic viewfinder of a digital still camera or a video camera.

１…電気光学装置、８１、８１ａ、８１ｂ…シールド配線、１１０…画素回路、１１２…走査線、１１４…データ線、１１６…電源線、１１８…共通電極、１３０…トランジスター、１３５…保持容量、１４０…トランジスター、１５０…発光素子、２１０…走査線駆動回路、２２０…データ線駆動回路、２０００…パーソナルコンピューター、３０００…携帯電話機、４０００…携帯情報端末。

DESCRIPTION OF SYMBOLS 1 ... Electro-optical device 81, 81a, 81b ... Shield wiring, 110 ... Pixel circuit, 112 ... Scan line, 114 ... Data line, 116 ... Power supply line, 118 ... Common electrode, 130 ... Transistor, 135 ... Retention capacity, 140 ... transistor, 150 ... light emitting element, 210 ... scanning line driving circuit, 220 ... data line driving circuit, 2000 ... personal computer, 3000 ... mobile phone, 4000 ... portable information terminal.

Claims (9)

第１の方向に沿って設けられた走査線と、
前記第１の方向とは異なる第２の方向に沿って設けられたデータ線と、
シールド配線と、
発光素子と、
前記発光素子に流れる電流を制御する第１トランジスターと、
前記走査線に供給される走査信号にしたがって導通状態が制御される第２トランジスターと、
前記第１トランジスターのゲート電極層と前記第２トランジスターとを接続する第１中継電極と、
前記第１中継電極を覆うように設けられた第１絶縁膜と、
前記第１絶縁膜を覆うように設けられた第２絶縁膜と、
を備え、
前記シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに前記データ線と前記第１トランジスターとの間に設けられ、
前記データ線は、前記第２絶縁膜の上方に設けられた
ことを特徴とする電気光学装置。 A scanning line provided along a first direction;
A data line provided along a second direction different from the first direction;
Shield wiring,
A light emitting element;
A first transistor for controlling a current flowing in the light emitting element;
A second transistor whose conduction state is controlled in accordance with a scanning signal supplied to the scanning line;
A first relay electrode connecting the gate electrode layer of the first transistor and the second transistor;
A first insulating film provided to cover the first relay electrode;
A second insulating film provided to cover the first insulating film;
With
A part of the shield wiring is provided between the first insulating film and the second insulating film and between the data line and the first transistor when viewed in plan.
The electro-optical device, wherein the data line is provided above the second insulating film. 電源線をさらに備え、
前記第１トランジスターは、前記電源線と前記発光素子との間に接続されており、
前記シールド配線は、前記電源線に接続された
ことを特徴とする請求項１に記載の電気光学装置。 A power line,
The first transistor is connected between the power line and the light emitting element,
The electro-optical device according to claim 1, wherein the shield wiring is connected to the power supply line. 前記電源線は、前記第１絶縁膜と前記第２絶縁膜との間に設けられた
ことを特徴とする請求項２に記載の電気光学装置。 The electro-optical device according to claim 2, wherein the power line is provided between the first insulating film and the second insulating film. 前記第２トランジスターに接続された第２中継電極と、
前記第２中継電極と前記データ線とを接続する第３中継電極と、
をさらに備える
ことを特徴とする請求項１乃至３のいずれかに記載の電気光学装置。 A second relay electrode connected to the second transistor;
A third relay electrode connecting the second relay electrode and the data line;
The electro-optical device according to claim 1, further comprising: 前記第２中継電極と前記第３中継電極とを接続する第１接続部と、
前記データ線と前記第３中継電極とを接続する第２接続部と、
をさらに備え、
前記第１接続部は、平面視したときに前記第２接続部と重なる
ことを特徴とする請求項４に記載の電気光学装置。 A first connection portion connecting the second relay electrode and the third relay electrode;
A second connection portion connecting the data line and the third relay electrode;
Further comprising
The electro-optical device according to claim 4, wherein the first connection portion overlaps the second connection portion when seen in a plan view. 第１の方向に沿って設けられた走査線と、
前記第１の方向とは異なる第２の方向に沿って設けられた第１データ線と、
前記第２の方向に沿って設けられた第２データ線と、
第１シールド配線と、第２シールド配線と、を有するシールド配線と、
第１発光素子と、
前記第１発光素子に流れる電流を制御する第１トランジスターと、
前記走査線に供給される走査信号にしたがって導通状態が制御される第２トランジスターと、
前記第１トランジスターのゲート電極層と前記第２トランジスターとを接続する第１中継電極と、
第２発光素子と、
前記第２発光素子に流れる電流を制御する第３トランジスターと、
前記走査線に供給される走査信号にしたがって導通状態が制御される第４トランジスターと、
前記第３トランジスターのゲート電極層と前記第４トランジスターとを接続する第２中継電極と、
前記第１中継電極及び前記第２中継電極を覆うように設けられた第１絶縁膜と、
前記第１絶縁膜を覆うように設けられた第２絶縁膜と、
を備え、
前記第１シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに、前記第１トランジスターと前記第１データ線との間に設けられ、
前記第２シールド配線の一部は、前記第１絶縁膜と前記第２絶縁膜との間であって、平面視したときに、前記第２トランジスターと前記第１データ線との間に設けられ、
前記第１データ線及び前記第２データ線は、前記第２絶縁膜の上方に設けられた
ことを特徴とする電気光学装置。 A scanning line provided along a first direction;
A first data line provided along a second direction different from the first direction;
A second data line provided along the second direction;
A shield wiring having a first shield wiring and a second shield wiring;
A first light emitting element;
A first transistor for controlling a current flowing through the first light emitting element;
A second transistor whose conduction state is controlled in accordance with a scanning signal supplied to the scanning line;
A first relay electrode connecting the gate electrode layer of the first transistor and the second transistor;
A second light emitting element;
A third transistor for controlling a current flowing through the second light emitting element;
A fourth transistor whose conduction state is controlled according to a scanning signal supplied to the scanning line;
A second relay electrode connecting the gate electrode layer of the third transistor and the fourth transistor;
A first insulating film provided to cover the first relay electrode and the second relay electrode;
A second insulating film provided to cover the first insulating film;
With
A part of the first shield wiring is provided between the first insulating film and the second insulating film and between the first transistor and the first data line when viewed in plan. ,
A portion of the second shield wiring is provided between the first insulating film and the second insulating film and between the second transistor and the first data line when viewed in plan. ,
The electro-optical device, wherein the first data line and the second data line are provided above the second insulating film. 一端が前記第１トランジスターの前記ゲート電極層に接続された保持容量をさらに備え、
前記シールド配線は、平面視したときに前記保持容量を覆うように設けられた
ことを特徴とする請求項１乃至６のいずれかに記載の電気光学装置。 A storage capacitor having one end connected to the gate electrode layer of the first transistor;
The electro-optical device according to claim 1, wherein the shield wiring is provided so as to cover the storage capacitor when seen in a plan view. 前記シールド配線は、平面視したときに前記第１トランジスターを覆うように設けられた
ことを特徴とする請求項１乃至７のいずれかに記載の電気光学装置。 The electro-optical device according to claim 1, wherein the shield wiring is provided so as to cover the first transistor when seen in a plan view. 請求項１乃至８のいずれかに記載の電気光学装置を有する
ことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 1.
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