JP5987635B2 - Power semiconductor module - Google Patents

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Description

本発明は、パワー半導体素子を搭載したパワー半導体モジュールに関する。   The present invention relates to a power semiconductor module equipped with a power semiconductor element.

電力変換装置、無停電電源装置、工作機械、産業用ロボット等では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やパワーＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子を搭載したパワー半導体モジュールが使用されている。
このパワー半導体モジュールとして、絶縁板上に形成された金属箔上に接合された少なくとも一つの半導体素子（半導体チップ）と、半導体素子（半導体チップ）に対向して配置されたプリント基板と、このプリント基板の第１及び第２の主面に形成された金属箔の少なくとも一つと半導体素子（半導体チップ）の主電極の少なくとも一つとを電気的に接続する複数のポスト電極とを備えた半導体装置（半導体モジュール）が提案されている（例えば、特許文献１参照）。 In power conversion devices, uninterruptible power supply devices, machine tools, industrial robots, and the like, power semiconductor modules including power semiconductor elements such as IGBTs (Insulated Gate Bipolar Transistors) and power FETs (Field Effect Transistors) are used.
As this power semiconductor module, at least one semiconductor element (semiconductor chip) bonded on a metal foil formed on an insulating plate, a printed circuit board disposed to face the semiconductor element (semiconductor chip), and this print A semiconductor device comprising a plurality of post electrodes for electrically connecting at least one of metal foils formed on the first and second main surfaces of the substrate and at least one of main electrodes of a semiconductor element (semiconductor chip). Semiconductor modules) have been proposed (see, for example, Patent Document 1).

この半導体装置は、図１０に示すように、半導体チップの主電極が複数のポスト電極により電気的に接続されるタイプの半導体モジュールである。半導体モジュール２０１は、絶縁基板２０２と、絶縁基板２０２に対向させたインプラントプリント基板２０３（以下、単にプリント基板と称す）とがアンダーフィル材，樹脂材，等２０４により封止されて一体的になった構造を有する。絶縁基板２０２上に、複数の半導体チップ２０５が実装されている。   As shown in FIG. 10, this semiconductor device is a type of semiconductor module in which main electrodes of a semiconductor chip are electrically connected by a plurality of post electrodes. The semiconductor module 201 is integrated by sealing an insulating substrate 202 and an implant printed circuit board 203 (hereinafter simply referred to as a printed circuit board) facing the insulating substrate 202 with an underfill material, a resin material, or the like 204. Has a structure. A plurality of semiconductor chips 205 are mounted on the insulating substrate 202.

さらに、この半導体モジュール２０１は、樹脂ケースによりパッケージングされ（図示せず）、例えば、汎用ＩＧＢＴモジュールとして機能する。絶縁基板２０２は、絶縁板２０６と、絶縁板２０６の下面にＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）法で形成された金属箔２０７と、絶縁板２０６の上面に同じくＤＣＢ法で形成された複数の金属箔２０８を備えている。この金属箔２０８の上には、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーの半田層２０９を介して半導体チップ２０５が接合されている。   Further, the semiconductor module 201 is packaged by a resin case (not shown) and functions as, for example, a general-purpose IGBT module. The insulating substrate 202 includes an insulating plate 206, a metal foil 207 formed on the lower surface of the insulating plate 206 by a DCB (Direct Copper Bonding) method, and a plurality of metal foils 208 also formed on the upper surface of the insulating plate 206 by the DCB method. It has. On this metal foil 208, a semiconductor chip 205 is bonded via a tin (Sn) -silver (Ag) lead-free solder layer 209.

また、プリント基板２０３は例えば、樹脂層２１３を中心部に配置し、その上面と下面に金属箔２１４がパターン化されて形成され、これら金属箔２１４が保護層２１５で覆われて多層構造とされている。このプリント基板２０３には、複数のスルホール２１０が設けられており、このスルホール２１０内に上面及び下面の金属箔２１４間を電気的に接続する薄厚の筒状めっき層（図示しない）が設けられ、円筒状のポスト電極２１１が筒状めっきを介して注入（インプラント）されている。
さらに、半導体チップ２０５は、半田層２１２を介して各々のポスト電極２１１に接合されている。 The printed circuit board 203 has, for example, a resin layer 213 disposed in the center, and a metal foil 214 is formed on the upper and lower surfaces of the printed circuit board 203. The metal foil 214 is covered with a protective layer 215 to form a multilayer structure. ing. The printed board 203 is provided with a plurality of through holes 210, and a thin cylindrical plating layer (not shown) for electrically connecting the upper and lower metal foils 214 is provided in the through holes 210. A cylindrical post electrode 211 is injected (implanted) through cylindrical plating.
Further, the semiconductor chip 205 is bonded to each post electrode 211 via the solder layer 212.

特開２００９−６４８５２号公報JP 2009-64852 A

しかしながら、特許文献１に記載された従来例にあっては、次の未解決の課題がある。
すなわち、プリント基板２０３のポスト電極２１１は、はんだ２１２によって半導体チップ２０５に接合されている。その際、はんだ２１２の量が多いと、毛細管現象によりはんだ２１２がポスト電極２１１を這い上がり、極端な場合、ポスト電極２１１がはんだ２１２でほとんど覆われてしまう。図１１に概略図を示す。一般的にポスト電極２１１は銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、はんだ２１２は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度である。その結果、半導体チップ２０５が通電により発熱したり周囲の温度が上がった際に、はんだ２１２とポスト電極２１１との線膨張係数差により、ポスト電極２１１には上下に引っ張られる方向に力が働く。図１２にその際の状態を示す。ポスト電極２１１が上下に引っ張られることにより、最終的には半導体チップ２０５に力が働き、最悪の場合、半導体チップ２０５が変形するダメージを与える。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、ポスト電極がはんだ等の電気的接合材で覆われた場合でもはんだとポスト電極との線膨張係数差による半導体チップへの影響を抑制することができるパワー半導体モジュールを提供することを目的としている。 However, the conventional example described in Patent Document 1 has the following unsolved problems.
That is, the post electrode 211 of the printed circuit board 203 is joined to the semiconductor chip 205 by the solder 212. At this time, if the amount of the solder 212 is large, the solder 212 scoops up the post electrode 211 due to a capillary phenomenon, and in an extreme case, the post electrode 211 is almost covered with the solder 212. FIG. 11 shows a schematic diagram. Generally, the post electrode 211 is made of copper and has a linear expansion coefficient of 16.5 × 10 −6 (1 / ° C.), and the solder 212 varies depending on the type, but 22.0 to 24.0 × 10 −6 (1 / Degree). As a result, when the semiconductor chip 205 generates heat by energization or the ambient temperature rises, a force acts on the post electrode 211 in the direction of being pulled up and down due to a difference in linear expansion coefficient between the solder 212 and the post electrode 211. FIG. 12 shows the state at that time. As the post electrode 211 is pulled up and down, a force is finally applied to the semiconductor chip 205, and in the worst case, the semiconductor chip 205 is deformed.
Therefore, the present invention has been made paying attention to the unsolved problems of the above-described conventional example, and even when the post electrode is covered with an electrical bonding material such as solder, the difference in linear expansion coefficient between the solder and the post electrode is An object of the present invention is to provide a power semiconductor module capable of suppressing the influence on the semiconductor chip.

上記目的を達成するために、本発明に係るパワー半導体モジュールの第１の態様は、半導体チップを実装した絶縁基板と、一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、前記絶縁基板と前記プリント基板とを内部に封入する樹脂封止材とを備え、前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、前記第１の電気的接合材の厚さを、当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０-5ｍｍ3／ｋｇｆになるように設定し、前記ポスト電極と前記第２の電気的接合材との線膨張係数差による前記半導体チップに働く力を抑制する。 In order to achieve the above object, according to a first aspect of the power semiconductor module of the present invention, an insulating substrate on which a semiconductor chip is mounted, an external connection terminal is disposed on one surface, and the semiconductor chip is disposed on the other surface. A printed circuit board having a post electrode connected to the substrate, and a resin sealing material enclosing the insulating substrate and the printed circuit board inside, the semiconductor chip and the insulating substrate being bonded together by a first electrical bonding material while being, the post electrode of the printed circuit board and the semiconductor chip is bonded with a second electrical interface material, a thickness of the first electrical connection member, the Young's of the first electrical connection member set as divided by the rate becomes 4.5~21.6 × 10 -5 mm 3 / kgf , said by the linear expansion coefficient difference between the post electrode and the second electrical interface material semiconductor Suppresses the force acting on the chip.

また、本発明に係るパワー半導体モジュールの第２の態様は、半導体チップを実装した絶縁基板と、前記半導体チップからの熱を放熱する放熱ベースと、一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、前記絶縁基板、前記放熱ベース及び前記プリント基板を収納する外囲樹脂ケースと、外囲樹脂ケース内に充填されたゲル状絶縁封止材とを備え、前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、前記第１の電気的接合材の厚さを、当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０-5ｍｍ3／ｋｇｆになるように設定し、前記ポスト電極と前記第２の電気的接合材との線膨張係数差による前記半導体チップに働く力を抑制する。
ここで、第１の電気的接合材及び第２の電気的接合材としては、はんだ又は金属径系接合材で構成することが好ましい。 In addition, a second aspect of the power semiconductor module according to the present invention includes an insulating substrate on which a semiconductor chip is mounted, a heat dissipation base that dissipates heat from the semiconductor chip, and an external connection terminal on one surface. A printed circuit board having a post electrode connected to the semiconductor chip on the other surface, an insulating resin case for housing the insulating substrate, the heat dissipation base, and the printed circuit board, and a gel-like insulation filled in the surrounding resin case A sealing material, and the semiconductor chip and the insulating substrate are bonded by a first electrical bonding material, and the post electrode of the printed circuit board and the semiconductor chip are bonded by a second electrical bonding material. is, the thickness of the first electrical connection member, so that a value obtained by dividing the Young's modulus of the first electrical connection member is 4.5~21.6 × 10 -5 mm 3 / kgf set, the port Suppressing the force acting on the semiconductor chip by the linear expansion coefficient difference between the the gate electrode a second electrical interface material.
Here, it is preferable that the first electric bonding material and the second electric bonding material are made of solder or a metal diameter bonding material.

本発明によれば、はんだ、金属接合材等の電気的接合材によって半導体チップにポスト電極を接合する際に、電気的接合材の量が多く毛細管現象により電気的接合材がポスト電極を這い上がり、ポスト電極が電気的接合材でほとんど覆われてしまうような場合でも、半導体チップが通電により発熱したり周囲の温度が上がったりしたときに、電気的接合材とポスト電極との線膨張係数差によってポスト電極に働く力を軽減し、半導体チップに与える応力を抑制することができる。   According to the present invention, when the post electrode is bonded to the semiconductor chip by an electric bonding material such as solder or a metal bonding material, the amount of the electric bonding material is large, and the electric bonding material scoops up the post electrode due to a capillary phenomenon. Even when the post electrode is almost covered with the electrical bonding material, when the semiconductor chip generates heat or the ambient temperature rises due to the difference in linear expansion coefficient between the electrical bonding material and the post electrode. The force acting on the post electrode can be reduced and the stress applied to the semiconductor chip can be suppressed.

本発明の第１の実施形態を示す断面図である。It is sectional drawing which shows the 1st Embodiment of this invention. 第１の実施形態のパワー半導体モジュールの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the power semiconductor module of 1st Embodiment. 本発明の半導体チップ及びプリント基板のポスト電極の接合状態を示す拡大断面図である。It is an expanded sectional view which shows the joining state of the semiconductor chip of this invention, and the post electrode of a printed circuit board. 第１のはんだ厚さと半導体チップに働く力との関係を示す特性線図である。It is a characteristic diagram which shows the relationship between the 1st solder thickness and the force which acts on a semiconductor chip. 半導体チップのはんだ付け構造を示す模式図である。It is a schematic diagram which shows the soldering structure of a semiconductor chip. はんだ厚さをはんだヤング率で除算した値と信頼性試験繰り返し回数との関係を示す特性線図である。It is a characteristic diagram which shows the relationship between the value which divided the solder thickness by the solder Young's modulus, and the reliability test repetition frequency. 本発明の第２の実施形態を示す図であって、（ａ）は平面図、（ｂ）は断面図である。It is a figure which shows the 2nd Embodiment of this invention, Comprising: (a) is a top view, (b) is sectional drawing. 第２の実施形態のパワー半導体モジュールの等価回路を示す回路図である。It is a circuit diagram which shows the equivalent circuit of the power semiconductor module of 2nd Embodiment. 本発明の第３の実施形態を示す断面図である。It is sectional drawing which shows the 3rd Embodiment of this invention. 従来例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線上の断面図である。It is a figure which shows a prior art example, Comprising: (a) is a top view, (b) is sectional drawing on the AA line of (a). 従来例の半導体チップ及びポスト電極の接合状態を示す拡大断面図である。It is an expanded sectional view which shows the joining state of the semiconductor chip and post electrode of a prior art example. 従来例のポスト電極とはんだとの線膨張係数差による半導体チップへの影響度を示す図である。It is a figure which shows the influence degree to the semiconductor chip by the linear expansion coefficient difference of the post electrode and solder of a prior art example.

以下、本発明の実施の形態の一例について図面を参照して説明する。
図１は本発明を適用し得る１ｉｎ１タイプのパワー半導体モジュールを示す断面図、図７は本発明を適用し得る２ｉｎ１タイプのパワー半導体モジュールを示す図である。
先ず、本発明を適用し得る１ｉｎ１タイプのパワー半導体モジュールを図１について説明する。この１ｉｎ１タイプのパワー半導体モジュール１０は、１つのパワー半導体モジュール内に１つのパワーデバイスを内装したものである。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view showing a 1 in 1 type power semiconductor module to which the present invention can be applied, and FIG. 7 is a view showing a 2 in 1 type power semiconductor module to which the present invention can be applied.
First, a 1 in 1 type power semiconductor module to which the present invention can be applied will be described with reference to FIG. The 1 in 1 type power semiconductor module 10 is one in which one power device is housed in one power semiconductor module.

パワー半導体モジュール１０は、パワー半導体素子を内蔵した半導体チップ１１を絶縁基板１２上に搭載して構成される半導体回路１３と、この半導体回路１３の上方で配線回路を構成するプリント基板１４とを備えている。
半導体回路１３は、半導体チップ１１が絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，以下ＩＧＢＴと称す）またはパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やフリー・ホイーリング・ダイオード（Free Wheeling Diode，ＦＷＤ）などのパワーデバイスにより構成されている。 The power semiconductor module 10 includes a semiconductor circuit 13 configured by mounting a semiconductor chip 11 containing a power semiconductor element on an insulating substrate 12, and a printed circuit board 14 configuring a wiring circuit above the semiconductor circuit 13. ing.
In the semiconductor circuit 13, the semiconductor chip 11 is an insulated gate bipolar transistor (hereinafter referred to as IGBT), a power MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), a free wheeling diode (Free Wheeling Diode), or the like. FWD) and the like.

なお、図示をわかりやすくするために、図１においては、一つの絶縁基板１２上に一つの半導体チップ１１のみを表示している。実際は、一つの絶縁基板１２のおもて面側の導体層上に、ＩＧＢＴなどのスイッチングデバイスとＦＷＤを配置して、図２の等価回路に示すように接続している。
また、半導体チップ１１は、上記のような各種パワーデバイスであるが、シリコン基板上に形成したものでもよいし、ＳｉＣ基板上に形成したものでもよい。 In order to make the illustration easy to understand, only one semiconductor chip 11 is displayed on one insulating substrate 12 in FIG. Actually, a switching device such as an IGBT and an FWD are arranged on a conductor layer on the front surface side of one insulating substrate 12, and are connected as shown in the equivalent circuit of FIG.
Moreover, although the semiconductor chip 11 is various power devices as described above, it may be formed on a silicon substrate or may be formed on a SiC substrate.

絶縁基板１２は、伝熱性の良いアルミナ等のセラミックスを主成分とする絶縁板と導体層で構成され、絶縁板１２ａの表裏面には導体層を構成する銅箔１５ａ、１５ｂが貼り付けられている。絶縁基板１２のおもて面側の導体層（銅箔１５ａ）には、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。そして、絶縁基板１２のおもて面側の銅箔１５ａには、銅板１６を介して半導体チップ１１が第１の電気的接合材としての第１のはんだ１７を介して電気的に接続されている。銅箔１５ａ、１５ｂの代わりに、銅板１６、２３をセラミックス板１２ａの表裏面に接合して絶縁基板１２としてもよい。   The insulating substrate 12 is composed of an insulating plate mainly composed of ceramics such as alumina having good heat conductivity and a conductor layer, and copper foils 15a and 15b constituting the conductor layer are attached to the front and back surfaces of the insulating plate 12a. Yes. A predetermined circuit pattern for connecting a plurality of power devices arranged on the conductor layer is formed on the conductor layer (copper foil 15 a) on the front surface side of the insulating substrate 12. The semiconductor chip 11 is electrically connected to the copper foil 15a on the front surface side of the insulating substrate 12 via a copper plate 16 via a first solder 17 as a first electrical bonding material. Yes. Instead of the copper foils 15a and 15b, the copper plates 16 and 23 may be bonded to the front and back surfaces of the ceramic plate 12a to form the insulating substrate 12.

図２に示す等価回路図から分かるように、絶縁基板１２の銅箔１５ａおよび銅板１６には、スイッチングデバイス（以下、単にトランジスタという）Ｑ１とＦＷＤ（以下、ダイオードという）Ｄ１の逆並列接続回路が形成されている。
ここで、絶縁基板１２上に配置される半導体チップ（パワーデバイス）１１は、図２に示すトランジスタとダイオードの逆並列回路を等価的に構成すればよいので、トランジスタとダイオードは、どちらかあるいは双方が同定格の複数個の半導体チップを搭載するようにしてもよい。 As can be seen from the equivalent circuit diagram shown in FIG. 2, the copper foil 15a and the copper plate 16 of the insulating substrate 12 have an anti-parallel connection circuit of a switching device (hereinafter simply referred to as a transistor) Q1 and an FWD (hereinafter referred to as a diode) D1. Is formed.
Here, the semiconductor chip (power device) 11 disposed on the insulating substrate 12 may be configured equivalently to the anti-parallel circuit of the transistor and the diode shown in FIG. May be mounted with a plurality of semiconductor chips of the same rating.

図１では、絶縁基板１２の銅箔１５ａ上で、トランジスタＱ１を構成する半導体チップ１１と、その背後にダイオードＤ１を構成する半導体チップ（図示せず）とが前後方向に配置された状態を示している。すなわち、トランジスタＱ１とダイオードＤ１は、絶縁基板１２上の銅箔１５ａとプリント基板１４とによって、逆並列に接続されている。そして、半導体チップ１１は、上面に所定距離離間して配置されたプリント基板１４に形成（固定）されたポスト電極１８に電気的接合部材としてのはんだ１９を介して電気的に接続されている。   FIG. 1 shows a state in which a semiconductor chip 11 constituting the transistor Q1 and a semiconductor chip (not shown) constituting a diode D1 are arranged in the front-rear direction on the copper foil 15a of the insulating substrate 12. ing. That is, the transistor Q1 and the diode D1 are connected in antiparallel by the copper foil 15a on the insulating substrate 12 and the printed board 14. The semiconductor chip 11 is electrically connected to a post electrode 18 formed (fixed) on a printed circuit board 14 arranged at a predetermined distance on the upper surface via a solder 19 as an electrical joining member.

ここで、プリント基板１４には、一方の面となる裏面に複数のポスト電極１８が下方に延長して配設され、他方の面となる表面に外部接続端子となるゲート端子２０が形成されている。
なお、図１のように半導体チップ１１を絶縁基板１２の銅箔１５ａ上で前後方向に配置せずに、左右方向に並べて配置することもできる。 Here, the printed circuit board 14 is provided with a plurality of post electrodes 18 extending downward on the back surface serving as one surface, and a gate terminal 20 serving as an external connection terminal formed on the surface serving as the other surface. Yes.
As shown in FIG. 1, the semiconductor chips 11 can be arranged side by side in the left-right direction without being arranged in the front-rear direction on the copper foil 15 a of the insulating substrate 12.

ここでは、一方の半導体チップ１１の下面にはトランジスタＱ１のコレクタ電極が形成され、銅板１６を介してパワー半導体モジュール１０の外部入力用端子（コレクタ端子Ｃ）を構成する接続端子としてのピン状導電体（ピン端子）２１に接続されている。また、半導体チップ１１のおもて面には、トランジスタＱ１のエミッタ電極及びゲート電極が形成され、それぞれポスト電極１８を介してプリント基板１４に接続される。このうちトランジスタＱ１のエミッタ電極は、プリント基板１４を介してピン状導電体（ピン端子）２２と接続されている。   Here, a collector electrode of the transistor Q1 is formed on the lower surface of one of the semiconductor chips 11, and pin-like conductivity as a connection terminal constituting an external input terminal (collector terminal C) of the power semiconductor module 10 through the copper plate 16 is used. It is connected to the body (pin terminal) 21. Further, an emitter electrode and a gate electrode of the transistor Q1 are formed on the front surface of the semiconductor chip 11, and are connected to the printed board 14 via the post electrodes 18, respectively. Among these, the emitter electrode of the transistor Q1 is connected to the pin-like conductor (pin terminal) 22 through the printed circuit board 14.

また、絶縁基板１２の裏面側の銅箔１５ｂには、図１に示すように、放熱部材となる方形板状の銅板２３が連結され、銅板２３の下面がパワー半導体モジュール１０の底面と面一か底面より僅かに突出している。
パワー半導体モジュール１０の各構成要素は、例えば熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材２４よってモールド成型され、保護される。その結果、パワー半導体モジュール１０の外形は、全体として平面視で矩形形状をなす直方体状のモールド成型体２５として形成されている。 Further, as shown in FIG. 1, a rectangular plate-like copper plate 23 serving as a heat radiating member is connected to the copper foil 15 b on the back surface side of the insulating substrate 12, and the lower surface of the copper plate 23 is flush with the bottom surface of the power semiconductor module 10. Or slightly protrudes from the bottom.
Each component of the power semiconductor module 10 is molded and protected by a resin sealing material 24 made of, for example, an epoxy resin material of a thermosetting resin. As a result, the outer shape of the power semiconductor module 10 is formed as a rectangular parallelepiped molded body 25 having a rectangular shape in plan view as a whole.

ところで、図１に示す１ｉｎ１タイプのパワー半導体モジュール１０における半導体チップ１１とプリント基板１４に形成したポスト電極１８とが第２の電気的接合材としての第２のはんだ１９によって電気的に接合されている。
この場合、前述した従来例で説明したように、第２のはんだ１９の量が多すぎる場合には、図３に示すように、第２のはんだ１９が毛管現象によってポスト電極１８を這い上がり、極端な場合、ポスト電極１８が第２のはんだ１９でほとんど覆われてしまう。 Incidentally, the semiconductor chip 11 in the 1 in 1 type power semiconductor module 10 shown in FIG. 1 and the post electrode 18 formed on the printed circuit board 14 are electrically joined by the second solder 19 as the second electrical joining material. Yes.
In this case, as described in the above-described conventional example, when the amount of the second solder 19 is too large, as shown in FIG. 3, the second solder 19 crawls up the post electrode 18 by capillary action, In an extreme case, the post electrode 18 is almost covered with the second solder 19.

一般的にポスト電極１８は銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、第２のはんだ１９は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度であり、両者に線膨張力係数差を生じている。
その結果、半導体チップ１１が通電により発熱したり周囲の温度が上がったりした際に、第２のはんだ１９とポスト電極１８との線膨張係数差により、ポスト電極１８には上下に引っ張られる方向に力が働く。 Generally, the post electrode 18 is made of copper and has a linear expansion coefficient of 16.5 × 10 −6 (1 / ° C.). The second solder 19 varies depending on the type, but 22.0 to 24.0 × 10 −6. It is about (1 / ° C.), and a linear expansion coefficient difference is generated between the two.
As a result, when the semiconductor chip 11 generates heat due to energization or the ambient temperature rises, force is exerted on the post electrode 18 in the direction of being pulled up and down due to the difference in linear expansion coefficient between the second solder 19 and the post electrode 18. Work.

ポスト電極１８に働く力は、ポスト電極１８の長さＬｐ（図３参照）が長く第２のはんだ１９の量が多いほど、相対的に大きくなる。その結果、半導体チップ１１に働く力も大きくなる。
このため、本発明者等は、種々のシミュレーションを行って半導体チップ１１に与える影響度を調べた。このシミュレーションの結果、半導体チップ１１の下側すなわち絶縁基板１２と接合する第１のはんだ１７の厚みを調整することにより、ポスト電極１８と第２のはんだ１９との線膨張係数差によって半導体チップ１１に働く力を抑制することができることを見出した。 The force acting on the post electrode 18 becomes relatively larger as the length Lp (see FIG. 3) of the post electrode 18 is longer and the amount of the second solder 19 is larger. As a result, the force acting on the semiconductor chip 11 is also increased.
For this reason, the present inventors conducted various simulations and examined the degree of influence on the semiconductor chip 11. As a result of this simulation, by adjusting the thickness of the first solder 17 bonded to the lower side of the semiconductor chip 11, that is, the insulating substrate 12, the semiconductor chip 11 is caused by the difference in linear expansion coefficient between the post electrode 18 and the second solder 19. It has been found that the force acting on can be suppressed.

すなわち、図５に示す半導体チップ１１と絶縁基板１２との間の第１のはんだ１７の厚さｔｓを厚くすると半導体チップ１１に力が働いた際に、第１のはんだ１７の変形量が増え、半導体チップ１１が変形し易くなる。その結果、図４に示すように、第１のはんだ１７の厚さｔｓを０．３ｍｍとしたときの半導体チップ１１に働く力を１００％としたときに、第１のはんだ１７の厚さｔｓが０．３ｍｍから薄くなるにしたがって半導体チップ１１に働く力が増加し、０．０５ｍｍに達すると、半導体チップ１１に働く力は厚さＬｓが０．３ｍｍのときの約４５％程度増加することが分かった。   That is, when the thickness ts of the first solder 17 between the semiconductor chip 11 and the insulating substrate 12 shown in FIG. 5 is increased, the amount of deformation of the first solder 17 increases when force is applied to the semiconductor chip 11. The semiconductor chip 11 is easily deformed. As a result, as shown in FIG. 4, when the force acting on the semiconductor chip 11 when the thickness ts of the first solder 17 is 0.3 mm is set to 100%, the thickness ts of the first solder 17 is set. As the thickness of the semiconductor chip 11 decreases from 0.3 mm, the force acting on the semiconductor chip 11 increases. When the thickness reaches 0.05 mm, the force acting on the semiconductor chip 11 increases by about 45% when the thickness Ls is 0.3 mm. I understood.

また、はんだ変形量とはんだ厚さｔｓ及び第１のはんだヤング率Ｅとの関係は、下式のようになり、はんだ変形量は「はんだ厚さｔｓ／はんだヤング率Ｅ」に応じて変化する。
はんだ変形量Δｔ≒はんだひずみε×はんだ厚さｔｓ
≒はんだ部応力σ／はんだヤング率Ｅ×はんだ厚さｔｓ
≒半田部応力σ×（はんだ厚さｔｓ／はんだヤング率Ｅ） Further, the relationship between the solder deformation amount, the solder thickness ts, and the first solder Young's modulus E is expressed by the following equation, and the solder deformation amount changes according to “solder thickness ts / solder Young's modulus E”. .
Solder deformation amount Δt≈solder strain ε × solder thickness ts
≒ Solder part stress σ / Solder Young's modulus E x Solder thickness ts
≒ solder part stress σ x (solder thickness ts / solder Young's modulus E)

「はんだ厚さｔｓ／はんだヤング率Ｅ」と、半導体チップ１１の発熱有無を繰り返す信頼性試験（パワーサイクル試験）結果との相関を図６に示す。
はんだ厚さｔｓが厚いほど、またはんだヤング率Ｅが小さなほど、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値は大きくなる。その結果、はんだ変形量が増え、半導体チップ１１に働く力が低減し、図６から明らかなように、信頼性試験（パワーサイクル試験）の繰り返し回数は増えていき、およそ４．５×１０−５ｍｍ３／ｋｇｆ以上で目標値以上となる。また、現実的なはんだ厚さｔｓから「はんだ厚さｔｓ／はんだヤング率Ｅ」の上限値は２１．６×１０−５ｍｍ３／ｋｇｆとなる。 FIG. 6 shows a correlation between “solder thickness ts / solder Young's modulus E” and the reliability test (power cycle test) result of repeating the presence or absence of heat generation of the semiconductor chip 11.
The value of “solder thickness ts / solder Young's modulus E” increases as the solder thickness ts increases or as the Young's modulus E decreases. As a result, the amount of solder deformation increases, the force acting on the semiconductor chip 11 decreases, and, as is apparent from FIG. 6, the number of repetitions of the reliability test (power cycle test) increases, approximately 4.5 × 10 − It becomes more than the target value at 5 mm 3 / kgf or more. From the actual solder thickness ts, the upper limit value of “solder thickness ts / solder Young's modulus E” is 21.6 × 10 −5 mm 3 / kgf.

したがって、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ未満では信頼試験の繰り返し回数が目標値（１００％）に達することがなく、信頼性を確保できないが、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ〜上限値２１．６×１０−５ｍｍ３／ｋｇｆの範囲で信頼性試験の繰り返し回数を目標値を上回りながら現実的な第１のはんだ厚さｔｓを確保することができ、ポスト電極１８と第２のはんだとの線膨張係数差によって半導体チップ１１へ働く力を十分に抑制することができる。 Therefore, when the value of “Solder Thickness ts / Solder Young's Modulus E” is less than 4.5 × 10 −5 mm 3 / kgf, the number of repetitions of the reliability test does not reach the target value (100%), and reliability is improved. Although it cannot be ensured, the reliability test is performed in the range of “solder thickness ts / solder Young's modulus E” of 4.5 × 10 −5 mm 3 / kgf to the upper limit 21.6 × 10 −5 mm 3 / kgf. The actual first solder thickness ts can be secured while the number of repetitions exceeds the target value, and the force acting on the semiconductor chip 11 is sufficiently suppressed by the difference in linear expansion coefficient between the post electrode 18 and the second solder. can do.

次に、本発明の第２の実施形態について図７を伴って説明する。
この第２の実施形態では、本発明を２ｉｎ１タイプのパワー半導体モジュールに適用したものである。
２ｉｎ１タイプのパワー半導体モジュール３０は、１つのパワー半導体モジュール内に２つのパワーデバイスを内装したものである。 Next, a second embodiment of the present invention will be described with reference to FIG.
In the second embodiment, the present invention is applied to a 2-in-1 power semiconductor module.
The 2-in-1 type power semiconductor module 30 includes two power devices in one power semiconductor module.

この２ｉｎ１タイプのパワー半導体モジュール３０は、図７に示すように、前述した第１図の半導体回路１３に相当する２組の半導体回路３３Ａ及び３３Ｂが設けられている。これら半導体回路３３Ａ及び３３Ｂのそれぞれは、半導体回路１３と同様に、絶縁基板３２Ａ，３２Ｂの表裏に銅箔３５ａ，３５ｂを貼着し、これら銅箔３５ａ，３５ｂ上に銅板３６Ａ，３６Ｂ及び４５Ａ，４５Ｂが連結され、銅板３６Ａ，３６Ｂ上に半導体チップ３１Ａ，３１Ｂがはんだ３７Ａ，３７Ｂを介して電気的に接続されている。また、半導体チップ３１Ａ，３１Ｂの表面側には、プリント基板３４の裏面に形成した棒状のポスト電極３８Ａ，３８Ｂが電気的接合部材としてのはんだ３９Ａ，３９Ｂを介して電気的に接合されている。絶縁基板３２Ａは、絶縁板３２Ａａの表裏面に銅箔３５ａ、３５ｂが貼り付けられている。絶縁基板３２Ｂは、絶縁板３２Ｂａの表裏面に銅箔３５ａ、３５ｂが貼り付けられている。   As shown in FIG. 7, the 2-in-1 type power semiconductor module 30 is provided with two sets of semiconductor circuits 33A and 33B corresponding to the semiconductor circuit 13 shown in FIG. Each of these semiconductor circuits 33A and 33B, like the semiconductor circuit 13, has copper foils 35a and 35b attached to the front and back surfaces of the insulating substrates 32A and 32B, and copper plates 36A, 36B and 45A on the copper foils 35a and 35b. 45B is connected, and the semiconductor chips 31A and 31B are electrically connected to the copper plates 36A and 36B via solders 37A and 37B. Further, rod-like post electrodes 38A and 38B formed on the back surface of the printed board 34 are electrically joined to the front surfaces of the semiconductor chips 31A and 31B via solders 39A and 39B as electrical joining members. In the insulating substrate 32A, copper foils 35a and 35b are attached to the front and back surfaces of the insulating plate 32Aa. In the insulating substrate 32B, copper foils 35a and 35b are attached to the front and back surfaces of the insulating plate 32Ba.

そして、半導体チップ３１Ａ，３１Ｂが絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，ＩＧＢＴ）またはパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やフリー・ホイーリング・ダイオード（Free Wheeling Diode，ＦＷＤ）など のパワーデバイスにより構成されている。
なお、図示をわかりやすくするために、図７においては、一つの絶縁基板３２Ａ、３２Ｂ上に一つの半導体チップ３１Ａ、３１Ｂのみを表示している。実際は、一つの絶縁基板３２Ａ、３２Ｂのおもて面側の導体層上に、ＩＧＢＴなどのスイッチングデバイスとＦＷＤを配置して、図８の等価回路に示すように接続している。 The semiconductor chips 31A and 31B are insulated gate bipolar transistors (IGBTs), power MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors), free wheeling diodes (FWD), etc. It is composed of power devices.
For easy understanding, FIG. 7 shows only one semiconductor chip 31A, 31B on one insulating substrate 32A, 32B. Actually, a switching device such as an IGBT and an FWD are arranged on the conductor layer on the front surface side of one insulating substrate 32A, 32B and connected as shown in the equivalent circuit of FIG.

また、これらの半導体チップ３１Ａ，３１Ｂは、上記のような各種パワーデバイスであるが、シリコン基板上に形成したものでもよいし、ＳｉＣ基板上に形成したものでもよい。
絶縁基板３２Ａのおもて面側の導体層（銅箔３５ａおよび銅板３６Ａ）には、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。同様に、絶縁基板３２Ｂのおもて面側の銅箔３５ａおよび銅板３６Ｂにも、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。 These semiconductor chips 31A and 31B are various power devices as described above, but may be formed on a silicon substrate or formed on a SiC substrate.
A predetermined circuit pattern for connecting a plurality of power devices arranged on the conductor layer is formed on the conductor layer (copper foil 35a and copper plate 36A) on the front surface side of the insulating substrate 32A. . Similarly, a predetermined circuit pattern for connecting a plurality of power devices arranged on the conductor layer is also formed on the copper foil 35a and the copper plate 36B on the front surface side of the insulating substrate 32B.

図８に示す等価回路図から分かるように、絶縁基板３２Ａ、３２Ｂの銅箔３５ａには、スイッチングデバイス（以下、単にトランジスタという）Ｑ１とＦＷＤ（以下、ダイオードという）Ｄ１の逆並列接続回路と、トランジスタＱ２とダイオードＤ２との逆並列回路とが、直列に接続されている。
ここで、一つの絶縁基板３２Ａ、３２Ｂ上に配置される半導体チップ（パワーデバイス）は、図８に示すトランジスタとダイオードの逆並列回路を等価的に構成すればよいので、トランジスタとダイオードは、どちらかあるいは双方が同定格の複数個の半導体チップを搭載するようにしてもよい。 As can be seen from the equivalent circuit diagram shown in FIG. 8, the copper foil 35a of the insulating substrates 32A and 32B includes an antiparallel connection circuit of a switching device (hereinafter simply referred to as a transistor) Q1 and an FWD (hereinafter referred to as a diode) D1, An antiparallel circuit of the transistor Q2 and the diode D2 is connected in series.
Here, the semiconductor chip (power device) disposed on one insulating substrate 32A, 32B may be configured equivalently to the anti-parallel circuit of the transistor and the diode shown in FIG. Alternatively, a plurality of semiconductor chips having the same rating may be mounted on both sides.

図７（ｂ）では、絶縁基板３２Ｂの銅箔３５ａ上で、トランジスタＱ１を構成する半導体チップ３１Ｂと、その背後にダイオードＤ１を構成する半導体チップ（図示せず）とが前後方向に配置された状態を示している。同様に、絶縁基板３２Ａの銅箔３５ａ上では、トランジスタＱ２を構成する半導体チップ３１Ａと、その背後にダイオードＤ２を構成する半導体チップ（図示せず）とが、前後方向に配置されている。すなわち、トランジスタＱ１とダイオードＤ１、トランジスタＱ２とダイオードＤ２は、絶縁基板３２Ｂ、３２Ａ上の銅箔３５ａとプリント基板３４とによって、それぞれ逆並列に接続されている。そして、一対のトランジスタＱ１、Ｑ２とダイオードＤ１、Ｄ２とからなる２組の逆並列回路は、さらに上面に配置されたプリント基板３４とその下面に形成された棒状のポスト電極３８Ａ、３８Ｂを介して直列に接続される。   In FIG. 7B, the semiconductor chip 31B constituting the transistor Q1 and the semiconductor chip (not shown) constituting the diode D1 are arranged in the front-rear direction on the copper foil 35a of the insulating substrate 32B. Indicates the state. Similarly, on the copper foil 35a of the insulating substrate 32A, a semiconductor chip 31A that constitutes the transistor Q2 and a semiconductor chip (not shown) that constitutes the diode D2 are arranged in the front-rear direction. That is, the transistor Q1 and the diode D1, and the transistor Q2 and the diode D2 are connected in antiparallel by the copper foil 35a on the insulating substrates 32B and 32A and the printed circuit board 34, respectively. And two sets of antiparallel circuits comprising a pair of transistors Q1, Q2 and diodes D1, D2 are further connected via a printed circuit board 34 arranged on the upper surface and rod-shaped post electrodes 38A, 38B formed on the lower surface thereof. Connected in series.

なお、図７のように２つの半導体チップ３１Ａを絶縁基板３２Ａの銅箔３５ａ上で前後方向に配置せずに、左右方向に並べて配置することもできる。また、半導体チップ３１Ｂについても、同様に左右方向に並べて配置することもできる。
ここでは、一方の半導体チップ３１Ｂの下面にはトランジスタＱ１のコレクタ電極が形成され、銅板３６Ｂを介してパワー半導体モジュール３０の外部入力用端子（コレクタ端子Ｃ１）を構成する接続端子としてのピン状導電体（ピン端子）４０に接続されている。他方の半導体チップ３１Ａの裏面に形成されたトランジスタＱ２のコレクタ電極も、銅板３６Ａを介して外部出力用端子（コレクタ兼エミッタ端子Ｃ２／Ｅ１）を構成する接続端子としてのピン状導電体（ピン端子）４１に接続されている。なお、プリント基板３４とピン状導電体（ピン端子）４１は電気的には接続されていない。 As shown in FIG. 7, the two semiconductor chips 31A can be arranged side by side in the left-right direction without being arranged in the front-rear direction on the copper foil 35a of the insulating substrate 32A. Similarly, the semiconductor chips 31B can be arranged side by side in the left-right direction.
Here, the collector electrode of the transistor Q1 is formed on the lower surface of one semiconductor chip 31B, and pin-like conductivity as a connection terminal constituting the external input terminal (collector terminal C1) of the power semiconductor module 30 via the copper plate 36B. It is connected to the body (pin terminal) 40. The collector electrode of the transistor Q2 formed on the back surface of the other semiconductor chip 31A is also a pin-like conductor (pin terminal) as a connection terminal constituting an external output terminal (collector / emitter terminal C2 / E1) via the copper plate 36A. ) 41. The printed circuit board 34 and the pin-like conductor (pin terminal) 41 are not electrically connected.

また、半導体チップ３１Ｂ、３１Ａのおもて面には、トランジスタＱ１，Ｑ２のエミッタ電極及びゲート電極が形成され、それぞれポスト電極３８Ｂ、３８Ａを介してプリント基板３４に接続される。このうちトランジスタＱ１のエミッタ電極は、プリント基板３４を介して図示していないポスト電極により銅板３６Ａに接続され、外部出力用端子（コレクタ兼エミッタ端子Ｃ２／Ｅ１）に接続される。トランジスタＱ２のエミッタ電極はプリント基板３４を介してポスト電極により銅板３６Ｃに接続され、外部入力用端子（エミッタ端子Ｅ２）を構成する接続端子としてのピン状導電体（ピン端子）４２に接続されている。 Further, the semiconductor chip 31B, in the front surface of 31A, emitter and gate electrodes of the transistors Q1, Q2 are formed, respectively post electrode 38B, it is connected 38A to the printed circuit board 34 via the. Among these, the emitter electrode of the transistor Q1 is connected to the copper plate 36A by a post electrode (not shown) through the printed board 34, and is connected to an external output terminal (collector / emitter terminal C2 / E1). The emitter electrode of the transistor Q2 is connected to the copper plate 36C by a post electrode through the printed board 34, and is connected to a pin-like conductor (pin terminal) 42 as a connection terminal constituting an external input terminal (emitter terminal E2). Yes.

これらのピン状導電体４０〜４２は、図７（ａ）に示すように平面から見てパワー半導体モジュール３０の幅方向の中心線に対して対称の位置に２本ずつ形成されている。また、パワー半導体モジュール３０はピン状導電体４０の長手方向外側に片側２本ずつ計４本のピン状導電体（ピン端子）４３ａ，４３ｂ及び４４ａ，４４ｂをさらに有している。これらのピン状導電体４３ａ，４４ｂはプリント基板３４に接続されて、ハーフブリッジ回路のトランジスタＱ１とＱ２のゲート電極にゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。また、残りの２本のピン状導電体４４ａ，４３ｂはトランジスタＱ１，Ｑ２のエミッタ信号を供給するエミッタ信号端子ｅ１，ｅ２を構成している。   These pin-like conductors 40 to 42 are formed in pairs at positions symmetrical with respect to the center line in the width direction of the power semiconductor module 30 as viewed from above as shown in FIG. The power semiconductor module 30 further includes four pin-like conductors (pin terminals) 43a, 43b and 44a, 44b, two on each side, on the outer side in the longitudinal direction of the pin-like conductor 40. These pin-like conductors 43a and 44b are connected to the printed circuit board 34 and constitute gate terminals G1 and G2 for supplying gate control signals to the gate electrodes of the transistors Q1 and Q2 of the half-bridge circuit. The remaining two pin-like conductors 44a and 43b constitute emitter signal terminals e1 and e2 for supplying emitter signals of the transistors Q1 and Q2.

また、絶縁基板３２Ａ，３２Ｂの裏面側の銅箔３５ｂには、図７（ｂ）に示すように、放熱部材となる方形板状の銅板４５Ａ，４５Ｂが連結され、パワー半導体モジュール３０の底面と面一か底面より僅かに突出している。
パワー半導体モジュール３０の各構成要素は、例えば熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材４６によってモールド成型され、保護される。その結果、パワー半導体モジュール３０の外形は、全体として平面視で矩形形状をなす直方体状のモールド成型体４７として形成されている。 Further, as shown in FIG. 7B, rectangular copper plates 45A and 45B serving as heat dissipation members are connected to the copper foil 35b on the back surface side of the insulating substrates 32A and 32B, and the bottom surface of the power semiconductor module 30 and It protrudes slightly from the same or bottom surface.
Each component of the power semiconductor module 30 is molded and protected by a resin sealing material 46 made of, for example, a thermosetting epoxy resin material. As a result, the outer shape of the power semiconductor module 30 is formed as a rectangular parallelepiped molded body 47 having a rectangular shape in plan view as a whole.

この第２の実施形態でも、図７に示す２ｉｎ１タイプのパワー半導体モジュール３０における半導体チップ３１Ａ，３１Ｂと絶縁基板３２Ａ，３２Ｂとが第１の電気的接合材としての第１のはんだ３７Ａ，３７Ｂによって電気的に接合され、半導体チップ３１Ａ，３１Ｂとプリント基板３４に形成したポスト電極３８Ａ，３８Ｂとが第２の電気的接合部材としての第２のはんだ３９Ａ，３９Ｂによって電気的に接合されている。   Also in the second embodiment, the semiconductor chips 31A and 31B and the insulating substrates 32A and 32B in the 2-in-1 type power semiconductor module 30 shown in FIG. 7 are formed by the first solders 37A and 37B as the first electrical bonding material. The semiconductor chips 31A, 31B and the post electrodes 38A, 38B formed on the printed circuit board 34 are electrically joined by second solders 39A, 39B as second electrical joining members.

この場合、前述した第１の実施形態で説明したように、第２のはんだ３９Ａ，３９Ｂの量が大過ぎる場合には、前述した図３に示すように、第２のはんだ３９Ａ，３９Ｂが毛管現象によって第２のはんだ３９Ａ，３９Ｂがポスト電極３８Ａ，３８Ｂを這い上がり、極端な場合、ポスト電極３８Ａ，３８Ｂが第２のはんだ３９Ａ，３９Ｂでほとんど覆われてしまう。   In this case, as described in the first embodiment, when the amount of the second solder 39A, 39B is too large, as shown in FIG. 3, the second solder 39A, 39B is a capillary tube. Due to the phenomenon, the second solders 39A and 39B scoop up the post electrodes 38A and 38B. In an extreme case, the post electrodes 38A and 38B are almost covered with the second solders 39A and 39B.

前述したように、ポスト電極３８Ａ，３８Ｂは銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、はんだ２１２は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度であり、両者に線膨張力係数差を生じている。
その結果、半導体チップ３１Ａ，３１Ｂが通電により発熱したり周囲の温度が上がったりした際に、第２のはんだ３９Ａ，３９Ｂとポスト電極３８Ａ，３８Ｂとの線膨張係数差により、ポスト電極３８Ａ，３８Ｂには上下に引っ張られる方向に力が働く。 As described above, the post electrodes 38A and 38B are made of copper and have a linear expansion coefficient of 16.5 × 10 −6 (1 / ° C.), and the solder 212 varies depending on the type, but 22.0 to 24.0 × 10 − 6 (1 / ° C.), and a linear expansion coefficient difference is generated between the two.
As a result, when the semiconductor chips 31A and 31B generate heat due to energization or the ambient temperature rises, the post electrodes 38A and 38B are caused by the difference in linear expansion coefficient between the second solder 39A and 39B and the post electrodes 38A and 38B. The force works in the direction of being pulled up and down.

ポスト電極３８Ａ，３８Ｂに働く力は、ポスト電極３８Ａ，３８Ｂの長さＬｐが長く第１のはんだ３９Ａ，３９Ｂの量が多いほど、相対的に大きくなる。その結果、半導体チップ３１Ａ，３１Ｂに働く力も大きくなる。
この第２の実施形態においても、前述した第１の実施形態と同様に、半導体チップ１１の下側すなわち絶縁基板１２と接合する第１のはんだ１７の厚みを調整することにより、ポスト電極１８と第２のはんだ１９との線膨張係数差によって半導体チップ１１に働く力を抑制することができることを見出した。 The force acting on the post electrodes 38A and 38B becomes relatively larger as the length Lp of the post electrodes 38A and 38B is longer and the amount of the first solders 39A and 39B is larger. As a result, the force acting on the semiconductor chips 31A and 31B also increases.
Also in the second embodiment, as in the first embodiment described above, by adjusting the thickness of the first solder 17 bonded to the lower side of the semiconductor chip 11, that is, the insulating substrate 12, It has been found that the force acting on the semiconductor chip 11 can be suppressed by the difference in linear expansion coefficient with the second solder 19.

すなわち、前述した図５に示す半導体チップ１１と絶縁基板１２との間の第１のはんだ１７の厚さｔｓを厚くすると半導体チップ１１に力が働いた際に、第１のはんだ１７の変形量が増え、半導体チップ１１が変形し易くなる。その結果、前述した図４に示すように、第１のはんだ１７の厚さｔｓを０．３ｍｍとしたときの半導体チップ１１に働く力を１００％としたときに、第１のはんだ１７の厚さｔｓが０．３ｍｍから薄くなるにしたがって半導体チップ１１に働く力が増加し、０．０５ｍｍに達すると、半導体チップ１１に働く力は厚さＬｓが０．３ｍｍのときの約４５％程度増加することが分かった。   That is, when the thickness ts of the first solder 17 between the semiconductor chip 11 and the insulating substrate 12 shown in FIG. 5 is increased, the amount of deformation of the first solder 17 when a force is applied to the semiconductor chip 11. The semiconductor chip 11 is easily deformed. As a result, as shown in FIG. 4 described above, the thickness of the first solder 17 when the force acting on the semiconductor chip 11 when the thickness ts of the first solder 17 is 0.3 mm is 100%. As the thickness ts decreases from 0.3 mm, the force acting on the semiconductor chip 11 increases. When the thickness ts reaches 0.05 mm, the force acting on the semiconductor chip 11 increases by about 45% when the thickness Ls is 0.3 mm. I found out that

また、はんだ変形量とはんだ厚さｔｓ及び第１のはんだヤング率Ｅとの関係は、下式のようになり、はんだ変形量は「はんだ厚さｔｓ／はんだヤング率Ｅ」に応じて変化する。
はんだ変形量Δｔ≒はんだひずみε×はんだ厚さｔｓ
≒はんだ部応力σ／はんだヤング率Ｅ×はんだ厚さｔｓ
≒半田部応力σ×（はんだ厚さｔｓ／はんだヤング率Ｅ） Further, the relationship between the solder deformation amount, the solder thickness ts, and the first solder Young's modulus E is expressed by the following equation, and the solder deformation amount changes according to “solder thickness ts / solder Young's modulus E”. .
Solder deformation amount Δt≈solder strain ε × solder thickness ts
≒ Solder part stress σ / Solder Young's modulus E x Solder thickness ts
≒ solder part stress σ x (solder thickness ts / solder Young's modulus E)

「はんだ厚さｔｓ／はんだヤング率Ｅ」と、半導体チップ１１の発熱有無を繰り返す信頼性試験（パワーサイクル試験）結果との相関は前述した図６に示すようになる。
この図６から明らかなように、第２の実施形態でも、はんだ厚さｔｓが厚いほど、またはんだヤング率Ｅが小さなほど、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値は大きくなる。その結果、はんだ変形量が増え、半導体チップ１１に働く力が低減し、信頼性試験（パワーサイクル試験）の繰り返し回数は増えていき、およそ４．５×１０−５ｍｍ３／ｋｇｆ以上で目標値以上となる。また、現実的なはんだ厚さｔｓから「はんだ厚さｔｓ／はんだヤング率Ｅ」の上限値は２１．６×１０−５ｍｍ３／ｋｇｆとなる。 The correlation between “solder thickness ts / solder Young's modulus E” and the result of the reliability test (power cycle test) that repeats the presence or absence of heat generation of the semiconductor chip 11 is as shown in FIG.
As is apparent from FIG. 6, also in the second embodiment, the value of “solder thickness ts / solder Young's modulus E” increases as the solder thickness ts increases or the Young's modulus E decreases. As a result, the amount of solder deformation increases, the force acting on the semiconductor chip 11 decreases, the number of repetitions of the reliability test (power cycle test) increases, and the target is about 4.5 × 10 −5 mm 3 / kgf or more. More than the value. From the actual solder thickness ts, the upper limit value of “solder thickness ts / solder Young's modulus E” is 21.6 × 10 −5 mm 3 / kgf.

したがって、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ未満では信頼試験の繰り返し回数が目標値（１００％）に達することがなく、信頼性を確保できないが、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ〜上限値２１．６×１０−５ｍｍ３／ｋｇｆの範囲で信頼性試験の繰り返し回数を目標値を上回りながら現実的な第１のはんだ厚さｔｓを確保することができ、ポスト電極１８と第２のはんだとの線膨張係数差によって半導体チップ１１へ働く力を十分に抑制することができる。このため、半導体チップ３１Ａ，３１Ｂの損傷を確実に防止することができ、パワー半導体モジュール３０の信頼性を向上させることができる。 Therefore, when the value of “Solder Thickness ts / Solder Young's Modulus E” is less than 4.5 × 10 −5 mm 3 / kgf, the number of repetitions of the reliability test does not reach the target value (100%), and reliability is improved. Although it cannot be ensured, the reliability test is performed in the range of “solder thickness ts / solder Young's modulus E” of 4.5 × 10 −5 mm 3 / kgf to the upper limit 21.6 × 10 −5 mm 3 / kgf. The actual first solder thickness ts can be secured while the number of repetitions exceeds the target value, and the force acting on the semiconductor chip 11 is sufficiently suppressed by the difference in linear expansion coefficient between the post electrode 18 and the second solder. can do. For this reason, damage to the semiconductor chips 31A and 31B can be reliably prevented, and the reliability of the power semiconductor module 30 can be improved.

なお、上記第１及び第２の実施形態では、半導体チップ１１及び３１Ａ，３１Ｂを搭載した絶縁基板１２及び３２Ａ，３２Ｂ、プリント基板１４及び３４を樹脂封止材２４及び４６でモールド成型する場合について説明した。しかしながら、本発明は、上記構成に限定されるものではなく、図９に示すように、前述した第１の実施形態において、金属性の放熱ベース５１上にパワー半導体素子を内蔵した半導体チップ１１を搭載した絶縁基板１２を配置し、半導体チップ１１と絶縁基板１２とを第１のはんだ１７で電気的に接合するとともに、半導体チップ１１とプリント基板１４に形成したポスト電極１８とを第２のはんだ１９によって電気的に接合した状態で、外囲樹脂ケース５２で覆い、この外囲樹脂ケース５２内にゲル状絶縁封止材５３を充填するようにしたパワー半導体モジュール５４にも本発明を適用することができる。前述した第２の実施形態においても上記と同様に放熱ベース５１、外囲樹脂ケース５２、ゲル状絶縁封止材５３を使用してパワー半導体モジュールを構成することができる。 In the first and second embodiments, the insulating substrates 12 and 32A and 32B on which the semiconductor chips 11 and 31A and 31B are mounted, and the printed substrates 14 and 34 are molded with the resin sealing materials 24 and 46. explained. However, the present invention is not limited to the above configuration. As shown in FIG. 9, in the first embodiment described above, the semiconductor chip 11 in which the power semiconductor element is built on the metallic heat dissipation base 51 is provided. The mounted insulating substrate 12 is disposed, and the semiconductor chip 11 and the insulating substrate 12 are electrically joined by the first solder 17, and the semiconductor chip 11 and the post electrode 18 formed on the printed circuit board 14 are second soldered. The present invention is also applied to a power semiconductor module 54 that is covered with an outer resin case 52 in a state of being electrically bonded to the outer peripheral resin 19 and is filled with a gel-like insulating sealing material 53 in the outer resin case 52. be able to. Also in the second embodiment described above, a power semiconductor module can be configured using the heat dissipation base 51, the surrounding resin case 52, and the gel insulating sealing material 53 in the same manner as described above.

また、上記第１及び第２の実施形態においては、ポスト電極１８及び３８Ａ，３８Ｂと半導体チップ１１及び３１Ａ，３１Ｂの接合をはんだ１９及び３９Ａ，３９Ｂで行っている場合について説明したが、はんだ１９及び３９Ａ，３９Ｂの代わりに金属微粒子，導電性接着剤等の他の電気的接合部材を適用することができる。   In the first and second embodiments, the post electrodes 18 and 38A and 38B and the semiconductor chips 11 and 31A and 31B are joined by the solder 19 and 39A and 39B. Further, in place of 39A and 39B, other electrical joining members such as metal fine particles and conductive adhesive can be applied.

１０…パワー半導体モジュール、１１…半導体チップ、１２…絶縁基板、１３…半導体回路、１４…プリント基板、１６…銅板、１７…はんだ、１８…ポスト電極、１９…はんだ、２０〜２２…ピン状導電体、２４…樹脂封止材、２５…モールド成型体、３０…パワー半導体モジュール、３１Ａ，３１Ｂ…半導体チップ、３２Ａ，３２Ｂ…絶縁基板、３３Ａ，３３Ｂ…半導体回路、３４…プリント基板、３６Ａ，３６Ｂ…銅板、３７…はんだ、３８Ａ，３８Ｂ…ポスト電極、３９Ａ，３９Ｂ…はんだ、４０〜４２、４３ａ〜４４ｂ…ピン状導電体、４６…樹脂封止材、４７…モールド成型体、５１…放熱ベース、５２…外囲樹脂ケース、５３…ゲル状絶縁封止材、５４…パワー半導体モジュール   DESCRIPTION OF SYMBOLS 10 ... Power semiconductor module, 11 ... Semiconductor chip, 12 ... Insulating substrate, 13 ... Semiconductor circuit, 14 ... Printed circuit board, 16 ... Copper plate, 17 ... Solder, 18 ... Post electrode, 19 ... Solder, 20-22 ... Pin-like conductivity Body, 24 ... resin sealing material, 25 ... molded body, 30 ... power semiconductor module, 31A, 31B ... semiconductor chip, 32A, 32B ... insulating substrate, 33A, 33B ... semiconductor circuit, 34 ... printed circuit board, 36A, 36B ... Copper plate, 37 ... Solder, 38A, 38B ... Post electrode, 39A, 39B ... Solder, 40-42, 43a-44b ... Pin-shaped conductor, 46 ... Resin sealant, 47 ... Molded body, 51 ... Heat dissipation base 52 ... Surrounding resin case, 53 ... Gel insulating sealing material, 54 ... Power semiconductor module

Claims (3)

半導体チップを実装した絶縁基板と、
一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、
前記絶縁基板と前記プリント基板とを内部に封入する樹脂封止材とを備え、
前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、
前記第１の電気的接合材の厚さを、当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０-5ｍｍ3／ｋｇｆになるように設定し、前記ポスト電極と前記第２の電気的接合材との線膨張係数差による前記半導体チップに働く力を抑制する
ことを特徴とするパワー半導体モジュール。 An insulating substrate mounted with a semiconductor chip;
An external connection terminal on one surface, and a printed circuit board having a post electrode connected to the semiconductor chip on the other surface;
A resin sealing material that encloses the insulating substrate and the printed board inside,
The semiconductor chip and the insulating substrate are bonded with a first electrical bonding material, and the post electrode of the printed circuit board and the semiconductor chip are bonded with a second electrical bonding material,
The first thickness of the electrical connection member, the first set up to a value obtained by dividing the Young's modulus of the electrical connection member is 4.5~21.6 × 10 -5 mm 3 / kgf A power semiconductor module that suppresses a force acting on the semiconductor chip due to a difference in linear expansion coefficient between the post electrode and the second electrical bonding material . 半導体チップを実装した絶縁基板と、
前記半導体チップからの熱を放熱する放熱ベースと、
一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、
前記絶縁基板、前記放熱ベース及び前記プリント基板を収納する外囲樹脂ケースと、
外囲樹脂ケース内に充填されたゲル状絶縁封止材とを備え、
前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、
前記第１の電気的接合材の厚さを当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０-5ｍｍ3／ｋｇｆになるように設定し、前記ポスト電極と前記第２の電気的接合材との線膨張係数差による前記半導体チップに働く力を抑制する
ことを特徴とするパワー半導体モジュール。 An insulating substrate mounted with a semiconductor chip;
A heat dissipation base for dissipating heat from the semiconductor chip;
An external connection terminal on one surface, and a printed circuit board having a post electrode connected to the semiconductor chip on the other surface;
An enclosing resin case for housing the insulating substrate, the heat dissipation base and the printed circuit board;
With a gel-like insulating sealing material filled in the surrounding resin case,
The semiconductor chip and the insulating substrate are bonded with a first electrical bonding material, and the post electrode of the printed circuit board and the semiconductor chip are bonded with a second electrical bonding material,
It said first electrical thickness setting said as a value obtained by dividing the Young's modulus of the first electrical connection member is 4.5~21.6 × 10 -5 mm 3 / kgf the bonding material A power semiconductor module that suppresses a force acting on the semiconductor chip due to a difference in linear expansion coefficient between the post electrode and the second electrical bonding material . 前記第１の電気的接合材及び前記第２の電気的接合材は、はんだ又は金属系接合材で構成されていることを特徴とする請求項１又は２に記載のパワー半導体モジュール。 3. The power semiconductor module according to claim 1, wherein the first electric bonding material and the second electric bonding material are made of solder or a metal-based bonding material.
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