JP5987222B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体チップを基板に実装する方法として、半導体チップの裏面を接地面とし、パッケージを介して半田等により、基板に接着する方法が知られている。この方法では、半導体チップの裏面と表面の電気的接続を図るため、半導体チップにスルーホール（ビアホール）を形成する必要がある。   As a method for mounting a semiconductor chip on a substrate, a method is known in which the back surface of the semiconductor chip is a ground plane, and the semiconductor chip is bonded to the substrate by solder or the like through a package. In this method, it is necessary to form a through hole (via hole) in the semiconductor chip in order to achieve electrical connection between the back surface and the front surface of the semiconductor chip.

また、他の実装方法として、基板状に接地面を形成し、半田ボール等を用いて半導体チップをフェイスダウン（フリップチップ）で基板に実装する方法が知られている。この方法では、半導体チップにビアホールを形成する必要はない。   As another mounting method, a method is known in which a ground plane is formed in a substrate shape, and a semiconductor chip is mounted on the substrate face down (flip chip) using solder balls or the like. In this method, there is no need to form a via hole in the semiconductor chip.

特開２００８−４２０６３号公報JP 2008-42063 A

半導体チップにビアホールを形成する実装方法は、チップの種類によってはビアホールの形成が困難な場合があり、ビアホールの形成が可能な場合でも製造コストが上昇してしまう等の課題があった。一方で、半導体チップをフリップチップ実装する方法では、半導体チップの放熱を十分に行うことができず、高周波特性や信頼性が低下してしまうという課題があった。   The mounting method for forming a via hole in a semiconductor chip has a problem that the formation of the via hole may be difficult depending on the type of the chip, and the manufacturing cost increases even when the via hole can be formed. On the other hand, the method of flip-chip mounting a semiconductor chip has a problem in that the semiconductor chip cannot sufficiently dissipate heat and the high-frequency characteristics and reliability deteriorate.

本発明は、上記課題に鑑みなされたものであり、放熱効率の改善と製造コストの低減とを両立することのできる半導体装置を提供することを目的とする。   The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of achieving both improvement in heat dissipation efficiency and reduction in manufacturing cost.

本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第１配線基板と、接合材を介して前記半導体チップの裏面側と接合された第１支持体と、を有することを特徴とする半導体装置である。   The present invention relates to a semiconductor chip having an electrode surface on the front surface side, joined to the front surface side of the semiconductor chip, and electrically connected to the electrode of the semiconductor chip, so that the potential is more outward than the outer periphery of the semiconductor chip. A semiconductor device comprising: a first wiring board provided with wiring for drawing out; and a first support bonded to the back side of the semiconductor chip through a bonding material.

上記構成において、前記半導体チップの表面側には、グランド電位と共通に接続され、複数の電極が配置された金属層が設けられてなる構成とすることができる。   In the above-described configuration, a metal layer that is connected in common with the ground potential and on which a plurality of electrodes are arranged may be provided on the surface side of the semiconductor chip.

上記構成において、前記第１支持体と前記接合材との間には、第２支持体が介在してなる構成とすることができる。   In the above configuration, a second support may be interposed between the first support and the bonding material.

上記構成において、前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されている構成とすることができる。   The said structure WHEREIN: The said 2nd support body can be set as the structure by which the through-hole for screwing a 2nd support body to a said 1st support body is formed.

上記構成において、前記半導体チップと前記第１配線基板とは、半田ボールあるいはバンプにより電気的に接続されている構成とすることができる。   In the above configuration, the semiconductor chip and the first wiring board can be electrically connected by solder balls or bumps.

上記構成において、前記半導体チップの外周は前記第１配線基板の外周の内側に位置する構成とすることができる。   The said structure WHEREIN: The outer periphery of the said semiconductor chip can be set as the structure located inside the outer periphery of a said 1st wiring board.

上記構成において、前記第１配線基板には、前記半導体チップと前記第１配線基板とが対向する対向領域の内側から、外側に延在する配線が設けられてなる構成とすることができる。   In the above configuration, the first wiring board may be provided with wiring extending from the inside to the outside of the facing region where the semiconductor chip and the first wiring board face each other.

上記構成において、前記第１基板に設けられた配線は、前記第１支持体側に配置された第２配線基板と接続するための電極が設けられてなる構成とすることができる。   The said structure WHEREIN: The wiring provided in the said 1st board | substrate can be set as the structure by which the electrode for connecting with the 2nd wiring board arrange | positioned at the said 1st support body side is provided.

本発明は、表面側に電極面を有する半導体チップと、前記半導体チップの表面側と接合され、前記半導体チップの電極と電気的に接続される第１配線基板と、接合材を介して前記半導体チップの裏面側と接合される第１支持体と、前記第１支持体側に設けられ、前記第１配線基板と電気的に接続される第２配線基板と、を有することを特徴とする半導体装置である。   The present invention provides a semiconductor chip having an electrode surface on the front surface side, a first wiring substrate bonded to the front surface side of the semiconductor chip and electrically connected to the electrode of the semiconductor chip, and the semiconductor via a bonding material A semiconductor device comprising: a first support bonded to the back side of a chip; and a second wiring board provided on the first support side and electrically connected to the first wiring board. It is.

本発明によれば、放熱効率の改善と製造コストの低減とを両立することができる。   According to the present invention, both improvement in heat dissipation efficiency and reduction in manufacturing cost can be achieved.

図１は、比較例に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device according to a comparative example. 図２は、実施例１に係る半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment. 図３は、実施例１に係る半導体装置の平面図である。FIG. 3 is a plan view of the semiconductor device according to the first embodiment. 図４は、実施例１に係る半導体装置のプリントボードの構成を示す平面図（その１）である。FIG. 4 is a plan view (part 1) illustrating the configuration of the printed board of the semiconductor device according to the first embodiment. 図５は、実施例１に係る半導体装置のプリントボードの構成を示す平面図（その２）である。FIG. 5 is a plan view (part 2) illustrating the configuration of the printed board of the semiconductor device according to the first embodiment. 図６は、実施例１に係る半導体装置の半導体チップの構成を示す平面図である。FIG. 6 is a plan view illustrating the configuration of the semiconductor chip of the semiconductor device according to the first embodiment. 図７は、実施例２に係る半導体装置の構成を示す図である。FIG. 7 is a diagram illustrating the configuration of the semiconductor device according to the second embodiment. 図８は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その１）である。FIG. 8 is a plan view (part 1) illustrating the configuration of the printed board of the semiconductor device according to the third embodiment. 図９は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その２）である。FIG. 9 is a plan view (part 2) illustrating the configuration of the printed board of the semiconductor device according to the third embodiment. 図１０は、実施例３に係る半導体装置のプリントボードの構成を示す平面図（その３）である。FIG. 10 is a plan view (part 3) illustrating the configuration of the printed board of the semiconductor device according to the third embodiment. 図１１は、実施例４に係る半導体装置のプリントボードの構成を示す図（その１）である。FIG. 11 is a first diagram illustrating the configuration of the print board of the semiconductor device according to the fourth embodiment. 図１２は、実施例４に係る半導体装置のプリントボードの構成を示す図（その２）である。FIG. 12 is a second diagram illustrating the configuration of the print board of the semiconductor device according to the fourth embodiment. 図１３は、実施例４に係る半導体装置のプリントボードの構成を示す図（その３）である。FIG. 13 is a third diagram illustrating the configuration of the print board of the semiconductor device according to the fourth embodiment.

最初に、比較例に係る半導体装置について説明する。図１（ａ）は第１の比較例に係る半導体装置の断面模式図であり、図１（ｂ）は第２の比較例に係る半導体装置の断面模式図である。   First, a semiconductor device according to a comparative example will be described. FIG. 1A is a schematic cross-sectional view of a semiconductor device according to a first comparative example, and FIG. 1B is a schematic cross-sectional view of a semiconductor device according to a second comparative example.

図１（ａ）に示す構成では、半導体チップ１１０が半田層１１２を介してＰＣＢ（Print Circuit Board）１１４に実装されており、半導体チップ１１０の裏面が接地面となっている。なお、半導体チップは、半田層１１２を介してキャリアに実装され、さらに半導体チップは、そのキャリアを介してＰＣＢ１１４に実装されていも良い（図示なし）。接着用の半田層１１２は、ＰＣＢ１１４の裏面一面に形成されているため、半導体チップ１１０の熱を裏面から効率的に放出することができる。一方で、半導体チップ１１０の裏面を接地面としているため、半導体チップ１１０にビアホールを形成するなどして、半導体チップ１１０表面のグランドパターンを裏面の接地面と電気的に接続する必要がある。このため、ビアホール形成が困難な半導体チップを用いる場合の設計上の制約や、ビアホール形成に伴う製造コストの増加が問題となる。   In the configuration shown in FIG. 1A, the semiconductor chip 110 is mounted on a PCB (Print Circuit Board) 114 via a solder layer 112, and the back surface of the semiconductor chip 110 is a ground plane. The semiconductor chip may be mounted on the carrier via the solder layer 112, and further the semiconductor chip may be mounted on the PCB 114 via the carrier (not shown). Since the bonding solder layer 112 is formed on the entire back surface of the PCB 114, the heat of the semiconductor chip 110 can be efficiently released from the back surface. On the other hand, since the back surface of the semiconductor chip 110 is used as a ground surface, it is necessary to electrically connect the ground pattern on the surface of the semiconductor chip 110 to the ground surface on the back surface by forming a via hole in the semiconductor chip 110 or the like. For this reason, there are problems in design restrictions when using a semiconductor chip in which via hole formation is difficult and an increase in manufacturing cost associated with via hole formation.

図１（ｂ）に示す構成では、半導体チップ１１０が半田ボール１１６によりＰＣＢ１１４にフリップチップ実装されており、ＰＣＢ１１４の上面が接地面となっている。半田ボール１１６の隙間には、アンダーフィル材１１８が充填されている。この構成では、半導体チップ１１０表面のグランドパターンとＰＣＢ１１４上の接地面とが、半田ボール１１６により電気的に接続されるため、ビアホールの形成が不要である。一方で、半田ボール１１６により半導体チップ１１０がＰＣＢ１１４から浮き上がった状態となっており、主な放熱経路となるアンダーフィル材１１８の熱伝導性も良好ではないため、半導体チップ１１０から効率的な放熱を行えないという問題がある。   In the configuration shown in FIG. 1B, the semiconductor chip 110 is flip-chip mounted on the PCB 114 with solder balls 116, and the upper surface of the PCB 114 serves as a ground plane. An underfill material 118 is filled in a gap between the solder balls 116. In this configuration, since the ground pattern on the surface of the semiconductor chip 110 and the ground surface on the PCB 114 are electrically connected by the solder balls 116, it is not necessary to form a via hole. On the other hand, since the semiconductor chip 110 is lifted from the PCB 114 by the solder balls 116 and the thermal conductivity of the underfill material 118 serving as a main heat dissipation path is not good, the semiconductor chip 110 can efficiently dissipate heat. There is a problem that can not be done.

以上のように、比較例に係る半導体装置では、放熱効率の改善と製造コストの低減とを両立することが難しい。以下の実施例では、上記課題を解決するための半導体装置の構成について説明する。   As described above, in the semiconductor device according to the comparative example, it is difficult to achieve both improvement in heat dissipation efficiency and reduction in manufacturing cost. In the following embodiments, a configuration of a semiconductor device for solving the above problem will be described.

図２は、実施例１に係る半導体装置の断面図である。半導体チップ１０の表面（電子素子が形成された上面側）が、半田ボール１２を介してプリントボード２０にフリップチップ実装されると共に、半導体チップ１０の裏面（下面）が、半田層１４を介して筐体３０に固定されている。これにより、半導体チップ１０は、プリントボード２０及び筐体３０により、上下両方向から挟まれた構成となっている。筐体３０の上面にはＰＣＢ４０が設けられており、ＰＣＢ４０及びプリントボード２０の端部同士は、リフロー半田２２により固定されている。また、半導体チップ１０とプリントボード２０とを固定する半田ボール１２の隙間には、アンダーフィル材１６が充填されている。   FIG. 2 is a cross-sectional view of the semiconductor device according to the first embodiment. The surface of the semiconductor chip 10 (the upper surface side on which the electronic elements are formed) is flip-chip mounted on the print board 20 via the solder balls 12, and the back surface (lower surface) of the semiconductor chip 10 is interposed via the solder layer 14. It is fixed to the housing 30. As a result, the semiconductor chip 10 is sandwiched between the print board 20 and the housing 30 from both the upper and lower directions. A PCB 40 is provided on the upper surface of the housing 30, and the end portions of the PCB 40 and the printed board 20 are fixed by reflow solder 22. An underfill material 16 is filled in a gap between the solder balls 12 that fixes the semiconductor chip 10 and the printed board 20.

半導体チップ１０は、例えば電子素子としてマイクロ波用の高周波回路または単体トランジスタ等が形成された半導体チップであり、例えば基板上に窒化物半導体層が形成された窒化物半導体チップを用いることができる。半導体チップ１０の基板としては、例えばＳｉＣ、Ｓｉ、ＧａＮ、サファイア等を用いることができる。基板上に形成される窒化物半導体層としては、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を用いることができる。   The semiconductor chip 10 is a semiconductor chip in which, for example, a microwave high-frequency circuit or a single transistor is formed as an electronic element. For example, a nitride semiconductor chip in which a nitride semiconductor layer is formed on a substrate can be used. As a substrate of the semiconductor chip 10, for example, SiC, Si, GaN, sapphire, or the like can be used. As the nitride semiconductor layer formed on the substrate, for example, GaN, AlN, InN, InGaN, AlGaN, InAlN, InAlGaN, or the like can be used.

プリントボード２０及びＰＣＢ４０は、それぞれ表面または内部に配線パターンが形成された配線基板であり、例えば低温同時焼成のセラミック基板（ＬＴＣＣ：Low Temperature Co-fired Ceramics）を用いることができる。本実施例において、プリントボード２０は、半導体チップ１０がフリップチップ実装される第１配線基板の一例であり、ＰＣＢ４０は半導体チップ１０の外側における筐体３０上に設けられる第２配線基板の一例である。   The printed board 20 and the PCB 40 are wiring boards each having a wiring pattern formed on the surface or inside thereof, and for example, low temperature co-fired ceramics (LTCC) can be used. In this embodiment, the printed board 20 is an example of a first wiring board on which the semiconductor chip 10 is flip-chip mounted, and the PCB 40 is an example of a second wiring board provided on the housing 30 outside the semiconductor chip 10. is there.

筐体３０は、半導体チップ１０及びＰＣＢ４０を支持するための第１支持体の一例である。筐体３０には、例えば金属製の筐体（例えば、アルミニウム（Ａｌ）、しんちゅう等）を用いることができるが、筐体３０の表面を接地面として利用しない場合には、絶縁性の筐体を用いてもよい。筐体３０上に設けられた半田層１４は、半導体チップ１０を筐体３０に接着するための接合材の一例である。（図示しないが、半導体チップ１０の下面の一面には、金属薄膜層の例えば金やニッケルが設けられ、半導体チップ１０は、その金属薄膜層を介して半田層１４に接着される）また、半導体チップ１０は、接合材の半田層１４以外に金錫（ＡｕＳｎ）あるいはＡｇペーストを用いて筐体３０に実装することもできる。（接合材としてＡｇペーストを用いる場合には、半導体チップ１０の裏面には、金属薄膜層を設けなくても良い）さらに、半導体チップ１０は、接合材として、放熱用樹脂のシリコンペーストなどを用いて筐体３０に実装することもできる。   The housing 30 is an example of a first support for supporting the semiconductor chip 10 and the PCB 40. For example, a metal housing (for example, aluminum (Al), brass, etc.) can be used as the housing 30, but when the surface of the housing 30 is not used as a ground plane, an insulating housing is used. The body may be used. The solder layer 14 provided on the housing 30 is an example of a bonding material for bonding the semiconductor chip 10 to the housing 30. (Although not shown, a metal thin film layer such as gold or nickel is provided on one surface of the lower surface of the semiconductor chip 10, and the semiconductor chip 10 is bonded to the solder layer 14 via the metal thin film layer.) The chip 10 can also be mounted on the housing 30 using gold tin (AuSn) or Ag paste in addition to the solder layer 14 of the bonding material. (When an Ag paste is used as the bonding material, it is not necessary to provide a metal thin film layer on the back surface of the semiconductor chip 10.) Further, the semiconductor chip 10 uses a silicon paste of a heat-dissipating resin as the bonding material. It can also be mounted on the housing 30.

図３は、実施例１に係る半導体装置を上方（プリントボード２０側）から見た平面図である。図示するように、ＰＣＢ４０には点線で示す開口部４２が形成されており、当該開口部４２に半導体チップ１０が収容されている。半導体チップ１０の裏面（クロスハッチで示す領域）には、例えば金メッキが施され、半田層１４は半導体チップ１０の裏面から若干はみ出た形となっている。   FIG. 3 is a plan view of the semiconductor device according to the first embodiment as viewed from above (print board 20 side). As shown in the figure, an opening 42 indicated by a dotted line is formed in the PCB 40, and the semiconductor chip 10 is accommodated in the opening 42. For example, gold plating is applied to the back surface of the semiconductor chip 10 (a region indicated by a cross hatch), and the solder layer 14 slightly protrudes from the back surface of the semiconductor chip 10.

ＰＣＢ４０上は、様々な配線パターンが形成されている。これらの配線パターンのうち、符号ＲＦで示すものが信号ライン、符号ＶＧＧで示すものがゲートバイアスライン、符号ＶＤＤで示すものがドレインバイアスライン、符号ＧＮＤで示すものがグランドラインである。また、プリントボード２０の大きさは、ＰＣＢ４０の開口部４２より大きく、プリントボード２０の外周部がＰＣＢ４０と重複するようになっている。   Various wiring patterns are formed on the PCB 40. Among these wiring patterns, a signal line is indicated by RF, a gate bias line is indicated by VGG, a drain bias line is indicated by VDD, and a ground line is indicated by GND. The size of the print board 20 is larger than the opening 42 of the PCB 40, and the outer peripheral portion of the print board 20 overlaps with the PCB 40.

プリントボード２０の外周部には、ＰＣＢ４０の配線パターンに対応した位置にリフロー半田２２が設けられ、ＰＣＢ４０上の配線パターンはプリントボード上の配線パターン（図５にて図示）と、リフロー半田２２を介して電気的に接続されている。なお、リフロー半田２２は、半田ボール１２として製造時に予めプリントボード２０側に形成しても良いし、実装時にリフロー半田としてＰＣＢ４０側に形成しても良い。   The reflow solder 22 is provided on the outer peripheral portion of the printed board 20 at a position corresponding to the wiring pattern of the PCB 40. The wiring pattern on the PCB 40 includes the wiring pattern on the printed board (shown in FIG. 5) and the reflow solder 22. Is electrically connected. The reflow solder 22 may be formed on the printed board 20 side in advance as a solder ball 12 at the time of manufacture, or may be formed on the PCB 40 side as reflow solder at the time of mounting.

図４〜図５は、プリントボード２０の詳細な構成を示す平面図である。図４（ａ）は、プリントボード２０の上面図である。本実施例では、プリントボード２０の上面（半導体チップ１０の反対側）には、配線パターンは形成されていない。   4 to 5 are plan views showing a detailed configuration of the print board 20. FIG. 4A is a top view of the print board 20. In this embodiment, no wiring pattern is formed on the upper surface of the printed board 20 (opposite side of the semiconductor chip 10).

図４（ｂ）は、プリントボード２０の下面図である。プリントボード２０の下面のうち、斜線ハッチを施した領域には、例えば絶縁膜によるレジストパターン２４が形成されており、レジストパターン２４にレジスト開口部２８が形成されている。レジスト開口部のうち、プリントボード２０の外周部に形成されたレジスト開口部２８（後に半田ボールが形成される）は、プリントボード２０の配線パターンとＰＣＢ４０上の配線パターンとを電気的に接続するためのものである。また、レジスト開口部のうち、プリントボード２０の中央部（半導体チップ１０の輪郭線の内側）に形成されたレジスト開口部２８（後に半田ボールが形成される）は、プリントボード２０の配線パターンと半導体チップ１０の内部回路とを電気的に接続するためのものである。   FIG. 4B is a bottom view of the print board 20. A resist pattern 24 made of, for example, an insulating film is formed in a hatched area on the lower surface of the print board 20, and a resist opening 28 is formed in the resist pattern 24. Of the resist openings, a resist opening 28 (a solder ball will be formed later) formed on the outer periphery of the printed board 20 electrically connects the wiring pattern on the printed board 20 and the wiring pattern on the PCB 40. Is for. Also, among the resist openings, the resist openings 28 (solder balls will be formed later) formed in the central part of the print board 20 (inside the outline of the semiconductor chip 10) are connected to the wiring pattern of the print board 20. This is for electrically connecting the internal circuit of the semiconductor chip 10.

図５（ａ）は、プリントボード２０下面の配線パターンを示す図であり、図４（ｂ）からレジストパターン２４を除去したものである。本実施例では、プリントボード２０の形状は矩形であり、対向する２組の辺のうち１組に信号ラインＲＦが１本ずつ設けられ、対向する他の１組の辺にゲートバイアスラインＶＧＧ及びドレインバイアスラインＶＤＤがそれぞれ設けられている。信号ラインＲＦ、ゲートバイアスラインＶＧＧ、及びドレインバイアスラインＶＤＤは、それぞれプリントボード２０の中央（半導体チップ１０とプリントボード２０が対向する領域の内側）から周辺（前記領域の外側）に向かって延在するように形成されている。プリントボード２０の四隅、中央部、並びにゲートバイアスラインＶＧＧ及びドレインバイアスラインＶＤＤの間には、グランドラインＧＮＤが形成されている。グランドラインＧＮＤとその他の配線パターンとの間は、配線が形成されていない分離部２６により分離されている。   FIG. 5A is a diagram showing a wiring pattern on the lower surface of the printed board 20, and is obtained by removing the resist pattern 24 from FIG. In the present embodiment, the shape of the print board 20 is rectangular, one signal line RF is provided for one set of two opposing sides, and the gate bias line VGG and the other set of opposing sides are provided. A drain bias line VDD is provided. The signal line RF, the gate bias line VGG, and the drain bias line VDD each extend from the center of the print board 20 (inside the area where the semiconductor chip 10 and the print board 20 face each other) to the periphery (outside the area). It is formed to do. A ground line GND is formed between the four corners and the center of the printed board 20 and between the gate bias line VGG and the drain bias line VDD. The ground line GND and other wiring patterns are separated by a separation portion 26 where no wiring is formed.

本実施例では、信号ラインＲＦの両側にグランドラインＧＮＤが形成されており、プリントボード２０の反対側の面（上面）にはグランドラインが形成されていない。信号ラインＲＦとその両側に位置するグランドラインＧＮＤにより、コプレーナラインが形成されている。プリントボード２０の各配線パターンには、例えば銅（Ｃｕ）上に金（Ａｕ）を重ねた金属層を用いることができるが、他の材料により配線パターンを形成してもよい。   In the present embodiment, the ground lines GND are formed on both sides of the signal line RF, and no ground line is formed on the opposite surface (upper surface) of the printed board 20. A coplanar line is formed by the signal line RF and the ground lines GND located on both sides thereof. For each wiring pattern of the printed board 20, for example, a metal layer in which gold (Au) is stacked on copper (Cu) can be used, but the wiring pattern may be formed of other materials.

図５（ｂ）は、プリントボード２０下面のレジストパターンを示す図である。レジストパターン２４のレジスト開口部２８には、それぞれプリントボード２０の配線パターン（信号ラインＲＦ、ゲートバイアスラインＶＧＧ、ドレインバイアスラインＶＤＤ、グランドラインＧＮＤ）のうちいずれか１本が引き出されている。   FIG. 5B is a diagram showing a resist pattern on the lower surface of the print board 20. Any one of the wiring patterns (signal line RF, gate bias line VGG, drain bias line VDD, ground line GND) of the print board 20 is drawn out to the resist opening 28 of the resist pattern 24.

図６は、半導体チップ１０の詳細な構成を示す上面図である。半導体チップ１０の上面には、プリントボード２０上のグランドラインＧＮＤに対応する領域（半導体チップ１０の上面のうち、信号ラインＲＦ及びゲートバイアスラインＶＧＧと対向する領域を除く領域）に、グランド層１８が形成されている。グランド層１８は、高周波特性のばらつきを抑制するために、半導体チップ１０の表面に形成される金属層の一例であり、例えば金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いることができる。半導体チップ１０とプリントボード２０を接続する半田ボールのうち、信号ラインＲＦに対応する半田ボールの位置を符号ＲＦで、ゲートバイアスラインＶＧＧに対応する半田ボールの位置を符号ＶＧＧで、ドレインバイアスラインＶＤＤに対応する半田ボールの位置を符号ＶＤＤで、グランドラインＧＮＤに対応する半田ボールの位置を符号ＧＮＤでそれぞれ示す。この半導体チップ１０を図５（ａ）のプリントボード２０の配線パターンに重ねると、対応する配線同士が電気的に接続されることが分かる。   FIG. 6 is a top view showing a detailed configuration of the semiconductor chip 10. On the upper surface of the semiconductor chip 10, there is a ground layer 18 in a region corresponding to the ground line GND on the printed board 20 (a region excluding a region facing the signal line RF and the gate bias line VGG in the upper surface of the semiconductor chip 10). Is formed. The ground layer 18 is an example of a metal layer formed on the surface of the semiconductor chip 10 in order to suppress variations in high frequency characteristics. For example, gold (Au), aluminum (Al), copper (Cu), or the like is used. Can do. Of the solder balls connecting the semiconductor chip 10 and the printed board 20, the position of the solder ball corresponding to the signal line RF is denoted by reference numeral RF, the position of the solder ball corresponding to the gate bias line VGG is denoted by reference numeral VGG, and the drain bias line VDD. The position of the solder ball corresponding to 1 is indicated by VDD, and the position of the solder ball corresponding to the ground line GND is indicated by GND. When this semiconductor chip 10 is overlaid on the wiring pattern of the printed board 20 in FIG. 5A, it can be seen that the corresponding wirings are electrically connected.

実施例１に係る半導体装置によれば、半導体チップ１０の表面が半田ボール１２を介して、グランドラインＧＮＤ（接地面）の形成されたプリントボード２０にフリップチップ実装されている。これにより、半導体チップ１０へのビアホールの形成が不要となり、製造コストを低減することができる。また、半導体チップ１０の裏面と接着された半田層１４を介して、半導体チップ１０で発生した熱を筐体３０に効率的に逃がすことができる。以上のように、実施例１に係る半導体装置によれば、放熱効率の改善と製造コストの低減とを両立することができる。実施例１に係る半導体装置では、半導体チップ１０とプリントボード２０とを合体させたユニットを、半田層１４を介して任意の筐体３０及びＰＣＢ４０と組み合わせて実装することができる。   In the semiconductor device according to the first embodiment, the surface of the semiconductor chip 10 is flip-chip mounted on the printed board 20 on which the ground line GND (grounding surface) is formed via the solder balls 12. Thereby, it is not necessary to form a via hole in the semiconductor chip 10, and the manufacturing cost can be reduced. Further, the heat generated in the semiconductor chip 10 can be efficiently released to the housing 30 via the solder layer 14 bonded to the back surface of the semiconductor chip 10. As described above, according to the semiconductor device according to the first embodiment, it is possible to achieve both improvement in heat dissipation efficiency and reduction in manufacturing cost. In the semiconductor device according to the first embodiment, the unit in which the semiconductor chip 10 and the print board 20 are combined can be mounted in combination with the optional housing 30 and the PCB 40 via the solder layer 14.

また、実施例１に係る半導体装置によれば、半導体チップ１０の表面にグランド層１８が形成されている。仮にグランド層１８を形成しない場合、半田ボール１２の大きさのばらつき等に伴い、半導体チップ１０に形成された整合回路のインピーダンスが影響を受け、半導体装置の高周波特性が劣化してしまうことが考えられる。本実施例のように半導体チップ１０にグランド層１８を形成する（すなわち、半導体チップ１０の側に接地面を形成する）ことで、上記のような高周波特性の劣化を抑制することができる。   In the semiconductor device according to the first embodiment, the ground layer 18 is formed on the surface of the semiconductor chip 10. If the ground layer 18 is not formed, the impedance of the matching circuit formed on the semiconductor chip 10 is affected by variations in the size of the solder balls 12, and the high-frequency characteristics of the semiconductor device may deteriorate. It is done. By forming the ground layer 18 on the semiconductor chip 10 as in this embodiment (that is, forming a ground plane on the semiconductor chip 10 side), it is possible to suppress the deterioration of the high frequency characteristics as described above.

また、実施例１に係る半導体装置によれば、半導体チップ１０の外周が、半導体チップ１０とプリントボード２０の積層方向から見た場合に、プリントボード２０の外周の内側に位置するようになっている。これにより、プリントボード２０が半導体チップ１０からはみ出す形となるため、プリントボード２０を筐体３０上のＰＣＢ４０と電気的に接続する場合に、リフロー半田２２を用ることにより、電気的接続を容易に実現することができる。   In addition, according to the semiconductor device according to the first embodiment, the outer periphery of the semiconductor chip 10 is located inside the outer periphery of the print board 20 when viewed from the stacking direction of the semiconductor chip 10 and the print board 20. Yes. As a result, since the printed board 20 protrudes from the semiconductor chip 10, when the printed board 20 is electrically connected to the PCB 40 on the housing 30, the electrical connection is facilitated by using the reflow solder 22. Can be realized.

なお、本実施例では半導体チップ１０として窒化物半導体チップを用いる場合を例に説明したが、これ以外の半導体チップ（例えば、ＳｉチップまたはＧａＡｓチップ等）を用いる場合も同様である。ただし、窒化物半導体チップはビアホールの形成が困難な半導体チップの例であり、本実施例に係る構成はこのような場合に特に好適である。   In this embodiment, the case where a nitride semiconductor chip is used as the semiconductor chip 10 has been described as an example, but the same applies to the case where other semiconductor chips (for example, Si chip or GaAs chip) are used. However, the nitride semiconductor chip is an example of a semiconductor chip in which it is difficult to form a via hole, and the configuration according to the present embodiment is particularly suitable in such a case.

また、本実施例では半導体チップ１０とプリントボード２０とを半田ボール１２により接続する構成としたが、半田ボール以外にも各種の金属バンプ（金（Ａｕ）バンプ、銅（Ｃｕ）バンプ等）等を用いることができる。また、本実施例ではプリントボード２０とＰＣＢ４０とをリフロー半田２２により接続する構成としたが、これ以外にも各種の金属ペースト（例えば、銀（Ａｇ）ペースト）等を用いることができる。   In this embodiment, the semiconductor chip 10 and the printed board 20 are connected by the solder balls 12. However, in addition to the solder balls, various metal bumps (gold (Au) bumps, copper (Cu) bumps, etc.), etc. Can be used. In this embodiment, the printed board 20 and the PCB 40 are connected by the reflow solder 22, but various metal pastes (for example, silver (Ag) paste) can be used.

実施例２は、第１の支持体（筐体３０）に加え第２の支持体を用いる例である。   Example 2 is an example using a 2nd support body in addition to a 1st support body (casing 30).

図７（ａ）は実施例２に係る半導体装置の断面図であり、図７（ｂ）は図７（ａ）を上面から見た平面図である。図７（ａ）に示すように、半導体チップ１０が半田ボール１２によりプリントボード２０にフリップチップ実装されると共に、半導体チップ１０の下面が半田層１４を介して支持基板５０に実装されている。支持基板５０は、筐体３０の凹部３２に収容されるように、筐体３０に実装されている。筐体３０の凹部３２の外側には、ＰＣＢ４０が設けられており、ＰＣＢ４０及びプリントボード２０は、リフロー半田２２により接続されている。   FIG. 7A is a cross-sectional view of the semiconductor device according to the second embodiment, and FIG. 7B is a plan view of FIG. 7A viewed from above. As shown in FIG. 7A, the semiconductor chip 10 is flip-chip mounted on the printed board 20 with the solder balls 12, and the lower surface of the semiconductor chip 10 is mounted on the support substrate 50 via the solder layer 14. The support substrate 50 is mounted on the housing 30 so as to be accommodated in the recess 32 of the housing 30. A PCB 40 is provided outside the recess 32 of the housing 30, and the PCB 40 and the print board 20 are connected by reflow solder 22.

支持基板５０は、半導体チップ１０及びプリントボード２０のユニットを支持するための第２支持体の一例であり、例えば銅（Ｃｕ）−モリブデン（Ｍｏ）−銅（Ｃｕ）が順に積層された基板を用いることができる。筐体３０の場合と同じく、支持基板５０は導電性の基板であってもよいし、絶縁性の基板であってもよい。なお、半導体チップ１０、プリントボード２０、ＰＣＢ４０、及び筐体の構成は、実施例１で説明したものと同様であるため、詳細な説明を省略する。   The support substrate 50 is an example of a second support for supporting the unit of the semiconductor chip 10 and the printed board 20, and for example, a substrate on which copper (Cu) -molybdenum (Mo) -copper (Cu) is sequentially laminated. Can be used. As in the case of the housing 30, the support substrate 50 may be a conductive substrate or an insulating substrate. Note that the configurations of the semiconductor chip 10, the printed board 20, the PCB 40, and the housing are the same as those described in the first embodiment, and thus detailed description thereof is omitted.

図７（ｂ）に示すように、支持基板５０は、筐体３０の凹部３２に沿った形に形成されており、その両端はそれぞれネジ止め５２により筐体３０の底面に固定されている。図７（ｂ）には、プリントボード２０上の配線パターンとリフロー半田２２を介して接続されたＰＣＢ４０上の配線が示されている。図に示す配線のうち、ＲＦｏｕｔ及びＲＦｉｎは信号ライン、ＶＤＤ１〜ＶＤＤ３はドレインバイアスライン、ＶＧＧはゲートバイアスライン、ＧＮＤはグランドラインにそれぞれ対応する。   As shown in FIG. 7B, the support substrate 50 is formed along the concave portion 32 of the housing 30, and both ends thereof are fixed to the bottom surface of the housing 30 by screwing 52. FIG. 7B shows wiring on the PCB 40 connected to the wiring pattern on the printed board 20 via the reflow solder 22. Of the wirings shown in the figure, RFout and RFin correspond to signal lines, VDD1 to VDD3 correspond to drain bias lines, VGG corresponds to a gate bias line, and GND corresponds to a ground line.

実施例２に係る半導体装置によれば、半導体チップ１０及びプリントボード２０のユニットが、第２支持体としての支持基板５０を介して、第１支持体としての筐体３０に実装されている。半導体チップ１０及びプリントボード２０のユニットは、設計上予定されていない筐体３０（例えば、指定外の金属筐体）に直接実装されると、熱膨張時の応力等により半導体チップ１０が割れてしまう場合がある。本実施例のように、半導体チップ１０及びプリントボード２０のユニットを、予め適切な支持体に実装しておくことで、半導体チップ１０の損傷を抑制することができる。   In the semiconductor device according to the second embodiment, the unit of the semiconductor chip 10 and the print board 20 is mounted on the casing 30 as the first support via the support substrate 50 as the second support. When the unit of the semiconductor chip 10 and the printed board 20 is directly mounted on a housing 30 (for example, an undesignated metal housing) that is not planned in design, the semiconductor chip 10 is cracked due to stress during thermal expansion. May end up. As in the present embodiment, the unit of the semiconductor chip 10 and the printed board 20 is mounted on an appropriate support in advance, so that damage to the semiconductor chip 10 can be suppressed.

なお、本実施例では支持基板５０をネジ止めにより筐体３０に固定する実装としたが、支持基板５０の実装にはネジ止め以外の方法を用いてもよい。また、支持基板５０は、ネジ止め以外に、半田、金属ペーストなどにより筐体３０に固定することもできる。   In this embodiment, the support substrate 50 is fixed to the housing 30 by screwing, but a method other than screwing may be used for mounting the support substrate 50. Further, the support substrate 50 can be fixed to the housing 30 with solder, metal paste, or the like in addition to screwing.

実施例３は、プリントボード２０の信号ラインにマイクロストリップラインを用いた例である。プリントボード２０以外の構成については、実施例１〜２と同様であるため、詳細な説明を省略する。   The third embodiment is an example in which a microstrip line is used as a signal line of the printed board 20. Since the configuration other than the print board 20 is the same as in the first and second embodiments, detailed description thereof is omitted.

図８〜図１０は、プリントボード２０の構成を示す平面図である。図８（ａ）は、プリントボード２０の上面図である。実施例１（図４（ａ））と異なり、グランドパターン２１がプリントボード２０の一面に形成されている。図８（ｂ）は、プリントボード２０の下面図であり、実施例１（図４（ｂ））と同様の構成となっている。   8 to 10 are plan views showing the configuration of the print board 20. FIG. 8A is a top view of the print board 20. Unlike the first embodiment (FIG. 4A), a ground pattern 21 is formed on one surface of the printed board 20. FIG. 8B is a bottom view of the printed board 20 and has the same configuration as that of the first embodiment (FIG. 4B).

図９（ａ）は、プリントボード２０下面の配線パターンを示す図である。実施例１（図５（ａ））と比較すると、ＲＦラインとグランドパターンとの間隔を広げて、コプレーナライン化を防ぎ、図８（ａ）にあるグランドパターン２１との位置関係でマイクロストリップラインを形成している。図９（ｂ）は、プリントボード２０下面のレジストパターンを示す図であり、実施例１（図５）と同様の構成となっている。   FIG. 9A is a diagram illustrating a wiring pattern on the lower surface of the printed board 20. Compared with the first embodiment (FIG. 5A), the interval between the RF line and the ground pattern is widened to prevent coplanar lines, and the microstrip line is in a positional relationship with the ground pattern 21 shown in FIG. Is forming. FIG. 9B is a diagram showing a resist pattern on the lower surface of the print board 20 and has the same configuration as that of the first embodiment (FIG. 5).

図１０は、プリントボード２０に形成されたビアホールの位置を示す図である。本実施例では、プリントボード２０の下面に形成されたグランドパターンと反対側の面（上面）に形成されたグランドパターン２１を、ビアホール２３を介して接続する構成となっている。信号ラインＲＦ及び反対側のグランドパターン２１により、マイクロストリップラインが形成されている。ビアホール２３は、プリントボード２０の上面と下面に形成されたグランドパターンが対向する領域に形成される。（ビアホール２３は、この領域内に自由に配置することができる）   FIG. 10 is a diagram showing the positions of via holes formed in the printed board 20. In the present embodiment, the ground pattern 21 formed on the surface (upper surface) opposite to the ground pattern formed on the lower surface of the printed board 20 is connected via the via hole 23. A microstrip line is formed by the signal line RF and the ground pattern 21 on the opposite side. The via hole 23 is formed in a region where the ground patterns formed on the upper surface and the lower surface of the printed board 20 face each other. (The via hole 23 can be freely arranged in this region)

実施例３に係る半導体装置によれば、実施例１〜２と同様に、半導体チップ１０をプリントボード２０にフリップチップ実装すると共に、半導体チップ１０の裏面を半田層１４を介して支持体（筐体３０または支持基板５０）に固定することができる。従って、本実施例のようにマイクロストリップラインが形成された半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。   According to the semiconductor device according to the third embodiment, as in the first and second embodiments, the semiconductor chip 10 is flip-chip mounted on the print board 20, and the back surface of the semiconductor chip 10 is supported via the solder layer 14. Body 30 or support substrate 50). Therefore, also in the semiconductor device in which the microstrip line is formed as in this embodiment, it is possible to achieve both improvement in heat dissipation efficiency and reduction in manufacturing cost.

実施例４は、プリントボード２０に内部キャパシタを形成した例である。プリントボード２０以外の構成については、実施例１〜２と同様であるため、詳細な説明を省略する。   The fourth embodiment is an example in which an internal capacitor is formed on the printed board 20. Since the configuration other than the print board 20 is the same as in the first and second embodiments, detailed description thereof is omitted.

図１１〜図１３は、プリントボード２０の構成を示す図である。図１１（ａ）は、プリントボード２０の断面模式図である。図１１（ｂ）はプリントボード２０を下側（配線パターンが形成された側）から見た平面図であり、レジストパターン２４を外すと共に、内部の金属層及びビアホールを図示している。図１１（ａ）に示すように、プリントボード２０は多層構造となっており、２つの内部金属層（第１内部金属層６０及び第２内部金属層６２）がそれぞれ異なる層に形成されることにより、内部キャパシタが形成されている。また、図１１（ａ）及び（ｂ）に示すように、プリントボード２０にはビアホール２５が形成され、第１内部金属層６０及び第２内部金属層６２は、ビアホール２５を介してプリントボード２０下面の配線パターンと接続されている。本実施例の内部キャパシタはバイアスライン用のキャパシタであり、第１内部金属層６０がグランドラインＧＮＤに、第２内部金属層６２がドレインバイアスラインＶＤＤにそれぞれ接続されている。   11 to 13 are diagrams illustrating the configuration of the print board 20. FIG. 11A is a schematic cross-sectional view of the print board 20. FIG. 11B is a plan view of the printed board 20 as viewed from the lower side (the side on which the wiring pattern is formed). The resist pattern 24 is removed and the internal metal layer and via hole are illustrated. As shown in FIG. 11A, the printed board 20 has a multilayer structure, and the two internal metal layers (the first internal metal layer 60 and the second internal metal layer 62) are formed in different layers. Thus, an internal capacitor is formed. 11A and 11B, via holes 25 are formed in the print board 20, and the first internal metal layer 60 and the second internal metal layer 62 are connected to the print board 20 through the via holes 25. It is connected to the wiring pattern on the lower surface. The internal capacitor of this embodiment is a capacitor for a bias line. The first internal metal layer 60 is connected to the ground line GND, and the second internal metal layer 62 is connected to the drain bias line VDD.

図１２（ａ）は第１内部金属層６０が形成された層の平面図であり、図１２（ｂ）は第２内部金属層６２が形成された層の平面図である。図１３は、ビアホール２５の形成位置を示す平面図である。このように、プリントボード２０内の異なる層に対向する金属層を形成することにより、内部キャパシタを形成することができる。   12A is a plan view of the layer in which the first internal metal layer 60 is formed, and FIG. 12B is a plan view of the layer in which the second internal metal layer 62 is formed. FIG. 13 is a plan view showing a position where the via hole 25 is formed. Thus, by forming a metal layer facing a different layer in the printed board 20, an internal capacitor can be formed.

実施例４に係る半導体装置によれば、実施例１〜３と同様に、半導体チップ１０をプリントボード２０にフリップチップ実装すると共に、半導体チップ１０の裏面を半田層１４を介して支持体（筐体３０または支持基板５０）に固定することができる。従って、本実施例のように、内部キャパシタが形成されたプリントボード２０を用いた半導体装置においても、放熱効率の改善と製造コストの低減とを両立することができる。   According to the semiconductor device of the fourth embodiment, as in the first to third embodiments, the semiconductor chip 10 is flip-chip mounted on the print board 20, and the back surface of the semiconductor chip 10 is supported on the support (housing) via the solder layer 14. Body 30 or support substrate 50). Therefore, also in the semiconductor device using the printed board 20 in which the internal capacitor is formed as in this embodiment, it is possible to achieve both improvement in heat dissipation efficiency and reduction in manufacturing cost.

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０ 半導体チップ
１２ 半田ボール
１４ 半田層
１６ アンダーフィル材
１８ グランド層
２０ プリントボード
２１ グランドパターン
２２ リフロー半田
２３ ビアホール
２４ レジストパターン
２５ ビアホール
２６ 分離部
２８ レジスト開口部
３０ 筐体
３２ 凹部
４０ ＰＣＢ
４２ 開口部
５０ 支持基板
５２ ネジ止め
６０ 第１内部金属層
６２ 第２内部金属層
ＲＦ 信号ライン
ＶＧＧ ゲートバイアスライン
ＶＤＤ ドレインバイアスライン
ＧＮＤ グランドライン DESCRIPTION OF SYMBOLS 10 Semiconductor chip 12 Solder ball 14 Solder layer 16 Underfill material 18 Ground layer 20 Print board 21 Ground pattern 22 Reflow solder 23 Via hole 24 Resist pattern 25 Via hole 26 Separation part 28 Resist opening 30 Case 32 Recess 40 PCB
42 Opening 50 Support Substrate 52 Screwing 60 First Internal Metal Layer 62 Second Internal Metal Layer RF Signal Line VGG Gate Bias Line VDD Drain Bias Line GND Ground Line

Claims (5)

表面側に半田ボールまたはバンプを有する半導体チップと、
前記半導体チップの表面側と接合され、前記半田ボールまたはバンプと電気的に接続されて、前記半導体チップの外周よりも外側へその電位を引き出すための配線が設けられた第１配線基板と、
接合材を介して前記半導体チップの裏面側と接合された第１支持体と、
を有し、
前記第１支持体と前記接合材との間には、第２支持体が介在してなり、
前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されていることを特徴とする半導体装置。 A semiconductor chip having solder balls or bumps on the surface side;
A first wiring board that is bonded to the surface side of the semiconductor chip, electrically connected to the solder balls or bumps, and provided with wiring for extracting the potential to the outside of the outer periphery of the semiconductor chip;
A first support bonded to the back side of the semiconductor chip via a bonding material;
Have
A second support is interposed between the first support and the bonding material,
The semiconductor device according to claim 1, wherein a through hole for screwing the second support to the first support is formed in the second support. 前記半導体チップの外周は前記第１配線基板の外周の内側に位置することを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein an outer periphery of the semiconductor chip is located inside an outer periphery of the first wiring substrate. 前記配線は、前記半導体チップと前記第１配線基板とが対向する対向領域の内側から、外側に延在することを特徴とする請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2 , wherein the wiring extends outward from an inside of a facing region where the semiconductor chip and the first wiring substrate face each other. 前記第１配線基板に設けられた前記配線は、前記第１支持体側に配置された第２配線基板と、半田または金属ペーストを介し接続することを特徴とする請求項１または２に記載の半導体装置。 3. The semiconductor according to claim 1 , wherein the wiring provided on the first wiring substrate is connected to a second wiring substrate disposed on the first support side through solder or metal paste. 4. apparatus. 表面側に半田ボールまたはバンプを有する半導体チップと、
前記半導体チップの表面側と接合され、前記半田ボールまたはバンプと電気的に接続される第１配線基板と、
接合材を介して前記半導体チップの裏面側と接合される第１支持体と、
前記第１支持体側に設けられ、前記第１配線基板と電気的に接続される第２配線基板と、
を有し、
前記第１支持体と前記接合材との間には、第２支持体が介在してなり、
前記第２支持体には、第２支持体を前記第１支持体にネジ止めをするための貫通孔が形成されていることを特徴とする半導体装置。 A semiconductor chip having solder balls or bumps on the surface side;
A first wiring board bonded to the surface side of the semiconductor chip and electrically connected to the solder balls or bumps;
A first support bonded to the back surface side of the semiconductor chip via a bonding material;
A second wiring board provided on the first support side and electrically connected to the first wiring board;
Have
A second support is interposed between the first support and the bonding material,
The semiconductor device according to claim 1, wherein a through hole for screwing the second support to the first support is formed in the second support.
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