JP5972158B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置および半導体装置の製造方法に関し、特に、電気絶縁性を向上可能な半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method of the semiconductor device, and more particularly to a semiconductor device capable of improving electrical insulation and a manufacturing method thereof.
近年、半導体装置に対して小型化、軽量化が求められており、具体的には樹脂厚みの薄い半導体装置が要求されている。樹脂の厚みが薄くなると、成形金型とリードフレームとの隙間が狭くなる。そのため、成型中において溶解樹脂は当該隙間を通りにくくなり、溶解樹脂による成型圧力は、リードフレームを押し上げる方向にはたらきやすくなる。結果として、リードフレームが押し上げられ、リードフレームの露出、ワイヤの変形、切断などの不具合が発生する可能性が高くなる。 In recent years, semiconductor devices have been required to be reduced in size and weight, and specifically, semiconductor devices with a thin resin thickness have been required. As the resin thickness decreases, the gap between the molding die and the lead frame becomes narrower. For this reason, the molten resin is difficult to pass through the gap during molding, and the molding pressure by the molten resin tends to work in the direction of pushing up the lead frame. As a result, the lead frame is pushed up, and there is a high possibility that problems such as exposure of the lead frame, deformation of the wire, and cutting occur.
たとえば特開平5−326587号公報(特許文献1)に記載されている半導体装置の製造方法によれば、トランスファーモールド法で半導体チップを樹脂封止するときに、成形金型内に流入する溶融樹脂によりダイパッドが移動しないように、成形金型内でダイパッドをダイパッド固定ピンで固定しながら、成形金型内に溶融樹脂を流し込み、ダイパッドに固定された状態で半導体チップが樹脂封止される。ダイパッド固定ピンでリードフレームの一部であるダイパッドを固定することにより、樹脂封止中にダイパッドが変動したり、変形することを抑制することができる。 For example, according to the method for manufacturing a semiconductor device described in Japanese Patent Application Laid-Open No. 5-326687 (Patent Document 1), when the semiconductor chip is resin-sealed by the transfer molding method, the molten resin flows into the molding die. Thus, the molten resin is poured into the molding die while the die pad is fixed with the die pad fixing pin in the molding die so that the die pad does not move, and the semiconductor chip is sealed with the resin while being fixed to the die pad. By fixing the die pad which is a part of the lead frame with the die pad fixing pin, the die pad can be prevented from fluctuating or deforming during resin sealing.
しかしながら、上記製造方法においては、半導体装置を成形金型から離形した後、ダイパッド固定ピンが半導体装置から除去される。そのため、成形の際にダイパッド固定ピンが配置されていた部分には穴が空き、ダイパッドやリードフレームが露出するため、電気絶縁性能を十分向上させることができなかった。 However, in the above manufacturing method, after the semiconductor device is released from the molding die, the die pad fixing pin is removed from the semiconductor device. For this reason, a hole is formed in a portion where the die pad fixing pin is disposed at the time of molding, and the die pad and the lead frame are exposed, so that the electric insulation performance cannot be sufficiently improved.
本発明は、上記課題に鑑みてなされたものであり、その目的は、電気絶縁性を向上可能な半導体装置を提供することである。 The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of improving electrical insulation.
本発明に係る半導体装置は、リードフレームと、半導体素子と、絶縁体と、ピンとを備えている。リードフレームは、互いに対向する一方表面および他方表面を有するものである。半導体素子は、リードフレームの一方表面に実装されたものである。絶縁体は、リードフレームの一方表面および半導体素子を覆い、かつ半導体素子およびリードフレームの少なくとも一方の部品に達する孔部が形成されたものである。ピンは、絶縁体の孔部内に配置され、半導体素子およびリードフレームと電気的に絶縁され、導電性の部分を含み、かつ少なくとも一方の部品と導電性の部分との間に位置する変形可能な絶縁性の部分を含む。 A semiconductor device according to the present invention includes a lead frame, a semiconductor element, an insulator, and a pin. The lead frame has one surface and the other surface facing each other. The semiconductor element is mounted on one surface of the lead frame. The insulator is formed with a hole that covers one surface of the lead frame and the semiconductor element and reaches at least one component of the semiconductor element and the lead frame. Pin is disposed in the hole portion of the insulator, an insulated semiconductor device and the lead frame and electrically, viewed including the portions of the conductive and positioned between at least one part and the conductive part deformation Includes possible insulating parts.
本発明によれば、電気絶縁性を向上可能な半導体装置およびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can improve electrical insulation, and its manufacturing method can be provided.
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
(実施の形態1)
図1および図2を参照して、本実施の形態に係る半導体装置の構成について説明する。本実施の形態に係る半導体装置100は電力用半導体装置であって、半導体素子1と、リードフレーム2と、絶縁シート3と、外部端子4と、ピン6と、絶縁体9とを主に有している。
(Embodiment 1)
The configuration of the semiconductor device according to the present embodiment will be described with reference to FIGS. The
半導体素子1は、たとえばIGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの電力用半導体素子である。
The
リードフレーム2は、互いに対向する一方表面2aおよび他方表面2bを有している。リードフレーム2の材料として、コバール、銅板や銅合金板にニッケル(Ni)めっきしたものが一般的に用いられている。半導体素子1は、リードフレーム2の一方表面2aに、はんだなどの接合部材(図示しない)を介して実装されている。
The
絶縁シート3は、リードフレーム2の他方表面2bに、接着剤などの接合部材(図示しない)を介して取り付けられている。また、絶縁シート3は、電気絶縁性があり、かつ熱伝導率が高い材料であることが好ましい。絶縁シート3として、たとえばセラミック、シリコーンが一般的に用いられいている。なお、半導体装置100の下部面を全て樹脂で覆うことにより電気絶縁する場合は、絶縁シート3はなくてもよい。
The
絶縁体9は、たとえば樹脂からなり、リードフレーム2の一方表面2aおよび半導体素子1を覆っている。絶縁体9には半導体素子1およびリードフレーム2の少なくとも一方の部品に達する孔部14が形成されている。本実施の形態においては、絶縁体9に半導体素子1に達する孔部14bと、リードフレーム2に達する孔部14aが形成されている。なお、絶縁体9はたとえばセラミックなどであってもよい。
The
ピン6は、絶縁体9の孔部14内に配置されている。ピン6は、半導体素子1およびリードフレーム2の各々と電気的に絶縁されている。具体的には、ピン6は、導電性の部分7a、7bと、絶縁性の部分8a、8bとを含んでいる。導電性の部分7は、たとえば熱伝導性が良好な金属からなる。絶縁性の部分8a、8bは、たとえば弱い圧力をかけたときに変形可能な(言い換えれば、柔軟性を有する)絶縁シートである。当該絶縁シートは、導電性の部分7a、7bよりも硬度が小さい(柔らかい)。ピン6aの絶縁性の部分8aがリードフレーム2に圧接しており、ピン6bの絶縁性の部分8bが半導体素子1に圧接している。ピン6aの導電性の部分7aは絶縁性の部分8aと接し、ピン6bの導電性の部分7bは絶縁性の部分8bと接する。導電性の部分7a、7bの各々は、絶縁体9から外部に露出している。なお上記絶縁性とは電気的な絶縁性を意味する。
The
外部端子4は、半導体素子1の電極パッド(図示しない)からワイヤボンディングで接続されたワイヤ5と電気的に配線され、半導体素子1に対して電気信号の入出力を行なっている。図1に示すように、絶縁体9の側部から複数の外部端子4が引き出されている。図2に示すように、外部端子4の一端は絶縁体9の内部に配置され、他端は絶縁体9の外部に配置される。
The
半導体素子1、リードフレーム2、絶縁シート3、ピン6などの内蔵部品は全て絶縁体9で固定、拘束されており、半導体装置100はパッケージ構造となっている。
Built-in components such as the
図3を参照して、半導体装置100は、放熱性能をさらに向上させるためにヒートシンク10a、10bを有していても構わない。ヒートシンク10aは、たとえば複数のピン6a、6bの表面と接して配置される。ヒートシング10bは、絶縁シート3と接して配置されても構わない。好ましくは、図3に示すように半導体装置100の上面9aおよび下面9b(図2参照)に対向して2つのヒートシンク10a、10bが配置される。なお、ヒートシンク10a、10bの各々には、複数の放熱フィン17が設けられている。
Referring to FIG. 3,
図4〜図6を参照して、半導体装置100は、複数のピン6a、6bの導電性の部分8a、8bの各々に接する金属シート15を有していてもよい。金属シート15は互いに対向する一方主面15aおよび他方主面15bを有し、他方主面15bに接して複数のピン6a、6bが配置され、他方主面15bは絶縁体9に接している。また一方主面は、絶縁体9から露出しており、絶縁体9内部の熱を放出可能に構成されている。好ましくは、金属シート15の面積は半導体素子1の面積よりも大きい。好ましくは、絶縁体9の上面9aから金属シート15が露出し、かつ絶縁体9の下面9bから絶縁シート3が露出している。これにより、半導体装置100の上面9aおよび下面9bの両面から絶縁体9内部の熱を放出可能である。
4 to 6, the
図5を参照して、複数のピン6a、6bの各々はたとえば円柱状を有していてもよいし、角柱状を有していてもよい。本実施の形態の半導体装置100によれば、金属シート15の他方主面15bの法線方向に延びるように複数のピン6a、6bの各々が金属シート15の他方主面15bに固定されている。一方のピン6aはリードフレーム2と接触可能に構成されており、他方のピン6bは半導体素子1と接触可能に構成されている。
Referring to FIG. 5, each of the plurality of
次に、本実施の形態に係る半導体装置100の製造方法について説明する。
まず、半導体素子1をリードフレーム2に実装する工程が実施される。具体的には、図7を参照して、トランスファーモールド成形機(図示しない)による成形工程における上部成形金型12aおよび下部成形金型12bによって形成されるキャビティ内に、半導体素子1、リードフレーム2と、絶縁シート3と、外部端子4とが配置される。
Next, a method for manufacturing the
First, a process of mounting the
たとえば互いに対向する一方表面2aおよび他方表面2bを有すリードフレーム2が準備され、当該リードフレーム2の一方表面2aに半導体素子1がダイボンディングにより実装される。他方表面2bには絶縁シート3が配置される。半導体素子1と外部端子4とがワイヤ5でボンディングされる。その後、ボンディング済みの半導体素子1がリードフレーム2と共に金型12にセットされ、リードフレーム2が型締めされる。なお、外部端子4は一端がキャビティ内に位置し、他端がキャビティ外に位置するように配置される。
For example, a
次に、図8を参照して、上部成形金型12aの貫通孔16を通って、加圧ピン11と、加圧ピン11の先端に取り付けられたピン6a、6bが矢印の方向に下降する。半導体素子1がピン6bの絶縁性の部分8bにより圧接され、リードフレーム2がピン6aの絶縁性の部分8bにより圧接される。ピン6a、6bの導電性の部分7a、7bは加圧ピン11により圧接される。半導体素子1がピン6bに固定されかつリードフレーム2がピン6aにより固定された状態で、樹脂からなる絶縁体9が上部成形金型12aおよび下部成形金型12bにより形成されたキャビティ内に注入されてキャビティが樹脂からなる絶縁体9により充満される。
Next, referring to FIG. 8, through the through
次に、図9を参照して、ピン6を加圧した加圧ピン11は矢印の方向に上昇し、上部成形金型12a内に収納される。ピン6が絶縁体9の内部に配置された状態で、絶縁体9は加圧されるとともに硬化される。それゆえ、ピン6は半導体装置100内部において固定、拘束される。これにより、成形工程は終了する。なおピン6は成形工程毎に成形機より供給される。
Next, referring to FIG. 9, the pressurizing
以上のように、リードフレーム2の一方表面2aおよび半導体素子1を覆い、かつ半導体素子1およびリードフレーム2の少なくとも一方の部品に達する孔部14が形成された絶縁体9が形成される。また絶縁体9の孔部14内に配置され、半導体素子1およびリードフレーム2と電気的に絶縁され、かつ導電性の部分8a、8bを含むピン6が形成される。
As described above, the
なお上記では、半導体素子1およびリードフレーム2の双方がピン6により固定された状態で、絶縁体9によって半導体素子1、リードフレーム2およびピン6が固定される場合について説明したが、半導体素子1およびリードフレーム2のいずれかだけがピン6に固定された状態で、絶縁体9により半導体素子1、リードフレーム2およびピン6が固定されても構わない。
In the above description, the case where the
次に、実施の形態1の作用効果について説明する。
本実施の形態に係る半導体装置100によれば、半導体素子1およびリードフレーム2の少なくとも一方の部品と接するピン6が絶縁体9により固定される。それゆえ、半導体素子1およびリードフレーム2の少なくとも一方は絶縁体9の外部に露出しないため、半導体装置100の電気絶縁性能を向上させることができる。また半導体装置100が、モータや制御基板などに組み付けられ動作すると、半導体素子1は発熱を生じる。本実施の形態に係る半導体装置100によれば、半導体装置100およびリードフレーム2の少なくとも一方の部品と接触しているピン6を介して半導体素子1から発生した熱が外部に放出可能である。そのため、半導体装置100の放熱性を向上可能である。
Next, the function and effect of the first embodiment will be described.
According to
また本実施の形態に係る半導体装置100によれば、ピン6は、少なくとも一方の部品と導電性の部分7a、7bとの間に位置する絶縁性の部分8を含む。これにより、半導体装置100の電気絶縁性を向上することができる。
Moreover, according to the
さらに本実施の形態に係る半導体装置100によれば、ピン6の導電性の部分7a、7bが絶縁体9の上面9aに露出している。これにより、放熱性をさらに向上することができる。
Furthermore, according to the
さらに本実施の形態に係る半導体装置100によれば、リードフレーム2の他方表面2bに取付けられ、かつ絶縁体9の表面に露出した部分を有する絶縁シート3をさらに有する。これにより、半導体装置100の下面9bに露出している絶縁シート3を介して放熱可能である。つまり半導体装置100の両面より放熱されるので放熱性がさらに向上する。
Furthermore, the
さらに本実施の形態に係る半導体装置100によれば、ピン6に接し、かつ絶縁体9の上面9aに露出した金属シート15をさらに有する。これにより、半導体装置100の放熱性をさらに向上させることができる。
Furthermore, the
さらに本実施の形態に係る半導体装置100によれば、絶縁体9の上面9aおよび下面9bに接するヒートシンク10a、10bをさらに有する。これにより、半導体装置100の放熱性をさらに向上することができる。
Furthermore, the
本実施の形態に係る半導体装置100の製造方法によれば、半導体素子1およびリードフレーム2の少なくとも一方の部品と接するピン6が絶縁体9により固定される。それゆえ、半導体素子1およびリードフレーム2の少なくとも一方は絶縁体9の外部に露出しないため、電気絶縁性能を向上させることができる。またピン6を半導体装置100に内蔵することにより、成形工程中にピン6を絶縁体9から引き剥がす必要がなくなるため、樹脂剥離を防止できる。さらに成形工程中にリードフレーム2に圧接することで、リードフレーム2の反りを抑制し半導体装置100の下部面からの樹脂漏れを防止することができる。さらにリードフレーム2および半導体素子1の少なくとも一方の部品と絶縁性の部分8とを圧接しながら絶縁体9で固定することで、接触熱抵抗が減少し、放熱性能が向上する。
According to the manufacturing method of
また本実施の形態に係る半導体装置100の製造方法によれば、ピン6により半導体素子1およびリードフレーム2の少なくとも一方の部品が固定された状態で、絶縁体9によって半導体素子1、リードフレーム2およびピン6が固定される。これにより、絶縁体9の注入によって、リードフレーム2が変形したり、半導体素子1が移動することを防止することができる。
In addition, according to the method of
さらに本実施の形態に係る半導体装置100の製造方法によれば、ピン6の絶縁性の部分8に硬度が小さい(柔らかい)絶縁体が使用される。そのため、絶縁性の部分8は加圧時に変形可能であるため、ダイボンディング起因の半導体素子1の実装高さばらつきが吸収され、半導体装置100の上部面は平坦になる。結果として、ヒートシンク10a、10bの取り付けが容易となる。
Furthermore, according to the manufacturing method of
(実施の形態2)
次に、本発明の実施の形態2に係る半導体装置の製造方法について説明する。
(Embodiment 2)
Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described.
まず、半導体素子1やリードフレーム2などの部品が成形用の金型12(図7参照)のキャビティ内に配置される。半導体素子1はリードフレーム2の一方表面2a上に設けられ、絶縁シート3はリードフレーム2の他方表面2bに接して設けられている。半導体素子1は外部端子4と接続される。半導体素子1およびリードフレーム2は(ダイパット)固定ピンなどの固定部により固定される。その後、固定ピンにより半導体素子1およびリードフレーム2が固定された状態で、金型12のキャビティ内にたとえば樹脂などの絶縁体9を流し込み、その後絶縁体9を硬化させる。これにより、半導体素子1およびリードフレーム2を固定する絶縁体9が形成される。
First, components such as the
次に、半導体素子1およびリードフレーム2を固定していた固定ピンが絶縁体9から引き抜かれる。これにより、固定ピンにより固定されていた部品の一部が絶縁体9から露出するように絶縁体9に孔部14が形成される。
Next, the fixing pin that has fixed the
次に、図10を参照して、絶縁体9に形成された孔部14にピン6が矢印の方向に圧入または挿入される。この製造方法では、圧入または挿入を可能とするため、ピン6は円柱形状で、その直径は(ダイパッド)固定ピンより小さいことが好ましい。また、円柱形のピン6は、円柱形の金属棒の先端に硬度が小さい(柔らかい)円柱形の絶縁性の部分8a、8bが取り付けられている。当該絶縁性の部分8a、8bが半導体素子1およびリードフレーム2を圧接するように円柱状のピン6が孔部14に挿入される。円柱状のピン6が孔部14に挿入されることにより、絶縁体9から露出していた半導体素子1やリードフレーム2がピン6によって覆われる。以上のようにして半導体装置100が製造される。なお、実施の形態2の製造方法で製造された半導体装置100の構成は、実施の形態1で説明した半導体装置100の構成とほぼ同様である。
Next, referring to FIG. 10, the
なお上記ではピン6の形状が円柱状として説明したが、ピン6の形状は特に限定されず、たとえば角柱状などであっても構わない。
In addition, although the shape of the
次に、実施の形態2の作用効果について説明する。
本実施の形態の半導体装置100の製造方法では、成形工程において半導体素子1およびリードフレーム2を固定している固定部を絶縁体9から抜くことで絶縁体9の孔部14が形成される。その後、孔部14にピン6が導入される。本実施の形態における半導体装置100の製造方法によれば、成形工程においてピン6を供給可能な複雑な構成の成形機は不要であり、後から孔部14にピン6を導入するという簡素な工程で、電気絶縁性能と放熱性能とを向上させた半導体装置が得られる。また、実施の形態1の図3で示したような放熱フィン17が取り付けた形状のヒートシンク10に予めピン6を一体部品としていれば、ピン6を孔部14に挿入することでヒートシンク10の取り付けも兼ねることにより、部品点数の削減および工程数の削減が可能となる。
Next, the function and effect of the second embodiment will be described.
In the manufacturing method of the
ピン6は半導体素子1の発熱量や実装レイアウトによって、本数を変えることが可能である。必ずしも半導体素子1とリードフレーム2を両方圧接するわけではない。本発明においては、半導体素子1およびリードフレーム2の少なくとも1つと接しておればよい。たとえば、ピン6は、半導体素子1のみと接していてもよく、リードフレーム2のみと接していてもよい。
The number of
また、半導体素子1、外部端子4、ワイヤ5は、1つもしくは複数を図示しているが、当然ながら個数は限定されるものではなく、求められる機能に応じて、適宜選択される。
また、リードフレーム2には、半導体素子1を駆動、制御するためのリード線(回路)が構成されている。
In addition, one or a plurality of the
The
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time is to be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 半導体素子、2 リードフレーム、3 絶縁シート、4 外部端子、5 ワイヤ、6 ピン、7 導電性の部分、8 絶縁性の部分、9 樹脂、10 ヒートシンク、11 加圧ピン、12 成形金型、14 孔部、15 金属板、16 貫通孔、17 放熱フィン。
DESCRIPTION OF
Claims (8)
前記リードフレームの前記一方表面に実装された半導体素子と、
前記リードフレームの前記一方表面および前記半導体素子を覆い、かつ前記半導体素子および前記リードフレームの少なくとも一方の部品に達する孔部が形成された絶縁体と、
前記絶縁体の前記孔部内に配置され、前記半導体素子および前記リードフレームと電気的に絶縁され、導電性の部分を含み、かつ前記少なくとも一方の部品と前記導電性の部分との間に位置する変形可能な絶縁性の部分を含むピンとを備えた、半導体装置。 A lead frame having one surface and the other surface facing each other;
A semiconductor element mounted on the one surface of the lead frame;
An insulator that covers the one surface of the lead frame and the semiconductor element, and is formed with a hole that reaches at least one component of the semiconductor element and the lead frame;
Wherein disposed within the hole of the insulator, the semiconductor element and the lead frame and is electrically insulated, seen including a portion of the conductive, and between said at least one part and the conductive portion A semiconductor device comprising a pin including a deformable insulating portion located .
前記リードフレームの前記一方表面および前記半導体素子を覆い、かつ前記半導体素子および前記リードフレームの少なくとも一方の部品に達する孔部が形成された絶縁体を形成し、かつ前記絶縁体の前記孔部内に配置され、前記半導体素子および前記リードフレームと電気的に絶縁され、導電性の部分を含み、かつ前記少なくとも一方の部品と前記導電性の部分との間に位置する変形可能な絶縁性の部分を含むピンを形成する工程とを備えた、半導体装置の製造方法。 Mounting a semiconductor element on the one surface of the lead frame having one surface and the other surface facing each other;
Forming an insulator covering the one surface of the lead frame and the semiconductor element and having a hole reaching at least one component of the semiconductor element and the lead frame; and in the hole of the insulator is arranged, the semiconductor element and the lead frame and is electrically insulated, seen including a portion of the conductive and deformable insulating located between said at least one part and the conductive portion Forming a pin including a portion . A method for manufacturing a semiconductor device.
前記ピンにより前記少なくとも一方の部品が固定された状態で、前記絶縁体によって前記半導体素子、前記リードフレームおよび前記ピンを固定する工程を含む、請求項6に記載の半導体装置の製造方法。 The step of forming the insulator and forming the pin comprises:
The method for manufacturing a semiconductor device according to claim 6 , further comprising a step of fixing the semiconductor element, the lead frame, and the pin with the insulator while the at least one component is fixed with the pin.
固定部により前記少なくとも一方の部品が固定された状態で、前記半導体素子および前記リードフレームを固定する前記絶縁体を形成する工程と、
前記固定部を前記絶縁体から抜くことにより、前記固定部により固定されていた前記少なくとも一方の部品の一部が前記絶縁体から露出するように前記絶縁体に前記孔部を設ける工程と、
前記孔部に前記ピンを導入する工程とを備えた、請求項6に記載の半導体装置の製造方法。 The step of forming the insulator and forming the pin comprises:
Forming the insulator for fixing the semiconductor element and the lead frame in a state where the at least one component is fixed by a fixing portion;
Providing the hole in the insulator such that a part of the at least one component fixed by the fixing portion is exposed from the insulator by removing the fixing portion from the insulator;
The method for manufacturing a semiconductor device according to claim 6 , further comprising a step of introducing the pin into the hole.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012258652A JP5972158B2 (en) | 2012-11-27 | 2012-11-27 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014107384A JP2014107384A (en) | 2014-06-09 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP5972158B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6541957B2 (en) * | 2014-10-23 | 2019-07-10 | ローム株式会社 | Power module |
US10679929B2 (en) * | 2017-07-28 | 2020-06-09 | Advanced Semiconductor Engineering Korea, Inc. | Semiconductor package device and method of manufacturing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0837256A (en) * | 1994-07-26 | 1996-02-06 | Hitachi Ltd | Semiconductor device |
KR100342589B1 (en) * | 1999-10-01 | 2002-07-04 | 김덕중 | Semiconductor power modules and methods for manufacturing the same |
JP5415823B2 (en) * | 2008-05-16 | 2014-02-12 | 株式会社デンソー | Electronic circuit device and manufacturing method thereof |
-
2012
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Publication number | Publication date |
---|---|
JP2014107384A (en) | 2014-06-09 |
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