JP5944464B2 - Semiconductor device - Google Patents

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本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。 The present invention relates to a semiconductor device, particularly, to a semiconductor device having an array of a plurality of standard cells.

半導体装置の設計において、特に45nm世代以降において、RDR(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。 In the design of semiconductor devices, in particular in the 45nm generation and beyond, it has been carried out employing or study design technique called RDR (Restrictive Design Rule). 具体的には、RDRとは、設計制約が厳しくされたデザインルールであり、メタル配線とポリ配線との各々が折れ曲がりを有するレイアウトである二次元レイアウトが用いられる代わりに、この折れ曲がりが禁止された一次元レイアウトが用いられる。 Specifically, the RDR, a design rule design constraints are severe, instead of two-dimensional layout is a layout having a bending each of the metal wiring and the poly-line is used, this bending is inhibited one-dimensional layout is used. これにより、トランジスタや配線の形状依存によるばらつきが抑制され、また、DRC(Design Rule Check)、近接効果補正(OPC:Optical Proximity Correction)、およびリソグラフィ検証などのEDA(Electronics Design Automation)負荷が抑制される。 Thus, is suppressed variations due to the shape dependency of the transistor and wiring, also, DRC (Design Rule Check), proximity effect correction (OPC: Optical Proximity Correction), and EDA such lithography verification (Electronics Design Automation) load is suppressed that. すなわち、RDRによって、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制することができる。 That is, it is possible to suppress the RDR, the occurrence of variations in lithography, and complexity of design design.

また、半導体装置の設計において、たとえば特開平6−85062号公報に開示されているように、標準セル(スタンダードセル)が用いられることがある。 Further, in the design of semiconductor device, for example as disclosed in JP-A-6-85062, there is that the standard cells (standard cells) are used. 特にSOC(System On Chip)において回路の大規模化に対応するため、たとえば特開2000−277620号公報に開示されているように、標準セルを使用したレイアウト設計が行なわれている。 In particular, which can handle a large number of circuits in the SOC (System On Chip), for example as disclosed in JP-A-2000-277620, a layout design using a standard cell is performed.

またSOCの高集積化のために、電気的接続のためのコンタクトの数を削減することが提案されている。 Also for high integration SOC, it has been proposed to reduce the number of contacts for electrical connection. たとえば特開2005−79594号公報によれば、MOS(Metal Oxide Semiconductor)トランジスタが形成される第1アクチブ領域と、第1電圧のための第2アクチブ領域とを第3アクチブ領域によって接続することで、コンタクトの数が削減されている。 For example, according to JP 2005-79594, by connecting the first active region MOS (Metal Oxide Semiconductor) transistor is formed and a second active region for the first voltage by the third active region , the number of contacts have been reduced.

またSOCのさらなる高集積化のために、パターンの微細化が進められてきている。 Also for further integration of SOC, finer pattern has been promoted. この結果、特に45nmあるいは32nm世代以降において、リソグラフィにおける解像度の確保が難しくなってきている。 As a result, particularly in the 45nm or 32nm generation and beyond, ensuring resolution is becoming more difficult in lithography. これに対応するため、RDR(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。 To address this, adoption or study design technique called RDR (Restrictive Design Rule) have been performed. RDRは、パターンが配置される際のピッチや、パターンの形状が制限されたデザインルールである。 RDR is a pitch or design rule shape of the pattern is limited when the pattern is arranged. RDRによってリソグラフィが安定化されることで、トランジスタや配線の形状依存によるばらつきが軽減される(たとえば特開2000−223663号公報参照)。 By lithography by RDR is stabilized, the variation due to the shape dependency of the transistor and wiring is reduced (e.g. see JP 2000-223663).

特開平6−85062号公報 JP 6-85062 discloses 特開2000−277620号公報 JP 2000-277620 JP 特開2005−79594号公報 JP 2005-79594 JP 特開2000−223663号公報 JP 2000-223663 JP

設計制約の大きいRDRがスタンダードセルに対して適用されると、スタンダードセルの面積が大きくなる。 When large RDR design constraint is applied to a standard cell, the area of ​​the standard cell is increased. 特に一般的なSOC(System On Chip)製品のように、チップにおけるスタンダードセルが占める面積が大きい製品において、この問題は顕著となる。 Especially as in the general SOC (System On Chip) product, the product area occupied by the standard cell is large in chip, the problem becomes remarkable. すなわちチップの大部分を占めるスタンダードセルの面積が大きくなってしまう結果、チップが大きくなるので、半導体装置のサイズおよびコストが大きくなるとう問題があった。 That results area of ​​the standard cells occupying most of the chip becomes large, since the chip increases, the size and cost of the semiconductor device was a shake problem increases.

また半導体装置を高集積化する目的で、設計において従来から使用されてきたセルが単純に微細化されると、リソグラフィにおいて、解像度が不足したり、ばらつきが大きくなったりするという問題があった。 For the purpose of highly integrated semiconductor device, when the cells have been used conventionally is simply miniaturized in design, in lithography, or insufficient resolution, there is a problem that variations may become large. このリソグラフィの課題を解決するためにセルに対してRDRを適用する方法に関して、これまで十分な提案がなされていなかった。 On how to apply the RDR to the cell in order to solve the problems of the lithography, to a sufficient proposal it has not been made.

本発明は、上記の課題を鑑みてなされたものであり、その一の目的は、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制しつつ、半導体装置のサイズおよびコストを抑えることができる半導体装置を提供することである。 The present invention has been made in view of the above problems, one object that has a generation of variations in lithography, while suppressing the complication of the design design, it is possible to suppress the size and cost of the semiconductor device it is to provide a semiconductor device.

また本発明の他の目的は、設計においてセルが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる半導体装置を提供することである。 Another object of the present invention, in the case where the cell in the design is highly integrated is also to provide a semiconductor device which can ensure the resolution and stability in lithography.

本発明の一の実施の形態における半導体装置は、第1の方向に沿って配列された複数のスタンダードセルを有する半導体装置である。 The semiconductor device according to an embodiment of the present invention is a semiconductor device having a plurality of standard cells arranged along a first direction. 複数のスタンダードセルの各々は、第1および第2の外縁を有する。 Each of the plurality of standard cells includes a first and second outer edges. 第1および第2の外縁は、第1の方向に沿って延び、かつ互いに正対している。 First and second outer edge extends along a first direction, and are directly opposite each other.

この半導体装置は、半導体基板と、第1および第2の層とを有する。 The semiconductor device includes a semiconductor substrate, and first and second layers. 半導体基板は、pMIS(p-type Metal Insulator Semiconductor)領域とnMIS(n-type Metal Insulator Semiconductor)領域とを有する。 The semiconductor substrate includes a pMIS (p-type Metal Insulator Semiconductor) region and nMIS (n-type Metal Insulator Semiconductor) region. pMIS領域は、第1の方向に沿って複数のスタンダードセルの各々を通りn型ウエルおよびp型ウエルの境となる境界と、第1の外縁との間に形成されている。 pMIS region includes a boundary corresponding to the boundary of a plurality of passes each standard cell n-type well and p-type well along a first direction, is formed between the first outer edge. nMIS領域は、境界と第2の外縁との間に形成されている。 nMIS region is formed between the boundary and the second edge. 第1の層は、第1の方向に直交する第2の方向に沿って延びる複数のゲート配線を有し、かつ半導体基板上に設けられている。 The first layer includes a plurality of gate lines extending along a second direction perpendicular to the first direction, and are provided on a semiconductor substrate. 第2の層は、第1の層上に設けられている。 The second layer is provided on the first layer. 第2の層は、第1および第2の電源配線と、複数のpMIS配線と、複数のnMIS配線とを含む。 The second layer includes first and second power supply lines, a plurality of pMIS wirings, and a plurality of nMIS wirings. 第1の電源配線は、第1の外縁に沿って延び、かつpMIS領域に電気的に接続されている。 The first power supply wiring extends along the first outer edge, and is electrically connected to the pMIS region. 第2の電源配線は、第2の外縁に沿って延び、かつnMIS領域に電気的に接続されている。 The second power supply lines extend along a second outer edge, and is electrically connected to the nMIS region. 複数のpMIS配線は、第1および第2の電源配線の間のpMIS領域上において、第1の方向に沿って延びかつ第2の方向に沿って一のピッチで配置された複数の第1の仮想ラインのそれぞれの上に配置されている。 A plurality of pMIS wiring between the first and second power supply lines in the pMIS region, the plurality being arranged in one pitch along the first extending along a direction and a second direction the first It is disposed on each of the virtual line. 複数のnMIS配線は、第1および第2の電源配線の間のnMIS領域上において、第1の方向に沿って延びかつ第2の方向に沿って一のピッチで配置された複数の第2の仮想ラインのそれぞれの上に配置されている。 A plurality of nMIS wiring between the first and second power supply lines in the nMIS region, the plurality being arranged in one pitch along the first extending along a direction and a second direction the second It is disposed on each of the virtual line. 複数の第1の仮想ラインのうち境界に最も近いものと、複数の第2の仮想ラインのうち境界に最も近いものとの間隔は、一のピッチよりも大きい。 And the closest to the boundary of the plurality of first virtual line, the distance between the closest to the boundary of the plurality of second virtual line is greater than the first pitch.

本発明の他の実施の形態における半導体装置は、第1の方向に沿って配列された複数のスタンダードセルを有する半導体装置である。 The semiconductor device according to another embodiment of the present invention is a semiconductor device having a plurality of standard cells arranged along a first direction. 複数のスタンダードセルの各々は、第1および第2の外縁を有する。 Each of the plurality of standard cells includes a first and second outer edges. 第1および第2の外縁は、第1の方向に沿って延び、かつ互いに正対している。 First and second outer edge extends along a first direction, and are directly opposite each other.

この半導体装置は、半導体基板と、第1および第2の層とを有する。 The semiconductor device includes a semiconductor substrate, and first and second layers. 半導体基板は、pMIS領域とnMIS領域とを有する。 The semiconductor substrate includes a pMIS region and nMIS region. pMIS領域は、第1の方向に沿って複数のスタンダードセルの各々を通りn型ウエルおよびp型ウエルの境となる境界と、第1の外縁との間に形成されている。 pMIS region includes a boundary corresponding to the boundary of a plurality of passes each standard cell n-type well and p-type well along a first direction, is formed between the first outer edge. nMIS領域は、境界と第2の外縁との間に形成されている。 nMIS region is formed between the boundary and the second edge. 第1の層は、第1の方向に直交する第2の方向に沿って延びる複数のゲート配線を有し、かつ半導体基板上に設けられている。 The first layer includes a plurality of gate lines extending along a second direction perpendicular to the first direction, and are provided on a semiconductor substrate. 第2の層は、第1の層上に設けられている。 The second layer is provided on the first layer. 第2の層は、第1および第2の電源配線と、複数のpMIS配線と、複数のnMIS配線とを含む。 The second layer includes first and second power supply lines, a plurality of pMIS wirings, and a plurality of nMIS wirings. 第1の電源配線は、第1の外縁に沿って延び、かつpMIS領域に電気的に接続されている。 The first power supply wiring extends along the first outer edge, and is electrically connected to the pMIS region. 第2の電源配線は、第2の外縁に沿って延び、かつnMIS領域に電気的に接続されている。 The second power supply lines extend along a second outer edge, and is electrically connected to the nMIS region. 複数のpMIS配線は、第1および第2の電源配線の間のpMIS領域上において、第1の方向に沿って延びかつ第2の方向に沿って一のピッチで配置された複数の第1の仮想ラインのそれぞれの上に配置されている。 A plurality of pMIS wiring between the first and second power supply lines in the pMIS region, the plurality being arranged in one pitch along the first extending along a direction and a second direction the first It is disposed on each of the virtual line. 複数のnMIS配線は、第1および第2の電源配線の間のnMIS領域上において、第1の方向に沿って延びかつ第2の方向に沿って一のピッチで配置された複数の第2の仮想ラインのそれぞれの上に配置されている。 A plurality of nMIS wiring between the first and second power supply lines in the nMIS region, the plurality being arranged in one pitch along the first extending along a direction and a second direction the second It is disposed on each of the virtual line. 複数の第1の仮想ラインのうち第1の外縁に最も近いものと第1の外縁との間隔と、複数の第2の仮想ラインのうち第2の外縁に最も近いものと第2の外縁との間隔との各々は、一のピッチよりも大きい。 The spacing between the closest ones of the first outer edge to the first edge of the plurality of first virtual line, and the closest ones to the second outer edge to a second edge of the plurality of second virtual line each and interval is greater than one pitch.

本発明のさらに他の実施の形態における半導体装置は、互いに間隔を空けて第1の方向に沿って延びる第1および第2セル境界の間を埋めるように第1の方向に沿って配列された複数のセルによって機能的に区画された領域を含む半導体装置であって、半導体基板と、複数のゲート電極とを有する。 The semiconductor device according to yet another embodiment of the present invention is arranged along a first direction so as to fill between the first and second cell boundary extending along a first direction at an interval from each other a semiconductor device comprising a functionally demarcated regions by a plurality of cells, comprising a semiconductor substrate, and a plurality of gate electrodes. 複数のゲート電極は、半導体基板上において第1の方向に直交する第2の方向に沿って延び、かつ複数のセルの各々において第1の方向に第1ピッチで配置されている。 A plurality of gate electrodes are arranged in a first extending along a second direction perpendicular to the direction, and the first pitch in each of a plurality of cells in a first direction on the semiconductor substrate. 複数のセルの各々は、第1の方向に沿って第1ピッチの整数倍の幅を有する。 Each of the plurality of cells have an integer multiple of the width of the first pitch along the first direction.

本発明の一の実施の形態における半導体装置によれば、複数の第1の仮想ラインのうち境界に最も近いものと、複数の第2の仮想ラインのうち境界に最も近いものとの間隔は、一のピッチよりも大きい。 According to the semiconductor device according to an embodiment of the present invention, the spacing and the closest to the boundary of the plurality of first virtual line, and closest to the boundary of the plurality of second virtual lines, larger than the first pitch. よって、複数の第1の仮想ラインのうち境界に最も近いものと、複数の第2の仮想ラインのうち境界に最も近いものとの間隔を十分に大きくする必要がある場合においても、一のピッチの大きさを抑えることができる。 Accordingly, the closest to the boundary of the plurality of first virtual line, even when it is necessary to sufficiently increase the distance between the closest to the boundary of the plurality of second virtual lines, one pitch it is possible to suppress the size. これにより半導体装置のサイズおよびコストを抑えることができる。 This can reduce the size and cost of the semiconductor device.

本発明の他の実施の形態における半導体装置によれば、複数の第1の仮想ラインのうち第1の外縁に最も近いものと第1の外縁との間隔と、複数の第2の仮想ラインのうち第2の外縁に最も近いものと第2の外縁との間隔との各々は、一のピッチよりも大きい。 According to the semiconductor device according to another embodiment of the present invention, the distance between the closest ones of the first outer edge to the first edge of the plurality of first virtual line, a plurality of second virtual line of each of the distance between the closest ones to the second outer edge to the second edge is greater than the first pitch. よって、複数の第1の仮想ラインのうち第1の外縁に最も近いものと第1の外縁との間隔と、複数の第2の仮想ラインのうち第2の外縁に最も近いものと第2の外縁との間隔との各々を十分に大きくする必要がある場合においても、一のピッチの大きさを抑えることができる。 Therefore, the distance between the closest ones of the first outer edge to the first edge of the plurality of first virtual line, closest to the second edge of the plurality of second virtual line and the second in the case where each of the spacing between the outer edge has to be sufficiently larger, it is possible to suppress the size of one pitch. これにより半導体装置のサイズおよびコストを抑えることができる。 This can reduce the size and cost of the semiconductor device.

本発明のさらに他の実施の形態における半導体装置によれば、複数のセルの各々は、第1の方向に沿って第1ピッチの整数倍の幅を有する。 According to the semiconductor device in still another embodiment of the present invention, each of the plurality of cells have an integer multiple of the width of the first pitch along the first direction. これにより複数のセルによって埋められた領域においてゲート電極が均等なピッチで配置されるので、設計においてセルが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。 Since thereby the gate electrode in a region which is filled with a plurality of cells are arranged at equal pitches in when the cell in the design has been highly integrated can also be ensured resolution and stability in lithography.

本発明の実施の形態1における半導体装置の構成を概略的に示す平面図である。 The structure of the semiconductor device in the first embodiment of the present invention is a plan view schematically showing. 図1に示す複数のスタンダードセルの1つに形成される機能素子の回路構成の一例を示す回路図である。 Is a circuit diagram showing an example of a circuit configuration of a functional element formed in one of a plurality of standard cells shown in FIG. 本発明の実施の形態1における半導体装置の1つのスタンダードセルの構成を概略的に示す平面図である。 The construction of one standard cell of the semiconductor device in the first embodiment of the present invention is a plan view schematically showing. 図3のスタンダードセルの第2の層の構成を概略的に示す平面図である。 The configuration of the second layer of the standard cell of FIG. 3 is a plan view schematically showing. 図3のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。 The first layer and the semiconductor substrate structure of the standard cell of FIG. 3 is a plan view schematically showing. 図5のコンタクトホールが図示されていない図である。 Contact holes of FIG. 5 is a diagram which is not illustrated. 図3〜図6の各々の線VII−VIIに沿った概略断面図である。 It is a schematic cross-sectional view taken along each line VII-VII in FIG. 3 to FIG. 図4の平面レイアウトを説明するための図である。 It is a diagram for explaining a planar layout of FIG. 本発明の実施の形態2における半導体装置の1つのスタンダードセルの第2の層の構成を概略的に示す平面図である。 The configuration of the second layer of one standard cell of a semiconductor device according to a second embodiment of the present invention is a plan view schematically showing. 本発明の実施の形態3における半導体装置の複数のスタンダードセルの配列を概略的に示す図である。 The arrangement of a plurality of standard cells of the semiconductor device in the third embodiment of the present invention is a diagram schematically showing. 本発明の実施の形態3における半導体装置の複数のスタンダードセルの構成を概略的に示す平面図である。 The configuration of a plurality of standard cells of the semiconductor device in the third embodiment of the present invention is a plan view schematically showing. 図11のスタンダードセルの第2の層の構成を概略的に示す平面図である。 The configuration of the second layer of the standard cell of FIG. 11 is a plan view schematically showing. 図11のスタンダードセルの第1の層および半導体基板の構成を概略的に示す平面図である。 The first layer and the semiconductor substrate structure of the standard cell of FIG. 11 is a plan view schematically showing. 図13のコンタクトホールが図示されていない図である。 Contact holes of FIG. 13 is a diagram which is not illustrated. 図12の平面レイアウトを説明するための図である。 It is a diagram for explaining a planar layout of FIG. 本発明の実施の形態4における半導体装置の構成を概略的に示す平面図である。 The configuration of the semiconductor device in the fourth embodiment of the present invention is a plan view schematically showing. 本発明の実施の形態4における半導体装置の構成を概略的に示すブロック図である。 The configuration of the semiconductor device in the fourth embodiment of the present invention is a block diagram schematically showing. 本発明の実施の形態4における半導体装置のセルによって区画された領域を概略的に示す部分平面図である。 The region defined by the cell of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置の配線の配置を概略的に示す部分平面図である。 The arrangement of the wiring of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置を概略的に示す部分平面図である。 The arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 図20の線XXI−XXIに沿う概略的な部分断面図である。 Is a schematic partial cross-sectional view taken along line XXI-XXI in FIG. 20. 図20の線XXII−XXIIに沿う概略的な部分断面図である。 Is a schematic partial cross-sectional view taken along the line XXII-XXII in FIG. 20. 第1の比較例における半導体装置の配線の配置を示す部分平面図である。 It is a partial plan view showing an arrangement of a wiring of the semiconductor device in the first comparative example. 第1の比較例における半導体装置のゲート電極および拡散層の配置を示す部分平面図である。 It is a partial plan view showing the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the first comparative example. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置の第1の変形例を概略的に示す部分平面図である。 A first modification of the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置の第2の変形例を概略的に示す部分平面図である。 A second modification of the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置の第3の変形例を概略的に示す部分平面図である。 A third modification of the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置の第4の変形例を概略的に示す部分平面図である。 A fourth modification of the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態4における半導体装置のゲート電極および拡散層の配置の第5の変形例を概略的に示す部分平面図である。 A fifth modification of the arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fourth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態5における半導体装置の配線の配置を概略的に示す部分平面図である。 The arrangement of the wiring of the semiconductor device in the fifth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態5における半導体装置のゲート電極および拡散層の配置を概略的に示す部分平面図である。 The arrangement of the gate electrode and the diffusion layer of the semiconductor device in the fifth embodiment of the present invention is a partial plan view schematically showing. 図31の領域Xaにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the region Xa of FIG. 図32の線XXXIII−XXXIIIに沿う概略的な部分断面図である。 It is a schematic partial cross-sectional view taken along line XXXIII-XXXIII in FIG. 32. 図31の領域Xbにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the area Xb in Figure 31. 図31の領域Xcにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the area Xc in FIG. 31. 図35の線XXXVI−XXXVIに沿う概略的な部分断面図である。 It is a schematic partial cross-sectional view taken along line XXXVI-XXXVI of Figure 35. 図31の領域Xdにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the region Xd in FIG 31. 図31の領域Xeにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the area Xe in FIG. 31. 図38の線XXXIX−XXXIXに沿う概略的な部分断面図である。 It is a schematic partial cross-sectional view taken along the line XXXIX-XXXIX of Figure 38. 図31の領域Xfにおけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the region Xf in Figure 31. 第2の比較例におけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the second comparative example. 第3の比較例におけるゲート配線の配置の説明図である。 It is an explanatory view of the arrangement of the gate wiring in the third comparative example. 図42の線XLIII−XLIIIに沿う概略的な部分断面図である。 It is a schematic partial cross-sectional view taken along the line XLIII-XLIII of Figure 42. 本発明の実施の形態6における半導体装置のゲート電極および拡散層の配置を概略的に示す平面図である。 The arrangement of the gate electrode and the diffusion layer of the semiconductor device according to a sixth embodiment of the present invention is a plan view schematically showing. 図44の一部におけるセルの単位幅の説明図である。 It is an explanatory view of a unit width of a cell in a portion of FIG. 44. 第4の比較例におけるセルの単位幅の説明図である。 It is an explanatory view of a unit width of a cell in the fourth comparative example. 本発明の実施の形態7における半導体装置のゲート電極の配置を概略的に示す部分平面図である。 The arrangement of the gate electrode of the semiconductor device in the seventh embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態7における半導体装置のセルの第1の例におけるゲート電極および拡散層の配置を概略的に示す平面図である。 The arrangement of the first gate electrode and the diffusion layer in the example of the cell of the semiconductor device in the seventh embodiment of the present invention is a plan view schematically showing. 本発明の実施の形態7における半導体装置のセルの第2の例におけるゲート電極の配置を概略的に示す平面図である。 The arrangement of the gate electrode of the second example of a cell of a semiconductor device in the seventh embodiment of the present invention is a plan view schematically showing. 第5の比較例における半導体装置のゲート電極の配置を示す部分平面図である。 Is a partial plan view showing an arrangement of a gate electrode of a semiconductor device according to a fifth comparative example. 本発明の実施の形態8における半導体装置の配線の配置を概略的に示す部分平面図である。 The arrangement of the wiring of a semiconductor device according to the eighth embodiment of the present invention is a partial plan view schematically showing. 本発明の実施の形態8における半導体装置のダミーセルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。 Diffusion layer in the dummy cell of the semiconductor device according to the eighth embodiment of the present invention, is a plan view schematically showing the arrangement of the gate electrodes and wirings. 第6の比較例における半導体装置の配線の配置を示す部分平面図である。 It is a partial plan view showing an arrangement of a wiring of a semiconductor device in a sixth comparative example. 本発明の実施の形態9における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。 Diffusion layer in the capacitive cell of a semiconductor device according to the ninth embodiment of the present invention, is a plan view schematically showing the arrangement of the gate electrodes and wirings. 本発明の実施の形態9の変形例における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を概略的に示す平面図である。 Diffusion layer in the capacitive cell of the semiconductor device according to a modification of the ninth embodiment of the present invention, the arrangement of the gate electrode and the wiring is a plan view schematically showing. 第7の比較例における半導体装置の容量セルにおける拡散層、ゲート電極および配線の配置を示す平面図である。 Diffusion layer in the capacitive cell of a semiconductor device in a seventh comparative example, is a plan view showing the arrangement of a gate electrode and a wiring.

以下、本発明の実施の形態について図に基づいて説明する。 Hereinafter will be described with reference to FIG embodiments of the present invention.
(実施の形態1) (Embodiment 1)
図1を参照して、半導体装置(たとえば半導体チップ)50は、その表面に、スタンダードセル領域51と、そのスタンダードセル領域51の周囲に配置されたI/O(Input/Output)セル領域52と、外部との入出力に用いられるパッド(図示せず)とを主に有する。 1, a semiconductor device (e.g., semiconductor chip) 50 has on its surface, a standard cell area 51, and I / O (Input / Output) cell regions 52 disposed around the standard cell area 51 , mainly having a pad used for external input and output (not shown).

スタンダードセル領域51は、図中、方向Xと、この方向Xに直交する方向Yに沿ったマトリックス状(行列状)に配置された複数のスタンダードセル51aを有する。 Standard cell area 51 has in the drawing, the direction X, a plurality of standard cells 51a arranged in a matrix shape along a direction Y perpendicular to the direction X. 複数のスタンダードセル51aの各々は、方向Xに沿って延びかつ互いに正対している外縁と、方向Yに沿って延びかつ互いに正対している外縁とにより囲まれている。 Each of the plurality of standard cells 51a is surrounded and outer edge are for extending and positive to each other along the direction X, the outer edge which extends and directly opposite each other along the direction Y. スタンダードセルとは、半導体装置において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルである。 The standard cell is a cell of the basic logical configuration that is arranged by the automatic placement method to configure the desired function in a semiconductor device. スタンダードセルライブラリを使用したSOCでは、このスタンダードセル領域51内に、CPU(Central Processing Unit)、RAM(Random Access Memory)、FIFO(First-In First-Out)、SCSI(Small Computer System Interface)、SOG(Sea Of Gate)などが形成されている。 In SOC using standard cell libraries, in this standard cell area 51, CPU (Central Processing Unit), RAM (Random Access Memory), FIFO (First-In First-Out), SCSI (Small Computer System Interface), SOG (Sea Of Gate), etc. are formed.

図2を参照して、スタンダードセル51a内に形成される機能素子の回路は、たとえばフリップフロップである。 Referring to FIG. 2, the circuit of the functional elements formed in the standard cell 51a is a flip-flop, for example. このフリップフロップは、データ入力端子DTと、出力端子QBと、クロック端子CKと、電源配線VD(第1の電源配線)と、接地配線VS(第2の電源配線)と、pMISトランジスタPTと、nMISトランジスタNTとを有する。 This flip-flop has a data input terminal DT, and an output terminal QB, and a clock terminal CK, the power supply wiring VD (first power supply wiring), and the ground line VS (second power supply wiring), a pMIS transistor PT, and a nMIS transistor NT. なお図中において、複数の配線TCは互いに電気的に接続されている。 Note in the figure, a plurality of wires TC are electrically connected to each other. また複数の配線TTは互いに電気的に接続されている。 The plurality of wirings TT are electrically connected to each other.

主に図3〜図6を参照して、本実施の形態の半導体装置は、スタンダードセル51a(図1)のひとつとして、フリップフロップ(図2)をなすスタンダードセルCff(図3〜図5における一点鎖線の長方形)を有する。 Referring mainly to Figures 3-6, the semiconductor device of the present embodiment, as one of the standard cells 51a (Fig. 1), in the standard cell Cff (FIGS. 3 to 5 forming the flip-flop (Fig. 2) having a rectangle) of the dashed line.

図7を参照して、スタンダードセルCffにおいて半導体装置は、半導体基板SBと、第1〜第3の層L1〜L3とを有する。 Referring to FIG 7, the semiconductor device in the standard cell Cff has a semiconductor substrate SB, and first to third layers L1 to L3. 半導体基板SBは、pMIS領域RpとnMIS領域Rnとを有する。 The semiconductor substrate SB includes a pMIS region Rp and nMIS region Rn.

主に図6を参照して、pMIS領域Rpは、方向Xに沿ってスタンダードセルCffを含む複数のスタンダードセル51a(図1)の各々を通る境界BRと、第1の外縁OTp(図中において一点鎖線の長方形状で表されるスタンダードセルCffの上辺に沿った線)との間に形成されている。 Referring mainly to FIG. 6, pMIS region Rp has a boundary BR through each of the plurality of standard cells 51a including standard cell Cff along the direction X (FIG. 1), in a first outer edge OTp (Figure It is formed between the lines) along the upper side of the standard cell Cff represented by rectangular dashed line. nMIS領域Rnは、境界BRと第2の外縁OTn(図中において一点鎖線の長方形状で表されるスタンダードセルCffの下辺に沿った線)との間に形成されている。 nMIS region Rn is formed between the boundary BR and a second outer edge OTn (line along the lower side of the standard cell Cff represented by rectangular dashed line in the drawing).

図6および図7を参照して、pMIS領域Rpは、n型ウエルWnと、p型拡散領域Apとを有する。 With reference to FIGS. 6 and 7, pMIS region Rp has an n-type well Wn, and a p-type diffusion region Ap. p型拡散領域Apはn型ウエルWn上に形成されている。 p-type diffusion region Ap is formed on the n-type well Wn. p型拡散領域Apは、pMIS領域Rpにおけるソース/ドレイン領域と、このソース/ドレイン領域の一方の領域に電源配線VDの電位を供給するための領域(図6において第1の外縁OTpに沿って延びる領域)とを有する。 p-type diffusion region Ap includes a source / drain region in the pMIS region Rp, in the region (FIG. 6 for supplying a potential of one region to the power supply line VD of the source / drain regions along the first outer edge OTp extending region) and a. この電位を供給するための領域と、ソース/ドレイン領域の他方の領域との間には間隔Saが設けられている。 A region for supplying the potential interval Sa is provided between the other regions of the source / drain regions. これによりpMIS領域Rpにおいてソース/ドレイン領域が互いに短絡することが防止されている。 Source / drain regions are prevented from being short-circuited to each other in this way pMIS region Rp.

同様に、nMIS領域Rnは、p型ウエルWpと、n型拡散領域Anとを有する。 Similarly, nMIS region Rn includes a p-type well Wp, and a n-type diffusion region An. n型拡散領域Anは、p型ウエルWp上に形成されている。 n-type diffusion region An is formed on p-type well Wp. n型拡散領域Anは、nMIS領域Rnにおけるソース/ドレイン領域と、このソース/ドレイン領域の一方の領域に接地配線VSの電位を供給するための領域(図6において第2の外縁OTnに沿って延びる領域)とを有する。 n-type diffusion region An is the source / drain regions in the nMIS region Rn, in the region (FIG. 6 for supplying the potential of the source / drain one region to the ground wiring VS of the region along a second edge OTn extending region) and a. この電位を供給するための領域と、ソース/ドレイン領域の他方の領域との間には間隔Saが設けられている。 A region for supplying the potential interval Sa is provided between the other regions of the source / drain regions. これによりnMIS領域Rnにおいてソース/ドレイン領域が互いに短絡することが防止されている。 Source / drain regions are prevented from being short-circuited to each other in this way nMIS region Rn.

主に図5〜図7を参照して、第1の層L1は半導体基板SB上に設けられている。 Referring mainly to FIGS. 5-7, the first layer L1 is provided on the semiconductor substrate SB. 第1の層L1は、方向Yに沿って延びる複数のゲート配線GWを有する。 The first layer L1 includes a plurality of gate wirings GW extending along the direction Y. 複数のゲート配線GWは、方向Xに沿って均等の間隔で配置されている。 A plurality of gate lines GW are spaced evenly along the direction X. この間隔は、トランジスタのデザインルールにおける最小間隔とされることが好ましい。 This interval is preferably a minimum interval in transistor design rules. 各ゲート配線GWは、折れ曲がりを有しない一次元レイアウトに基づき形成されている。 Each gate wire GW is formed on the basis of a one-dimensional layout no bending.

ゲート配線GWは、ポリシリコン、またはチタンなどの金属材料からなり、共通ゲート配線Gcと、pMISゲート配線Gpと、nMISゲート配線Gnとを有する。 The gate wire GW is made of polysilicon or a metal material such as titanium, has a common gate line Gc, and pMIS gate wiring Gp, and nMIS gate wiring Gn. 共通ゲート配線Gcは、pMIS領域RpとnMIS領域Rnとに跨って形成されており、pMIS領域Rpに形成された複数のpMISトランジスタPTの一部と、nMIS領域Rnに形成された複数のnMISトランジスタNTの一部との双方のゲート配線を兼ねている。 Common gate line Gc is formed across the pMIS region Rp and nMIS region Rn, and a part of the plurality of pMIS transistor PT that is formed in the pMIS region Rp, a plurality of nMIS transistors formed in nMIS region Rn also it serves as both a gate wiring of a part of the NT. pMISゲート配線Gpは、pMIS領域Rp上にのみ形成されており、複数のpMISトランジスタPT(図2)の一部のゲート配線である。 pMIS gate wiring Gp is ​​formed only on the pMIS region Rp, which is a part of a gate wiring of a plurality of pMIS transistor PT (Fig. 2). nMISゲート配線Gnは、nMIS領域Rn上にのみ形成されており、複数のnMISトランジスタNT(図2)の一部のゲート配線である。 nMIS gate line Gn is formed only on the nMIS region Rn, which is a part of a gate wiring of a plurality of nMIS transistor NT (Fig. 2).

図6を参照して、pMISゲート配線GpとnMISゲート配線Gnとの間には間隔Sbが設けられている。 Referring to FIG. 6, the interval Sb is provided between the pMIS gate wiring Gp and nMIS gate wiring Gn. これによりpMISゲート配線GpとnMISゲート配線Gnとが互いに短絡することが防止されている。 Thus a pMIS gate wiring Gp and nMIS gate line Gn is prevented from being short-circuited to each other.

図4および図7を参照して、第2の層L2は第1の層L1上に設けられている。 With reference to FIGS. 4 and 7, the second layer L2 is provided on the first layer L1. 第2の層L2は、電源配線VDと、接地配線VSと、複数のpMIS配線M1pと、複数のnMIS配線M1nとを含む。 The second layer L2 includes a power supply wiring VD, a ground wiring VS, and a plurality of pMIS wirings M1p, and a plurality of nMIS wirings M1n. 電源配線VD、接地配線VS、pMIS配線M1p、およびnMIS配線M1nの各々は、金属からなり、折れ曲がりを有しない一次元レイアウトに基づき形成されている。 Each power supply wiring VD, grounding wiring VS, pMIS wiring M1p, and nMIS wiring M1n is made of a metal, it is formed on the basis of a one-dimensional layout no bending.

電源配線VDは、第1の外縁OTpに沿って延びている。 Power supply wiring VD extends along the first outer edge OTp. すなわち第1の外縁OTpは、平面視における電源配線VDの中心線である。 That is, the first outer edge OTp is the center line of the power supply wiring VD in a plan view. また電源配線VDは、pMIS領域RpにコンタクトCTを介して電気的に接続されている。 The power supply wiring VD is electrically connected through the contact CT to the pMIS region Rp. 接地配線VSは、第2の外縁OTnに沿って延びている。 Ground wiring VS extends along the second edge OTn. すなわち第2の外縁OTnは、平面視における接地配線VSの中心線である。 That is, the second outer edge OTn is the center line of the ground wiring VS in a plan view. また接地配線VSは、nMIS領域RnにコンタクトCTを介して電気的に接続されている。 The ground line VS is electrically connected through the contact CT to the nMIS region Rn.

複数のpMIS配線M1pと、複数のnMIS配線M1nとは、フォトリソグラフィ技術により形成されている。 A plurality of pMIS wirings M1p, and the plurality of nMIS wirings M1n, are formed by photolithography. この形成の際に近接効果補正が行なわれている。 Proximity correction is performed when the formation.

主に図3および図7を参照して、第3の層L3は第2の層L2上に設けられている。 Referring mainly to Figures 3 and 7, the third layer L3 is provided on the second layer L2. 第3の層L3は、方向Yに沿って延びる複数の配線M2を有する。 The third layer L3 has a plurality of wirings M2 extending along the direction Y. 配線M2は、金属からなり、図2に示す回路が構成されるように、ビアV1を介してpMIS配線M1pおよびnMIS配線M1nと接続されている。 Wiring M2 is made of a metal, so that the circuit shown in FIG. 2 is configured, and is connected to the pMIS wiring M1p and nMIS wiring M1n through the via V1. 配線M2は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。 Wiring M2 is formed on the basis of a one-dimensional layout no bending.

図8を参照して、複数のpMIS配線M1pは、電源配線VDおよび接地配線VSの間のpMIS領域Rp上において、方向Xに沿って延びかつ方向Yに沿ってピッチPmin(図8)で配置された複数の第1の仮想ラインVLpのそれぞれの上に配置されている。 Referring to FIG. 8, arranged a plurality of pMIS wirings M1p is on pMIS region Rp between the power supply wiring VD and ground wiring VS, with a pitch along the hose direction Y extending along the direction X Pmin (Figure 8) It is disposed on each of the plurality of first virtual line VLp that is. すなわち複数の第1の仮想ラインVLpのそれぞれは、平面視における複数のpMIS配線M1pの中心線である。 That each of the plurality of first virtual line VLp, the center line of a plurality of pMIS wirings M1p in plan view. また複数のnMIS配線M1nは、電源配線VDおよび接地配線VSの間のnMIS領域Rn上において、方向Xに沿って延びかつ方向Yに沿ってピッチPminで配置された複数の第2の仮想ラインVLnのそれぞれの上に配置されている。 The plurality of nMIS wirings M1n is on nMIS region Rn between the power supply wiring VD and ground wiring VS, the plurality being arranged at a pitch Pmin along the extending and direction Y along the direction X second virtual line VLn It is disposed on each of the. すなわち複数の第2の仮想ラインVLnのそれぞれは、平面視における複数のnMIS配線M1nの中心線である。 That each of the plurality of second virtual line VLn, which is the center line of a plurality of nMIS wirings M1n in plan view. ピッチPminは、メタル配線のデザインルールにおける最小ピッチとされることが好ましい。 Pitch Pmin is preferably a minimum pitch in the design rule for the metal wiring.

複数の第1の仮想ラインVLpのうち境界BRに最も近いものと、複数の第2の仮想ラインVLnのうち境界BRに最も近いものとの間隔Dpmは、ピッチPminよりも大きい。 And closest to the boundary BR among the plurality of first virtual line VLp, spacing Dpm the closest to the boundary BR among the plurality of second virtual line VLn, greater than the pitch Pmin. ここで境界BRとは、nMIS領域RnとpMIS領域Rpとの境界であり、p型ウエルWpとn型ウエルWnとの境界である。 Here, the boundary BR, a boundary between the nMIS region Rn and pMIS region Rp, which is a boundary between the p-type well Wp and n-type well Wn.

また複数の第1の仮想ラインVLpのうち第1の外縁OTpに最も近いものと第1の外縁OTpとの間隔Sdpは、ピッチPminよりも大きい。 The spacing Sdp representing a plurality of first first outer edge closest to OTp a first outer edge OTp among virtual lines VLp is greater than the pitch Pmin. また複数の第2の仮想ラインVLnのうち第2の外縁OTnに最も近いものと第2の外縁OTnとの間隔Ssnは、ピッチPminよりも大きい。 The spacing Ssn with a plurality of second virtual line closest ones and second outer edges OTn the second outer edge OTn of VLn is greater than the pitch Pmin.

なお第1の外縁OTpまたは第2の外縁OTnを介して互いに隣り合うスタンダードセル51a内の機能素子および配線の平面レイアウト構成は、第1の外縁OTpまたは第2の外縁OTnに対して線対称な構成を有していてもよい。 Note first outer OTp or functional elements and wiring planar layout configuration of the second through the outer OTn standard cells 51a adjacent to each other, a line-symmetrical with respect to the first outer edge OTp or second outer edge OTn configuration may have. これにより、電源配線VDまたは接地配線VSを隣り合うスタンダードセル51aで共通化でき、レイアウトの縮小やP&R(Place and Route:自動配線配置)におけるセル配置設計が容易となる。 This enables shared by standard cells 51a adjacent the power supply wiring VD or grounding wiring VS, the layout of the reduction and P & R: is facilitated cell placement design in (Place and Route automatic placement and routing).

本実施の形態によれば、図8に示すように、間隔DpmはピッチPminよりも大きくされる。 According to this embodiment, as shown in FIG. 8, spacing Dpm is larger than the pitch Pmin. よって間隔Dpmを十分に大きくしつつ、スタンダードセルCffの大きさに対して影響の大きいピッチPminの大きさを抑えることができる。 Thus while sufficiently large spacing Dpm, it is possible to suppress the size of the large pitch Pmin influence on the size of the standard cell Cff. これによりスタンダードセルCffの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。 Since this makes it possible to suppress the size of the standard cell Cff, it can reduce the size and cost of the semiconductor device.

また間隔Dpmが十分に大きくされることで、間隔Sb(図6)を十分に確保することができる。 Further, by spacing Dpm is sufficiently large, it is possible to sufficiently secure the spacing Sb (Fig. 6). これによりpMISゲート配線GpとnMISゲート配線Gnとが互いに短絡することが、より確実に防止される。 Thus can the pMIS gate wiring Gp and nMIS gate line Gn is shorted to each other, it is reliably prevented.

また本実施の形態によれば、図8に示すように、間隔Sdpと間隔Ssnとの各々はピッチPminよりも大きくされる。 According to this embodiment, as shown in FIG. 8, each of the spacing Sdp and spacing Ssn is larger than the pitch Pmin. よって間隔Sdpと間隔Ssnとの各々を十分に大きくしつつ、スタンダードセルCffの大きさに対して影響の大きいピッチPminの大きさを抑えることができる。 Thus while sufficiently large each of intervals Sdp and spacing Ssn, it is possible to suppress the size of the large pitch Pmin influence on the size of the standard cell Cff. これによりスタンダードセルCffの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。 Since this makes it possible to suppress the size of the standard cell Cff, it can reduce the size and cost of the semiconductor device.

また間隔Sdpと間隔Ssnとの各々が十分に大きくされることで、間隔Sa(図6)を十分に確保することができる。 In addition, by each of the spacing Sdp and spacing Ssn is sufficiently large, it is possible to sufficiently secure the spacing Sa (Fig. 6). これによりソース/ドレイン領域が互いに短絡することが、より確実に防止される。 Thus the source / drain regions from shorting each other, is reliably prevented.

また、図6に示すように、複数のゲート配線GWは、方向Xに沿って均等の間隔で配置されている。 Further, as shown in FIG. 6, a plurality of gate lines GW are spaced evenly along the direction X. これにより、近接効果補正およびパターニングをより容易に行なうことができる。 Thus, it is possible to perform proximity correction and patterning easier.

また複数のpMIS配線M1pは、ピッチPmin、すなわち一定のピッチで配置されている。 The plurality of pMIS wirings M1p is disposed pitch Pmin, i.e. at a constant pitch. また複数のnMIS配線M1nは、ピッチPmin、すなわち一定のピッチで配置されている。 The plurality of nMIS wirings M1n are arranged pitch Pmin, i.e. at a constant pitch. このようにピッチが一定化されることで、近接効果補正およびパターニングをより容易に行なうことができる。 By thus pitch is kept constant, it is possible to perform proximity correction and patterning easier.

また、各ゲート配線GW、電源配線VD、接地配線VS、pMIS配線M1p、nMIS配線M1n、および配線M2の各々は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。 Further, the gate lines GW, power supply wiring VD, grounding wiring VS, pMIS wiring M1p, each nMIS wiring M1n, and the wiring M2 is formed on the basis of a one-dimensional layout no bending. よってRDRに則った設計を行なうことができる。 Thus, it is possible to carry out the design in line with the RDR.

(実施の形態2) (Embodiment 2)
図9を参照して、本実施の形態においては、実施の形態1における電源配線VDおよび接地配線VSのそれぞれ代わりに、電源配線VDwおよび接地配線VSwを有する。 Referring to FIG. 9, in the present embodiment, each instead of the power supply line VD and ground wiring VS of the first embodiment has a power supply wiring VDw and ground wiring vsw. 電源配線VDwおよび接地配線VSの各々は、幅Wwを有する。 Each power supply wiring VDw and ground line VS has a width Ww. 幅Wwは、pMIS配線M1pおよびnMIS配線M1nの各々の幅Wsよりも大きい。 Width Ww are larger than the width Ws of each pMIS wiring M1p and nMIS wiring M1n.

上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above are substantially the same as that of the first embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

本実施の形態によれば、電源配線VDwおよび接地配線VSwの各々の幅Wwを大きくすることで電源配線VDwおよび接地配線VSwにおける電圧降下が抑えられつつ、スタンダードセルCffの大きさに対して影響の大きいpMIS配線M1pおよびnMIS配線M1nの幅Wsを小さくすることができる。 According to this embodiment, while the voltage drop in the power supply wiring VDw and ground wiring vsw is suppressed by increasing each of the width Ww of the power supply wiring VDw and ground wiring vsw, effect on the size of the standard cell Cff it is possible to reduce the width Ws of the large pMIS wiring M1p and nMIS wiring M1n. これにより、特に高速動作時に問題となる電源の電圧降下を抑えつつ、スタンダードセルCffの大きさを抑えることができる。 Thus, especially while suppressing the voltage drop of the power supply which is a problem during high-speed operation, it is possible to suppress the size of the standard cell Cff. このようにスタンダードセルCffの大きさを抑えることで、半導体装置のサイズおよびコストを抑えることができる。 By thus suppressing the size of the standard cell Cff, it can reduce the size and cost of the semiconductor device.

(実施の形態3) (Embodiment 3)
図10を参照して、本実施の形態の半導体装置は、スタンダードセルCiv、Cnd、Cnr、Cflを有する。 Referring to FIG. 10, the semiconductor device of the present embodiment includes standard cells Civ, Cnd, Cnr, the Cfl. スタンダードセルCiv、Cnd、Cnr、Cflは、複数の段に分かれて配列されており、各段において図中の方向Xに沿って配列されている。 Standard cells Civ, Cnd, Cnr, Cfl are arranged divided into a plurality of stages are arranged along the direction X in FIG. In each stage.

スタンダードセルCiv、Cnd、およびCnrのそれぞれは、インバータ、2NAND、2NORの機能を実現するためのものである。 Standard cells Civ, Cnd, and each Cnr, is for realizing the inverter, 2NAND, the function of 2NOR. 2NANDは2つの入力系統を有するNANDであり、2NORは2つの入力系統を有するNORである。 2NAND is a NAND having two input systems, 2NOR is NOR with two input systems. またスタンダードセルCflは、フィラーセル(隙間セル)である。 The standard cell Cfl is a filler cell (gap cell).

図11〜図14を参照して、本実施の形態の半導体装置のスタンダードセルCiv、Cnd、Cnrの各々は、実施の形態1のスタンダードセルCffと類似の構成を有する。 Referring to FIGS. 11 to 14, the standard cells Civ of the semiconductor device of the present embodiment, Cnd, each Cnr has a standard cell Cff similar configuration of the first embodiment. すなわち、本実施の形態の半導体装置は、スタンダードセルCiv、Cnd、Cnrの各々において、半導体基板と、第1〜第3の層とを有する。 That is, the semiconductor device of the present embodiment includes standard cells Civ, Cnd, in each of the Cnr, and the semiconductor substrate, and first to third layers. 半導体基板は、pMIS領域RpおよびnMIS領域Rn(図14)を有する。 The semiconductor substrate has a pMIS region Rp and nMIS region Rn (Figure 14). 第1の層は、ゲート配線GW(図13)を有する。 The first layer has a gate wire GW (FIG. 13). 第2の層は、pMIS配線およびnMIS配線のいずれかであるMIS配線M1(図12)を有する。 The second layer has a MIS wiring M1 (FIG. 12) is either pMIS wiring and nMIS wiring. 第3の層は配線M2(図11)を有する。 The third layer having wiring M2 (Figure 11).

主に図15を参照して、複数のMIS配線M1は、電源配線VDおよび接地配線VSの間において、方向Xに沿って延びかつ方向Yに沿ってピッチPminで配置された複数の仮想ラインVLのそれぞれの上に配置されている。 Referring mainly to FIG. 15, a plurality of MIS wirings M1, the power supply line VD and between the ground wiring VS, a plurality of virtual lines VL arranged at a pitch Pmin along the extending and direction Y along the direction X It is disposed on each of the. また複数の仮想ラインVLのうち第1の外縁OTpに最も近いものと第1の外縁OTpとの間隔Sdpと、複数の仮想ラインVLのうち第2の外縁OTnに最も近いものと第2の外縁OTnとの間隔Ssnとの各々は、ピッチPminよりも大きい。 The closest ones and second outer edge to the second edge OTn of the spacing Sdp the first closest to the outer edge OTp a first outer edge OTp, a plurality of virtual lines VL of the plurality of virtual lines VL each of the spacing Ssn with OTn is greater than the pitch Pmin.

上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above are substantially the same as that of the first embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

本実施の形態によれば、間隔Sdpと間隔Ssnとの各々はピッチPminよりも大きくされる。 According to the present embodiment, each of the spacing Sdp and spacing Ssn is larger than the pitch Pmin. よって間隔Sdpと間隔Ssnとの各々を十分に大きくしつつ、スタンダードセルCiv、Cnd、Cnr、Cflの大きさに対して影響の大きいピッチPminの大きさを抑えることができる。 Thus while sufficiently large each of intervals Sdp and spacing Ssn, it is possible to suppress standard cells Civ, Cnd, Cnr, the size of the large pitch Pmin influence on the size of the Cfl. これによりスタンダードセルCiv、Cnd、Cnr、Cflの大きさを抑えることができるので、半導体装置のサイズおよびコストを抑えることができる。 Thus standard cells Civ, Cnd, Cnr, it is possible to suppress the size of Cfl, can reduce the size and cost of the semiconductor device.

また間隔Sdpと間隔Ssnとの各々が十分に大きくされることで、実施の形態1と同様に、ソース/ドレイン領域が互いに短絡することが、より確実に防止される。 In addition, by each of the spacing Sdp and spacing Ssn is sufficiently large, as in the first embodiment, that the source / drain regions are shorted together, is reliably prevented.

また、図14に示すように、複数のゲート配線GWは、方向Xに沿って均等の間隔で配置されている。 Further, as shown in FIG. 14, a plurality of gate lines GW are spaced evenly along the direction X. これにより、近接効果補正およびパターニングをより容易に行なうことができる。 Thus, it is possible to perform proximity correction and patterning easier.

なお、この複数のゲート配線GWは、スタンダードセルCiv、Cnd、Cnr、Cflの種類に依らず、論理回路として使用されるスタンダードセル(Civ、Cnd、Cnr)上と、論理回路として使用されないスタンダードセル(Cfl)上との両方で方向Xに沿って均等の間隔で配置されている。 Incidentally, the plurality of gate lines GW are standard cells Civ, Cnd, Cnr, regardless of the type of Cfl, standard cells to be used as a logic circuit (Civ, Cnd, Cnr) and on the standard cell that is not used as a logic circuit (Cfl) along both in the direction X of the upper are arranged at intervals equal. さらにゲート配線GWは、これらスタンダードセル間のセル境界にも配置されている。 Further the gate wire GW is located in the cell boundary between the standard cells. さらにスタンダードセルCiv、Cnd、Cnr、Cflの種類に依らず、論理回路として使用されるスタンダードセル(Civ、Cnd、Cnr)および論理回路として使用されないスタンダードセル(Cfl)の両方で方向Xのセル幅はゲート配線GWの配置幅の整数倍となっている。 Further standard cells Civ, Cnd, Cnr, regardless of the type of Cfl, standard cells to be used as a logic circuit (Civ, Cnd, Cnr) and cell width in both in the direction X of the standard cell that is not used as a logic circuit (Cfl) It has become an integral multiple of the arrangement width of the gate wire GW is. これらのことにより、複数のゲート配線GWに対する近接効果補正およびパターニングをより容易に行なうことができる。 By these, it is possible to perform proximity correction and patterning for a plurality of gate wirings GW easier.

また複数のMIS配線M1は、ピッチPmin、すなわち一定のピッチで配置されている。 The plurality of MIS wirings M1 are arranged at a pitch Pmin, i.e. a fixed pitch. このようにピッチが一定化されることで、近接効果補正およびパターニングをより容易に行なうことができる。 By thus pitch is kept constant, it is possible to perform proximity correction and patterning easier.

また、各ゲート配線GW、電源配線VD、接地配線VS、MIS配線M1、および配線M2の各々は、折れ曲がりを有しない一次元レイアウトに基づき形成されている。 Also, each of the gate lines GW, power supply wiring VD, grounding wiring VS, MIS wirings M1, and the wiring M2 is formed on the basis of a one-dimensional layout no bending. よってRDRに則った設計を行なうことができる。 Thus, it is possible to carry out the design in line with the RDR.

なお本実施の形態によれば、半導体装置は、図14に示すような領域を含む。 Incidentally, according to this embodiment, the semiconductor device includes a region as shown in FIG. 14. この領域は、互いに間隔を空けて方向X(第1方向)に沿って延びる第1および第2の外縁OTp、OTn(第1および第2セル境界)の間を埋めるように方向Xに沿って配列されたスタンダードセルCiv、Cnd、Cnr、Cfl(複数のセル)によって機能的に区画されている。 This region, along the direction X so as to fill between the direction X at a distance from each other first and second outer edges OTp extending along a (first direction), OTn (first and second cell boundary) ordered standard cells Civ, Cnd, Cnr, are divided functionally by Cfl (multiple cells). またこの半導体装置は、半導体基板SB(図7)と、複数のゲート配線GW(ゲート電極)とを有する。 The semiconductor device includes a semiconductor substrate SB (FIG. 7), and a plurality of gate lines GW (gate electrode). 複数のゲート配線GW(図14)は、半導体基板SB(図7)上において方向Xに直交する方向Y(第2方向)に沿って延び、かつスタンダードセルCiv、Cnd、Cnr、Cflの各々において方向Xに均等の間隔(第1ピッチ)で配置されている。 A plurality of gate lines GW (FIG. 14) extends along a direction orthogonal to the direction X Y (second direction) on the semiconductor substrate SB (FIG. 7), and standard cells Civ, Cnd, Cnr, in each Cfl They are arranged at equal intervals (first pitch) in the direction X. スタンダードセルCiv、Cnd、Cnr、Cflの各々は、図14に示すように、方向Xに沿って上記間隔(第1ピッチ)の整数倍の幅を有する。 Standard cells Civ, Cnd, Cnr, each Cfl, as shown in FIG. 14, has a width of an integral multiple of the spacing (first pitch) along the direction X.

またスタンダードセルCiv、Cnd、Cnr、Cfl(図14)の各々はpMIS領域Rp(第1領域)およびnMIS領域Rn(第2領域)を含む。 Also includes standard cells Civ, Cnd, Cnr, Cfl the each pMIS region Rp (first region) and nMIS region Rn (second region) (FIG. 14). pMIS領域Rpは第1の外縁OTpとnMIS領域Rnとに挟まれるように配置されている。 pMIS region Rp is arranged to be sandwiched between the first outer edge OTp and nMIS region Rn. nMIS領域はpMIS領域と第2の外縁OTnとに挟まれるように配置されている。 nMIS regions are arranged sandwiching the pMIS region and the second outer edge OTn. 半導体基板SB(図7)は、pMIS領域Rpにおいてn型(第1導電型)を有するn型ウエルWn(第1ウエル)を含み、かつnMIS領域Rnにおいてp型(第2導電型)を有するp型ウエルWp(第2ウエル)を含む。 The semiconductor substrate SB (FIG. 7) includes an n-type in the pMIS region Rp n-type well Wn having (first conductivity type) (first well), and has p-type in the nMIS region Rn (second conductivity type) p-type well Wp containing (second well). またこの半導体装置は、n型ウエルWnの一部の上に形成され、かつp型を有するp型拡散領域Ap(第1拡散領域)と、p型ウエルWpの一部の上に形成され、かつn型を有するn型拡散領域An(第2拡散領域)とを有する。 Also, this semiconductor device is formed on a portion of the n-type well Wn, and a p-type diffusion region Ap (first diffusion region) having a p-type, is formed on a portion of the p-type well Wp, and it has an n-type diffusion region an (second diffusion region) having an n-type.

(実施の形態4) (Embodiment 4)
図16を参照して、本実施の形態の半導体装置SDは半導体基板SBを有し、半導体基板SB上に、I/O領域101と、CPU・ロジック領域102と、メモリ領域103と、PLL(Phase-Locked Loop)領域104と、アナログ領域105とを有する。 Referring to FIG. 16, the semiconductor device SD according to the present embodiment includes a semiconductor substrate SB, on the semiconductor substrate SB, the I / O region 101, a CPU · logic region 102, a memory area 103, PLL ( a Phase-Locked Loop) region 104, and an analog region 105.

主に図17を参照して、半導体装置SDは、少なくともマイクロコンピュータとフラッシュメモリとが形成され、半導体集積回路装置の全体的な制御・処理機能と、電気的に一括消去可能なプログラマブルメモリ機能とを有する回路構成となっており、プロセッサCPU、フラッシュメモリFlash、ランダムアクセスメモリ/キャッシュメモリRAM/Cache、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSC、ユーザブレークコントローラUBC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、A/DコンバータA/D、ウォッ Referring mainly to FIG. 17, the semiconductor device SD is at least a microcomputer and flash memory formation, and overall control and processing functions of the semiconductor integrated circuit device, and electrically collectively erasable programmable memory function has a circuit configuration having a processor CPU, a flash memory Flash, random access memory / cache memory RAM / cache, the data transfer controller DTC, direct memory access controller DMAC, the bus state controller BSC, user break controller UBC, interrupt controller INTC , a serial communication interface SCI, multi-function timer pulse unit MTU, compare match timer CMT, A / D converter A / D, watchdog ドッグタイマWDT、フェーズルックトループ回路PLLなどのユニットから構成されている。 Dog timer WDT, and a unit, such as phase look Troup circuit PLL.

好ましくは上記のユニットのうち、プロセッサCPU、データトランスファコントローラDTC、ダイレクトメモリアクセスコントローラDMAC、バスステートコントローラBSC、ユーザブレークコントローラUBC、割り込みコントローラINTC、シリアルコミュニケーションインタフェースSCI、マルチファンクションタイマパルスユニットMTU、コンペアマッチタイマCMT、およびウォッチドッグタイマWDTの少なくとも1つは、そのロジック部分(論理回路部分)がセル領域CR(図18)のみからなる。 Preferably among the above units, the processor CPU, the data transfer controller DTC, direct memory access controller DMAC, the bus state controller BSC, user break controller UBC, interrupt controller INTC, serial communication interface SCI, multi-function timer pulse unit MTU, compare match timer CMT, and at least one watchdog timer WDT, the logic portion (logic circuit portion) consists only of the cell region CR (FIG. 18).

また好ましくは上記のユニットのうち、フラッシュメモリFlash、およびランダムアクセスメモリ/キャッシュメモリRAM/Cacheの少なくともいずれかは、その周辺回路であるロジック部分(論理回路部分)がセル領域CR(図18)のみからなる。 Also preferably of the above units, flash memory Flash, and at least either of a random access memory / cache memory RAM / Cache, logic portion is a peripheral circuit (logic circuit portion) only the cell region CR (FIG. 18) consisting of.

また好ましくは、A/DコンバータA/D、ウォッチドッグタイマWDT、およびフェーズルックトループ回路PLLの少なくとも1つは、その制御部であるロジック部分がセル領域CR(図18)のみからなる。 Also preferably, A / D converter A / D, watchdog timer WDT, and phase at least one of the look-Troop circuit PLL is logic portion is a control unit consists only of the cell region CR (FIG. 18).

主に図18を参照して、セル領域CRは、互いに間隔を空けてx方向(第1の方向)に沿って延びる第1および第2セル境界B1、B2の間を埋める列領域LRを有する。 Referring mainly to FIG. 18, the cell region CR has a row region LR to fill the space between the first and second cell boundary B1, B2 extend along the x-direction (first direction) at a distance from each other . 列領域LRはx方向に沿って配列された複数のセルCLによって機能的に区画されている。 Row region LR is functionally partitioned by a plurality of cells CL arranged along the x direction. すなわちセルCLの各々は、y方向に延びるセル境界BCによって、x方向において区画されている。 That Each cell CL is the cell boundary BC extending in the y-direction, it is divided in the x-direction.

またセル領域CRは、複数のゲート電極GTが設けられている。 The cell region CR is provided with a plurality of gate electrodes GT. 複数のゲート電極GTの各々は、半導体基板SB上においてx方向に直交するy方向(第2の方向)に沿って延びている部分を有する。 Each of the plurality of gate electrodes GT has a portion extending along the y direction orthogonal to the x direction on the semiconductor substrate SB (second direction). また複数のゲート電極GTは、複数のセルCLの各々においてx方向に第1ピッチP1で配置されている。 The plurality of gate electrode GT is disposed in the x-direction in each of a plurality of cells CL in the first pitch P1. 複数のセルCLの各々は、x方向に沿って第1ピッチP1の整数倍の幅Wを有する。 Each of the plurality of cells CL has a integral multiple of the width W of the first pitch P1 along the x direction.

なお図18においては図を見やすくするためにゲート電極GTの形状を単純化して示している。 In FIG. 18 shows a simplified shape of the gate electrode GT for clarity of illustration. ゲート電極GTのより詳しい形状については後述する。 It will be described later more the shape of the gate electrode GT.

主に図19〜図22を参照して、半導体装置SDは、セル領域CR(図18)を含む。 Referring mainly to FIG. 19 to FIG. 22, the semiconductor device SD includes a cell region CR (FIG. 18). また半導体装置SDは、半導体基板SB(図21および図22)と、複数のゲート電極GTと、フィールド酸化膜501と、層間絶縁膜401と、メタル配線MTと、コンタクトCTとを有する。 The semiconductor device SD includes a semiconductor substrate SB (FIGS. 21 and 22), a plurality of gate electrodes GT, a field oxide film 501, an interlayer insulating film 401, a metal wiring MT, and a contact CT.

セルCL(図18)の各々はpMIS領域Rp(第1領域)およびnMIS領域Rn(第2領域)を含み、pMIS領域Rpは第1セル境界B1とnMIS領域Rnとに挟まれるように配置され、nMIS領域RnはpMIS領域Rpと第2セル境界B2とに挟まれるように配置されている。 Each cell CL (FIG. 18) includes a pMIS region Rp (first region) and nMIS region Rn (second region), pMIS region Rp is arranged to be sandwiched between the first cell boundary B1 and nMIS region Rn , nMIS region Rn are arranged sandwiching the pMIS region Rp and the second cell boundary B2. pMIS領域RpおよびnMIS領域Rnは、pn境界BRを介して隣り合っている。 pMIS region Rp and nMIS region Rn are adjacent via the pn boundary BR.

半導体基板SB(図21および図22)は、pMIS領域Rpにおいてn型(第1導電型)を有するn型ウエルWn(第1ウエル)を含み、かつnMIS領域Rnにおいてp型(第2導電型)を有するp型ウエルWp(第2ウエル)を含む。 The semiconductor substrate SB (FIGS. 21 and 22), n-type in the pMIS region Rp includes n-type well Wn having (first conductivity type) (first well), and p-type in the nMIS region Rn (second conductivity type ) containing p-type well Wp (second well) with.

p型拡散領域Dp(第1拡散領域)(図21および図22)は、n型ウエルWnの一部の上に形成され、かつp型を有する。 p-type diffusion region Dp (first diffusion region) (FIGS. 21 and 22) is formed on a portion of the n-type well Wn, and has a p-type. n型拡散領域Dn(第2拡散領域)(図21および図22)は、p型ウエルWpの一部の上に形成され、かつn型を有する。 n-type diffusion region Dn (second diffusion region) (FIGS. 21 and 22) is formed on a portion of the p-type well Wp, and an n-type.

n型導電領域Ln(第1導電領域)は、第1セル境界B1を跨ぐように形成され、かつ第1セル境界B1に沿って延びている。 n-type conductive region Ln (first conductive region) is formed so as to straddle the first cell boundary B1, and extends along a first cell boundary B1. またn型導電領域は、n型(第1導電型)を有し、かつ電源電位Vcc(第1電源電位)が供給されている。 The n-type conductivity region has n-type (first conductivity type), and the power supply potential Vcc (first power supply potential) is supplied. p型導電領域Lp(第2導電領域)は、第2セル境界B2を跨ぐように形成され、かつ第2セル境界B2に沿って延びている。 p-type conductive region Lp (a second conductive region) is formed so as to straddle the second cell boundary B2, and extends along a second cell boundary B2. またp型導電領域Lpは、p型(第2導電型)を有し、かつ電源電位Vccと異なる接地電位Vss(第2電源電位)が供給されている。 The p-type conductive region Lp has p-type (second conductivity type), and the power supply potential Vcc and different ground potential Vss (second power supply potential) is supplied.

n型導電領域Lnとp型拡散領域Dpとは、互いに接することで電気的に接続されている。 The n-type conductive region Ln and p-type diffusion region Dp, are electrically connected by contact with each other. またp型導電領域Lpとn型拡散領域Dnとは互いに接することで電気的に接続されている。 The are electrically connected by contact with each other and the p-type conductive region Lp and n-type diffusion region Dn. すなわち半導体装置SDは、電気的な接続のためにButting Diffusion構造を有する。 That is, the semiconductor device SD includes a Butting Diffusion structure for electrical connection. n型導電領域Lnとp型拡散領域Dpとの表面にはシリサイドSC1が形成されており、n型拡散領域Dnとp型導電領域Lpとの表面にはシリサイドSC2が形成されている。 The n-type conductive region Ln and the surface of the p-type diffusion region Dp and silicide SC1 is formed on the surface of the n-type diffusion region Dn and p-type conductivity region Lp and silicide SC2 is formed. このようにシリサイドSC1やSC2が存在することにより、導電型の異なるn型導電領域Lnとp型拡散領域Dpとの間、およびn型導電領域Lnとp型拡散領域Dpとの間が導通することとなる。 By thus silicide SC1 and SC2 exists between the different n-type conductive region Ln and p-type diffusion region Dp conductivity type, and between the n-type conductive region Ln and p-type diffusion region Dp conducts and thus.

なお、図20において図示されていないものの、図20に示されているn型導電領域Lnとp型拡散領域Dpとの表面にはシリサイドSC1が形成されており、n型拡散領域Dnとp型導電領域Lpとの表面にはシリサイドSC2が形成されている。 Incidentally, although not shown in FIG. 20, the surface of the n-type conductive region Ln and p-type diffusion region Dp shown in FIG. 20 is a silicide SC1 is formed, n-type diffusion region Dn and p-type the surface of the electrically conductive region Lp and silicide SC2 is formed.

さらに、図示はしないものの、本実施の形態以下の他の実施の形態や比較例に記載されているButting Diffusion構造を有する様々な実施の形態や比較例において、n型導電領域Lnとp型拡散領域Dpとの表面にはシリサイドSC1が形成されており、n型拡散領域Dnとp型導電領域Lpとの表面にはシリサイドSC2が形成されている。 Furthermore, although not shown, in form and Comparative Examples of the various embodiments with Butting Diffusion structure described in this embodiment in the following other embodiments and comparative examples embodiment, n-type conductive region Ln and p-type diffusion the surface of the region Dp and silicide SC1 is formed on the surface of the n-type diffusion region Dn and p-type conductivity region Lp and silicide SC2 is formed. 上記様々な実施の形態や比較例でも同様に、シリサイドSC1やSC2が存在することにより、導電型の異なるn型導電領域Lnとp型拡散領域Dpとの間、およびn型導電領域Lnとp型拡散領域Dpとの間が導通することとなる。 Similarly, in the various embodiments and comparative examples, by silicide SC1 and SC2 exists between the different n-type conductive region Ln and p-type diffusion region Dp conductivity type, and n-type conductive region Ln and p between the diffusion region Dp is possible to conduct.

メタル配線MTおよびコンタクトCTは、ゲート電極GT、n型導電領域Ln、およびp型導電領域Lpのそれぞれに、ゲート電位Vg、電源電位Vcc、および接地電位Vssを印加することができるように構成されている。 Metal wires MT and contact CT is the gate electrode GT, n-type conductive region Ln, and each of p-type conductivity region Lp, is configured so as to be able to apply the gate potential Vg, the power supply potential Vcc, and the ground potential Vss ing.

次に比較例について説明する。 Next a comparative example will be described.
図23および図24を参照して、本比較例においては、Butting Diffusion構造が設けられていない。 With reference to FIGS. 23 and 24, in this comparative example, Butting Diffusion structure is not provided. このため、n型導電領域Lnおよびp型拡散領域Dpの間の電気的接続と、p型導電領域Lpおよびn型拡散領域Dnとの間の電気的接続とは、メタル配線MTおよびコンタクトCTにより行なわれている。 Therefore, the electrical connection between the n-type conductive region Ln and p-type diffusion region Dp, the electrical connection between the p-type conductive region Lp and n-type diffusion region Dn, the metal wiring MT and contacts CT It has been carried out. すなわち本実施の形態に比してコンタクトCTがより多く設けられている。 That is, the contact CT is provided more than the present embodiment. この結果ゲート電極GTzの配置に制約が生じるので、複数のゲート電極GTzの配置を第1ピッチP1に統一することができない。 This results constraint on the arrangement of the gate electrode GTz occurs, it is impossible to unify the arrangement of a plurality of gate electrodes GTz the first pitch P1. すなわち第1ピッチP1よりも大きい第2ピッチP2や、第2ピッチP2よりも大きい第3ピッチP3が第1ピッチP1と混在している。 That large or second pitch P2 than the first pitch P1, the third pitch P3 is larger than the second pitch P2 are mixed with the first pitch P1. このため本比較例においては高集積化が困難となっている。 High integration has become difficult in this order this comparative example.

本実施の形態によれば、複数のセルCL(図18)の各々は、x方向に沿って第1ピッチP1の整数倍の幅Wを有する。 According to the present embodiment, each of the plurality of cells CL (FIG. 18) has an integral multiple of the width W of the first pitch P1 along the x direction. これにより複数のセルCLによって埋められた列領域LRにおいてゲート電極GTが均等なピッチで配置されるので、設計においてセルCLが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。 Since thereby the gate electrode GT in row region LR buried by a plurality of cells CL are arranged at equal pitches in when the cell CL in the design has been highly integrated also to ensure resolution and stability in lithography be able to.

なお本実施の形態におけるゲート電極GTが形成された層LD1(図20)の構成の代わりに、たとえば以下に示す第1〜第5の変形例における構成が用いられても良い。 Incidentally, instead configuration of the present embodiment of the layer gate electrode GT is formed in the form LD1 (Figure 20), a structure may be employed in the first to fifth modification shown in example below.

主に図25を参照して、第1の変形例の層LD1aにおいては、複数のゲート電極GTは互いに分離されている。 Referring mainly to FIG. 25, in the layer LD1a the first modification, a plurality of gate electrodes GT are separated from each other. またゲート電極GTの各々は、y方向(図25における縦方向)に沿ってpMIS領域RpおよびnMIS領域Rnに跨っており、pMISトランジスタのゲートとしての機能とnMISトランジスタのゲートとしての機能との両方を有する。 Both also respective gate electrodes GT is across pMIS region Rp and nMIS region Rn along a (vertical direction in FIG. 25) y-direction, and functions as a gate function and nMIS transistor as the gate of the pMIS transistor having.

図26を参照して、第2の変形例の層LD1bにおいては、複数のゲート電極GTは互いに電気的に接続されている。 Referring to FIG. 26, in the layer LD1b the second modification, a plurality of gate electrodes GT are electrically connected to each other.

主に図27を参照して、第3の変形例の層LD1cにおいては、複数のゲート電極GTは、外部からの電位の制御を受け、トランジスタのソース・ドレイン間の導通/非導通を制御する制御電極(図27における中央のゲート電極GT)と、外部から電位が制御されない、または外部から電位が制御されるものの、トランジスタのソース・ドレイン間の導通/非導通は制御しないダミー電極(図27における左右両端のゲート電極GT)とを含む。 Referring mainly to FIG. 27, in the layer LD1c the third modification, a plurality of gate electrode GT, under the control of the potential from the outside, for controlling conduction / non-conduction between the source and the drain of the transistor a control electrode (the center of the gate electrode GT in Figure 27), not potential externally controlled, or although the potential from the outside is controlled, the dummy electrode (FIG conduction / non-conduction between the source and the drain of the transistor is not controlled 27 and a gate electrode GT) in the left and right ends in. このダミー電極は、複数のセルCL(図18)の1つの中に配置されている。 The dummy electrode is arranged in one of a plurality of cells CL (FIG. 18). また制御電極が1つのダミー電極と電気的に接続されている。 The control electrode is electrically connected to one of dummy electrodes.

主に図28を参照して、第4の変形例の層LD1dにおいては、第1の変形例の層LD1a(図25)と異なり、y方向(図25における縦方向)に延びるゲート電極GTの各々は、p型拡散領域Dp上に位置する部分と、n型拡散領域Dn上に位置する部分とが電気的に分離されている。 Referring mainly to FIG. 28, in the layer LD1d the fourth modification, unlike the layer LD1a the first modification (FIG. 25), the gate electrode GT extending (vertical direction in FIG. 25) y-direction each has a portion located on the p-type diffusion region Dp, and a portion located on the n-type diffusion region Dn are electrically isolated. またx方向(図28における横方向)に互いに隣り合うゲート電極GTにおいて、一方のゲート電極GT(図28における左方のゲート電極GT)のp型拡散領域Dp上に位置する部分と、他方のゲート電極GT(図28における右方のゲート電極GT)のn型拡散領域Dn上に位置する部分とが電気的に接続されている。 Also in the gate electrode GT adjacent to each other in the (lateral direction in FIG. 28) x-direction, a portion located on the p-type diffusion region Dp of (the gate electrode GT of the left side in FIG. 28) one of the gate electrode GT, the other and n-type diffusion portion located on a region Dn of the gate electrode GT (gate electrode GT of the right in FIG. 28) are electrically connected.

図29を参照して、第5の変形例の層LD1eにおいては、x方向(図28における横方向)に互いに隣り合うゲート電極GTにおいて、一方のゲート電極GT(図28における左方のゲート電極GT)のp型拡散領域Dp上およびn型拡散領域Dn上のそれぞれに位置する部分と、他方のゲート電極GT(図28における右方のゲート電極GT)のn型拡散領域Dn上およびp型拡散領域Dp上に位置する部分とが電気的に接続されている。 Referring to FIG. 29, in the layer LD1e the fifth modified examples shown, x direction in the gate electrode GT adjacent to each other in the (lateral direction in FIG. 28), the gate electrode of the left of one of the gate electrode GT (FIG. 28 portion and, n-type diffusion region Dn and p-type of the other gate electrode GT (gate electrode GT of the right in FIG. 28) located on each of the p-type diffusion region Dp and on the n-type diffusion region Dn of GT) a portion located on the diffusion region Dp are electrically connected.

また図17に示すように、プロセッサCPUは、たとえばRISC(Reduced Instruction Set Computer)タイプの命令セットを持っている中央処理装置である。 In addition, as shown in FIG. 17, the processor CPU is a central processing unit, for example, has a RISC (Reduced Instruction Set Computer) type instruction set. このCPUは、基本的には1命令1サイクルで動作するので、命令実行速度が飛躍的に向上され、また内部32ビット構成となっており、データ処理能力が強化されている。 The CPU, since the operation is basically one instruction per cycle, the instruction execution speed is greatly improved, also, the 32-bit internal architecture, data throughput is enhanced. このCPUの特長としては、汎用レジスタマシン(汎用レジスタが32ビット×16本、コントロールレジスタが32ビット×3本、システムレジスタが32ビット×4本)、RISC対応の命令セット(命令長が16ビット固定長によるコード効率の向上、ロードストアアーキテクチャ(基本演算はレジスタ間で実行)、遅延分岐命令の採用で分岐時のパイプラインの乱れを軽減、C言語指向の命令セット、命令実行時間が1命令/1サイクル(28MHz動作時で35ns/命令)、アドレス空間がアーキテクチャ上は4GB、乗算器内蔵により、32×32→64乗算を2〜4サイクル実行、32×32+64→64積和演算を2〜4サイクル実行、5段パイプライン方式などの各種機能が備えられている。 The feature of this CPU, the general purpose register machine (general purpose registers 32 bits × 16, three control registers 32 bits ×, 4 system registers are 32 bits ×), RISC corresponding instruction set (instruction length 16 bits improve code efficiency by a fixed length, (performed between basic operations are register) load store architecture, reduce pipeline disruption during branch delayed branch instruction, the instruction set of C language, the instruction execution time is 1 instruction / 1 cycle (35 ns / instruction at 28MHz operation), the address space is architecturally 4GB, the chip multiplier, 32 × 32 → 64 multiply executed in two to four cycles, 32 × 32 + 64 → 64 2~ product-sum operation 4-cycle execution, various functions such as 5-stage pipeline system is provided.

フラッシュメモリFlashは、たとえば64Kバイトまたは128Kバイトの電気的に一括消去可能なプログラマブルメモリを内蔵する回路である。 Flash memory Flash is a circuit that incorporates an electrically collectively erasable programmable memory of 64K bytes or 128K bytes for example. このFlashは、たとえば32ビット幅のデータバスを介してCPUとDMAC、DTCに接続されている。 The Flash, for example via a 32-bit data bus is connected CPU and DMAC, the DTC. CPU、DMAC、DTCは8、16または32ビット幅でFlashをアクセスすることができる。 CPU, DMAC, DTC can access the Flash in 8, 16 or 32 bits wide. このFlashのデータは、常に1ステートでアクセスすることができる。 Data of this Flash can always be accessed in one state.

ランダムアクセスメモリ/キャッシュメモリRAM/Cacheは、たとえば4KBのランダムアクセスメモリRAMと、1KBのキャッシュメモリCacheからなるメモリである。 Random access memory / cache memory RAM / Cache is, for example, and 4KB of random access memory RAM, is a memory consisting of a cache memory Cache of 1KB. このCacheの特長としては、命令コードおよびPC相対読み出し・データキャッシング、ライン長は4バイト(1ロングワードは2命令長分)、キャッシュタグは256エントリ、ダイレクトマップ方式、内蔵ROM/RAM、内蔵I/Oエリアはキャッシュ対象外、内蔵RAMと兼用しており、キャッシュイネーブル時は内蔵RAMのうち2KBをアドレスアレイ・データアレイとして使用などの各種機能が備えられている。 The feature of this Cache, the instruction code and PC relative read data caching, the line length is 4 bytes (longword 2 instruction length min), cache tags 256 entry, the direct mapping system, internal ROM / RAM, internal I / O area outside cached, internal RAM and serves also has a cache enabled provided with various functions such as the use as an address array data array 2KB of on-chip RAM.

データトランスファコントローラDTCは、割り込みまたはソフトウェアによって起動され、データ転送を行なうことができる回路である。 Data transfer controller DTC is activated by an interrupt or software, it is a circuit capable of performing data transfer. このDTCの特長としては、周辺I/Oの割り込み要求によりCPUと独立したデータ転送が可能、割り込み要因毎に転送モードを設定可能(メモリ上に転送モードを設定)、1つの起動要因に対して、複数のデータ転送が可能、豊富な転送モード(ノーマルモード/リピートモード/ブロック転送モード)の選択が可能、転送単位をバイト/ワード/ロングワードに設定可能、DTCを起動した割り込みをCPUに要求(1回のデータ転送終了後にCPUに対する割り込みを発生可能、指定したデータ転送の全ての終了後にCPUに割り込みを発生可能)、ソフトウェアによる転送の起動可能などの各種機能が備えられている。 The feature of this DTC, capable of transferring data and a separate CPU by an interrupt request of the peripheral I / O, can be set as the transfer mode for each interrupt source (transfer mode set in memory), for one activation source multiple data transfer enabled, can be selected rich transfer mode (normal mode / repeat mode / block transfer mode) can be set as the transfer unit into a byte / word / longword, request an interrupt that activated the DTC CPU (an interrupt to the CPU can be generated after the end of one data transfer, can generate an interrupt to the CPU after all specified data transfer completion), various functions such as bootable transfer by software is provided. また、アドレス空間は転送元アドレス、転送先アドレスとも32ビットで指定でき、転送対象デバイスは内蔵メモリであるフラッシュメモリFlash、RAM/Cacheや、外部メモリ、内蔵周辺回路などに対してデータ転送が行なわれる。 The address space can be designated by a source address, destination address with 32-bit transfer, the transfer target device is a flash memory Flash which is built-in memory, or RAM / Cache, the data transfer is made to an external memory, on-chip peripheral circuits It is.

ダイレクトメモリアクセスコントローラDMACは、たとえば4チャネルからなり、DACK(転送要求受付信号)付き外部デバイス、外部メモリ、メモリマップト外部デバイス、内蔵周辺回路(DMAC、BSC、UBCを除く)間のデータ転送を、CPUに代わって高速に行なうことができる回路である。 Direct memory access controller DMAC is made of, for example, 4-channel, DACK (transfer request acknowledge signal) with external devices, memory-mapped external device, on-chip peripheral circuit data transfer between (DMAC, BSC, excluding UBC), CPU a circuit capable of performing a high speed in place of. このDMACを使うとCPUの負担を減らすと共に半導体装置SDの動作効率を上げることができる。 With this DMAC while reducing the burden on the CPU can increase the operating efficiency of the semiconductor device SD. このDMACの特長としては、サイクルスチール転送をサポート、デュアルアドレスモード転送をサポート、直接転送モード/間接転送モード切り替え可能(チャネル3のみ)であり、この直接転送モードは転送元アドレスにあるデータを転送先アドレスに転送し、また間接転送モードとは転送元アドレスにあるデータをアドレスとして、そのアドレスにあるデータを転送先アドレスに転送する機能である。 The feature of this DMAC, supports cycle steal transfer, support dual address mode transfer, a direct transfer mode / indirect transfer mode switchable (channel 3 only), the direct transfer mode transfers the data in the transfer source address was transferred first address, also the indirect transfer mode as the address data in the transfer source address, a function of transferring the data at that address to the destination address. また、特定のチャネルにおいて、リロード機能、外部リクエスト、内蔵回路、オートリクエストによる転送要求機能があり、さらにバスモードの選択、優先順位固定モード、ラウンドロビンモードによる優先順位の設定、CPUへの割り込み要求などの各種機能が備えられている。 Also, in certain channels, reload function, external request, on-chip circuitry, there is a transfer request function by auto request, further selection of the bus mode, priority fixed mode, setting the priority by the round robin mode, an interrupt request to the CPU various functions are provided, such as.

バスステートコントローラBSCは、アドレス空間の分離、各種メモリに応じた制御信号の出力などを行なう回路である。 Bus state controller BSC, the separation of the address space, a circuit for performing such outputs control for various types of memory. これにより、外付け回路なしにDRAM、SRAM、ROMなどを半導体装置SDに直結することが可能となっている。 Thus, it is possible to directly DRAM without external circuit, SRAM, ROM or the like to the semiconductor device SD. このBSCの特長としては、外部拡張時のメモリアクセスをサポート(外部データバスは32ビット)、アドレス空間を5エリアに分割(SRAM空間×4エリア、DRAM空間×1エリア)、各エリアにはバスサイズ(8/16/32ビット)、ウェイトサイクル数、各エリアに対応したチップセレクト信号の出力、DRAM空間アクセス時にDRAM用バーRAS、バーCAS信号の出力、RASプリチャージタイム確保用Tpサイクル発生可能などの特性を設定可能、DRAMバーストアクセス機能(DRAMの高速アクセスモードサポート)、DRAMリフレッシュ機能(プログラマブルなリフレッシュ間隔、バーCAS befor バーRASリフレッシュ/セルフリフレッシュをサポート)、外部ウェイト信号によるウェイトサイ The feature of this BSC, supports memory access during external expansion (external data bus is 32 bits), divide the address space into 5 areas (SRAM space × 4 area, DRAM space × 1 area), the bus for each area size (8/16/32 bit), the number of wait cycles, the output of the chip select signal corresponding to each area, DRAM bar RAS to DRAM space access, the output of the CAS signal, RAS precharge time assurance Tp cycle can be generated can be set characteristics such as, DRAM burst access function (high-speed access mode support DRAM), DRAM refresh function (programmable refresh interval, support bar CAS befor the RAS refresh / self refresh) wait Sai by external wait signal ルの挿入可能、アドレスデータマルチプレクスI/Oデバイスをアクセス可能などの各種機能が備えられている。 Le insertable, various functions such as access address data multiplex I / O device is provided.

ユーザブレークコントローラUBCは、ユーザのプログラムデバッグを容易にする機能を提供する回路である。 User break controller UBC is a circuit that provides functionality that facilitates program debugging. このUBCにブレーク条件を設定すると、CPUまたはDMACおよびDTCによるバスサイクルの内容に応じて、ユーザブレーク割り込みが発生される。 When setting a break condition to the UBC, according to the contents of the bus cycle by the CPU or DMAC and DTC, the user break interrupt is generated. この機能を使用することによって、高機能のセルフモニタデバッガを容易に作成でき、大規模なインサーキットエミュレータを使用しなくても、半導体装置SD単体で手軽にプログラムをデバッグすることが可能となっている。 By using this feature, it is easy to create a self-monitoring debugger, even without using a large-scale in-circuit emulator, it is possible to easily debug their program in the semiconductor device SD alone there. このUBCの特長としては、CPUやDMACが、ある設定した条件のバスサイクルを生成すると割り込みを発生し、またオンチップデバッガの構築が容易であり、さらにブレーク条件としてはアドレス、CPUサイクルまたはDMA/DTCサイクル、命令フェッチまたはデータアクセス、読み出しまたは書き込み、オペランドサイズ(ロングワード、ワード、バイト)が設定でき、このブレーク条件の成立により、ユーザブレーク割り込みが発生し、ユーザが作成したユーザブレーク割り込み例外ルーチンを実行させることができるようになっている。 The feature of this UBC, CPU or DMAC generates a bus cycle with specified conditions and generates an interrupt, also is easily constructed on-chip debugger, further address as a break condition, CPU cycles or DMA / DTC cycle, instruction fetch or data access, read or write, the operand size can be set (long word, words, bytes), the establishment of the break condition, the user break interrupt occurs, the user break interrupt exception routine created by the user and it is capable to run.

割り込みコントローラINTCは、割り込み要因の優先順位を判定し、プロセッサCPUへの割り込み要求を制御する回路である。 Interrupt controller INTC determines the priority of interrupt sources and a circuit for controlling an interrupt request to the processor CPU. このINTCには、各割り込みの優先順位を設定するためのレジスタがあり、これによりユーザが設定した優先順位に従って、割り込み要求を処理させることができる。 The INTC, there is a register for setting the priority of each interrupt, thereby in accordance with the priority set by the user, it is possible to process the interrupt request. このINTCの特長としては、外部割り込み端子が9本、内部割り込み要因が43要因、16レベルの優先順位設定が可能であり、さらにNMI端子の状態を示すノイズキャンセラ機能、割り込みが発生したことを外部へ出力可能として、半導体装置SDがバス権を開放しているときに内蔵周辺回路割り込みが発生したことを外部バスマスタに知らせ、バス権を要求することができるようになっている。 The feature of this INTC, external interrupt pin is nine, the internal interrupt source is 43 factors, 16 priority levels are possible, further noise-canceling function indicating the status of the NMI pin, that an interrupt has occurred outside as can be outputted, the semiconductor device SD is enabled to be informed that the internal peripheral circuit interrupt occurs while opening the bus to the external bus master requests the bus right.

シリアルコミュニケーションインタフェースSCIは、たとえば独立した2チャネルからなり、この2チャネルは同一の機能を持っている。 Serial communication interface SCI, for example made of two independent channels, the two channels have the same function. このSCIは、調歩同期式通信とクロック同期式通信の2方式でシリアル通信ができる回路である。 The SCI is a circuit capable of serial communication 2 mode of asynchronous communication and clock synchronous communication. また、複数のプロセッサ間のシリアル通信機能(マルチプロセッサ通信機能)が備えられている。 The serial communication function between a plurality of processors (multiprocessor communication function) is provided. このSCIの特長としては、1チャネルあたり、調歩同期/クロック同期式モードの選択が可能、送受信を同時に行なうことが可能(全二重)、専用のボーレートジェネレータの内蔵、マルチプロセッサ間の通信機能などの各種機能が備えられている。 The feature of this SCI, per channel, can be selected asynchronous / synchronous mode, it is possible to perform transmission and reception simultaneously (full duplex), built-in dedicated baud rate generator, such as a communication function between Multiprocessor various functions are provided for.

マルチファンクションタイマパルスユニットMTUは、たとえば6チャネルの16ビットタイマにより構成される回路である。 Multifunction timer pulse unit MTU is a circuit constituted by, for example, 6 channels 16-bit timer. このMTUの特長としては、16ビットタイマ5チャネルをベースに最大16種類の波形出力または最大16種類のパルスの入出力処理が可能、16本のアウトプットコンペアレジスタ兼インプットキャプチャレジスタ、総数16本の独立したコンパレータ、8種類のカウンタ入力クロックを選択可能、インプットキャプチャ機能、パルス出力モード(ワンショット/トグル/PWM/相補PWM/リセット同期PWM)、複数カウンタの同期化機能、相補PWM出力モード(6相のインバータ制御用ノンオーバラップ波形を出力、デッドタイム自動設定、PWMデューティを0〜100%任意に設定可能、出力OFF機能)、リセット同期PWMモード(任意デューティの正相・逆相PWM波形を3相出力)、位相計数モード(2相エンコ The feature of this MTU, 16-bit timer 5 channels can up to 16 different waveforms output or up to 16 different input and output processing of the pulses based on, 16 output compare and input capture registers, the total number 16 of independent comparators, eight counter clock selection, input capture function, pulse output mode (one shot / toggle / PWM / complementary PWM / reset synchronous PWM), synchronization of multiple counters, complementary PWM output mode (6 outputting inverter control non-overlapping waveform of the phase, the dead time set automatically, can set the PWM duty 0-100% optionally, output OFF function), the positive and negative phase PWM waveforms of the reset synchronous PWM mode (optional duty 3-phase output), phase counting mode (2-phase ene ダ計数処理が可能)などの各種機能が備えられている。 Various functions of the dust counting available), etc. are provided.

コンペアマッチタイマCMTは、たとえば2チャネルからなり、16ビットフリーランニングカウンタ、1つのコンペアレジスタなどからなり、コンペアマッチで割り込み要求を発生させる機能が備えられている。 Compare match timer CMT is made of, for example, 2-channel, 16-bit free-running counter, consist such as one of the compare register, a function for generating an interrupt request at compare match is provided.

A/DコンバータA/Dは、10ビット×8チャネルであり、外部トリガによる変換を可能にすると共に、サンプル&ホールド機能を2ユニット内蔵して、同時に2チャネルがサンプリング可能となっている。 A / D converter A / D is 10 bits × 8 channels, while enabling conversion by an external trigger, the sample-and-hold function incorporates two units, two channels at the same time has become possible sampling.

ウォッチドッグタイマWDTは、1チャネルのタイマで、システムの監視を行なうことができる回路である。 Watchdog timer WDT is a single-channel timer, a circuit capable of performing monitoring of the system. このWDTは、システムの暴走などによりカウンタの値をCPUが正しく書き換えられずにオーバフローすると、外部にオーバフロー信号を出力する。 The WDT is it to overflow value of the counter, thus runaway system without CPU is rewritten properly, and outputs an overflow signal to the outside. 同時に、半導体装置SDの内部リセット信号を発生することもできる。 At the same time, it is also possible to generate an internal reset signal of the semiconductor device SD. WDTとして使用しないときには、インターバルタイマとして使用することもできる。 When not used as WDT it can also be used as an interval timer. インターバルタイマとして使用した場合には、カウンタがオーバフローする毎にインターバルタイマ割り込みを発生する。 When used as an interval timer, counter generates an interval timer interrupt each time it overflows. また、WDTはスタンバイモードの解除時にも使用されるようになっている。 In addition, WDT is adapted to be also used at the time of release of the standby mode. なお、内部リセット信号は、レジスタの設定により発生させることができ、リセットの種類はパワーオンリセットまたはマニュアルリセットを選択できる。 The internal reset signal can be generated by setting the register, the type of reset can select a power-on reset or manual reset. このWDTの特長としては、ウォッチドッグタイマ/インターバルタイマの切り換えが可能、カウントオーバフロー時、内部リセット、外部信号または割り込みを発生させる機能などが備えられている。 The feature of this WDT, can be switched watchdog timer / interval timer, when the count overflows, an internal reset function and for generating an external signal or interrupt is provided.

フェーズルックトループ回路PLLは、たとえばクロック発振器を内蔵し、クロック逓倍用のPLL回路として動作する回路となっている。 Phase Look Troop circuit PLL, for example a built-in clock generator, has a circuit that operates as a PLL circuit for clock multiplication.

(実施の形態5) (Embodiment 5)
図30および図31を参照して、本実施の形態の半導体装置は、ゲート電極GTが形成された層LD2(図30)を有する。 With reference to FIGS. 30 and 31, the semiconductor device of the present embodiment has a layer LD2 which the gate electrode GT is formed (FIG. 30). この層LD2の部分Xa〜Xfの各々におけるゲート電極GTの配置について、比較例と対比しつつ、以下に詳しく説明する。 The arrangement of the gate electrode GT in each part Xa~Xf of this layer LD2, while in comparison with a comparative example will be described in detail below.

図32および図33を参照して、部分Xaにおいて、ゲート電極GTは制御電極GTcおよびダミー電極GTdを有する。 With reference to FIGS. 32 and 33, in a portion Xa, gate electrode GT has a control electrode GTc and the dummy electrode GTd. 制御電極GTcおよびダミー電極GTdは、x方向(図31〜図33における横方向)に互いに隣り合っている。 Control electrodes GTc and the dummy electrode GTd are next to each other (horizontal direction in FIGS. 31 to 33) x-direction. またゲート電極GTの各々の側面上には、絶縁体からなるサイドウォールSWが設けられている。 Also On each side of the gate electrode GT, sidewall SW made of an insulating material is provided.

p型拡散領域Dpおよびn型拡散領域Dnのそれぞれは、n型導電領域Lnおよびp型導電領域Lpと電気的に接続されるために、y方向(図32における縦方向)に沿って延びる部分を有する。 Each of p-type diffusion region Dp and n-type diffusion region Dn, to be connected n-type conductivity region Ln and p-type conductivity region Lp and electrically extends along a (vertical direction in FIG. 32) y-direction portion having. すなわちButting Diffusion構造が設けられている。 That Butting Diffusion structure is provided.

上記のButting Diffusion構造において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc1との間は、x方向において距離Da1だけ分離されている。 In the above Butting Diffusion structure, and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc1 are separated in the x direction by a distance Da1. またp型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc2との間は、x方向において、距離Da2だけ分離されている。 Also with each of the p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc2, in x-direction by a distance Da2 are separated. またp型拡散領域Dpおよびn型拡散領域Dnの各々と、ダミー電極GTdとの間は、x方向において、距離Db1だけ分離されている。 Also with each of the p-type diffusion region Dp and n-type diffusion region Dn, between the dummy electrode GTd, in x-direction by a distance Db1 is separated. 距離Db1は、距離Da1およびDa2の各々よりも大きい。 Distance Db1 is greater than each of the distances Da1 and Da2.

主に図41を参照して、一の比較例においては、ダミー電極GTdが設けられていないために複数のゲート電極を第1ピッチP1(図18)で規則的に配置することが困難となる。 Referring mainly to FIG. 41, in one of the comparative example, it is difficult to regularly arrange the plurality of gate electrodes in the first pitch P1 (Figure 18) to the dummy electrodes GTd is not provided . この結果、リソグラフィにおいて解像度および安定性を確保することが困難となる。 As a result, it is difficult to ensure the resolution and stability in lithography.

これに対して上記の部分Xa(図32)の構成によれば、ダミー電極GTdを用いてゲート電極GT間の間隔を調整することができるので、複数のゲート電極GTを均等な第1ピッチP1で容易に配置することができる。 On the other hand, according to the configuration of the parts Xa (FIG. 32), it is possible to adjust the distance between the gate electrode GT using a dummy electrode GTd, first pitch equal a plurality of gate electrodes GT P1 in can be easily arranged. よって設計においてセルCLが高集積化された際においても、リソグラフィにおいて解像度および安定性を確保することができる。 Thus even when the cell CL is highly integrated in the design, it is possible to secure the resolution and stability in lithography.

図42および図43を参照して、他の比較例においては、制御電極GTc1およびGTc2のそれぞれのサイドウォールSWによって不純物注入が妨げられるために、Butting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図42および図43における横方向の寸法)が寸法Ec1およびEc2だけ小さくなる。 With reference to FIGS. 42 and 43, the other in the comparative example, in order to impurity implantation is prevented by the respective sidewall SW of the control electrode GTc1 and GTc2, p-type diffusion region Dp and n-type at Butting Diffusion Structure diffusion width region Dn (lateral dimension in FIG. 42 and FIG. 43) is smaller by a dimension Ec1 and Ec2.

そしてp型拡散領域Dpおよびn型拡散領域Dnの各々とダミー電極GTdとの間の距離Dzが距離Da1およびDa2の各々よりも大きくない場合、ダミー電極GTdのサイドウォールSWによって不純物注入が妨げられるために、Butting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図42および図43における横方向の寸法)が寸法Ezだけ小さくなり得る。 And if the distance Dz between each dummy electrode GTd of p-type diffusion region Dp and n-type diffusion region Dn is not greater than each of the distances Da1 and Da2, impurity implantation is prevented by the sidewall SW of the dummy electrodes GTd for, the width of the p-type diffusion region Dp and n-type diffusion region Dn in Butting diffusion structure (lateral dimension in FIG. 42 and FIG. 43) may be reduced by a dimension Ez. これにより、Butting Diffusion構造による電気的接続の抵抗が大きくなったり、あるいは接続がなされなかったりするという問題がある。 Thus, there is a problem that the resistance of the electrical connection by Butting Diffusion structure or not made or increases, or connection.

これに対して上記の部分Xa(図32)の構成によれば、距離Da1およびDa2の各々に比して、距離Db1が大きくされることで、ダミー電極GTdのサイドウォールSWが平面視においてp型拡散領域Dpおよびn型拡散領域Dnの各々と重なることを抑制できる。 p According contrast to the arrangement of a portion Xa (FIG. 32), compared to the respective distances Da1 and Da2, the distance Db1 that is large, the sidewall SW of the dummy electrodes GTd is in a plan view it is possible to prevent the overlapping with each type diffusion region Dp and n-type diffusion region Dn. これによりダミー電極GTdのサイドウォールSWに起因してButting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図32および図33における横方向の寸法)が小さくなることを抑制できる。 Can suppress this by the width of the p-type diffusion region Dp and n-type diffusion region Dn in Butting Diffusion structure due to the sidewall SW of the dummy electrodes GTd (lateral dimension in FIGS. 32 and 33) is reduced . これにより、より確実にButting Diffusion構造を設けることができる。 This makes it possible to provide a more reliable Butting Diffusion structure.

図34を参照して、部分Xbにおいて、ダミー電極GTdはセル境界BCに配置されている。 Referring to FIG. 34, in the portion Xb, dummy electrode GTd are arranged in the cell boundary BC. すなわちダミー電極GTdは、複数のセルのうちx方向に互いに隣り合う1対のセルの境界に配置されている。 That dummy electrode GTd is arranged in the cell boundary of a pair adjacent to each other in the x direction among the plurality of cells. これ以外の部分Xbの構成は、上述した部分Xaと同様である。 Configuration of other portions Xb is the same as part Xa described above.

図35および図36を参照して、y方向(図35における縦方向)において、n型導電領域Lnおよびp型導電領域Lpの各々と、ダミー電極GTdとは、距離Dc1だけ分離されている。 With reference to FIGS. 35 and 36, in the direction (vertical direction in FIG. 35) y-direction, and each of the n-type conductive region Ln and p-type conductivity region Lp, and the dummy electrode GTd, distance Dc1 are separated. またn型拡散領域Dnのうち制御電極GTcと交差する方向(図35における横方向)に延びる部分と、p型導電領域Lpとは、距離Dc2だけ分離されている。 Also a portion extending in a direction (lateral direction in FIG. 35) that crosses the control electrode GTc of n-type diffusion region Dn, the p-type conductive region Lp, distance Dc2 are separated. またp型拡散領域Dpのうち制御電極GTcと交差するように延びる部分と、n型導電領域Lnとは、距離Dc2だけ分離されている。 Also a portion extending so as to intersect with the control electrode GTc of the p-type diffusion region Dp, the n-type conductive region Ln, distance Dc2 are separated.

上記の部分Xc(図35)の構成によれば、Butting Diffusion構造において、ダミー電極GTdのサイドウォールSW(図33)が、図36に示すようには配置されず、ダミー電極GTdのサイドウォールSWが平面視においてp型拡散領域Dpおよびn型拡散領域Dnの各々と重なることを抑制できる。 According to the arrangement of a portion Xc (Fig. 35), Butting in Diffusion structure, the dummy electrode GTd sidewall SW (FIG. 33) is not arranged is as shown in FIG. 36, the dummy electrode GTd sidewall SW There can be suppressed overlapping with each p-type diffusion region Dp and n-type diffusion region Dn in a plan view. これによりダミー電極GTdのサイドウォールSWに起因してButting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図32および図33における横方向の寸法)が小さくなることを抑制できる。 Can suppress this by the width of the p-type diffusion region Dp and n-type diffusion region Dn in Butting Diffusion structure due to the sidewall SW of the dummy electrodes GTd (lateral dimension in FIGS. 32 and 33) is reduced . これにより、より確実にButting Diffusion構造を設けることができる。 This makes it possible to provide a more reliable Butting Diffusion structure.

なおp型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc1との間は、x方向において距離Da3だけ分離されている。 Note the respective p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc1 are separated in the x direction by a distance Da3. またp型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc2との間は、x方向において、距離Da4だけ分離されている。 Also with each of the p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc2, in x-direction by a distance Da4 are separated. またx方向における一方側(図35および図36における左側)において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、ダミー電極GTdとの間は、x方向において距離Db3だけ分離されている。 Also on one side in the x-direction (left side in FIG. 35 and FIG. 36), and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the dummy electrode GTd are separated in the x direction by a distance Db3 . またx方向における他方側(図35および図36における右側)において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、ダミー電極GTdとの間は、x方向において距離Db4だけ分離されている。 In the other side (right side in FIG. 35 and FIG. 36) in the x-direction, and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the dummy electrode GTd are separated in the x direction by a distance Db4 . 距離Da3、Da4、Db3およびDb4の間における大小関係は任意である。 Distance Da3, Da4, the magnitude relation between the Db3 and Db4 is optional.

図37を参照して、部分Xdにおいて、ダミー電極GTdはセル境界BCに配置されている。 Referring to FIG. 37, in a portion Xd, dummy electrode GTd are arranged in the cell boundary BC. すなわちダミー電極GTdは、複数のセルのうちx方向に互いに隣り合う1対のセルの境界に配置されている。 That dummy electrode GTd is arranged in the cell boundary of a pair adjacent to each other in the x direction among the plurality of cells. これ以外の部分Xdの構成は、上述した部分Xcと同様である。 Configuration of other portions Xd is the same as part Xc described above.

図38および図39を参照して、部分XeにおけるButting Diffusion構造において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc1との間は、x方向において距離Da4だけ分離されている。 With reference to FIGS. 38 and 39, the Butting Diffusion structures in part Xe, and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc1 is separated in the x direction by a distance Da4 there. またp型拡散領域Dpおよびn型拡散領域Dnの各々と、制御電極GTc2との間は、x方向において、距離Da5だけ分離されている。 Also with each of the p-type diffusion region Dp and n-type diffusion region Dn, between the control electrode GTc2, in x-direction by a distance Da5 are separated. またx方向における一方側(図38および図39における左側)において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、ダミー電極GTdとの間は、x方向において距離Db4だけ分離されている。 Also on one side in the x-direction (left side in FIG. 38 and FIG. 39), and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the dummy electrode GTd are separated in the x direction by a distance Db4 . またx方向における他方側(図38および図39における右側)において、p型拡散領域Dpおよびn型拡散領域Dnの各々と、ダミー電極GTdとの間は、x方向において距離Db5だけ分離されている。 In (right side in FIG. 38 and FIG. 39) the other side in the x-direction, and each of the p-type diffusion region Dp and n-type diffusion region Dn, between the dummy electrode GTd are separated in the x direction by a distance Db5 . 距離Da4およびDa5のそれぞれは、距離Db4およびDa5よりも大きい。 Each of the distances Da4 and Da5, greater than the distance Db4 and Da5.

上記の部分Xe(図38)の構成によれば、距離Da4が距離Db4よりも大きくされる。 According to the arrangement of the parts Xe (Fig. 38), the distance Da4 is greater than the distance Db4. よって、微細加工工程における重ね合わせ誤差に起因して制御電極GTc1がbutting Diffusion構造の方(図38および図39における右方)にずれて形成されても、制御電極GTc1のサイドウォールSWが平面視においてp型拡散領域Dpおよびn型拡散領域Dnの各々と重なることを抑制できる。 Therefore, fine processing due to superposition error in step towards the control electrode GTc1 is butting Diffusion structure be formed shifted in (right side in FIG. 38 and FIG. 39), the sidewall SW is a plan view of the control electrode GTc1 it is possible to prevent the overlapping with each p-type diffusion region Dp and n-type diffusion region Dn in. これにより制御電極GTc1のサイドウォールSWに起因してButting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図38および図39における横方向の寸法)が小さくなることを抑制できる。 Can be suppressed thereby width of the p-type diffusion region Dp and n-type diffusion region Dn in Butting Diffusion structure due to the sidewall SW of the control electrode GTC1 (lateral dimension in FIG. 38 and FIG. 39) is reduced . これにより、より確実にButting Diffusion構造を設けることができる。 This makes it possible to provide a more reliable Butting Diffusion structure.

また距離Da5が距離Db5よりも大きくされる。 The distance Da5 is greater than the distance Db5. よって、微細加工工程における重ね合わせ誤差に起因して制御電極GTc2がbutting Diffusion構造の方(図38および図39における左方)にずれて形成されても、制御電極GTc2のサイドウォールSWが平面視においてp型拡散領域Dpおよびn型拡散領域Dnの各々と重なることを抑制できる。 Therefore, fine processing control electrode GTc2 due to superposition error in step towards the butting Diffusion structure be formed shifted (left side in FIG. 38 and FIG. 39), the sidewall SW is a plan view of the control electrode GTc2 it is possible to prevent the overlapping with each p-type diffusion region Dp and n-type diffusion region Dn in. これにより制御電極GTc2のサイドウォールSWに起因してButting Diffusion構造におけるp型拡散領域Dpおよびn型拡散領域Dnの幅寸法(図38および図39における横方向の寸法)が小さくなることを抑制できる。 Can be suppressed thereby width of the p-type diffusion region Dp and n-type diffusion region Dn in Butting Diffusion structure due to the sidewall SW of the control electrode GTc2 (lateral dimension in FIG. 38 and FIG. 39) is reduced . これにより、より確実にButting Diffusion構造を設けることができる。 This makes it possible to provide a more reliable Butting Diffusion structure.

図40を参照して、部分Xfにおいて、ダミー電極GTdはセル境界BCに配置されている。 Referring to FIG. 40, in the portion Xf, dummy electrode GTd are arranged in the cell boundary BC. すなわちダミー電極GTdは、複数のセルのうちx方向に互いに隣り合う1対のセルの境界に配置されている。 That dummy electrode GTd is arranged in the cell boundary of a pair adjacent to each other in the x direction among the plurality of cells. これ以外の部分Xeの構成は、上述した部分Xcと同様である。 Configuration of other portions Xe is similar to the portion Xc described above.

なお、本実施の形態の上記以外の構成については、上述した実施の形態4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above-mentioned present embodiment, since it is almost the same as that of the fourth embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

(実施の形態6) (Embodiment 6)
図44および図45を参照して、本実施の形態の半導体装置は、ゲート電極GTが形成された層LD3を有する。 With reference to FIGS. 44 and 45, the semiconductor device of this embodiment has a layer LD3 which the gate electrode GT is formed. この層LD3は、セルYa〜Yeの各々に対応する部分を有する。 This layer LD3 has a portion corresponding to each cell Ya~Ye. セルYa〜Yeのそれぞれは、半導体装置のうち、インバータ、NAND、NOR、トライステートバッファ、およびフリップフロップとして機能する部分を区画している。 Each cell Ya~Ye, in the semiconductor device, an inverter, NAND, NOR, and defines a portion functioning as a tri-state buffer and a flip-flop. セルYa〜Yeの各々は、第1の方向(図44および図45における横方向)に沿って第1ピッチP1の整数倍の幅を有する。 Each cell Ya~Ye has a first direction integral multiples of the width of the first pitch P1 along the (lateral direction in FIGS. 44 and 45). たとえばセルYaおよびYbのそれぞれは、第1ピッチP1の2倍および3倍の幅UaおよびUbを有する。 For example each cell Ya and Yb has twice and three times the width Ua and Ub of the first pitch P1.

なお、本実施の形態の上記以外の構成については、上述した実施の形態4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above-mentioned present embodiment, since it is almost the same as that of the fourth embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

図46を参照して、比較例においては、複数のゲート電極GTが寸法Pa〜Peの間隔で配置されている。 Referring to FIG. 46, in the comparative example, a plurality of gate electrodes GT are arranged at intervals of dimension Pa to Pe. 寸法Pa〜Peは、互いに等しくない寸法を含む。 Dimensions Pa~Pe includes dimensions unequal. セルYaおよびYbのそれぞれは幅UazおよびUbzを有し、幅UazおよびUbzの各々は第1ピッチP1の整数倍の幅を有しない。 Has a width Uaz and Ubz Each cell Ya and Yb, each of the width Uaz and Ubz have no integer multiple of the width of the first pitch P1. この場合、ゲート電極GTが規則的に配置されなくなるので、セルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。 In this case, since the gate electrode GT is not regularly arranged, the cell is highly integrated it is difficult to ensure the resolution and stability in lithography.

本実施の形態によれば、インバータ、NAND、NOR、トライステートバッファ、およびフリップフロップの少なくともいずれかを有する半導体装置において、実施の形態4と同様の効果を得ることができる。 According to this embodiment, an inverter, NAND, NOR, in a semiconductor device having at least one of tri-state buffers, and a flip-flop, it is possible to obtain the same effect as the fourth embodiment.

(実施の形態7) (Embodiment 7)
図47〜図49を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル(フィラーセル)FGとを有する。 Referring to FIG. 47 to FIG. 49, the semiconductor device of this embodiment includes a cell used as a logic circuit, and a dummy (filler cells) FG that is not used as a logic circuit. 論理回路として使用されるセルと、論理回路として使用されないダミーセルFGとの各々のゲート電極GTは、第1の方向(図47〜図49における横方向)に第1ピッチで配置されている。 A cell used as a logic circuit, each of the gate electrode GT of the dummy cell FG that is not used as a logic circuit is arranged at a first pitch (the horizontal direction in FIG. 47-49) the first direction.

ダミーセルFGの第1の例であるダミーセルFGa(図48)はp型拡散領域Dpおよびn型拡散領域Dnを有する。 Dummy cell FGa is a first example of a dummy cell FG (Fig. 48) has a p-type diffusion region Dp and n-type diffusion region Dn. ダミーセルFGの第2の例であるダミーセルFGb(図49)は拡散領域を有しない。 Dummy cell FGb is a second example of the dummy cell FG (Figure 49) does not have a diffusion region.

なお、本実施の形態の上記以外の構成については、上述した実施の形態4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above-mentioned present embodiment, since it is almost the same as that of the fourth embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

図50を参照して、比較例の半導体装置のゲート電極GTzは第1ピッチで配置されていない。 Referring to FIG. 50, a gate electrode GTz of the semiconductor device of the comparative example is not disposed at a first pitch. このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。 When Consequently cells are highly integrated it is difficult to ensure the resolution and stability in lithography.

本実施の形態によれば、半導体装置のチップ全体において、実施の形態4と同様の効果を得ることができる。 According to this embodiment, the entire chip of a semiconductor device, it is possible to obtain the same effect as the fourth embodiment.

(実施の形態8) (Embodiment 8)
図51および図52を参照して、本実施の形態の半導体装置は、論理回路として使用されるセルと、論理回路として使用されないダミーセル(フィラーセル)FMとを有する。 With reference to FIGS. 51 and 52, the semiconductor device of this embodiment includes a cell used as a logic circuit, and a dummy (filler cells) FM that is not used as a logic circuit. 論理回路として使用されるセルと、論理回路として使用されないダミーセルFGとのそれぞれは、メタル配線MTとして、メタル配線MTdと、メタル配線MTfとを有する。 A cell used as a logic circuit, each of the dummy cells FG that is not used as a logic circuit, as a metal wiring MT, has a metal wiring MTd, and a metal wiring MTf. メタル配線MTは、第1の方向(図51の横方向)に延び、かつ第2の方向(図51の縦方向)に第2ピッチで配置されている。 Metal wiring MT is disposed at a second pitch (the vertical direction in FIG. 51) the first direction extends (lateral direction in FIG. 51), and a second direction. よってメタル配線MTfの各々は、第1の方向(図51の横方向)に延び、かつダミーセルFMにおいて第2の方向に第2ピッチで配置されている。 Thus each of the metal wiring MTf extends in a first direction (lateral direction in FIG. 51), and are arranged in a second pitch in the second direction in the dummy cell FM.

なお、本実施の形態の上記以外の構成については、上述した実施の形態4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above-mentioned present embodiment, since it is almost the same as that of the fourth embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

主に図53を参照して、比較例の半導体装置のメタル配線MTzは、ダミーセルFMzにおいて、メタル配線MTf(図51)に示すような同一ピッチでの配置がなされていない。 Referring mainly to FIG. 53, the metal wiring MTz of the semiconductor device of the comparative example, in the dummy cell FMZ, has not been arranged in the same pitch as shown in metal interconnect MTf (Figure 51). このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。 When Consequently cells are highly integrated it is difficult to ensure the resolution and stability in lithography.

本実施の形態によれば、半導体装置のメタル配線層において、リソグラフィにおける解像度および安定性をより確保することができる。 According to this embodiment, the metal wiring layer of the semiconductor device can be further ensured resolution and stability in lithography.

(実施の形態9) (Embodiment 9)
図54を参照して、本実施の形態の半導体装置は、容量セルFCaを有する。 Referring to FIG. 54, the semiconductor device of the present embodiment has a capacitance cell FCa. 容量セルFCaは、半導体装置において、電源電位Vccおよび接地電位Vss間に配置されたデカップリング・コンデンサとして機能する部分を区画している。 Capacity cell FCa, in a semiconductor device, which defines a portion functioning as a decoupling capacitor arranged between a power supply potential Vcc and ground potential Vss. ゲート電極GTは、p型拡散領域Dpおよびn型拡散領域Dnと対向することにより静電容量をなしている。 The gate electrode GT is formed in a capacitance by opposing the p-type diffusion region Dp and n-type diffusion region Dn. すなわちゲート電極GTは、デカップリング・コンデンサの電極の一部をなしている。 That is, the gate electrode GT is formed in a portion of the decoupling capacitor electrode.

図55を参照して、本実施の形態の変形例の半導体装置は、容量セルFCbを有する。 Referring to FIG. 55, a semiconductor device of a modified example of the present embodiment has a capacitance cell FCb. 容量セルFCbにおいて、メタル配線MTは、第1の方向(図55の横方向)に延び、かつ容量セルFCbにおいて第2の方向(図55の縦方向)に第2ピッチで配置されている。 In capacitance cell FCb, metal wiring MT are arranged in the second pitch extending in a first direction (lateral direction in FIG. 55), and a second direction in capacitance cell FCb (vertical direction in FIG. 55). またメタル配線M2はビアV1を介してメタル配線MTに接続されている。 The metal wiring M2 is connected to the metal wiring MT through the via V1.

なお、本実施の形態の上記以外の構成については、上述した実施の形態4の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 The configuration other than the above-mentioned present embodiment, since it is almost the same as that of the fourth embodiment described above are denoted by the same reference numerals for the same or corresponding elements, and description thereof will not be repeated.

主に図56を参照して、比較例の容量セルFCzにおいて、電極ELは、ゲート電極GT(図54)に示すような同一ピッチでの配置がなされていない。 Referring mainly to FIG. 56, the capacitance cell FCz comparative example, electrodes EL, the gate electrode GT is disposed at the same pitch as shown in (FIG. 54) is not made. このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。 When Consequently cells are highly integrated it is difficult to ensure the resolution and stability in lithography. また電極ELは、メタル配線MT(図55)に示すような同一ピッチでの配置がなされていない。 The electrode EL is has not been disposed of at the same pitch as shown in metal interconnect MT (Figure 55). このためセルが高集積化されるとリソグラフィにおいて解像度および安定性を確保することが困難となる。 When Consequently cells are highly integrated it is difficult to ensure the resolution and stability in lithography.

本実施の形態によれば、容量セルFCaにおいてゲート電極GTのリソグラフィにおける解像度および安定性をより確保することができる。 According to this embodiment, it is possible to secure the resolution and stability in lithography gate electrode GT in capacitance cell FCa. また本実施の形態の変形例によれば、容量セルFCbにおいてメタル配線MTのリソグラフィにおける解像度および安定性をより確保することができる。 According to a variant of this embodiment, it is possible to secure the resolution and stability in lithography metal wiring MT in capacitance cell FCb.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。 The embodiments disclosed herein are to be considered as not restrictive but illustrative in all respects. 本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The scope of the invention is defined by the appended claims rather than by the foregoing description, and is intended to include all modifications within the meaning and range of equivalency of the claims.

本発明は、配列された複数個のスタンダードセルを有する半導体装置に特に有利に適用され得る。 The present invention is particularly advantageously applied to a semiconductor device having an array of a plurality of standard cells.

50 半導体装置、51 スタンダードセル領域、51a,Cff,Cfl,Civ,Cnd,Cnr スタンダードセル、52 I/Oセル領域、401 層間絶縁膜、501 フィールド酸化膜、An n型拡散領域、Ap p型拡散領域、B1 第1セル境界、B2 第2セル境界、BC セル境界、CL セル、CR セル領域、CT コンタクト、Dn n型拡散領域、Dp p型拡散領域、FCa,FCb 容量セル、FG,FGa,FGb,FM ダミーセル、Gn nMISゲート配線、Gp pMISゲート配線、GT ゲート電極、GTc,GTc1,GTc2 制御電極、GTd ダミー電極、GW ゲート配線、Ln n型導電領域、Lp p型導電領域、LR 列領域、M1 MIS配線、M1p pMIS配線、M1n nMIS配線、M2 配線、MT 50 semiconductor device, 51 standard cell region, 51a, Cff, Cfl, Civ, Cnd, Cnr standard cell, 52 I / O cell region, 401 an interlayer insulating film, 501 a field oxide film, An n-type diffusion region, Ap p-type diffusion region, B1 first cell boundary, B2 second cell boundary, BC cell boundary, CL cell, CR cell region, CT contacts, Dn n-type diffusion region, Dp p-type diffusion region, FCa, FCb capacitance cell, FG, FGa, FGb, FM dummy cell, Gn nMIS gate wiring, Gp pMIS gate wiring, GT gate electrode, GTc, GTc1, GTc2 control electrode, GTd dummy electrodes, GW gate line, Ln n-type conductivity region, Lp p-type conductivity region, LR row region , M1 MIS wiring, M1p pMIS wiring, M1n nMIS wiring, M2 wiring, MT タル配線、NT nMISトランジスタ、PT pMISトランジスタ、Rn nMIS領域、Rp pMIS領域、SB 半導体基板、SD 半導体装置、SW サイドウォール、V1 Tal wiring, NT nMIS transistor, PT pMIS transistor, Rn nMIS region, Rp pMIS region, SB semiconductor substrate, SD semiconductor device, SW sidewall, V1
ビア、Vcc 電源電位、VD,VDw 電源配線、VS,VSw 接地配線、Vxx Vias, Vcc power supply potential, VD, VDw power wiring, VS, VSw ground wiring, Vxx
接地電位、Wn n型ウエル、Wp p型ウエル。 Ground potential, Wn n-type well, Wp p-type well.

Claims (4)

  1. 半導体基板上に複数のスタンダードセルを有する半導体装置であって、 A semiconductor device having a plurality of standard cells on a semiconductor substrate,
    前記複数のスタンダードセルの各々は、 Each of said plurality of standard cells,
    前記半導体基板の主面上に形成され、第1方向に延びる第1電源配線と、 Said formed on the semiconductor substrate on the principal surface, the first power line extending in a first direction,
    前記半導体基板の主面上に形成され、前記第1方向に延びる第2電源配線であって、かつ、平面視で前記第1方向に直交する第2方向に前記第1 電源配線と所定の間隔をもって配置され、前記第1電源配線と同層の金属層で形成された第2電源配線と Wherein formed on the semiconductor substrate on the principal surface, said first and a second power supply wiring extending in a direction, and said first power line and the predetermined interval in a second direction perpendicular to said first direction in plan view is arranged with a second power wiring formed in the metal layer of the first power line and the same layer,
    記半導体基板の主面に形成され、かつ、前記第1方向に延びる型ウエルと、 It is formed on the main surface of the front Symbol semiconductor substrate, and the n-type well extending before Symbol first direction,
    前記半導体基板の主面に形成され、かつ、前記第1方向に延びるp型ウエルとを有し Wherein formed on the main surface of the semiconductor substrate, and, and a p-type well extending before Symbol first direction,
    前記n型ウエルは、平面視で前記第2方向において前記第1電源配線と前記p型ウエルとの間に形成され、 The n-type well is formed between the first power line in the second direction in plan view and said p-type well,
    前記p型ウエルは、平面視で前記第2方向において前記第2電源配線と前記n型ウエルとの間に形成され、前記複数のスタンダードセルの各々は、さらに、 The p-type well is formed between the second power line in the second direction in plan view and said n-type well, each of the plurality of standard cells, further,
    前記型ウエル上に形成された複数のp型MISトランジスタであって、かつ、前記複数のp型MISトランジスタの各々は、前記n型ウエル上に形成され前記第2方向に延びる第1ゲート電極と前記第1ゲート電極の両側で前記n型ウエル中に形成されたp型のソース領域およびドレイン領域とを有する複数のp型MISトランジスタと、 A plurality of p-type MIS transistor formed on the n-type well, and each of the plurality of p-type MIS transistor has a first gate electrode extending in the second direction is formed on the n-type well a plurality of p-type MIS transistor having a said source and drain regions on both sides in the p-type formed in said n-type well of the first gate electrode,
    前記p型ウエル上に形成された複数のn型MISトランジスタであって、かつ、前記複数のn型MISトランジスタの各々は、前記p型ウエル上に形成され前記第2方向に延びる第2ゲート電極と前記第2ゲート電極の両側で前記p型ウエル中に形成されたn型のソース領域およびドレイン領域とを有する複数のn型MISトランジスタと、 A plurality of n-type MIS transistor formed on the p-type well, and each of the plurality of n-type MIS transistor, a second gate electrode extending in the second direction is formed on the p-type well a plurality of n-type MIS transistor having a said source and drain regions on both sides in the n-type formed in said p-type well of the second gate electrode,
    前記n型ウエル上に形成され、前記第1方向に延びる複数の第1金属配線であって、かつ、平面視で前記第1電源配線と前記p型ウエルの間に配置され、前記第1電源配線と同層の前記金属層で形成された複数の第1金属配線と、 Formed on the n-type well, the first a plurality of first metal wiring extending in a direction, and is disposed between the p-type well and said first power wiring in plan view, the first power supply a plurality of first metal wiring formed in the metal layer of the wiring in the same layer,
    前記p型ウエル上に形成され、前記第1方向に延びる複数の第2金属配線であって、かつ、平面視で前記第2電源配線と前記n型ウエルの間に配置され、前記第1電源配線と同層の前記金属層で形成された複数の第2金属配線と、 Formed on the p-type well, the first and a plurality of second metal wiring extending in a direction, and is disposed between the n-type well and said second power wiring in plan view, the first power supply a plurality of second metal wiring formed in the metal layer of the wiring in the same layer,
    を有し、 Have,
    前記複数の第1金属配線は、平面視で前記第2方向において互いに第1の間隔をもって配置され、 It said plurality of first metal wiring is disposed with a first distance from each other in the second direction in plan view,
    前記複数の第2金属配線は、平面視で前記第2方向において互いに前記第1の間隔と同じ間隔をもって配置され、 It said plurality of second metal wiring is arranged with the same spacing as said first distance from each other in the second direction in plan view,
    前記複数の第1金属配線は、前記p型ウエルに最も近い第1配線を含み、かつ、前記複数の第2金属配線は、前記n型ウエルに最も近い第2配線を含み、 It said plurality of first metal interconnect comprises a closest first wiring to the p-type well, and said plurality of second metal interconnect includes a nearest second wiring to the n-type well,
    平面視で前記第2方向において前記第1配線と前記第2配線によって定義される第2の間隔は、前記第1の間隔より大きい半導体装置。 Second intervals defined the first wiring in the second direction in plan view and the second wiring is greater than the first distance, the semiconductor device.
  2. 前記第1電源配線は、前記第1方向に配置された複数の第1コンタクトホールを介して前記n型ウエルと電気的に接続し、 Wherein the first power supply wiring through said plurality of first contact holes arranged in a first direction and connected to the n-type well electrically,
    前記第2電源配線は、前記第1方向に配置された複数の第2コンタクトホールを介して前記p型ウエルと電気的に接続される、請求項1に記載の半導体装置。 The second power line, the first are arranged in a direction through a plurality of second contact holes Ru is electrically connected to the p-type well semiconductor device according to claim 1.
  3. 前記複数のスタンダードセルの各々は、前記n型ウエルに形成されたp型領域と、前記p型ウエルに形成されたn型領域とを有し、 Each of said plurality of standard cell includes a p-type region formed on the n-type well and an n-type region formed in the p-type well,
    前記p型領域は、p型の前記ソース領域および前記ドレイン領域と、p型の前記ソース領域および前記ドレイン領域に連なり前記第1の電源配線に重なって延びる第1接続領域とを有し、 The p-type region has a p-type the source region and the drain region of the p-type a source region and a first connection region contiguous to the drain region extending overlap the first power supply wiring,
    前記n型領域は、n型の前記ソース領域および前記ドレイン領域と、n型の前記ソース領域および前記ドレイン領域に連なり前記第2の電源配線に重なって延びる第2接続領域とを有し、 The n-type region has a n-type the source region and the drain region of the n-type a source region and a second connection region contiguous to the drain region extends overlaps the second power supply wiring,
    前記第1の電源配線は、第1コンタクトホールを介して前記第1接続領域と接続され、 The first power supply wiring is connected to the first connection region through the first contact hole,
    前記第2の電源配線は、第2コンタクトホールを介して前記第2接続領域と接続されている、請求項1に記載の半導体装置。 The second power supply line through the second contact hole is connected with the second connecting region, the semiconductor device according to claim 1.
  4. 記第1ゲート電極は、平面視で前記p型ウエルに最も近い第1の端部を有し、 Before Symbol first gate electrode has a first end closest to the p-type well in plan view,
    記第2ゲート電極は、平面視で前記n型ウエルに最も近い第2の端部を有し、 Before Stories second gate electrode has a second end closest to the n-type well in plan view,
    前記第2ゲート電極の前記第2の端部は、前記第1ゲート電極の前記第1の端部と対向し、 It said second end of said second gate electrode is opposite to the first end portion of the first gate electrode,
    前記第1ゲート電極の前記第1の端部は 、前記第1配線に接続する第1部分をし、 Said first end of said first gate electrode, have a first part component that connects to the first wiring,
    前記第2ゲート電極の前記第2の端部は、前記第2配線に接続する第2部分を有る、請求項1から請求項3のいずれか1項に記載の半導体装置。 Wherein the second end of the second gate electrode, the second you have a second portion connected to the wiring, the semiconductor device according to any one of claims 1 to 3.
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* Cited by examiner, † Cited by third party
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JPH02280353A (en) * 1989-04-20 1990-11-16 Nec Corp Semiconductor integrated circuit
JP3281234B2 (en) * 1995-11-08 2002-05-13 富士通株式会社 The semiconductor integrated circuit device and manufacturing method thereof
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
JP2007299860A (en) * 2006-04-28 2007-11-15 Nec Electronics Corp Semiconductor device
JP5638760B2 (en) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 Semiconductor device

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