JP5917929B2 - Imaging device - Google Patents

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JP5917929B2 JP2012018998A JP2012018998A JP5917929B2 JP 5917929 B2 JP5917929 B2 JP 5917929B2 JP 2012018998 A JP2012018998 A JP 2012018998A JP 2012018998 A JP2012018998 A JP 2012018998A JP 5917929 B2 JP5917929 B2 JP 5917929B2
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哲也 高
哲也 高
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浜松ホトニクス株式会社
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本発明は、フォトダイオードアレイを含む撮像装置に関するものである。 The present invention relates to an imaging apparatus including a photodiode array.

従来、フォトダイオードアレイを含む撮像装置においては、幾つかの制御手法が知られている。 Conventionally, in an imaging apparatus including a photodiode array, it is known several control methods.

特許文献1に記載の撮像装置においては、フォトダイオードと、積分回路との間に接続スイッチを設けており、積分回路における電荷蓄積動作の終了後に、スイッチがオフされる構成が示されている。 The imaging apparatus according to Patent Document 1 includes a photodiode, has established a connection switch between the integrator circuit, after completion of the charge accumulation operation of the integrating circuit are shown arrangement the switch is turned off.

更に、特許文献2に記載の撮像装置においては、フォトダイオードと、積分回路との間に接続スイッチを設けており、積分回路からの出力が過剰な場合には、接続スイッチを切断する構成が示されており、過剰電荷の積分回路への流入を防止している。 Further, in the imaging device described in Patent Document 2, a photodiode, and provided with a connection switch between the integrator circuit, when the output from the integrator is excessive, configured to disconnect switch shown It is, to prevent the inflow of the integrating circuit of excess charge.

また、特許文献3に記載の撮像装置においては、デジタルカメラにおいて、フォトダイオードの露光量が所定値に到達した場合に、メカニカルシャッタを自動的に閉じる構成(AE:自動露出)が示されている。 Further, in the imaging apparatus described in Patent Document 3, in the digital camera, when the exposure amount of the photo diode has reached a predetermined value, automatically closes constituting the mechanical shutter (AE: automatic exposure) is shown .

特開平6−178046号公報 JP-6-178046 discloses 特開平11−252305号公報 JP 11-252305 discloses 特開2000−78484号公報 JP 2000-78484 JP

しかしながら、近年、従来よりも更に高速かつ高精度の撮像を行うことが可能な撮像装置が期待されている。 However, in recent years, it is expected further imaging apparatus capable of imaging a fast and accurate than before. 特に、高速かつ高精度の撮像装置は、プリンタやスキャナなどの電子情報機器、移動体追尾装置、或いは工業用検査装置など、様々な分野への適用が期待されている。 In particular, the imaging device of high speed and high precision, electronic information devices, such as printers and scanners, mobile tracking device, or the like industrial inspection, are expected to apply to various fields.

本発明は、このような課題に鑑みてなされたものであり、高速かつ高精度の撮像を行うことが可能な撮像装置を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide an imaging apparatus capable of imaging a high-speed and high precision.

上述の課題を解決するため、本発明に係る撮像装置は、整列した複数の画素を有する撮像装置において、各々の前記画素は、フォトダイオードと、アンプの入出力端子間に接続されたキャパシタ及び当該キャパシタを短絡するリセットスイッチを有する積分回路と、前記積分回路の出力端子に第1転送スイッチを介して接続された第1ノイズメモリと、前記第1ノイズメモリに第2転送スイッチを介して接続された第2ノイズメモリと、前記積分回路の出力端子に第3転送スイッチを介して接続された第1信号メモリと、前記第1信号メモリに第4転送スイッチを介して接続された第2信号メモリと、を備え、この撮像装置は、前記第2ノイズメモリと前記第2信号メモリの出力の差分を出力する差動アンプと、前記差動アンプから出力され In order to solve the above problem, an imaging apparatus according to the present invention, an imaging apparatus having a plurality of pixels aligned, each said pixel of the photodiode and is connected between the amplifier input and output terminals a capacitor and the an integrating circuit having a reset switch for short-circuiting the capacitor, and a first noise memory connected via a first transfer switch to an output terminal of the integrating circuit is connected via a second transfer switch to said first noise memory and a second noise memory, a first signal memory connected via a third transfer switch to an output terminal of the integrating circuit, a second signal memory connected via a fourth transfer switch to said first signal memory When provided with this imaging apparatus, a differential amplifier for outputting the difference between the output of the second noise memory and said second signal memory, outputted from the differential amplifier ビデオ信号に基づいて、前記キャパシタへの電荷蓄積期間を制御する制御回路と、を備えている。 Based on the video signal, and a, and a control circuit for controlling the charge accumulation period to the capacitor.

ここで、前記制御回路は、以下の(1)〜(9)の状態の期間を順番に実行するように、前記リセットスイッチ、前記第1転送スイッチ、前記第2転送スイッチ、前記第3転送スイッチ、及び前記第4転送スイッチを制御する。 Here, the control circuit, to perform the duration of the state of the following (1) to (9) in turn, the reset switch, the first transfer switch, the second transfer switch, said third transfer switch , and it controls the fourth transfer switch.

(1)前記リセットスイッチ、前記第1転送スイッチ、前記第2転送スイッチ、前記第3転送スイッチ、及び前記第4転送スイッチがOFFである初期状態の第1期間。 (1) the reset switch, the first transfer switch, the second transfer switch, said third transfer switch, and the first period of the initial state the fourth transfer switch are turned OFF.
(2)前記リセットスイッチ及び前記第1転送スイッチをONし、前記積分回路の出力端子を前記第1ノイズメモリに接続する第2期間。 (2) the reset switch and turning ON the first transfer switch, the second period for connecting the output terminal of the integrating circuit to the first noise memory.
(3)前記リセットスイッチがOFFになる前に、前記第1転送スイッチがOFFされる第3期間。 (3) third period in which the reset switch before the OFF, the first transfer switch is OFF.
(4)前記リセットスイッチをOFFし、前記フォトダイオードから前記キャパシタに電荷を蓄積させる第4期間。 (4) OFF the reset switch, a fourth period for accumulating charges in the capacitor from the photodiode.
(5)前記第3転送スイッチ及び第4転送スイッチをONして、前記積分回路の出力端子を、前記第1信号メモリを介して、前記第2信号メモリに接続する第5期間。 (5) the third and ON the transfer switch and the fourth transfer switch, the output terminal of the integrating circuit, via the first signal memory, a fifth period for connecting to the second signal memory.
(6)前記第3転送スイッチ及び第4転送スイッチをOFFする第6期間。 (6) the third transfer switch and the fourth to sixth periods of OFF the transfer switch.
(7)前記第2転送スイッチをONして、前記第1ノイズメモリ内に記憶されたデータを前記第2ノイズメモリに転送する第7期間。 (7) the second and ON the transfer switch, the seventh period for transferring the data stored in the first noise in memory to the second noise memory.
(8)前記第2転送スイッチをOFFする第8期間。 (8) Eighth period of OFF of the second transfer switch.
(9)前記差動アンプからビデオ信号を出力させる第9期間。 (9) Ninth period to output the video signal from the differential amplifier.

そして、前記制御回路は、前記ビデオ信号の大きさを判定し、前記ビデオ信号の大きさが所定値未満の場合には、前記リセットスイッチをONすることなく、前記第5期間〜前記第9期間の動作を繰り返し、前記ビデオ信号の大きさが前記所定値以上の場合には、前記フォトダイオードから前記キャパシタへの電荷の蓄積を停止させ、前記第5期間〜前記第9期間の動作を行って、ビデオ信号を前記差動アンプから出力させることを特徴とする。 Then, the control circuit determines the magnitude of the video signal, when the size of the video signal is less than the predetermined value, without ON the reset switch, the fifth period - the ninth period Repeat the operation, when the size of the video signal is the predetermined value or more, the accumulation of electric charge into the capacitor from the photodiode is stopped, by performing the operation of the fifth period - the ninth period , characterized in that for outputting a video signal from the differential amplifier.

本発明の撮像装置によれば、2段階のメモリを設けることで、差動アンプにてノイズ成分を除去しつつ、ビデオ信号の大きさが所定値未満の場合には、改めて、リセットスイッチをONして、積分回路をリセットすることなく、第5期間以降の動作を実行するので、電荷蓄積に必要な時間を短縮しつつ高精度な撮像を行うことができる。 According to the imaging apparatus of the present invention, by providing the two levels of memory, while removing the noise components in the differential amplifier, when the size of the video signal is less than the predetermined value, again, ON the reset switch to, without resetting the integrating circuit, so performing the operation of the fifth period after it is possible to perform highly accurate imaging while shortening the time required for charge storage.

本発明の撮像装置によれば、高速かつ高精度の撮像を行うことができる。 According to the imaging apparatus of the present invention, it is possible to perform imaging of fast and accurate.

実施形態に係る撮像装置のブロック図(図1(A))と、撮像装置を用いた変位センサのブロック図(図1(B))である。 Block diagram of an imaging apparatus according to the embodiment and (FIG. 1 (A)), is a block diagram of a displacement sensor using an imaging device (Fig. 1 (B)). 露光時間制御回路のブロック図(図2(A))と、入出力と制御出力の関係を示す図表(図2(B))である。 Block diagram of the exposure time control circuit and (FIG. 2 (A)), is a table showing the relationship between the input and output and the control output (FIG. 2 (B)). 1画素周辺の回路構成を示すブロック図(図3(A))と、各スイッチのON/OFFの状態を示す図表(図3(B))である。 Block diagram showing a circuit structure around one pixel and (FIG. 3 (A)), is a table showing the ON / OFF state of each switch (FIG. 3 (B)). 各スイッチのタイミングチャートである。 It is a timing chart of each switch. 方形波生成回路の一例を示す図(図5(A))、方形波生成要素の一例の図(図5(B))である。 It is a diagram illustrating an example of the square wave generating circuit (FIG. 5 (A)), an example of a diagram of the square wave generating elements (FIG. 5 (B)).

以下、実施の形態に係る撮像装置について説明する。 Hereinafter, a description will be given of an imaging apparatus according to an embodiment. なお、同一要素には同一符号を用い、重複する説明は省略する。 Incidentally, using the same reference numerals to the same elements and the repetitive descriptions will be omitted.

図1は、実施形態に係る撮像装置のブロック図(図1(A))と、撮像装置を用いた変位センサのブロック図(図1(B))である。 Figure 1 is a block diagram of an imaging apparatus according to an embodiment (FIG. 1 (A)) and a block diagram of a displacement sensor using an imaging device (Fig. 1 (B)).

図1(A)に示すように、この撮像装置1は、ラインセンサであって、一次元状に配列された複数の画素P(1)〜P(N)を備えている(Nは2以上の整数)。 As shown in FIG. 1 (A), the imaging apparatus 1, a line sensor comprises a plurality of pixels arrayed one-dimensionally P (1) ~P (N) (N is 2 or more integer). これらの画素群は二次元状に配列させることも可能である。 These pixels is also possible to two-dimensionally arranged. 各画素P(1)〜P(N)からの信号は、スイッチSw9及びアンプAMP3を介して順次読み出される。 Signals from the respective pixels P (1) ~P (N) are sequentially read out through the switch Sw9 and an amplifier AMP3. スイッチSw9の出力は、アンプAMP3を介して、撮像装置1の外部にビデオ信号として出力される。 The output of the switch Sw9 via the amplifier AMP3, and output as an external to the video signal of the image pickup apparatus 1. このビデオ信号は、必要に応じてA/D変換される。 The video signal is A / D converted as needed.

各スイッチSw9は、シフトレジスタ1Sからの電荷転送指示信号に同期して、順次ONされる。 Each switch Sw9, in synchronization with the charge transfer instruction signal from the shift register 1S, sequentially ON. シフトレジスタ1Sには、クロック信号CLKと、電荷転送開始を指示するスタート信号或いはトリガ信号Trigが入力される。 The shift register 1S, and a clock signal CLK, a start signal or a trigger signal Trig instructing start charge transfer is input. トリガ信号Trigが入力されると、シフトレジスタ1Sは、一次元状に配列された画素ごとの転送スイッチSw9を順次ONして、電荷転送を開始する。 When the trigger signal Trig is input, the shift register 1S is sequentially ON the transfer switch Sw9 for each pixel that are arranged one-dimensionally, starts charge transfer. シフトレジスタ1Sとしては、MOSシフトレジスタを用いることができる。 The shift register 1S, it is possible to use MOS shift register. クロック信号は、シフトレジスタ1Sにおける動作タイミングを決定する。 Clock signal determines the operation timing of the shift register 1S.

各画素P(1)〜P(N)における露光時間(複数の電荷蓄積時間の積算値)は、露光時間制御回路1Eによって、制御される。 Exposure time for each pixel P (1) ~P (N) (the integrated value of the plurality of charge storage time), the exposure time control circuit 1E, is controlled. 露光時間制御回路1Eは、撮像チップとしての撮像装置1内に組み込むことができるが、他の装置、例えば、制御用のコンピュータ内に組み込むことも可能である。 Exposure time control circuit 1E is can be incorporated in the imaging device 1 as an imaging chip, other devices, for example, can be incorporated in the control of the computer. 露光時間制御装置1Eには、ビデオ信号が入力される。 The exposure time control apparatus 1E, the video signal is input. 入力されたビデオ信号に応じて、各画素における露光時間を設定する。 In accordance with the input video signal, setting the exposure time at each pixel. なお、露光時間制御回路1Eは、シフトレジスタ1Sと共に撮像装置のスイッチ群を制御する制御回路として機能する。 The exposure time control circuit 1E functions as a control circuit for controlling the switches of the imaging apparatus with shift register 1S.

露光時間制御回路1Eには、露光時間計測等に用いられるクロック信号CLKと、信号読出時のタイミングを知らせるためのトリガ信号Trigが入力される。 The exposure time control circuit 1E, a clock signal CLK used in the exposure time measurement or the like, the trigger signal Trig for notifying the timing for signal reading is input. 露光時間制御回路1Eは、ビデオ信号の大きさ(強度)が、所定値未満の場合には、露光時間(複数の電荷蓄積時間の積算値)を長くし、所定値以上の場合には、各画素内のフォトダイオードから積分回路のキャパシタC1(図3(A)参照)への電荷の蓄積を停止させる。 Exposure time control circuit 1E, the magnitude of the video signal (intensity), if less than the predetermined value, a longer exposure time (integrated value of the plurality of charge storage time), when the predetermined value or more, each stopping the accumulation of charge from the photodiode in the pixel to the integrating circuit of the capacitor C1 (see Figure 3 (a)). この露光時間は、各画素内のスイッチをON/OFFすることで行うことができる。 The exposure time can be carried out by turning ON / OFF the switches in each pixel.

図1(B)に示されるように、変位センサは、上述の撮像装置1と、投光装置2と、これらを制御する制御装置3とを備えており、被測定対象物OBJまでの距離を計測することができる。 As shown in FIG. 1 (B), displacement sensor, the imaging apparatus 1 described above, a light projecting device 2 and a controller 3 for controlling these, the distance to the object OBJ to be measured it can be measured. 対象物OBJ上の照射位置を走査する場合には、距離情報の集合、すなわち表面凹凸を求めることができる。 When scanning the irradiation position on the object OBJ is a set of distance information, that is, to determine the surface roughness. 制御装置3からトリガ信号Trigが投光装置2に入力されると、投光装置2は対象物OBJに向けて、光を出射する。 When the trigger signal Trig is input to the light emitting device 2 from the controller 3, the light projecting device 2 toward the object OBJ, emits light. この光の波長は、撮像装置1における画素の感度波長領域に応じて選択される。 The wavelength of the light is selected according to the sensitive wavelength region of the pixel in the image pickup apparatus 1. 例えば、画素がSiからなる場合には、出射光として赤外線を用いることができる。 For example, when a pixel is composed of Si may be used an infrared as outgoing light. 投光装置2には、クロック信号CLKも入力されており、入力されたクロック信号CLKをカウントすることで、投光時間を決定することができる。 The light projecting device 2, the clock signal CLK is also entered, by counting the inputted clock signal CLK, it is possible to determine the projection time. クロック信号CLKは、パルス信号なので、投光装置2内の発光素子(レーザダイオード又は発光ダイオード等)に、パルス信号に同期した駆動電流を供給することで、パルス光を出射することができる。 The clock signal CLK, since the pulse signal, the light-emitting element of the light projecting device 2 (such as a laser diode or light emitting diode), by supplying the driving current synchronized with the pulse signal, is capable of emitting pulsed light.

投光装置2へ入力される発光用のトリガ信号と、クロック信号CLKは、撮像装置1にも入力される。 And a trigger signal for light emission to be input to the light emitting device 2, the clock signal CLK is also input to the imaging device 1. 投光動作と撮像動作を同期させるためである。 It is for synchronizing the projecting operations and imaging operations. 投光装置2から光が対象物OBJに照射されると、照射された光は対象物の表面で反射される。 When light from the light emitting device 2 is irradiated to the object OBJ, the light emitted is reflected by the surface of the object. 反射光は、撮像装置1内の画素群に入射する。 Reflected light is incident on the pixel group in the imaging device 1. この場合、反射光の画素群内の入射位置(スポット)は、三角測距法の原理に基づき、対象物OBJまでの距離(変位)に対応する。 In this case, the incident position of the pixel group of the reflected light (spot) is based on the principle of triangulation method, corresponding to the distance to the object OBJ (displacement). すなわち、画素群内に入射光ピークがある場合、その位置は投光装置2から対象物OBJまでの距離に対応する。 That is, when there is incident light peak in the pixel group, the position corresponds to the distance from the light projecting device 2 to the object OBJ. なお、撮像装置1は反射光を画素群上に集光する集光レンズを備えている。 The imaging apparatus 1 is provided with a condenser lens for condensing the reflected light on the pixel group. 撮像装置1からは、ビデオ信号が出力されているので、このビデオ信号をコンピュータなどの処理回路に入力し、入射位置を求めればよい。 From the imaging device 1, since the video signal is output, and inputs the video signal to the processing circuit such as a computer, it may be obtained the incident position. したがって、かかるシステムは、変位センサとして利用することもできる。 Therefore, such a system can also be utilized as a displacement sensor.

図2は、第1実施形態に係る露光時間制御回路のブロック図(図2(A))と、入出力と制御出力の関係を示す図表(図2(B))である。 Figure 2 is a block diagram of an exposure time control circuit according to the first embodiment chart shown (FIG. 2 (A)) and the relationship between the input and output and the control output (FIG. 2 (B)).

撮像装置1におけるアンプAMP3(図1参照)からは、ビデオ信号(Vout)が出力されるが、露光時間制御回路1Eには、このビデオ信号(Vout)が帰還入力される。 From the amplifier AMP3 (see FIG. 1) in the imaging apparatus 1, the video signal (Vout) is output, the exposure time control circuit 1E, the video signal (Vout) is feedback input. 露光時間制御回路1Eは、撮像装置1における積分回路ITGの出力(ビデオ信号(Vout))の大きさを判定する判定回路1Eaと、判定回路1Eaの出力に基づき露光時間(電荷蓄積時間)を調整する制御出力を生成する露光時間調整回路1Ebと、制御出力に基づく各種スイッチを制御する方形波を生成する方形波生成回路1Ecとを備えている。 Exposure time control circuit 1E is adjusted size and determination circuit 1Ea the output of the integration circuit ITG in the image pickup apparatus 1 (video signal (Vout)), based on the output of the decision circuit 1Ea exposure time (charge storage time) includes an exposure time adjustment circuit 1Eb for generating a control output that, the square wave generating circuit 1Ec which generates a square wave which controls the various switches based on the control output.

判定回路1Eaは、比較器COMP1を備えている。 Judging circuit 1Ea includes a comparator COMP1. 比較器COMP1においては、その反転入力端子(−)に下限値である所定値の電圧Vlowが入力され、非反転入力端子(+)にビデオ信号(Vout)が入力され、出力1を発生する。 In comparator COMP1, an inverting input terminal (-) to the voltage Vlow predetermined value is the lower limit value is input, the video signal to the non-inverting input terminal (+) (Vout) is input, it generates an output 1.

図2(B)の上欄に示すように、入力されるビデオ信号(Vout)の大きさが、下限値Vlow以上の場合、すなわち入力電圧が適正な場合、比較器COMP1の出力1は、H(高レベル)となり、露光時間調整回路1Ebは、露光時間終了を促す制御出力を発生する。 As shown in the upper column of FIG. 2 (B), when the magnitude of the input video signal (Vout) is greater than the lower limit value Vlow, i.e. when the input voltage is proper, the output 1 of the comparator COMP1, H (high level), the exposure time adjustment circuit 1Eb generates a control output to prompt the exposure time ends.

図2(B)の下欄に示すように、入力されるビデオ信号(Vout)が、下限値Vlowよりも低い場合、すなわち入力電圧が低すぎる場合、比較器COMP1の出力1,出力2は、L(低レベル)となり、露光時間調整回路1Ebは、露光時間延長を促す制御出力を発生する。 As shown in the lower column of FIG. 2 (B), the input video signal (Vout) is lower than the lower limit value Vlow, i.e. when the input voltage is too low, output 1, output 2 of comparator COMP1, L (low level), the exposure time adjustment circuit 1Eb generates a control output to prompt the exposure time extension.

ここで、大きさが判定されるビデオ信号は、時系列に転送される各画素P(1)〜P(N)からの積分出力を含んでいる。 Here, the video signal magnitude is determined includes an integrated output from each pixel P (1) ~P (N) to be transferred in time series. それぞれの画素に対応する積分出力を基準として、画素内のスイッチを制御し、各画素内の露光時間を個別に制御することもできるが、ここでは、全体の画素出力の平均値或いは積算値に基づき、全体の画素の露光時間を一斉に制御する。 Based on the integral output corresponding to each pixel to control the switches in the pixel, but the exposure time in each pixel can be controlled individually, here, the average value or integrated value of the entire pixel output based controls simultaneously the exposure time of the entire pixel.

すなわち、大きさが判定されるビデオ信号は、時系列に転送される各画素P(1)〜P(N)からの積分出力の1フレーム分の積算値とし、全ての画素内のスイッチを同時に制御し、全ての画素内の露光時間を同時に制御する。 That is, the video signal magnitude is determined, each pixel P (1) to be transferred in time series as the integrated value of one frame of the integrated output from to P (N), the switches in all the pixels at the same time controlled, to control the exposure time in all pixels at the same time.

出力されたビデオ信号は判定回路1Eaにより判定されるが、露光時間調整回路1Ebは、判定回路1Eaの判定結果に基づいて、画素の露光時間((複数の電荷蓄積時間の積算値)を帰還制御している。ここで、露光時間(積分回路における電荷蓄積時間の積算値)は、一度、リセットスイッチSw2(図3参照)がOFFとなってから、露光が終了するまでの、複数の電荷蓄積時間の積算回数(延長回数)によって、決定される。この露光終了は、フォトダイオードから積分回路のキャパシタC1への電荷流入の停止によって行われる。具体的な一例としては、積分回路とフォトダイオードPDとの間の接続スイッチSw1をOFFする方法である。 The output video signal is determined by the determination circuit 1Ea, exposure time adjustment circuit 1Eb, based on the determination result of the determination circuit 1Ea, feedback controls the exposure time of the pixel ((integrated value of the plurality of charge accumulation time) are. here, the exposure time (integrated value of the charge accumulation time in the integrating circuit), once from the reset switch Sw2 (see FIG. 3) is turned OFF, until the exposure is completed, a plurality of charge storage the integration number of times (extension number) is determined. the completion of exposure, as the. specific example performed by stopping the charge flow to the capacitor C1 of the integrating circuit from the photodiode, the integrating circuit and the photodiode PD it is a method of turning OFF the connection switch Sw1 between.

露光時間調整回路1Ebは、判定回路1Eaにより、積分回路の出力であるビデオ信号(Vout)が、下限値Vlowよりも小さいと判定された場合は、電荷蓄積期間の延長回数を増加させる出力、すなわち、露光終了を禁止する旨の指示信号(接続スイッチSw1(図3参照)のOFFを禁じる)を方形波生成回路1Ecに入力する、これにより、方形波生成回路1Ecは、露光終了が禁止された状態で、次回の電荷蓄積動作を繰り返されるよう方形波を生成し、生成された方形波は該当するスイッチに入力される。 Exposure time adjustment circuit 1Eb is the determination circuit 1Ea, a video signal which is the output of the integration circuit (Vout) is, if it is determined to be smaller than the lower limit value Vlow, output to increase the extension number of the charge accumulation period, i.e. , instruction signal for inhibiting the exposure ends (connection switch Sw1 (prohibiting OFF see FIG. 3)) is input to the square wave generating circuit 1Ec, thereby, the square wave generating circuit 1Ec the exposure end is prohibited state, generates a square wave to be repeated for the next charge accumulation operation, a square wave that is generated is input to the appropriate switch. ビデオ信号が、下限値Vlow以上の場合には、露光終了は禁止されないので、接続スイッチSw1がOFFとなり、露光は終了する。 Video signals, in the case of less than the lower limit Vlow, since the end of exposure is not prohibited, the connection switch Sw1 is turned OFF, the exposure is terminated.

このように、露光時間制御回路1Eは、積分回路の出力に基づいて、定期的に読み出されるビデオ信号に基づく、非破壊の電荷蓄積期間の延長回数を制御することで、積分回路における全体の電荷蓄積期間を制御している。 Thus, the exposure time control circuit 1E, based on the output of the integrating circuit, based on a video signal periodically read out, by controlling the extension number of the charge accumulation period of non-destructive, the whole of the integrator circuit charges It is controlling the accumulation period.

次に、電荷蓄積期間の積算回数(延長回数)の制御について説明する。 Next, a description will be given of the control of the accumulation number of the charge accumulation period (the extension number).

図3は、実施形態に係る1画素周辺の回路構成を示すブロック図(図3(A))と、実施形態に係る各スイッチのON/OFFの状態を示す図表(図3(B))である。 Figure 3 is a diagram showing a block diagram showing a circuit configuration around a pixel according to the embodiment and (FIG. 3 (A)), the ON / OFF state of each switch according to the embodiment (FIG. 3 (B)) is there.

図3(A)に示すように、上述の撮像装置に含まれる各画素Pは、フォトダイオードPDと、アンプAMP1を含む積分回路ITGと、積分回路ITGの入力端子とフォトダイオードPDのカソードとの間を接続するスイッチSw1とを備えている。 As shown in FIG. 3 (A), each of the pixels P included in the above-described imaging device includes a photodiode PD, an integration circuit ITG including amplifiers AMP1, the input terminal and the cathode of the photodiode PD of the integration circuit ITG of and a switch Sw1 for connecting between. フォトダイオードPDのアノードは接地されている。 The anode of the photodiode PD is grounded.

画素Pは、積分回路ITGの出力端子に第1転送スイッチSw3を介して接続された第1ノイズメモリM3と、第1ノイズメモリM3に第2転送スイッチSw5を介して接続された第2ノイズメモリM5と、積分回路ITGの出力端子に第3転送スイッチSw4を介して接続された第1信号メモリM4と、第1信号メモリM4に第4転送スイッチSw6を介して接続された第2信号メモリM6と、第2ノイズメモリM5と第2信号メモリM6の出力の差分を出力する差動アンプAMP2と、差動アンプAMP2から出力されるビデオ信号に基づいて、キャパシタC1への電荷蓄積期間を制御する制御回路(露光時間制御回路及びシフトレジスタ(図2参照))を備えている。 Pixel P, the second noise memory in which the first noise memory M3 which is connected via a first transfer switch Sw3 to the output terminal of the integrating circuit ITG, which is connected via a second transfer switch Sw5 the first noise memory M3 and M5, the integrating circuit and the first signal memory M4 which is connected via a third transfer switch Sw4 to the output terminal of ITG, the second signal memory M6 connected via a fourth transfer switch Sw6 to the first signal memory M4 When a differential amplifier AMP2 for outputting a second noise memory M5 the difference between the outputs of the second signal memory M6, based on the video signal outputted from the differential amplifier AMP2, and controls the charge accumulation period of the capacitor C1 the control circuit includes a (exposure time control circuit and a shift register (see FIG. 2)).

積分回路ITGは、アンプAMP1の入力端子と出力端子との間に介在するキャパシタC1と、キャパシタC1に対して並列に接続され、同様にアンプAMP1の入力端子と出力端子との間に介在するリセットスイッチSw2とを備えている。 Reset the integrating circuit ITG includes a capacitor C1 interposed between the input terminal and the output terminal of the amplifier AMP1, that is connected in parallel with capacitor C1, similarly interposed between the input terminal of the amplifier AMP1 and the output terminal and a switch Sw2. リセットスイッチSw2はキャパシタC1を短絡することができる。 Reset switch Sw2 can short-circuit the capacitor C1.

後段のノイズメモリM5及び信号メモリM6の出力端子には、転送スイッチSw7,Sw8を介して差動アンプAMP2が接続され、差動アンプAMP2の出力端子にはビデオ信号読出用のスイッチSw9を介して出力アンプAMP3が接続されている。 The output terminal of the rear stage of the noise memory M5 and a signal memory M6, the transfer switch Sw7, Sw8 differential amplifier AMP2 via a coupled to the output terminal of the differential amplifier AMP2 via the switch Sw9 for video signals read output amplifier AMP3 is connected. なお、フォトダイオードPDには、グランドとの間に並列に寄生キャパシタCpdが接続されている。 Note that the photodiode PD, a parasitic capacitor Cpd are connected in parallel between the ground.

ここで、積分回路ITGのキャパシタC1に電荷を蓄積するためには、(1)リセットスイッチSw2が開放(OFF)しており、且つ、(2)接続スイッチSw1が、接続(ON)されていることが必要である(以下、電荷蓄積条件)。 Here, in order to accumulate the charges to the integration circuit ITG capacitor C1 is (1) a reset switch Sw2 are open (OFF), and, (2) connection switch Sw1 is connected (ON) it is required (hereinafter, charge storage conditions). これらの2つの条件が満たされた場合に、積分回路ITGのキャパシタC1に電荷が蓄積される。 If these two conditions are met, charge is accumulated in the integrating circuit ITG capacitor C1. 一方、積分回路ITGのキャパシタC1への電荷蓄積動作を停止させるためには、上記2つの条件(1)、(2)のいずれか一方、又は、双方の条件が満たされなければよい。 Meanwhile, in order to stop the charge accumulation operation of the integrating circuit ITG the capacitor C1, the two conditions (1), either one of (2), or if both conditions are met.

図3(B)は、各スイッチの時刻t1〜t11までの制御、時刻tA〜tIまでの制御について説明している。 FIG. 3 (B) describes the control of the control, until the time tA~tI until time t1~t11 of each switch. また、図4は、実施形態に係る各スイッチのタイミングチャートである。 4 is a timing chart of each switch according to the embodiment.

ここで、上記制御回路は、以下の(1)〜(10)の状態の期間T1〜T10を順番に実行するように、接続スイッチSw1、リセットスイッチSw2、第1転送スイッチSw3、第2転送スイッチSw5、第3転送スイッチSw4、第4転送スイッチSw6、その他の転送スイッチSw6〜Sw9を制御する。 Here, the control circuit, to perform the following (1) to (10) of the period of state T1~T10 in turn, the connection switch Sw1, reset switch Sw2, the first transfer switch Sw3, the second transfer switch sw5, third transfer switch Sw4, fourth transfer switch Sw6, controls the other transfer switch Sw6~Sw9.

(第1期間T1) 時刻t1〜t2で規定される第1期間T1は、リセットスイッチSw2、第1転送スイッチM3、第2転送スイッチM5、第3転送スイッチSw4、及び第4転送スイッチSw6を含めた全てのスイッチSw1〜Sw9がOFFである初期状態の期間である。 First period T1 which is defined by (the first period T1) time t1~t2, including reset switch Sw2, the first transfer switch M3, a second transfer switch M5, a third transfer switch Sw4, and a fourth transfer switch Sw6 all of the switch Sw1~Sw9 was is the period of the initial state is OFF. 第1期間T1においては、1つの電荷蓄積条件(上記条件(1))のみが満たされるが、電荷蓄積条件の全てが満たされているわけではないので、電荷は蓄積されない。 In the first period T1, although only one charge accumulation condition (the condition (1)) is satisfied, since not all have been met in the charge storage conditions, charge is not accumulated.

(第2期間T2) 時刻t2〜t3で規定される第2期間T2は、接続スイッチSw1、リセットスイッチSw2及び第1転送スイッチSw3をONし、積分回路ITGの出力端子を第1ノイズメモリM3に接続する期間であり、その他のスイッチSw4〜Sw9はOFFである。 The second period T2 which is defined by (second period T2) time t2~t3 is, the connection switch Sw1, to turn ON the reset switch Sw2 and the first transfer switch Sw3, the output terminal of the integrating circuit ITG to the first noise memory M3 it is a period for connection, and the other switches Sw4~Sw9 is OFF. 第2期間T2においては、1つの電荷蓄積条件(上記条件(2))のみが満たされるが、電荷蓄積条件の全てが満たされているわけではないので、電荷は蓄積されない。 In the second period T2, although only one charge accumulation condition (the condition (2)) are satisfied, since not all have been met in the charge storage conditions, charge is not accumulated. なお、リセットスイッチSw2がONされることで、キャパシタC1に蓄積された電荷はリセットされ、また、接続スイッチSw1がONされることで、電荷蓄積の準備が整う。 Note that by resetting the switch Sw2 is turned ON, the charge accumulated in the capacitor C1 is reset, also, by connecting the switch Sw1 is turned ON, ready for the charge storage.

(第3期間T3) 時刻t3〜t4で規定される第3期間T3は、リセットスイッチSw2がOFFになる前に、第1転送スイッチSw3がOFFされる期間である。 The third period T3 which is defined by (third period T3) time t3~t4, before reset switch Sw2 is OFF, the first transfer switch Sw3 is a period to be OFF. 第3期間T2においては、1つの電荷蓄積条件(上記条件(2))のみが満たされるが、電荷蓄積条件の全てが満たされているわけではないので、電荷は蓄積されない。 In the third period T2, although only one charge accumulation condition (the condition (2)) are satisfied, since not all have been met in the charge storage conditions, charge is not accumulated.

(第4期間T4) 時刻t4〜t5で規定される第4期間T4は、リセットスイッチSw4をOFFし、フォトダイオードPDからキャパシタC1に電荷を蓄積させる期間である。 The fourth period T4, which is defined by (Fourth Period T4) time t4~t5 is OFF the reset switch Sw4, a period for storing electric charge from the photodiode PD to the capacitor C1. この時刻t4は、露光開始時刻(電荷蓄積開始時刻)である。 The time t4 is the exposure starting time (charge accumulation start time). フォトダイオードPFへの光の入射によって発生した電荷は、接続スイッチSw1を介してキャパシタC1内に蓄積される。 Charges generated by the incident light to the photodiode PF is stored in the capacitor C1 via the connection switch Sw1. 第2期間T4においては、双方の電荷蓄積条件(上記条件(1)、(2))が満たされるので、電荷が蓄積される。 In the second period T4, the both of the charge accumulation condition (the condition (1), (2)) because is satisfied, the charge is accumulated. 以後、いずれかの条件が満たされなくなるまで、電荷蓄積が行われる。 Thereafter, until not satisfied either condition, the charge accumulation is performed.

(第5期間T5) 時刻t5〜t6で規定される第5期間T5は、第3転送スイッチSw4及び第4転送スイッチSw6をONして、積分回路ITGの出力端子を、第1信号メモリM4を介して、第2信号メモリM6に接続する期間である。 Fifth period T5, which is defined by (the fifth period T5) time t5~t6 is a third transfer switch Sw4 and fourth transfer switch Sw6 are turned ON, the output terminal of the integrating circuit ITG, a first signal memory M4 through it, a period for connecting to the second signal memory M6. この時刻t6は、最初の電荷蓄積期間終了時刻である。 The time t6 is the first charge accumulation period end time.

(第6期間T6) 時刻t6〜t7で規定される第6期間T6は、第3転送スイッチSw4及び第4転送スイッチSw6をOFFする期間である。 Sixth period T6 defined by (6 period T6) Time t6~t7 is a period for OFF the third transfer switch Sw4 and fourth transfer switch Sw6.

(第7期間T7) 時刻t7〜t8で規定される第7期間T7は、第2転送スイッチSw5をONして、第1ノイズメモリM3内に記憶されたデータを第2ノイズメモリM5に転送する期間である。 Seventh period T7 defined by (7 period T7) time t7~t8 is turned ON and the second transfer switch Sw5, transfers the data stored in the first noise memory M3 to the second noise memory M5 it is the period.

(第8期間T8) 時刻t8〜t9で規定される第8期間T8は、第2転送スイッチSw5をOFFする期間である。 Eighth period T8 defined by (8 period T8) time t8~t9 is a period for OFF the second transfer switch Sw5.

(第9期間T9) 時刻t9〜t10で規定される第9期間T9は、差動アンプAMP2からビデオ信号を出力させる期間である。 Ninth period T9 defined by (Ninth period T9) time t9~t10 is a period for outputting the video signal from the differential amplifier AMP2. すなわち、転送スイッチSw7、Sw8、Sw9をONし、出力アンプAMP3からビデオ信号を出力させる。 That is, ON the transfer switch Sw7, Sw8, Sw9, to output the video signal from the output amplifier AMP3.

(第10期間T10) 時刻t10〜t11で規定される第10期間T10は、転送スイッチSw7、Sw8、Sw9をOFFし、接続スイッチSw1以外のスイッチSw2〜Sw9をOFF状態とする期間である。 10th period T10 as defined in (10 period T10) time t10~t11 turns OFF the transfer switch Sw7, Sw8, Sw9, is a switch Sw2~Sw9 other than the connection switch Sw1 period for the OFF state.

図4のタイミングチャートを参照すると、第2期間T2において、リセットスイッチSw2をOFFからONにする際に発生したノイズ成分は、第1ノイズメモリM3に蓄積される。 Referring to the timing chart of FIG. 4, in the second period T2, the noise component generated at the time of ON the reset switch Sw2 from OFF is accumulated in the first noise memory M3. また、第4期間T4を含む時刻t4から時刻t5までの期間が、第1の電荷蓄積期間(積分期間)Integ1となる。 Further, the period from the time t4 to a fourth period T4 to time t5, the first charge accumulation period (integration period) Integ1. この期間内にキャパシタC1内に蓄積された電荷(データ)は、第2信号メモリM5内に記憶(転送)される。 Charge stored in the capacitor in the C1 in this period (data) is stored (transferred) in the second signal memory M5. 続いて、転送スイッチSw5をONすることで、第1ノイズメモリM3に記憶されたデータを、第2ノイズメモリM5に転送し、続く第9期間(時刻t9〜t10)T9において、これらのデータの差分が、ビデオ信号(Video)として読み出される。 Subsequently, by turning ON the transfer switch Sw5, the data stored in the first noise memory M3, and transferred to the second noise memory M5, in the ninth period (time t9 to t10) T9 followed, these data difference is read as a video signal (video). 256個のフォトダイオードを一次元状に配置している場合には、第9期間T9内において、256チャンネルの信号が、時系列に順次読み出される。 If you are arranged one-dimensionally to the 256 photodiodes, in the ninth period in T9, the signal of 256 channels are sequentially read in chronological order.

ここで、ビデオ信号の大きさが十分であるかどうかについて、判定が行われる。 Here, whether the magnitude of the video signal is sufficient, the determination is made. 上記制御回路は、ビデオ信号の大きさを判定し、ビデオ信号の大きさが所定値(Vlow)未満の場合には、リセットスイッチSw2をONすることなく、第5期間T5〜第9期間T9(時刻t5〜時刻t10)の動作を繰り返す。 The control circuit determines the magnitude of the video signal, when the size of the video signal is less than the predetermined value (Vlow), without turning ON the reset switch Sw2, fifth period T5~ ninth period T9 ( It repeats the operation of time t5~ time t10). すなわち、時刻t10以降であれば、第5期間T5〜第9期間T9は、図4の時刻t11〜16に相当する。 That is, if after time t10, the fifth period T5~ ninth period T9 corresponds to the time t11~16 in FIG. この場合、全体の電荷蓄積期間(積分期間)は、時刻t4〜時刻t12までの期間(Integ2)となる。 In this case, the overall charge accumulation period (integration period) is a period (integ2) from time t4~ time t12. この時刻t12は、2回目の電荷蓄積期間終了時刻である。 The time t12 is a second charge accumulation period end time.

第2の積分期間Ingeg2は、第1の積分期間integ1のk倍(k=2)に設定されている。 Second integration period Ingeg2 is set to k times (k = 2) of the first integration period Integ1. 同様に、第2の積分期間2を経ても、ビデオ信号の大きさが十分でない場合には、更に、電荷蓄積時間を延長する。 Similarly, through the second integration period 2, when the size of the video signal is not sufficient, further, to extend the charge storage time. 第3の積分期間integ4は、時刻t4〜時刻tAまでとする。 The third integration period integ4 is, and until the time t4~ time tA. この時刻tAは、3回目の電荷蓄積期間終了時刻である。 The time tA is a charge accumulation period end time of the third time. 第3の積分期間Ingeg3は、第1の積分期間integ1の2×k倍(4倍)に設定されている。 Third integration period Ingeg3 is set to 2 × k times the first integration period integ1 (4 times). 電荷蓄積時間を等比数列的に増加させることで、ビデオ信号を目的のレベル以上に到達させるまでの回路上の処理数を減少させることができる。 By increasing the charge accumulation time geometric progression, it is possible to reduce the number of processing on the circuit of the video signal to be reached over the desired level.

ビデオ信号の大きさが所定値(Vlow)以上の場合には、フォトダイオードPDからキャパシタC1への電荷の蓄積を停止させる。 The size of the video signal is equal to or larger than the predetermined value (Vlow) stops the accumulation of charge from the photodiode PD to the capacitor C1. すなわち、接続スイッチSw2をOFFとする。 That is, the connection switch Sw2 turned OFF. 続いて、第5期間T5〜第9期間T9の動作を行って、ビデオ信号を差動アンプAMP2及び出力アンプAMP3から出力させる(時刻tG〜時刻tH)。 Subsequently, by performing the operation of the fifth period T5~ ninth period T9, and outputs the video signal from the differential amplifier AMP2 and the output amplifier AMP3 (time tG~ time tH).

第5期間T5〜第9期間T9(時刻t5〜時刻t10)の動作は、図4においては、時刻tA〜時刻tHの動作に対応するが、次回の撮像のため、時刻tF〜tGにおいては、接続スイッチSw1、リセットスイッチSw2をONすると同時に、ノイズ用の転送スイッチSw3もONすることで、積分回路ITGの出力側で発生したノイズをノイズメモリM3に蓄積する。 Operation of the fifth period T5~ ninth period T9 (time t5~ time t10), in the FIG. 4, but corresponding to the operation time tA~ time tH, for the next imaging, at time TF~tG, connection switch Sw1, simultaneously then oN the reset switch Sw2, transfer switch Sw3 for noise by oN, the accumulated noise generated at the output of the integration circuit ITG noise memory M3. その他のスイッチSw4,Sw6,Sw3,Sw5の動作は、時刻tAからtIにおいて、時刻t5〜時刻t10のものと同一である。 Other switch Sw4, Sw6, Sw3, Sw5 operations, at tI from time tA, is identical to that of the time t5~ time t10. なお、接続スイッチSw1及びリセットスイッチSw2は時刻tA〜時刻tFの間はOFFしてある。 The connection switches Sw1 and the reset switch Sw2 is between times tA~ time tF are turn OFF.

本発明の撮像装置によれば、ノイズ成分及び信号成分のそれぞれに対して2段階のメモリM3〜M6を設けることで、差動アンプAMP2にてノイズ成分を除去しつつ、ビデオ信号の大きさが所定値未満の場合には、改めて、リセットスイッチSw2をONして、積分回路ITGをリセットすることなく(時刻t4〜時刻tGまでリセットしない)、第5期間T5以降の動作を繰り返し実行するので、電荷蓄積に必要な時間を短縮しつつ高精度な撮像を行うことができる。 According to the imaging apparatus of the present invention, by providing the two levels of memory M3~M6 for each of the noise component and the signal component, while removing a noise component by the differential amplifier AMP2, the magnitude of the video signal If less than the predetermined value, again, to turn oN the reset switch Sw2, (does not reset until the time t4~ time tG) without resetting the integrating circuit ITG, since repeatedly executes the operation of the fifth period T5 after, it is possible to perform highly accurate imaging while shortening the time required for charge storage.

各メモリM3〜M6は、電荷蓄積可能なキャパシタから構成することもできるが、入力電圧を保持することができるサンプルホールド回路から構成することもできる Each memory M3~M6 is may be composed of the charge can be accumulated capacitor can be composed of sample-and-hold circuit can hold the input voltage

なお、全ての画素のスイッチSw7、Sw8を同時にONした後、読み出しに必要な画素に対応するスイッチSw9を順次ONさせることで、各画素のデータを時系列に読み出すことができる。 Note that after ON switches of all pixels Sw7, Sw8 simultaneously, by sequentially ON the switch Sw9 corresponding to pixels necessary for read, data can be read out for each pixel in a time series. すなわち、スイッチSw7、Sw8は、信号読出期間(t9〜t10、t15〜t16、tG〜tH)内において常にONされているが、スイッチSw9は画素毎に順次ONされる。 That is, the switch Sw7, Sw8 the signal reading period (t9~t10, t15~t16, tG~tH) has been always ON in the switch Sw9 are sequentially turned ON every pixel.

画素数が256個であり、これらの256チャンネルの画素が、一次元状に整列している場合、上記の信号読出期間内において、これらの画素データがスイッチSw9を順次ONさせることで読み出されるが、メモリが前段側の回路と切断されていれば(スイッチSw5、Sw6がOFF)、読み出し期間を、リセットスイッチSw2による次回の撮像サイクルのリセット期間内(tF〜tI)に設定しても問題なく画素データを読み出すことができる。 The number of pixels is 256, the pixels of these 256 channels, if aligned one-dimensionally, in the above-described signal reading period, these pixel data are read out by causing sequentially ON the switch Sw9 , if it is disconnected memory the circuit of the preceding stage side (switch Sw5, Sw6 is OFF), the readout period, without problems set in the reset period of the next imaging cycle by the reset switch Sw2 (tF~tI) it is possible to read the pixel data.

なお、スイッチSw9は、画素毎に順次ONされるが、残りのスイッチは、全ての画素において、同一の動作をする(グローバルシャッタ)ことができる。 The switch Sw9 is sequentially ON for each pixel, the remaining switches in all the pixels, can be the same operation (global shutter). 換言すれば、露光時間制御回路1Eは、全ての画素Pの積分回路ITGにおける電荷蓄積状態を、同一の期間内に設定している。 In other words, the exposure time control circuit 1E is a charge accumulation state in the integration circuit ITG of all the pixels P, are set in the same period. この場合には、各画素Pにおける露光時刻が同時になるため、実際の画像と同一の画像を撮像することができる。 In this case, since the exposure time of each pixel P is at the same time, it is possible to image the actual same image as the image. また、電荷蓄積或いは露光に必要な時間サイクルを短くすることができ、高速撮像が可能となる。 Further, it is possible to shorten the time cycle required for charge storage or exposure, thereby enabling high-speed imaging.

次に、図1(B)を再び参照して、投光装置との関係について、補足的に説明を行う。 Next, with reference FIG 1 (B) again, the relationship between the light projection apparatus, and supplementary explanation.

投光装置2に、投光開始用のトリガ信号Trigが入力されると、投光装置2は、上述の時刻t1において、対象物OBJに向けて投光を開始すると同時に、同じくトリガ信号Trigが入力された撮像装置1において、時刻t1から始まる撮像サイクルが開始する。 The light projecting device 2, a trigger signal Trig for projection start is inputted, the light projecting device 2 at time t1 described above, at the same time to start projecting light toward an object OBJ, is also a trigger signal Trig in the image pickup apparatus 1 that has been input, the imaging cycle begins starting from time t1. 投光期間は、電荷の蓄積期間(時刻t4〜時刻tA)を含み、これよりも長く設定される。 Light projecting period includes the accumulation period of charges (time t4~ time tA), which is set longer than. 電荷の蓄積期間(時刻t4〜時刻tA)を含む投光期間以外のビデオ信号出力期間等においては、低消費電力の観点から、投光は停止される。 In the accumulation period (time t4~ time tA) video signal output period other than the light projecting period and the like including a charge, from the viewpoint of low power consumption, light projection is stopped. 投光を常時行っていても、装置としては動作する。 Even under the light projection at all times, to work as a device. 投光される光は連続光とすることもできるが、入力されるクロック信号CLKに同期したパルス光とすることができる。 Light projected can be a continuous light, but can be a pulsed light synchronized with the clock signal CLK input.

なお、上記では、投光の開始をオープンループ制御(トリガ信号Trigの入力に同期して動作する制御)で、撮像装置1が認識する構成となっているが、撮像装置1は、トリガ信号Trigの入力に加えて、対象物からの反射光をモニタ用フォトダイオード又は画素の一部を用いてモニタし、反射光が入射した場合に、トリガ信号の入力を有効値として認識し、撮像サイクルを開始するフィードバック制御を行うこととしてもよい。 In the above, the open-loop controls the start of the projection (control which operates in synchronization with the input of the trigger signal Trig), although the imaging apparatus 1 has structure as recognized by the imaging apparatus 1, the trigger signal Trig in addition to the input, and monitored using a portion of the photodiode or pixel monitor reflected light from the object, when the reflected light is incident, recognizes input of the trigger signal as a valid value, the imaging cycle it may perform the feedback control to be started.

なお、蓄積開始時刻t4は、投光開始時刻t1から、所定時間が経過した時刻に設定される。 Incidentally, the accumulation start time t4, the projection start time t1, is set to the time a predetermined time has elapsed. 所定時間は、投光開始から、光強度が安定するまでの期間に設定される。 Predetermined time, from the light projecting initiation, the light intensity is set to a period to stabilize. オープンループ制御の場合は、所定時間は、撮像装置1において予め設定しておくことができるが、フィードバック制御の場合は、モニタされる反射光の強度が所定値を超えた場合に、所定時間が終了すると認識させることができる。 For open loop control, the predetermined time may be set in advance in the imaging apparatus 1, in the case of feedback control, if the intensity of the reflected light to be monitored exceeds a predetermined value, a predetermined time it can be recognized to be ended.

なお、制御装置3から投光終了用のトリガ信号Trigが投光装置2に入力されると、投光装置2からの発光は停止するが、投光終了用のトリガ信号Trigの入力後においても過渡現象として僅かな間は発光が継続する。 Incidentally, the trigger signal Trig for floodlight termination is input to the light emitting device 2 from the controller 3, although the light emitting from the light projecting device 2 is stopped, even after the input of the trigger signal Trig for floodlight ends between small as transients light emission is continued. この継続期間は、発光が不安定な期間であるので、投光の終了時刻は、電荷蓄積期間の経過後(時刻tAよりも後)に、設定される。 The duration, the emission is unstable period, the end time of the light projection, after a charge accumulation period (after time tA), is set. これにより不安定な投光時の撮像を回避することができる。 Thereby avoiding the imaging during unstable projection.

なお、投光開始と投光終了のトリガ信号Trigは、1つの方形波の立ち上がりと、立下りのタイミングによって、設定することもできるが、この方形波の立ち上がり時刻を生成するパルス波と、立下り時刻を生成するパルス波を、双安定マルチバイブレータ(ラッチ・フリップフロップ)等に入力することにより、トリガ信号Trigは容易に生成することができる。 Incidentally, the trigger signal Trig light projection start and projecting ends, the rise of one of the square wave, the timing of falling, but can be set, a pulse wave to generate a rising time of the square wave, standing a pulse wave to generate a downlink time by entering the bistable multivibrator (latch flip-flop) or the like, the trigger signal Trig can be easily produced.

図5、方形波生成回路の一例を示す図(図5(A))、方形波生成要素の一例の図(図5(B))である。 5, illustrates an example of the square wave generating circuit (FIG. 5 (A)), which is an example of a diagram of the square wave generating element (FIG 5 (B)).

回路内動作に必要な他の方形波も、上記と同様に、双安定マルチバイブレータを用いて生成することができ、図2の方形波生成回路1Ecは、制御出力に基づき、入力されるトリガ信号Trigとクロック信号CLKに基づいて、各種スイッチを制御する方形波を生成する複数の方形波生成要素WGを有している。 Other square wave required for circuit operation, similarly to the above, can be produced using a bistable multivibrator, the square wave generating circuit 1Ec in Figure 2, based on the control output, trigger signal input based on Trig and the clock signal CLK, and has a plurality of square wave generating element WG for generating a square wave which controls the various switches. 方形波生成要素WGは、入力された制御出力に基づき、上述のON/OFFのタイミングを有する各種スイッチの制御信号を生成する。 Square wave generating element WG, based on the inputted control output, generates a control signal of various switches with timing of the above-mentioned ON / OFF. 同図では、8つのスイッチ用の制御信号を出力する例が示されているが、回路の変形に伴い制御対象のスイッチ数がこれと異なる場合、方形波生成要素WGの数を、制御対象のスイッチ数とすればよい。 In the drawing, an example in which outputs a control signal for the eight switches are shown, if the number of switches controlled object due to deformation of the circuit is different from this, the number of square wave generating element WG, the control target it may be set to the number of switches.

方形波の立ち上り及び立ち下がり時刻は、入力されたクロック信号をカウンタでカウントし、カウント値が所望の値となったときのクロックを採用する構成とし、所望の値になる時刻を、それぞれの時刻とすることができる。 Rising and falling times of the square wave counts the input clock signal by the counter, the count value is configured to employ the clock when it becomes the desired value, the time when a desired value, each time it can be. すなわち、いずれの方形波であっても、その立ち上り及び立下り時刻は容易に制御することができる。 That, in either a square wave, the rising and falling time can be easily controlled. 一連の撮像サイクルの開始及び終了時刻は、方形波生成回路1Ecに入力されるトリガ信号Trigによって、決定することができる。 Start and end times of a series of imaging cycles, the trigger signal Trig input to a square wave generating circuit 1Ec, can be determined. すなわち、トリガ信号Trigを入力した場合にのみ方形波生成回路1Ecの動作を開始すればよい。 In other words, it may start the operation of the square wave generating circuit 1Ec only if you enter a trigger signal Trig.

なお、カウンタとしては、カウント値が所望の値となった場合に出力を発生するプログラマブルカウンタPC(図5(B))を用いることができ、所望の値は、露光時間調整回路からの制御出力により変更することができる。 As the counter, the count value can be used a programmable counter PC for generating an output when a desired value (FIG. 5 (B)), the desired value, the control output from the exposure time adjusting circuit it can be changed by. プログラマブルカウンタPCが所望のクロック数をカウントした後、これをラッチ・フリップフロップFFに入力すれば、ラッチ・フリップフロップFFは、入力時に方形波の立ち上り又は立下り部分を生成する。 After the programmable counter PC has counted the number of desired clock, by entering it into the latch flip-flop FF, a latch flip-flop FF generates a rising or falling portions of the square wave on input. 同図では、1つの方形波生成要素WGが1つのプログラマブルカウンタPCを備えているが、これが2以上のプログラマブルカウンタを備えれば、様々な波形生成用のクロックパルスを自由に生成することが可能である。 In the figure, one of the square wave generating element WG is provided with one of the programmable counter PC, which if Sonaere two or more programmable counter, can be freely generate clock pulses for the various waveforms generated it is.

露光時間制御回路1Eの制御出力が露光時間(積算時間)の延長を促す場合には、ビデオ信号の判定後に、接続スイッチSw1をOFFするまでの時間を計測するカウンタをリセットすればよい。 When the control output of the exposure time control circuit 1E prompts the extended exposure time (integration time), after the determination of the video signal to, it may be reset a counter that measures the time until OFF the connection switch Sw1.

なお、リセットスイッチSw2のOFFからONへの切り替わりのタイミングは、クロック信号CLKに含まれるパルス方形波の中間位置(パルスの立ち上り時刻と立下り時刻の間の時刻)に設定されることが好ましい。 The timing of switching from OFF to ON of the reset switch Sw2 is preferably set to an intermediate position of the pulse square wave present on the clock signal CLK (time between the pulse rise time and fall time of). すなわち、接続スイッチSw1のON/OFFの制御する方形波信号は、クロック信号CLKから生成しているため、クロックの立ち上り時刻と立下り時刻には接続スイッチSw1への入力信号にノイズが重畳する。 That square wave signal for controlling the ON / OFF of the connection switch Sw1 is because it is generated from the clock signal CLK, and the noise in the input signal to the connection switch Sw1 is superimposed on the rising time and the falling time of the clock. このノイズの発生と同時にリセットスイッチSw2をONからOFFに切り替えると、ノイズがキャパシタC1に取り込まれる。 Switching the reset switch Sw2 simultaneously with the generation of the noise to OFF from ON, the noise is taken into the capacitor C1. したがって、ノイズ成分の蓄積を避けるため、クロック信号のエッジにおいては、リセットスイッチSw2の切り替えを避けることとしている。 Therefore, to avoid the accumulation of noise components in the edge of the clock signal, and to avoid the switching of the reset switch Sw2.

変位センサにおいては、撮像装置1がラインセンサである場合、反射光の入射位置が、対象物までの距離に対応する。 In the displacement sensor, when the imaging apparatus 1 is a line sensor, the incident position of the reflected light corresponds to the distance to the object. すなわち、一次元状に並んだ特定の画素における光入射強度が、その周囲の画素における光入射強度と比較して高くなる。 That is, the light incident intensity at the particular pixels arranged one-dimensionally is higher as compared to the light incident intensity in the surrounding pixels. すなわち、撮像装置1から出力されるビデオ信号は、1フレームの中で強度ピークを有している。 That is, the video signal output from the imaging apparatus 1 has an intensity peak in one frame. 詳説すれば、ビデオ信号における強度ピークが下限値Vlowを超えるように設定し、これに応じて電荷蓄積時間が設定される。 If detail, intensity peaks in the video signal is set to exceed the lower limit value Vlow, the charge accumulation time is set accordingly.

なお、対象物の反射率が高い場合には、反射光強度が高くなるので、全体の電荷蓄積時間は短くなり、反射率が低い場合には、反射光強度が低くなるので、全体の電荷蓄積時間は短くなる。 Note that when the reflectivity of the object is high, the reflected light intensity is increased, the overall charge accumulation time becomes shorter, when a low reflectivity, the reflected light intensity is low, the overall charge storage time is short.

なお、露光時間調整回路1Ebは、入力レベルL,Hにより、図2(B)のような制御出力を発生することができる。 The exposure time adjusting circuit 1Eb the input level L, the H, it is possible to generate a control output as shown in FIG. 2 (B). 図2(B)では2つの状態を示しているので、1ビットのデジタル出力で全ての状態を表現できる。 Since FIG. 2 (B) shows the two states in can represent all the states of the 1-bit digital output. 露光時間調整回路1Ebは、1つの状態が入力された場合、上述の各種スイッチのON/OFFのタイミングを生成する。 Exposure time adjustment circuit 1Eb has one state when it is input and generates an ON / OFF timing of the various switches described above. この機能は論理回路によって構成することができるが、入力状態に併せて上述のON/OFFのタイミングを発生するプログラムをマイクロコンピュータに組み込んで構成することとしてもよい。 This feature can be configured by a logic circuit, it may be configured by incorporating a program in accordance with the input state to generate a timing of the above-described ON / OFF to the microcomputer.

また、露光時間制御回路1Eは、全ての画素Pにおける電荷蓄積期間を、同一の期間内に設定することが好ましく、この場合には、露光時刻が同時になるため、実際の画像と同一の画像を撮像することができる。 The exposure time control circuit 1E is a charge accumulation period for all the pixels P, it is preferable to set within the same period, in this case, since the exposure time is the same time, the same image as the actual image it is possible to capture.

なお、上述の実施形態において、スイッチSw4のONする際に、接続スイッチSw1はOFFすることとしてもよい(期間T5)。 In the above embodiment, when the ON switch Sw4, connection switch Sw1 good as possible to OFF (period T5). これにより、フォトダイオードPDの寄生キャパシタCpdの影響を抑え、積分回路ITGにおけるアンプの負荷を小さくすることができる。 Thus, suppressing the influence of the parasitic capacitor Cpd of the photodiode PD, it is possible to reduce the load of the amplifier in the integration circuit ITG. したがって、スイッチSw4をONする際のデータ転送時間を短縮することが可能となり、高速の撮像が可能となる。 Therefore, it becomes possible to shorten the data transfer time when turning ON the switch Sw4, it becomes possible to high-speed imaging.

以上、説明したように、上述の実施形態に係る撮像装置においては、ビデオ信号の大きさを判定し、ビデオ信号の大きさが所定値未満の場合には、リセットスイッチSw2をONすることなく、第5期間T5〜第9期間T9の動作を繰り返し、ビデオ信号の大きさが所定値以上の場合には、フォトダイオードPDからキャパシタへの電荷の蓄積を停止させ、第5期間T5〜第9期間T9の動作を行って、ビデオ信号を差動アンプAMP2から出力させる。 As described above, in the imaging apparatus according to the above-described embodiments, it determines the magnitude of the video signal, when the size of the video signal is less than the predetermined value, without turning ON the reset switch Sw2, repeating the operation of the fifth period T5~ ninth period T9, when the size of the video signal is above a predetermined value, the accumulation of charge from the photodiode PD to the capacitor is stopped, the fifth period T5~ ninth period It performs an operation of T9, to output the video signal from the differential amplifier AMP2. この装置では、2段階のメモリM3〜M6を設けることで、CDS(相関二重サンプリング)回路による差動アンプAMP2にてノイズ成分を除去しつつ、ビデオ信号の大きさが所定値未満の場合には、改めて、リセットスイッチをONして、積分回路ITGをリセットすることなく、第5期間T5以降の動作を実行するので、電荷蓄積に必要な時間を短縮しつつ高精度な撮像を行うことができる。 In this apparatus, by providing the two levels of memory M3 to M6, while removing a noise component by the differential amplifier AMP2 by CDS (correlated double sampling) circuit, when the size of the video signal is less than the predetermined value is again, to turn oN the reset switch, the integrating circuit without resetting the ITG, so performing the operation of the fifth period T5 after, be performed with high accuracy imaging while shortening the time required to charge accumulation it can.

1…撮像装置、2…投光装置、3…制御装置、OBJ…対象物、1E…露光時間制御回路、1S…シフトレジスタ、P…画素、ITG…積分回路、C1…キャパシタ、PD…フォトダイオード、M1〜M6…メモリ、Sw1…接続スイッチ、Sw2…リセットスイッチ、Sw3〜Sw6…転送スイッチ。 1 ... imaging device, 2 ... light projecting device 3 ... controller, OBJ ... object, 1E ... exposure time control circuit, 1S ... shift register, P ... pixel, ITG ... integrating circuit, C1 ... capacitor, PD ... photodiode , M1~M6 ... memory, Sw1 ... connection switch, Sw2 ... reset switch, Sw3~Sw6 ... transfer switch.

Claims (1)

  1. 整列した複数の画素を有する撮像装置において、 In the imaging apparatus having a plurality of pixels aligned,
    各々の前記画素は、 The said pixel of each
    フォトダイオードと、 And photo diode,
    アンプの入出力端子間に接続されたキャパシタ及び当該キャパシタを短絡するリセットスイッチを有する積分回路と、 An integrating circuit having a reset switch for shorting the amplifier connected capacitor and the capacitor between the input and output terminals of
    前記積分回路の出力端子に第1転送スイッチを介して接続された第1ノイズメモリと、 A first noise memory connected via a first transfer switch to an output terminal of the integrating circuit,
    前記第1ノイズメモリに第2転送スイッチを介して接続された第2ノイズメモリと、 A second noise memory connected via a second transfer switch to said first noise memory,
    前記積分回路の出力端子に第3転送スイッチを介して接続された第1信号メモリと、 A first signal memory connected via a third transfer switch to an output terminal of the integrating circuit,
    前記第1信号メモリに第4転送スイッチを介して接続された第2信号メモリと、 A second signal memory connected via a fourth transfer switch to said first signal memory,
    を備え、 Equipped with a,
    この撮像装置は、 The imaging apparatus,
    前記第2ノイズメモリと前記第2信号メモリの出力の差分を出力する差動アンプと、 A differential amplifier for outputting the difference between the outputs of the second signal memory and said second noise memory,
    前記差動アンプから出力されるビデオ信号に基づいて、前記キャパシタへの電荷蓄積期間を制御する制御回路と、 Based on the video signal output from the differential amplifier, and a control circuit for controlling the charge accumulation period to the capacitor,
    を備え、 Equipped with a,
    前記制御回路は、 Wherein the control circuit,
    以下の(1)〜(9)の状態の期間: The following (1) the period of the state to (9):
    (1)前記リセットスイッチ、前記第1転送スイッチ、前記第2転送スイッチ、前記第3転送スイッチ、及び前記第4転送スイッチがOFFである初期状態の第1期間、 (1) the reset switch, the first transfer switch, the second transfer switch, said third transfer switch, and the first period of the initial state the fourth transfer switch is OFF, the
    (2)前記リセットスイッチ及び前記第1転送スイッチをONし、前記積分回路の出力端子を前記第1ノイズメモリに接続する第2期間、 (2) the reset switch and turning ON the first transfer switch, the second period for connecting the output terminal of the integrating circuit to the first noise memory,
    (3)前記リセットスイッチがOFFになる前に、前記第1転送スイッチがOFFされる第3期間、 (3) third period in which the reset switch before the OFF, the first transfer switch is turned OFF,
    (4)前記リセットスイッチをOFFし、前記フォトダイオードから前記キャパシタに電荷を蓄積させる第4期間、 (4) the OFF the reset switch, a fourth period for accumulating charges in the capacitor from said photodiode,
    (5)前記第3転送スイッチ及び第4転送スイッチをONして、前記積分回路の出力端子を、前記第1信号メモリを介して、前記第2信号メモリに接続する第5期間、 (5) the third and ON the transfer switch and the fourth transfer switch, the output terminal of the integrating circuit, via the first signal memory, a fifth period for connecting to the second signal memory,
    (6)前記第3転送スイッチ及び第4転送スイッチをOFFする第6期間、 (6) the third transfer switch and the fourth to sixth periods of OFF the transfer switch,
    (7)前記第2転送スイッチをONして、前記第1ノイズメモリ内に記憶されたデータを前記第2ノイズメモリに転送する第7期間、 (7) the second and ON the transfer switch, the seventh period for transferring the data stored in the first noise in memory to the second noise memory,
    (8)前記第2転送スイッチをOFFする第8期間、及び、 (8) Eighth period of OFF of the second transfer switch, and,
    (9)前記差動アンプからビデオ信号を出力させる第9期間、 (9) Ninth period to output the video signal from the differential amplifier,
    を順番に実行するように、前記リセットスイッチ、前記第1転送スイッチ、前記第2転送スイッチ、前記第3転送スイッチ、及び前記第4転送スイッチを制御し、 The to run sequentially, the reset switch, the first transfer switch, the second transfer switch, said third transfer switch, and controls said fourth transfer switch,
    前記ビデオ信号の大きさを判定し、 Determining the magnitude of said video signal,
    前記ビデオ信号の大きさが所定値未満の場合には、前記リセットスイッチをONすることなく、前記第5期間〜前記第9期間の動作を繰り返し、 If the magnitude of the video signal is less than the predetermined value, without ON the reset switch, repeated operation of the fifth period - the ninth period,
    前記ビデオ信号の大きさが前記所定値以上の場合には、前記フォトダイオードから前記キャパシタへの電荷の蓄積を停止させ、前記第5期間〜前記第9期間の動作を行って、ビデオ信号を前記差動アンプから出力させる、ことを特徴とする撮像装置。 Wherein when the magnitude of the video signal of the predetermined value or more, the accumulation of electric charge into the capacitor from the photodiode is stopped, by performing the operation of the fifth period - the ninth period, the video signal is output from the differential amplifier, an imaging apparatus, characterized in that.
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