JP5874893B2

JP5874893B2 - Semiconductor device

Info

Publication number: JP5874893B2
Application number: JP2011114621A
Authority: JP
Inventors: 大久保　秀一; 秀一大久保; 鈴木　徹; 徹鈴木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2011-05-23
Filing date: 2011-05-23
Publication date: 2016-03-02
Anticipated expiration: 2031-05-23
Also published as: JP2012244042A

Description

本発明は、トレンチゲート型の半導体装置に関する。 The present invention relates to a trench gate type semiconductor device.

トレンチゲート型の半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、モータインバータに使用されるスイッチング素子として知られている。従来のＩＧＢＴにおいて、チャネルが形成されるｐ型ベース領域は、素子領域（アクティブ領域）の全面に渡って均一に形成される（特許文献１）。また、ＩＧＢＴは、インバータ回路において様々な短絡モードが発生することを想定して、高い負荷短絡耐量が要求される。 As a trench gate type semiconductor device, an IGBT (Insulated Gate Bipolar Transistor) is known as a switching element used in a motor inverter. In a conventional IGBT, a p-type base region in which a channel is formed is uniformly formed over the entire element region (active region) (Patent Document 1). In addition, the IGBT is required to have a high load short-circuit tolerance, assuming that various short-circuit modes occur in the inverter circuit.

特開２００１−２７４３９９号公報JP 2001-274399 A

特許文献１に示される従来のＩＧＢＴは、負荷短絡耐量の改善に関して十分な検討がなされていなかった。本発明は、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することを目的とする。 The conventional IGBT shown in Patent Document 1 has not been sufficiently studied for improving the load short-circuit resistance. An object of the present invention is to provide an insulated gate semiconductor device having a high load short-circuit tolerance.

本発明の一態様によれば、第１の導電型を有する第１の半導体層と、前記第１の半導体層上に形成された第２の導電型を有する第２の半導体層と、前記第２の半導体層上に形成された前記第１導電型を有する第３の半導体層と、前記第３の半導体層上に形成された前記第２導電型を有する第４の半導体層と、前記第３の半導体層と前記第４の半導体層とを貫通して前記第２の半導体層に到達するように形成された複数の第１のトレンチと、前記複数の第１のトレンチの内部に沿って形成された第１のゲート絶縁膜と、前記複数の第１のトレンチの内部に前記絶縁膜を介して形成された第１のゲート電極と、前記第１の半導体層に電気的に接続するように形成されたコレクタ電極と、前記第４の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、前記第３の半導体層は、相対的に浅く形成された第１の領域と、相対的に深く形成された
第２の領域と、を有し、前記第１の領域は、前記複数の第１のトレンチに隣接するように形成され、前記第２の領域は、前記第１の領域を介して前記複数の第１のトレンチから離間するように形成され、前記第２の領域を貫通して前記第２の半導体層に到達し、且つ、前記第４の半導体層から離間するように形成された複数の第２のトレンチと、前記複数の第２のトレンチの内部に絶縁膜を介して形成され、第１のゲート電極と電気的に接続された第２のゲート電極とを備えることを特徴とする。 According to one aspect of the present invention, a first semiconductor layer having a first conductivity type, a second semiconductor layer having a second conductivity type formed over the first semiconductor layer, and the first semiconductor layer A third semiconductor layer having the first conductivity type formed on the second semiconductor layer; a fourth semiconductor layer having the second conductivity type formed on the third semiconductor layer; A plurality of first trenches formed so as to penetrate the third semiconductor layer and the fourth semiconductor layer and reach the second semiconductor layer, and along the inside of the plurality of first trenches The first gate insulating film formed, the first gate electrode formed inside the plurality of first trenches via the insulating film, and electrically connected to the first semiconductor layer And a collector electrode formed to be electrically connected to the fourth semiconductor layer. And the third semiconductor layer includes a first region formed relatively shallow and a second region formed relatively deep, and the first semiconductor layer includes: The region is formed so as to be adjacent to the plurality of first trenches, and the second region is formed so as to be separated from the plurality of first trenches via the first region . A plurality of second trenches formed so as to penetrate the second region and reach the second semiconductor layer and to be separated from the fourth semiconductor layer, and inside the plurality of second trenches an insulating film is formed over the features a Rukoto and a second gate electrode connected a first electrically gate electrode.

本発明によれば、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することができる。 According to the present invention, an insulated gate semiconductor device having a high load short-circuit withstand capability can be provided.

本発明の第１の実施例に係る半導体装置の構造断面図である。1 is a structural cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の実施形態及び比較例に係る半導体装置の特性を示す波形図である。It is a wave form diagram showing the characteristic of the semiconductor device concerning the embodiment of the present invention, and a comparative example. 本発明の第１の実施例の変形例に係る半導体装置の構造断面図である。It is a structure sectional view of a semiconductor device concerning the modification of the 1st example of the present invention. 本発明の第２の実施例に係る半導体装置の構造断面図である。It is a structure sectional view of the semiconductor device concerning the 2nd example of the present invention.

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the ratio of the thickness of each layer is different from the actual one. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記の者に特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる Further, the embodiments described below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the embodiments of the present invention are materials, shapes, structures, arrangements, etc. of components. Is not specified to the following persons. The technical idea of the present invention can be variously modified within the scope of the claims.

（実施例１）
図１は、本発明の第１の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置１００は、第１の半導体層１と第２の半導体層２と第３の半導体層３と第４の半導体層４と第１のトレンチ５と第１の絶縁膜６と第１のゲート電極７とコレクタ電極８とエミッタ電極９とを備えるＩＧＢＴ（Insulated Gate
Bipolar Transistor）である。また、第３の半導体層３は、第１の領域３１と第２の領域３２とを有する。 Example 1
FIG. 1 is a structural sectional view of a semiconductor device according to a first embodiment of the present invention. The semiconductor device 100 according to this embodiment includes a first semiconductor layer 1, a second semiconductor layer 2, a third semiconductor layer 3, a fourth semiconductor layer 4, a first trench 5, and a first insulating film 6. And an IGBT (Insulated Gate) including a first gate electrode 7, a collector electrode 8, and an emitter electrode 9.
Bipolar Transistor). The third semiconductor layer 3 includes a first region 31 and a second region 32.

第１の半導体層１は、ｐ型の導電型を有するコレクタ層である。第１の半導体層１上には、ｎ型の導電型を有する第２の半導体層２が形成される。第１の半導体層１と第２の半導体層２とは平坦な界面を形成する。本実施例における第２の半導体層２は、ｎ＋型の導電型を有するバッファ層２１とｎ−型の導電型を有するｎベース層２２とを有する。 The first semiconductor layer 1 is a collector layer having a p-type conductivity type. On the first semiconductor layer 1, a second semiconductor layer 2 having n-type conductivity is formed. The first semiconductor layer 1 and the second semiconductor layer 2 form a flat interface. The second semiconductor layer 2 in this embodiment includes a buffer layer 21 having an n + type conductivity and an n base layer 22 having an n− type conductivity.

第２の半導体層２上には、ｐ型の導電型を有する第３の半導体層３が形成される。第３の半導体層３は、ｐベース層と換言しても良く、相対的に浅く形成された第１の領域３１と相対的に深く形成された第２の領域３２とを有する。第２の領域３２の不純物濃度は、第１の領域３１の不純物濃度と等しいか又はそれよりも高濃度になるように形成される。本実施例における第２の半導体層２と第１の領域３１とは平坦な界面を形成し、第２の半導体層２と第２の領域３２とは湾曲した界面を形成する。 A third semiconductor layer 3 having a p-type conductivity is formed on the second semiconductor layer 2. The third semiconductor layer 3 may be rephrased as a p base layer, and has a first region 31 formed relatively shallow and a second region 32 formed relatively deep. The impurity concentration of the second region 32 is formed to be equal to or higher than the impurity concentration of the first region 31. In the present embodiment, the second semiconductor layer 2 and the first region 31 form a flat interface, and the second semiconductor layer 2 and the second region 32 form a curved interface.

第３の半導体層３上には、ｎ＋型の導電型を有する第４の半導体層４が形成される。第４の半導体層４は、エミッタ層と換言しても良く、第３の半導体層上に複数の島状に形成される。第４の半導体層４は、平面的に見て、ストライプ状、格子状、或いは環状になるように形成することができる。本実施例における第３の半導体層３と第４の半導体層４とは、平坦な界面を形成する。 On the third semiconductor layer 3, a fourth semiconductor layer 4 having an n + -type conductivity is formed. The fourth semiconductor layer 4 may be called an emitter layer, and is formed in a plurality of island shapes on the third semiconductor layer. The fourth semiconductor layer 4 can be formed in a stripe shape, a lattice shape, or an annular shape when seen in a plan view. In the present embodiment, the third semiconductor layer 3 and the fourth semiconductor layer 4 form a flat interface.

複数の第１のトレンチ５は、第４の半導体層４の表面（図１における上面）から第３の半導体層３と第４の半導体層４とを貫通し、その底面が第２の半導体層２に到達するように形成される。複数の第１のトレンチ５は、平面的に見て、ストライプ状、格子状、或いは環状になるように所定（例えば５μｍ）の間隔で形成される。第１のトレンチ５の内部には、第１のトレンチ５の内壁に沿って延伸する第１のゲート絶縁膜６と、第１のゲート絶縁膜６を介して第１のトレンチ５の内部を埋め込む第１のゲート電極７と、が形成される。第１のゲート絶縁膜６は、酸化シリコンからなり、第１のゲート電極７は、導電型不純物を含むポリシリコンからなる。 The plurality of first trenches 5 penetrates the third semiconductor layer 3 and the fourth semiconductor layer 4 from the surface (the upper surface in FIG. 1) of the fourth semiconductor layer 4, and the bottom surface of the second trench 5 is the second semiconductor layer. 2 is formed. The plurality of first trenches 5 are formed at predetermined intervals (for example, 5 μm) so as to have a stripe shape, a lattice shape, or an annular shape when seen in a plan view. Inside the first trench 5, a first gate insulating film 6 extending along the inner wall of the first trench 5 and the inside of the first trench 5 are embedded via the first gate insulating film 6. A first gate electrode 7 is formed. The first gate insulating film 6 is made of silicon oxide, and the first gate electrode 7 is made of polysilicon containing a conductive impurity.

第１の半導体層１の裏面（図１における下面）には、コレクタ電極８が形成される。コレクタ電極８は、第１の半導体層１に対して電気的に接続（オーミックコンタクトを形成）する。第４の半導体層４の表面（図１における上面）には、エミッタ電極９が形成される。エミッタ電極９は、第４の半導体層４に電気的に接続され、且つ、第１のゲート電極７と電気的に絶縁される。また、本実施例におけるエミッタ電極９は、第２の領域３２において第３の半導体層３に電気的に接続される。 A collector electrode 8 is formed on the back surface (the lower surface in FIG. 1) of the first semiconductor layer 1. The collector electrode 8 is electrically connected to the first semiconductor layer 1 (forms an ohmic contact). An emitter electrode 9 is formed on the surface of the fourth semiconductor layer 4 (upper surface in FIG. 1). The emitter electrode 9 is electrically connected to the fourth semiconductor layer 4 and electrically insulated from the first gate electrode 7. In addition, the emitter electrode 9 in this embodiment is electrically connected to the third semiconductor layer 3 in the second region 32.

本実施例における第１の領域３１は、第１のトレンチ５に隣接するように形成され、第２の領域３２は、第１の領域３１を介して第１のトレンチ５から離間するように形成される。第１の領域３１は、ゲートバイアス時にチャネルが形成される反転層に形成されれば良く、例えば複数の第１のトレンチ５が５μｍ間隔で形成されているとき、第１の領域３１は１μｍ以下の幅（図１における左右方向）で形成される。第１の領域３１の幅は、複数の隣り合う第１のトレンチ５同士の間隔の１／５以下であることが好ましい。また、第２の領域３２の底面は、本実施例において第１のトレンチ５の底面よりも浅くなるように形成されるが、第１のトレンチ５の底面よりも深くなるように形成されても良い。 In this embodiment, the first region 31 is formed so as to be adjacent to the first trench 5, and the second region 32 is formed so as to be separated from the first trench 5 via the first region 31. Is done. The first region 31 may be formed in an inversion layer where a channel is formed at the time of gate bias. For example, when the plurality of first trenches 5 are formed at intervals of 5 μm, the first region 31 is 1 μm or less. (Widthwise direction in FIG. 1). The width of the first region 31 is preferably 1/5 or less of the interval between the plurality of adjacent first trenches 5. In addition, the bottom surface of the second region 32 is formed so as to be shallower than the bottom surface of the first trench 5 in the present embodiment. good.

ＩＧＢＴは、ｎベース層とｐベース層とエミッタ層とから構成される寄生バイポーラトランジスタを有する。半導体装置１００は、ｐベース層に相当する第３の半導体層３に第２の領域３２を設けることで、従来の半導体装置に比べ、上記寄生バイポーラトランジスタの電流利得が小さくなっている。そのため、半導体装置１００は、負荷短絡時においてラッチアップを生じにくく破壊を防ぐことができ、負荷短絡耐量が改善される。 The IGBT has a parasitic bipolar transistor composed of an n base layer, a p base layer, and an emitter layer. In the semiconductor device 100, by providing the second region 32 in the third semiconductor layer 3 corresponding to the p base layer, the current gain of the parasitic bipolar transistor is smaller than that of the conventional semiconductor device. For this reason, the semiconductor device 100 is less likely to cause latch-up when the load is short-circuited and can be prevented from being broken, and the load short-circuit tolerance is improved.

（変形例）
図３は、本発明の第１の実施例の変形例に係る半導体装置の構造断面図である。本変形例に係る半導体装置２００は、第３の半導体層１３が第１の領域１３１と第２の領域１３２とを有する点で半導体装置１００と異なり、その他の点では半導体装置１００と実質的に同一の構成を有する。 (Modification)
FIG. 3 is a structural cross-sectional view of a semiconductor device according to a modification of the first embodiment of the present invention. The semiconductor device 200 according to this modification is different from the semiconductor device 100 in that the third semiconductor layer 13 includes a first region 131 and a second region 132, and is substantially different from the semiconductor device 100 in other points. Have the same configuration.

本変形例において第２の領域１３２の幅は、隣り合う第１のトレンチ５同士の間隔と略等しくなるように形成される。そのため、第１の領域１３１は第２の領域１３２のうち最も浅い領域と定義されても良く、第２の半導体層２と第１の領域１３１とは少なくとも一部で湾曲した界面を形成する。本変形例に係る半導体装置２００は、半導体装置１００と同様の効果を有する。 In the present modification, the width of the second region 132 is formed to be approximately equal to the interval between the adjacent first trenches 5. Therefore, the first region 131 may be defined as the shallowest region of the second regions 132, and the second semiconductor layer 2 and the first region 131 form a curved interface at least partially. The semiconductor device 200 according to this modification has the same effect as the semiconductor device 100.

（実施例２）
図４は、本発明の第２の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置３００は、第４の半導体層１４が選択的に形成され、且つ、第２のトレンチ１５と第２の絶縁膜１６と第２のゲート電極１７とを備える点で半導体装置１００と異なり、その他の点では半導体装置１００と実質的に同一の構成を有する。 (Example 2)
FIG. 4 is a structural sectional view of a semiconductor device according to the second embodiment of the present invention. The semiconductor device 300 according to the present embodiment is a semiconductor in that the fourth semiconductor layer 14 is selectively formed and the second trench 15, the second insulating film 16, and the second gate electrode 17 are provided. Unlike the device 100, it has substantially the same configuration as the semiconductor device 100 in other points.

第４の半導体層１４は、隣り合う第１のトレンチ５同士の間において、少なくとも第１の領域３１上には形成され、第４の半導体層１４が形成されない領域では第３の半導体層３が露出する。 The fourth semiconductor layer 14 is formed at least on the first region 31 between the adjacent first trenches 5, and the third semiconductor layer 3 is formed in a region where the fourth semiconductor layer 14 is not formed. Exposed.

第２のトレンチ１５は、第３の半導体層３の表面（図１における上面）から第３の半導体層３を貫通し、その底面が第２の半導体層２に到達するように形成される。第２のトレンチ１５の内部には、第２のトレンチ１５の内壁に沿って延伸する第２のゲート絶縁膜１６と、第２のゲート絶縁膜１６を介して第２のトレンチ１５の内部を埋め込む第２のゲート電極１７と、が形成される。第２のゲート電極１７は、エミッタ電極９と電気的に絶縁される。第２のゲート絶縁膜１６及び第２のゲート電極１７は、第１のゲート絶縁膜６及び第１のゲート電極７と同一の材料で形成される。また、第２のトレンチ１５は第４の半導体層１４と隣接しないため、第２のゲート電極１７にゲートバイアスが印加されても電子電流は流れないことから、第２のゲート電極１７はダミーゲートと換言しても良い。 The second trench 15 is formed so as to penetrate the third semiconductor layer 3 from the surface of the third semiconductor layer 3 (upper surface in FIG. 1) and reach the second semiconductor layer 2 at the bottom surface. Inside the second trench 15, the second gate insulating film 16 extending along the inner wall of the second trench 15 and the inside of the second trench 15 are embedded via the second gate insulating film 16. A second gate electrode 17 is formed. The second gate electrode 17 is electrically insulated from the emitter electrode 9. The second gate insulating film 16 and the second gate electrode 17 are formed of the same material as the first gate insulating film 6 and the first gate electrode 7. In addition, since the second trench 15 is not adjacent to the fourth semiconductor layer 14, no electron current flows even when a gate bias is applied to the second gate electrode 17. Therefore, the second gate electrode 17 is a dummy gate. In other words.

負荷短絡時において半導体装置３００は、半導体装置１００と同様に負荷短絡耐量が改善される。また、図２の実線Ｂに示すように、半導体装置１００（実線Ａ）に比べ、負荷短絡耐量とコレクタ−エミッタ間飽和電圧とのトレードオフがさらに改善される。 When the load is short-circuited, the semiconductor device 300 is improved in load short-circuit withstand capability similarly to the semiconductor device 100. Further, as shown by a solid line B in FIG. 2, the trade-off between the load short-circuit withstand voltage and the collector-emitter saturation voltage is further improved as compared with the semiconductor device 100 (solid line A).

以上の実施例で説明された構成、形状、大きさおよび配置関係については、本発明が理解・実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る半導体装置は、バッファ層２１を備えるパンチスルー型のＩＧＢＴに限定されず、バッファ層２１を備えないノンパンチスルー型のＩＧＢＴであっても良い。 The configurations, shapes, sizes, and arrangement relationships described in the above embodiments are merely schematically shown to the extent that the present invention can be understood and implemented. Therefore, the present invention is not limited to the described embodiments, and can be modified in various forms without departing from the scope of the technical idea shown in the claims. For example, the semiconductor device according to the present invention is not limited to the punch-through type IGBT including the buffer layer 21, and may be a non-punch-through type IGBT not including the buffer layer 21.

１第１の半導体層
２第２の半導体層
２１バッファ層
２２ｎベース層
３、１３第３の半導体層
３１、１３１第１の領域
３２、１３２第２の領域
４、１４第４の半導体層
５第１のトレンチ
６第１の絶縁膜
７第１のゲート電極
８コレクタ電極
９エミッタ電極
１５第２のトレンチ
１６第２の絶縁膜
１７第２のゲート電極
DESCRIPTION OF SYMBOLS 1 1st semiconductor layer 2 2nd semiconductor layer 21 Buffer layer 22 n base layer 3, 13 3rd semiconductor layer 31, 131 1st area | region 32, 132 2nd area | region 4, 14 4th semiconductor layer 5 1st trench 6 1st insulating film 7 1st gate electrode 8 Collector electrode 9 Emitter electrode 15 2nd trench 16 2nd insulating film 17 2nd gate electrode

Claims

A first semiconductor layer having a first conductivity type;
A second semiconductor layer having a second conductivity type formed on the first semiconductor layer;
A third semiconductor layer having the first conductivity type formed on the second semiconductor layer;
A fourth semiconductor layer having the second conductivity type formed on the third semiconductor layer;
A plurality of first trenches formed to penetrate the third semiconductor layer and the fourth semiconductor layer to reach the second semiconductor layer;
A first gate insulating film formed along the inside of the plurality of first trenches;
A first gate electrode formed inside the plurality of first trenches via the insulating film;
A collector electrode formed to be electrically connected to the first semiconductor layer;
An emitter electrode formed to be electrically connected to the fourth semiconductor layer,
The third semiconductor layer has a first region formed relatively shallow and a second region formed relatively deeply,
The first region is formed adjacent to the plurality of first trenches;
The second region is formed to be separated from the plurality of first trenches via the first region ,
A plurality of second trenches formed so as to penetrate the second region to reach the second semiconductor layer and to be separated from the fourth semiconductor layer;
Wherein the plurality of formed through the second internal insulating layer of the trench, wherein a Rukoto and a second gate electrode connected a first electrically gate electrode.

The semiconductor device according to claim 1, wherein the impurity concentration of the second region is equal to or higher than the impurity concentration of the first region.

3. The semiconductor device according to claim 1, wherein a width of the first region is 1/5 or less of an interval between adjacent first trenches 5.