JP5872241B2 - Positron emission tomography system - Google Patents

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Description

本明細書に記載の実施形態は、一般に、PET(Positron Emission Computerized Tomography)センサのアナログ信号間の相対的な遅延を調整する可変遅延デバイス、及び該デバイスを較正する方法に関するものである。   Embodiments described herein generally relate to variable delay devices that adjust the relative delay between analog signals of a PET (Positron Emission Computerized Tomography) sensor and methods for calibrating the devices.

PETイメージング、すなわちポジトロン放出断層撮影では、放射性医薬品が、注入、吸入、及び食物摂取の全て又はいずれかを介して被検体に投与される。薬剤の物理的及び生体分子的な特性は、その後、人体内の特定部位に集中する。実際の空間分布、蓄積の位置及び領域の両方又は一方の濃度、ならびに投与及び取り込みから最終の排出までのプロセスの動態は全て、臨床的な重要性を有する。このプロセスでは、放射性医薬品に付着されたポジトロン放出体は、半減期、分岐比などの同位元素の物理的性質に応じてポジトロンを放射する。各々のポジトロンは対象物の電子と相互に作用して、消滅して、511keVの2つのガンマ線を生じ、それらは実質的に180度離れて飛翔する。2つのガンマ線は、次にPET検出器のシンチレーション結晶でシンチレーションイベントを引き起こし、それによって該検出器はガンマ線を検出する。これらの2つのガンマ線を検出して、それらの位置の間に線を描くこと、すなわち「応答線」によって、実際の消滅の推定位置を決定する。このプロセスは、相互作用の可能性がある1本の直線を識別するだけであるが、これらの線を多数蓄積して断層撮影再構成プロセスによって、実際の分布を有用な正確さで推定する。2つのシンチレーションイベントの位置に加えて、2、3百ピコ秒以内の正確なタイミングが利用できるなら、飛行時間(time-of-flight)の計算も実行して、その直線に沿った消滅イベントの推定位置に関する情報をもっと加えることができる。スキャナのタイミング分解能の限界が、この線に沿った位置決めの精度を決定する。実際のシンチレーションイベントの位置決定の限界が、スキャナの究極の空間分解能を決定する。同位元素の固有特性(例えば、ポジトロンのエネルギ)は、(2つのガンマ線のポジトロン範囲及び共直線性によって)特定の放射性医薬品の空間分解能の決定に関与する。   In PET imaging, or positron emission tomography, a radiopharmaceutical is administered to a subject via infusion, inhalation, and / or food intake. The physical and biomolecular properties of the drug are then concentrated at specific sites in the human body. The actual spatial distribution, concentration of the location and / or area of accumulation, and kinetics of the process from administration and uptake to final elimination are all of clinical importance. In this process, a positron emitter attached to a radiopharmaceutical emits positrons depending on the physical properties of the isotope, such as half-life, branching ratio. Each positron interacts with the electrons of the object and annihilates, producing two gamma rays of 511 keV, which fly substantially 180 degrees apart. The two gamma rays then cause a scintillation event in the scintillation crystal of the PET detector so that the detector detects the gamma rays. By detecting these two gamma rays and drawing a line between them, the “response line”, the estimated position of the actual annihilation is determined. This process only identifies a single straight line with potential interaction, but accumulates many of these lines and estimates the actual distribution with useful accuracy through a tomographic reconstruction process. In addition to the location of the two scintillation events, if accurate timing within a few hundred picoseconds is available, a time-of-flight calculation is also performed to determine the disappearance events along that line. More information about the estimated location can be added. The limit of the scanner's timing resolution determines the accuracy of positioning along this line. The limits of the actual scintillation event positioning determine the ultimate spatial resolution of the scanner. Isotopic intrinsic properties (eg, positron energy) are responsible for determining the spatial resolution of a particular radiopharmaceutical (by the positron range and colinearity of the two gamma rays).

上記のプロセスを多数の消滅イベントに対して繰り返す。望ましいイメージングタスクを支援するために何回シンチレーションイベントが必要かを決定するために、事例ごとに解析する必要があるが、従来は、典型的な長さ100cmのフルオロデオキシグルコース(Fluoro-Deoxyglucose:FDG)の研究では、約1億のカウントすなわちイベントを蓄積する。この数のカウントを蓄積するのに要する時間は、注入量、ならびにスキャナの感度及びカウント性能によって決まる。   The above process is repeated for a number of extinction events. In order to determine how many scintillation events are needed to support the desired imaging task, it needs to be analyzed on a case-by-case basis, but traditionally a typical 100 cm long Fluoro-Deoxyglucose (FDG) ) Will accumulate approximately 100 million counts or events. The time required to accumulate this number of counts depends on the injection volume and the sensitivity and count performance of the scanner.

PETイメージングは、上述のシンチレーションイベントを発生させる高速かつ明るいシンチレーション結晶を介したガンマ線の光への変換に依存する。飛行時間PETは、さらにサブナノ秒のタイミング分解能を必要とし、2、3百ピコ秒の分解能もまた考えられる。シンチレーション結晶、光電子増倍管(Photomultiplier Tube:PMT)、及び電子機器の2つのチャンネルを調整及び調節することは十分複雑であるが、結晶及びセンサの大きなアレイではさらに複雑となる。   PET imaging relies on the conversion of gamma rays to light through a fast and bright scintillation crystal that generates the scintillation events described above. Time-of-flight PET further requires sub-nanosecond timing resolution, with a resolution of a few hundred picoseconds also conceivable. Adjusting and adjusting the two channels of the scintillation crystal, the photomultiplier tube (PMT), and the electronics is complex enough, but it becomes more complicated with a large array of crystals and sensors.

現代のPETシステムは、500〜600psのタイミング分解能に対応している。このレベルでは、構成要素が小さなタイミング変動さえも重要であり、移行時間は、この方程式で最も重要な変数である。移行時間は、光子がPMTの光電陰極に衝突した時と、対応する電流パルスがPMTの陽極で測定された時との間の平均時間である。一方のPMTから他方のPMTへのこの量の変動によって、信号は異なる時間で解析回路に到達することになる。   Modern PET systems support timing resolution of 500-600 ps. At this level, even small timing variations of the components are important, and the transition time is the most important variable in this equation. The transition time is the average time between when a photon strikes the PMT photocathode and when the corresponding current pulse is measured at the PMT anode. This amount of variation from one PMT to the other PMT causes the signal to reach the analysis circuit at different times.

検出チェーンの正確な移行時間の必要性は、結晶位置のセンサまでの最短と最長との光経路間で、内部又は固有の飛行差によって相殺される場合が多い。これは、実行すべき複雑な理論的な推定であるが、測定値は、25〜40psが光経路に対する固有のタイミング変動であることを示唆している。従って、検出器の全てのチャンネルの移行時間の均衡がとれた状態で25〜40psの精度は、妥当な目標である。さらに正確であっても良いが、システム性能に及ぼす影響は、無視できないとはいえごくわずかである。   The need for an accurate transition time of the detection chain is often offset by internal or inherent flight differences between the shortest and longest optical paths to the crystal position sensor. This is a complex theoretical estimate to be performed, but the measurements suggest that 25-40 ps is an inherent timing variation for the optical path. Therefore, an accuracy of 25-40 ps with a balanced transition time for all channels of the detector is a reasonable target. It may be more accurate, but the impact on system performance is negligible although it cannot be ignored.

従来、ガンマ線検出器内のPMTパルスへの時間遅延を制御又は追加するいくつかの方法が存在する。大部分の方法は、信号の周波数成分を低下させ、全ての信号の同期に不必要な精度を目標とするアクティブな構成要素を含む。別の従来システムは、異なるPMTアセンブリ間の時間変動の移行を補償しないため、タイミング分解能が劣化することがある。さらに、従来のシステムでアクティブな回路手法は、費用がかさみ、回路が複雑さを増して、より重要なことには、信号の品質と完全性を低下させる。   Conventionally, there are several ways to control or add a time delay to a PMT pulse in a gamma ray detector. Most methods involve active components that reduce the frequency content of the signal and target accuracy that is unnecessary for the synchronization of all signals. Another conventional system does not compensate for the transition of time variation between different PMT assemblies, so timing resolution may be degraded. In addition, circuit techniques that are active in conventional systems are costly, increase circuit complexity, and more importantly, reduce signal quality and integrity.

特開2007−41007号公報JP 2007-41007 A

本発明が解決しようとする課題は、簡易な構成で時間制御を制御することができる可変遅延デバイス、デバイス調整方法、及びポジトロン放出断層撮影システムを提供することである。   The problem to be solved by the present invention is to provide a variable delay device, a device adjustment method, and a positron emission tomography system capable of controlling time control with a simple configuration.

実施形態に係るポジトロン放出断層撮影システムは、複数のガンマ線検出器を含むポジトロン放出断層撮影システムであって、各ガンマ線検出器は、アレイ状に配列された複数のシンチレーション結晶と、前記シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、前記複数の光センサそれぞれに対応する複数の可変遅延デバイスと、を備え、各可変遅延デバイスは、基板と、複数の導電性ピンと、第1の端子と、第2の端子と、ジャンパとを備える。複数の導電性ピンは、前記基板上に搭載される。第1の端子は、前記複数の導電性ピンのうちの第1の導電性ピンに接続される。第2の端子は、前記複数の導電性ピンのうちの第2の導電性ピンに接続される。ジャンパは、前記基板に対して所定の距離で前記複数の導電性ピンを電気的に相互接続する。当該可変遅延デバイスによって導入される時間遅延は、前記ジャンパで相互接続された前記複数の導電性ピンによって形成された前記第1及び第2の端子間の電気経路によって決定される。 The positron emission tomography system according to the embodiment is a positron emission tomography system including a plurality of gamma ray detectors, and each gamma ray detector is adjacent to the plurality of scintillation crystals arranged in an array. A plurality of optical sensors arranged in an array, and a plurality of variable delay devices corresponding to each of the plurality of optical sensors, each variable delay device including a substrate, a plurality of conductive pins, a first Terminal, a second terminal, and a jumper. A plurality of conductive pins are mounted on the substrate. The first terminal is connected to a first conductive pin of the plurality of conductive pins. The second terminal is connected to a second conductive pin of the plurality of conductive pins. A jumper electrically interconnects the plurality of conductive pins at a predetermined distance to the substrate. The time delay introduced by the variable delay device is determined by the electrical path between the first and second terminals formed by the plurality of conductive pins interconnected by the jumpers.

本明細書に記載する実施形態とこれに付随する多くの利点は、以下の詳細な説明を参照し添付図面と関連付けて考えれば、より完全に理解できる。   The embodiments described herein and many of the attendant advantages can be more fully appreciated with reference to the following detailed description and considered in conjunction with the accompanying drawings.

図1は、本発明の実施形態に係るガンマ線検出システムの概略図である。FIG. 1 is a schematic diagram of a gamma ray detection system according to an embodiment of the present invention. 図2Aは、本発明の実施形態に係る可変遅延デバイスを含む光センサの概略図(1)である。FIG. 2A is a schematic diagram (1) of an optical sensor including a variable delay device according to an embodiment of the present invention. 図2Bは、本発明の実施形態に係る可変遅延デバイスを含む光センサの概略図(2)である。FIG. 2B is a schematic diagram (2) of the optical sensor including the variable delay device according to the embodiment of the present invention. 図3は、本発明の実施形態に係る連続可変遅延デバイスの概略図である。FIG. 3 is a schematic diagram of a continuously variable delay device according to an embodiment of the present invention. 図4Aは、本発明の実施形態に係る可変遅延デバイスの遅延調整の概略図(1)である。FIG. 4A is a schematic diagram (1) of delay adjustment of the variable delay device according to the embodiment of the present invention. 図4Bは、本発明の実施形態に係る可変遅延デバイスの遅延調整の概略図(2)である。FIG. 4B is a schematic diagram (2) of delay adjustment of the variable delay device according to the embodiment of the present invention. 図4Cは、本発明の実施形態に係る可変遅延デバイスの遅延調整の概略図(3)である。FIG. 4C is a schematic diagram (3) of delay adjustment of the variable delay device according to the embodiment of the present invention. 図5Aは、本発明の実施形態に係る別の可変遅延デバイスの遅延調整の概略図(1)である。FIG. 5A is a schematic diagram (1) of delay adjustment of another variable delay device according to the embodiment of the present invention. 図5Bは、本発明の実施形態に係る別の可変遅延デバイスの遅延調整の概略図(2)である。FIG. 5B is a schematic diagram (2) of delay adjustment of another variable delay device according to the embodiment of the present invention. 図5Cは、本発明の実施形態に係る別の可変遅延デバイスの遅延調整の概略図(3)である。FIG. 5C is a schematic diagram (3) of delay adjustment of another variable delay device according to the embodiment of the present invention. 図6Aは、本発明の実施形態に係る調整後に固定された遅延を有する時間遅延デバイスの概略図(1)である。FIG. 6A is a schematic diagram (1) of a time delay device having a fixed delay after adjustment according to an embodiment of the present invention. 図6Bは、本発明の実施形態に係る調整後に固定された遅延を有する時間遅延デバイスの概略図(2)である。FIG. 6B is a schematic diagram (2) of a time delay device with a fixed delay after adjustment according to an embodiment of the present invention. 図7は、本発明の実施形態に係る可変遅延デバイスを含む別の光センサ構造の概略図である。FIG. 7 is a schematic diagram of another photosensor structure including a variable delay device according to an embodiment of the present invention. 図8は、本発明の実施形態に係る時間遅延デバイスを含む光センサのさらなる構造の概略図である。FIG. 8 is a schematic diagram of a further structure of an optical sensor including a time delay device according to an embodiment of the present invention. 図9は、本発明の別の実施形態に係る不連続時間遅延デバイスの概略図である。FIG. 9 is a schematic diagram of a discontinuous time delay device according to another embodiment of the present invention. 図10は、本発明の実施形態に係る別の不連続時間遅延デバイスの概略図である。FIG. 10 is a schematic diagram of another discontinuous time delay device according to an embodiment of the present invention. 図11は、本発明の実施形態に係るコンピュータ制御による不連続時間遅延デバイスの概略図である。FIG. 11 is a schematic diagram of a computer controlled discontinuous time delay device according to an embodiment of the present invention. 図12は、本発明の実施形態に係る別のコンピュータ制御による不連続時間遅延デバイスの概略図である。FIG. 12 is a schematic diagram of another computer controlled discontinuous time delay device according to an embodiment of the present invention. 図13は、本発明の実施形態に係る時間遅延デバイス用の較正回路の概略図である。FIG. 13 is a schematic diagram of a calibration circuit for a time delay device according to an embodiment of the present invention. 図14は、本発明の実施形態に係る時間遅延デバイス用の別の較正回路の概略図である。FIG. 14 is a schematic diagram of another calibration circuit for a time delay device according to an embodiment of the present invention. 図15は、本発明の実施形態に係る時間遅延デバイスの較正の概略図である。FIG. 15 is a schematic diagram of calibration of a time delay device according to an embodiment of the present invention.

一般に、飛行時間ガンマ線検出システムでは、可変遅延デバイスが、光電子増倍管、又は光センサに接続している。可変遅延デバイスは、基板と、基板上に搭載された複数の導電性ピンとを含んでいる。また、可変遅延デバイスは、複数の導電性ピンのうちの第1の導電性ピンに接続している第1の端子と、複数の導電性ピンのうちの第2の導電性ピンに接続している第2の端子とを含んでいる。さらに、基板に対して所定の距離で複数の導電性ピンを電気的に接続するジャンパも、可変遅延デバイスに含まれている。ここで、可変遅延デバイスによって導入される時間遅延は、複数の導電性ピンとジャンパとによって形成される第1及び第2の端子間の電気経路によって決定される。   Generally, in a time-of-flight gamma ray detection system, a variable delay device is connected to a photomultiplier tube or photosensor. The variable delay device includes a substrate and a plurality of conductive pins mounted on the substrate. The variable delay device is connected to the first terminal connected to the first conductive pin of the plurality of conductive pins and to the second conductive pin of the plurality of conductive pins. And a second terminal. Further, a jumper that electrically connects a plurality of conductive pins at a predetermined distance to the substrate is also included in the variable delay device. Here, the time delay introduced by the variable delay device is determined by the electrical path between the first and second terminals formed by a plurality of conductive pins and jumpers.

微細なタイミング調整のための一つの実施形態では、連続調整を可能となる。別の実施形態では、ジャンパを物理的に設定することによって、又は、さまざまな遅延回路を電子的に選択することによって、不連続調整を可能となる。400psからなる最大移行時間変動と、40psからなる10ステップの不連続遅延回路とを提供する。しかし、当業者には自明のように、別の最大移行時間変動及び遅延ステップも、本発明の範囲を逸脱することなく可能である。   In one embodiment for fine timing adjustment, continuous adjustment is possible. In another embodiment, discontinuous adjustments can be made by physically setting jumpers or by electronically selecting various delay circuits. A maximum transition time variation of 400 ps and a 10-step discontinuous delay circuit of 40 ps are provided. However, as will be apparent to those skilled in the art, other maximum transition time variations and delay steps are possible without departing from the scope of the present invention.

いくつかの図面全体にわたって同一又は対応する部品に類似の参照番号を示した図面を以下で参照する。図1は、本発明の実施形態に係るガンマ線検出システムの概略図である。図1では、光電子増倍管135及び140をライトガイド130の上に配列し、シンチレーション結晶105のアレイをライトガイド130の下に配列する。シンチレーション結晶125の第2のアレイをシンチレーション結晶105に対向して配列し、ライトガイド115と、光電子増倍管195及び110とを第2アレイの上に配置する。   Reference will now be made to the drawings, wherein like reference numerals indicate like or corresponding parts throughout the several views. FIG. 1 is a schematic diagram of a gamma ray detection system according to an embodiment of the present invention. In FIG. 1, the photomultiplier tubes 135 and 140 are arranged on the light guide 130, and the array of scintillation crystals 105 is arranged below the light guide 130. A second array of scintillation crystals 125 is arranged facing the scintillation crystal 105, and a light guide 115 and photomultiplier tubes 195 and 110 are arranged on the second array.

図1において、被検体(不図示)からガンマ線が放射されると、ガンマ線は、反対方向に互いから約180°で飛翔する。シンチレーション結晶100及び120では、ガンマ線の検出が同時に起こり、所定の制限時間内にシンチレーション結晶100及び120でガンマ線が検出されたときに、シンチレーションイベントが決定される。このように、ガンマ線タイミング検出システムは、シンチレーション結晶100及び120で同時にガンマ線を検出する。ここでは、単に分かりやすくするために、シンチレーション結晶100におけるガンマ線の検出について記載する。しかし、当業者には自明であるが、シンチレーション結晶100に関して本明細書で述べる説明は、シンチレーション結晶120におけるガンマ線検出に同様に適用できる。   In FIG. 1, when gamma rays are emitted from a subject (not shown), the gamma rays fly at about 180 ° from each other in opposite directions. In the scintillation crystals 100 and 120, detection of gamma rays occurs simultaneously, and a scintillation event is determined when gamma rays are detected in the scintillation crystals 100 and 120 within a predetermined time limit. In this way, the gamma ray timing detection system detects gamma rays simultaneously with the scintillation crystals 100 and 120. Here, for the sake of simplicity, the detection of gamma rays in the scintillation crystal 100 will be described. However, as will be apparent to those skilled in the art, the description provided herein with respect to scintillation crystal 100 is equally applicable to gamma ray detection in scintillation crystal 120.

各光電子増倍管(PMT)110、135、140、及び195は、それぞれ可変利得増幅器(Variable Gain Amplifiers:VGA)150、152、154、及び156に接続している。VGAは、信号バッファの働きをして、PMT製造プロセスの一部として自然に起こり、かつPMT110、135、140、195の経年変化によって起こるようなPMT利得の変動を、取得システムが吸収するように調整できる。各VGA150、152、154、及び156から出力される信号を、2本の別々の電子経路に分割する。   Each photomultiplier tube (PMT) 110, 135, 140, and 195 is connected to variable gain amplifiers (VGA) 150, 152, 154, and 156, respectively. The VGA acts as a signal buffer so that the acquisition system absorbs fluctuations in PMT gain that occur naturally as part of the PMT manufacturing process and that are caused by aging of the PMTs 110, 135, 140, 195. Can be adjusted. The signal output from each VGA 150, 152, 154, and 156 is split into two separate electronic paths.

一方の電子経路を、ガンマ線の到達時間の測定に使用する。この経路への信号は、一般的に、同じ検出器からの2つ以上の信号を加算増幅器184及び186で合計することによって形成される。同じ検出器からの複数の信号を合計する作用によって、タイミング推定値に対する信号対雑音比が向上して、電子構成要素の必要数が減少する。合計された後、信号は、弁別器187及び188へ渡される。典型的に、調節可能なしきい値を有する弁別器187又は188は、合計された信号がしきい値設定を渡すとき、正確にタイミングが設定された電子パルスを生成する。弁別器187又は188の出力は、時間デジタル変換器(Time-To-Digital Converter:TDC)189及び190を起動させる。TDC189又は190は、システムクロック(不図示)に対して弁別器パルスの時間をコード化するデジタル出力を生成する。飛行時間PETシステムの場合、TDC189又は190は、15〜25psの精度でタイムスタンプを生成する。   One electron path is used to measure the arrival time of gamma rays. The signal to this path is typically formed by summing two or more signals from the same detector with summing amplifiers 184 and 186. The effect of summing multiple signals from the same detector improves the signal to noise ratio for the timing estimate and reduces the required number of electronic components. After being summed, the signal is passed to discriminators 187 and 188. Typically, a discriminator 187 or 188 having an adjustable threshold generates an electronic pulse that is precisely timed when the summed signal passes the threshold setting. The output of the discriminator 187 or 188 activates time-to-digital converters (TDC) 189 and 190. TDC 189 or 190 generates a digital output that encodes the time of the discriminator pulse relative to a system clock (not shown). In the case of a time-of-flight PET system, the TDC 189 or 190 generates a time stamp with an accuracy of 15-25 ps.

各PMT110、135、140、195の場合、各PMT110、135、140、195上に信号の振幅を測定するのに使用される独立した電子経路がある。この経路は、フィルタ160、162、164、及び166と、アナログデジタル変換器(Analog To Digital Converter:ADC)176、177、178、及び179とからなる。フィルタ160、162、164、又は166、例えば、帯域フィルタは、測定値の信号対雑音比の最適化に使用され、ADC176、177、178、又は179によるデジタル信号への変換前にアンチエイリアシングを実行する。ADC176、177、178、又は179は、100MHzで動作する、例えば、この場合中央演算処理装置(Central Processing Unit:CPU)170がデジタル積分を実行するフリーランタイプであってもよい。あるいは、ADC176、177、178、又は179は、ピークセンシングタイプであってもよい。ADC及びTDCの出力は、CPU170に供給され処理される。処理工程は、各イベントに対する、ADC出力からのエネルギ及び位置、及びTDC出力からの到達時間を推定する工程からなり、以前の較正に基づいて、エネルギ、位置、及び到達時間の推定値の精度を向上させるために、多くの訂正ステップの適用を含むことができる。当業者には自明なように、CPU170を、不連続論理ゲートとして、特定用途向け集積回路(Application Specific Integrated Circuit:ASIC)、書替え可能ゲートアレイ(Field Programmable Gate Array:FPGA)、又はその他の複合型プログラム可能論理デバイス(Complex Programmable Logic Device:CPLD)として実装してもよい。FPGA又はCPLDの実装を、VHDL、Verilog、又はその他の任意のハードウェア記述言語にコード化してもよい。コードを、直接FPGA又はCPLD内で電子メモリに格納してもよい、又は、別個の電子メモリとして格納してもよい。さらに、電子メモリは、ROM(Read Only Memory)、EPROM(Erasable Programmable Read only Memory)、EEPROM(Electronically Erasable and Programmable Read Only Memory)、又はフラッシュメモリなどの不揮発性であってもよい。電子メモリはまた、スタティック又はダイナミックRAM(Random Access Memory)などの揮発性であってもよい。FPGA又はCPLDと電子メモリとの間の相互作用だけでなく電子メモリも管理するために、マイクロコントローラ又はマイクロプロセッサなどのプロセッサを設けてもよい。   For each PMT 110, 135, 140, 195, there is an independent electronic path used to measure the amplitude of the signal on each PMT 110, 135, 140, 195. This path includes filters 160, 162, 164, and 166, and analog to digital converters (ADCs) 176, 177, 178, and 179. Filters 160, 162, 164, or 166, for example, bandpass filters, are used to optimize the signal-to-noise ratio of measurements and perform anti-aliasing before conversion to digital signals by ADCs 176, 177, 178, or 179 To do. The ADCs 176, 177, 178, or 179 may operate at 100 MHz, for example, in this case, a free-run type in which a central processing unit (CPU) 170 performs digital integration. Alternatively, the ADCs 176, 177, 178, or 179 may be a peak sensing type. The outputs of the ADC and TDC are supplied to the CPU 170 for processing. The processing step consists of estimating the energy and position from the ADC output and the arrival time from the TDC output for each event, and based on the previous calibration, the accuracy of the energy, position and arrival time estimates is increased. To improve, many correction steps can be applied. As will be apparent to those skilled in the art, the CPU 170 as a discontinuous logic gate, application specific integrated circuit (ASIC), rewritable gate array (FPGA), or other complex type You may implement as a programmable logic device (Complex Programmable Logic Device: CPLD). An FPGA or CPLD implementation may be encoded in VHDL, Verilog, or any other hardware description language. The code may be stored directly in the electronic memory within the FPGA or CPLD, or may be stored as a separate electronic memory. Furthermore, the electronic memory may be non-volatile such as a ROM (Read Only Memory), an EPROM (Erasable Programmable Read Only Memory), an EEPROM (Electronically Erasable and Programmable Read Only Memory), or a flash memory. The electronic memory may also be volatile, such as static or dynamic RAM (Random Access Memory). A processor such as a microcontroller or microprocessor may be provided to manage the electronic memory as well as the interaction between the FPGA or CPLD and the electronic memory.

あるいは、CPU170を、上記の電子メモリのうちのいずれか、及びハードディスク装置、CD(Compact Disc)、DVD(Digital Versatile Disc)、フラッシュドライブ、又はその他の既知の記憶媒体の全て又はいずれかに格納される、一式のコンピュータ可読指令として実装してもよい。さらに、コンピュータ可読指令は、米国インテル社のXeon(登録商標)、又は米国AMD社のOpteron(登録商標)などのプロセッサ、及びマイクロソフトVISTA(登録商標)、UNIX(登録商標)、Solaris(登録商標)、LINUX(登録商標)、Apple社のMac−OS(登録商標)、及び当業者には周知のその他のオペレーティングシステムなどとともに動作するユーティリティアプリケーション、バックグラウンドデーモン、又はオペレーティングシステムの構成要素、又はそれらの組合せとして提供されてもよい。   Alternatively, the CPU 170 is stored in any or all of the above electronic memories and a hard disk device, a CD (Compact Disc), a DVD (Digital Versatile Disc), a flash drive, or other known storage media. May be implemented as a set of computer-readable instructions. In addition, the computer-readable instructions include processors such as Intel Xeon (registered trademark), or AMDer Opteron (registered trademark), and Microsoft Vista (registered trademark), UNIX (registered trademark), Solaris (registered trademark). , LINUX (registered trademark), Apple's Mac-OS (registered trademark), and other operating systems known to those skilled in the art, utility applications, background daemons, or operating system components, or It may be provided as a combination.

一旦CPU170で処理されたならば、処理された信号は、電子格納部180に保存、及び表示部145に表示の両方又は一方が行われる。当業者には自明なように、電子格納部180は、ハードディスク装置、CD−ROM装置、DVD装置、フラッシュ装置、RAM、ROM、又は当業界で周知のあらゆる他の電子格納装置であってよい。表示部145は、LCD(Liquid Crystal Display)表示装置、CRT(Cathode-Ray Tube)表示装置、プラズマ表示装置、OLED(Organic Light Emitting Display)、LED(light-Emitting Diode)、又は当業界で周知のあらゆる他の表示装置として実装してよい。そのように、本明細書に提供した電子格納部180及び表示部145の記載は、単なる具体例であり、本発明の範囲を限定するものではない。   Once processed by the CPU 170, the processed signal is stored in the electronic storage unit 180 and / or displayed on the display unit 145. As will be apparent to those skilled in the art, the electronic storage unit 180 may be a hard disk device, a CD-ROM device, a DVD device, a flash device, a RAM, a ROM, or any other electronic storage device known in the art. The display unit 145 is an LCD (Liquid Crystal Display) display device, a CRT (Cathode-Ray Tube) display device, a plasma display device, an OLED (Organic Light Emitting Display), an LED (light-Emitting Diode), or well known in the art. It may be implemented as any other display device. As such, the descriptions of the electronic storage unit 180 and the display unit 145 provided in the present specification are merely specific examples, and do not limit the scope of the present invention.

図1はまた、ガンマ線検出システムが、他の外部デバイス及びユーザの両方又は一方と接続して機能するインタフェース175を含む。例えば、インタフェース175は、USB(Universal Serial Bus)インタフェース、PCMCIA(Personal Computer Memory Card International Association)インタフェース、イーサネット(登録商標)インタフェース、又は当業界で周知の他のあらゆるインタフェースであってよい。インタフェース175はまた、有線又は無線であってもよく、ユーザとの対話のためにキーボード及びマウスの両方又は一方、又は当業界で周知の他のヒューマンインタフェイスデバイスを含むことができる。   FIG. 1 also includes an interface 175 through which the gamma detection system functions in connection with other external devices and / or users. For example, the interface 175 may be a Universal Serial Bus (USB) interface, a Personal Computer Memory Card International Association (PCMCIA) interface, an Ethernet interface, or any other interface known in the art. Interface 175 may also be wired or wireless and may include a keyboard and / or mouse for user interaction, or other human interface devices well known in the art.

次に、本実施形態に係る可変遅延デバイスについて説明する。本実施形態に係る可変遅延デバイスは、ガンマ線検出システムの光センサに接続される可変遅延デバイスであって、基板と、複数の導電性ピンと、第1の端子と、第2の端子と、ジャンパとを備える。複数の導電性ピンは、前記基板上に搭載される。第1の端子は、前記複数の導電性ピンのうちの第1の導電性ピンに接続される。第2の端子は、前記複数の導電性ピンのうちの第2の導電性ピンに接続される。ジャンパは、前記基板に対して所定の距離で前記複数の導電性ピンを電気的に相互接続する。当該可変遅延デバイスによって導入される時間遅延は、前記ジャンパで相互接続された前記複数の導電性ピンによって形成された前記第1及び第2の端子間の電気経路によって決定される。   Next, the variable delay device according to the present embodiment will be described. The variable delay device according to the present embodiment is a variable delay device connected to an optical sensor of a gamma ray detection system, and includes a substrate, a plurality of conductive pins, a first terminal, a second terminal, and a jumper. Is provided. A plurality of conductive pins are mounted on the substrate. The first terminal is connected to a first conductive pin of the plurality of conductive pins. The second terminal is connected to a second conductive pin of the plurality of conductive pins. A jumper electrically interconnects the plurality of conductive pins at a predetermined distance to the substrate. The time delay introduced by the variable delay device is determined by the electrical path between the first and second terminals formed by the plurality of conductive pins interconnected by the jumpers.

なお、本実施例では、可変遅延デバイスは、光センサの端子と直列に接続される。また、光センサは、シリコン光電子増倍管であってもよい。   In this embodiment, the variable delay device is connected in series with the terminal of the photosensor. The photosensor may be a silicon photomultiplier tube.

図2A及び2Bは、本実施形態に係る連続時間遅延デバイスを組み込んだ光電子増倍管、すなわち光センサの概略図である。図2A及び2Bにおいて、光電子増倍管140は、図1の光電子増倍管140と同じものである。光電子増倍管140からの信号導線200は、時間遅延デバイス240に電気的に接続している。時間遅延デバイス240は、導電性ピン210、215が搭載された基板、すなわちプリント回路基板205を含む。導電性ピン210、215、及びジャンパ220で形成される電気経路に対応する時間遅延を導入するために、ジャンパ220を導電性ピン210、215に電気的に接続する。高圧ケーブル230及び信号ケーブル225もまた、基板205に接続している。なお、図2A及び2Bには示されていないが、高圧ケーブル230と光電子増倍管との間に接続された分圧器、又はブリーダ回路は、光電子増倍管140のダイノードに供給される電圧を所望の値に逓減させるのに使用される。   2A and 2B are schematic views of a photomultiplier tube or photosensor incorporating a continuous time delay device according to this embodiment. 2A and 2B, the photomultiplier tube 140 is the same as the photomultiplier tube 140 of FIG. The signal lead 200 from the photomultiplier tube 140 is electrically connected to the time delay device 240. The time delay device 240 includes a substrate on which conductive pins 210 and 215 are mounted, that is, a printed circuit board 205. Jumper 220 is electrically connected to conductive pins 210, 215 to introduce a time delay corresponding to the electrical path formed by conductive pins 210, 215 and jumper 220. A high voltage cable 230 and a signal cable 225 are also connected to the substrate 205. Although not shown in FIGS. 2A and 2B, a voltage divider or a bleeder circuit connected between the high voltage cable 230 and the photomultiplier tube generates a voltage supplied to the dynode of the photomultiplier tube 140. Used to step down to the desired value.

図3は、図2A及び2Bの連続遅延デバイス240の概略図である。上述のように、導電性ピン210、215は、回路基板、すなわち基板205に搭載され、ジャンパ220は、それらの導電性ピンを電気的に相互接続するのに使用される。   FIG. 3 is a schematic diagram of the continuous delay device 240 of FIGS. 2A and 2B. As described above, conductive pins 210, 215 are mounted on a circuit board, or substrate 205, and jumper 220 is used to electrically interconnect those conductive pins.

図4A〜4Cは、連続遅延デバイス140で所望の遅延を設定する工程の概略図である。図4Aでは、導電性ピン210、215を電気的につなぐために、ジャンパ220を、導電性ピン210、215に摺動可能に接続している。点線の矢印で示すように、所望の遅延を設定するために、ジャンパ220は、導電性ピン210、215を上下に摺動する。   4A-4C are schematic diagrams of the process of setting a desired delay with continuous delay device 140. FIG. In FIG. 4A, a jumper 220 is slidably connected to the conductive pins 210, 215 to electrically connect the conductive pins 210, 215. The jumper 220 slides up and down the conductive pins 210, 215 to set the desired delay, as indicated by the dotted arrows.

図4Bでは、導電性ピン210、215の所定の位置にジャンパを摺動させることによって、伝導経路405が設定される。そのように、第1の導電性ピン210から第2の導電性ピン215への合計遅延は、基板205からジャンパ220までの各導電性ピンの長さ、並びに、ジャンパ220自体の長さの関数である。図4Cに示すように、ジャンパ220を導電性ピン210、215上で基板205より遠くへ摺動させることによって、伝導経路410はより長くなる。このように、図4Cの構成は、図4Bの構成より大きい遅延を導入する。ジャンパ220が、導電性ピン210、215上の基板205から最も遠く離れた位置にあるとき、連続遅延デバイス140の最大遅延が起こる。   In FIG. 4B, the conduction path 405 is set by sliding the jumper to a predetermined position of the conductive pins 210 and 215. As such, the total delay from the first conductive pin 210 to the second conductive pin 215 is a function of the length of each conductive pin from the substrate 205 to the jumper 220, as well as the length of the jumper 220 itself. It is. As shown in FIG. 4C, the conduction path 410 is made longer by sliding the jumper 220 on the conductive pins 210 and 215 further away from the substrate 205. Thus, the configuration of FIG. 4C introduces a larger delay than the configuration of FIG. 4B. When the jumper 220 is located farthest from the substrate 205 on the conductive pins 210, 215, the maximum delay of the continuous delay device 140 occurs.

すなわち、時間遅延の最大遅延は、前記複数の導電性ピンの全長によって決定される。   That is, the maximum time delay is determined by the total length of the plurality of conductive pins.

当業者には明白なように、導電性ピン210及び215は、銅、アルミニウム、及び金の全て又はいずれかなどの任意の電気伝導性材料で作るとよい。さらに、ジャンパ220もまた、銅、アルミニウム、及び金の全て又はいずれかなどの任意の電気伝導性材料で作るとよい。導電性ピン210、215はまた、どのような形状又は長さであってもよい。そのように、本明細書に記載の導電性ピン210、215及びジャンパ220の形状、サイズ、及び材料構成は、単なる事例であって、本発明の範囲を限定するものではない。   As will be apparent to those skilled in the art, conductive pins 210 and 215 may be made of any electrically conductive material, such as copper, aluminum, and / or gold. Further, the jumper 220 may also be made of any electrically conductive material, such as all or any of copper, aluminum, and gold. The conductive pins 210, 215 may also be any shape or length. As such, the shapes, sizes, and material configurations of the conductive pins 210, 215 and jumpers 220 described herein are merely examples and do not limit the scope of the present invention.

小さな遅延の場合には、図3及び図4A〜4Cを参照して説明した2つの導電性ピンの構成が妥当であるが、より大きな遅延の場合には、導電性ピンのピン長が大きくなり過ぎる可能性もある。従って、図5Aに示すように、本発明の別の実施形態に係る連続時間遅延デバイス500は、基板510に搭載された複数の導電性ピン501〜506を含む。上述のように、基板は、プリント回路基板であるとよい。ジャンパ520は、導電性ピン501〜506を電気的に相互接続するために、複数の接続ポイントを含む。図5Bに示すように、伝導経路及び対応する遅延を作るために、ジャンパ520を導電性ピン501〜506に摺動可能に接続する。図5Cに示すように、各導電性ピン501〜506の長さ及びジャンパ520自体の長さからなる伝導経路525を設定するために、ジャンパ520を基板510から所定の距離に設定する。   For small delays, the two conductive pin configurations described with reference to FIGS. 3 and 4A-4C are reasonable, but for larger delays, the pin length of the conductive pins increases. It may be too much. Accordingly, as shown in FIG. 5A, a continuous time delay device 500 according to another embodiment of the present invention includes a plurality of conductive pins 501 to 506 mounted on a substrate 510. As described above, the substrate may be a printed circuit board. Jumper 520 includes a plurality of connection points for electrically interconnecting conductive pins 501-506. As shown in FIG. 5B, a jumper 520 is slidably connected to the conductive pins 501-506 to create a conduction path and corresponding delay. As shown in FIG. 5C, the jumper 520 is set at a predetermined distance from the substrate 510 in order to set a conduction path 525 including the length of each conductive pin 501 to 506 and the length of the jumper 520 itself.

なお、図5A〜5Cでは、連続時間遅延デバイス500を6本の導電性ピン501〜506を含むように示しているが、当業者には自明なように、連続時間遅延デバイス500はこれに限定されない。所望の最大遅延を実現するために、より多い又はより少ない導電性ピンを加えることができる。図5A〜5Cの連続時間遅延デバイス500は、導電性ピンのピン長を比較的短く保っている限りは、図3の連続時間遅延デバイスより大きい遅延が可能になる。   5A-5C, the continuous time delay device 500 is shown as including six conductive pins 501-506, but as will be apparent to those skilled in the art, the continuous time delay device 500 is not limited thereto. Not. More or fewer conductive pins can be added to achieve the desired maximum delay. The continuous time delay device 500 of FIGS. 5A-5C allows greater delay than the continuous time delay device of FIG. 3 as long as the pin length of the conductive pins is kept relatively short.

なお、可変遅延デバイスは、ジャンパを複数の導電性ピンに所定の位置で搭載する固定手段を備えてもよい。   The variable delay device may include fixing means for mounting the jumper on the plurality of conductive pins at predetermined positions.

また、図6A及び6Bに示すように、一旦連続時間遅延デバイス500を所望の遅延に調整したならば、接着剤などの固定剤600を使用してジャンパ520を所定位置に保持するとよい。図6A及び6Bでは、固定剤600は、ジャンパ520を最も外側の導電性ピン501及び506に搭載する例を示しているが、別の構成も可能である。例えば、固定剤600は、ジャンパ520を各導電性ピン501〜506に、又は、1本の導電性ピンに、又はあらゆる他の可能な導電性ピンの組合せに搭載してもよい。さらに、ジャンパ520は、導電性ピンにはんだ付けされてもよいし、又は圧着されてもよい。このように、図6は単なる事例であって、当業者には自明であるが、ジャンパ520を導電性ピン501〜506に固定する他の方法が、本提案の範囲を逸脱することなく可能である。   Also, as shown in FIGS. 6A and 6B, once the continuous time delay device 500 is adjusted to the desired delay, the jumper 520 may be held in place using a fixative 600 such as an adhesive. In FIGS. 6A and 6B, the fixing agent 600 shows an example in which the jumper 520 is mounted on the outermost conductive pins 501 and 506, but other configurations are possible. For example, the fixative 600 may mount the jumper 520 on each conductive pin 501-506, on one conductive pin, or any other possible conductive pin combination. Further, the jumper 520 may be soldered to the conductive pins or may be crimped. Thus, FIG. 6 is merely an example and will be apparent to those skilled in the art, but other methods of securing the jumper 520 to the conductive pins 501-506 are possible without departing from the scope of the present proposal. is there.

図7は、連続遅延デバイス500が、信号導線700を介して光電子増倍管140に接続されている光電子増倍管140、すなわち光センサの別の構成の概略図である。連続遅延デバイス500の導電性ピン501〜506は、図7では、ジャンパ520を間にして、光電子増倍管140と向き合っている。しかし、当業者には自明なように、そのような構成は、単なる事例であって、本提案を限定するものではない。例えば、導電性ピン501〜506の向きが光電子増倍管140からそれるように、連続遅延デバイス500を配置してもよい。図7もまた、連続遅延デバイス500に接続している信号ケーブル705、及び基板510に接続している高圧ケーブル710を示している。これらのケーブルは、上述のように分圧器を含むことができる。   FIG. 7 is a schematic diagram of another configuration of a photomultiplier tube 140, or photosensor, in which the continuous delay device 500 is connected to the photomultiplier tube 140 via a signal lead 700. FIG. In FIG. 7, the conductive pins 501 to 506 of the continuous delay device 500 face the photomultiplier tube 140 with the jumper 520 therebetween. However, as will be apparent to those skilled in the art, such a configuration is merely an example and does not limit the present proposal. For example, the continuous delay device 500 may be arranged so that the direction of the conductive pins 501 to 506 deviates from the photomultiplier tube 140. FIG. 7 also shows a signal cable 705 connected to the continuous delay device 500 and a high voltage cable 710 connected to the substrate 510. These cables can include a voltage divider as described above.

また、可変遅延デバイスの基板は、光センサから離れて配置されてもよい。   In addition, the substrate of the variable delay device may be disposed away from the optical sensor.

さらに、図8は、連続遅延デバイス240の別の構成の概略図である。図8では、連続遅延デバイス240は、光電子増倍管140から離間して配置された第1のプリント回路基板800に搭載されている。信号ケーブル805は、第2のプリント回路基板810を、回路基板800上の連続遅延デバイスに相互接続している。信号導線815は、光電子増倍管140をプリント回路基板810に接続している。高圧ケーブル820はまた、上述の分圧器を含むプリント回路基板810に接続している。   Further, FIG. 8 is a schematic diagram of another configuration of continuous delay device 240. In FIG. 8, the continuous delay device 240 is mounted on a first printed circuit board 800 that is disposed apart from the photomultiplier tube 140. A signal cable 805 interconnects the second printed circuit board 810 to a continuous delay device on the circuit board 800. A signal conductor 815 connects the photomultiplier tube 140 to the printed circuit board 810. The high voltage cable 820 is also connected to a printed circuit board 810 that includes the voltage divider described above.

当業者には明白なように、2つの導電性ピンを有する連続遅延デバイスが、図8に示されているが、そのような実施形態は、2つの導電性ピンを有する連続遅延デバイスに限定されない。実際、あらゆる数の導電性ピン及び対応するジャンパを組み込んだ連続遅延デバイスを、本提案の範囲を逸脱することなく使用できる。   As will be apparent to those skilled in the art, a continuous delay device having two conductive pins is shown in FIG. 8, but such an embodiment is not limited to a continuous delay device having two conductive pins. . In fact, a continuous delay device incorporating any number of conductive pins and corresponding jumpers can be used without departing from the scope of the proposal.

また、別の実施形態では、可変遅延デバイスは、複数の遅延要素と、少なくとも1つのジャンパとを備える。複数の遅延要素は、当該遅延要素の長さによって固定された時間遅延を導入する。ジャンパは、複数の遅延要素のうちの少なくとも2つの遅延要素を相互接続する。そして、当該可変遅延デバイスの全遅延は、少なくとも1つのジャンパと少なくとも2つの遅延要素とで形成される全伝導経路長によって決定される。伝導経路において、信号は、導体内の電場の変化が伝播することによって伝達される。   In another embodiment, the variable delay device comprises a plurality of delay elements and at least one jumper. The plurality of delay elements introduce a time delay that is fixed by the length of the delay element. The jumper interconnects at least two delay elements of the plurality of delay elements. The total delay of the variable delay device is determined by the total conduction path length formed by at least one jumper and at least two delay elements. In the conduction path, signals are transmitted by propagation of changes in the electric field in the conductor.

本提案の別の実施形態では、事前設定された不連続の遅延要素を有する遅延デバイスを記述する。図9に、不連続遅延デバイス900を例示する。図9では、事前設定された遅延要素905〜950は、それぞれ、40ピコ秒の遅延を実現する。しかし、当業者には自明なように、遅延要素905〜950は、本提案の範囲を逸脱することなく、40ピコ秒より大きい遅延又は40ピコ秒より小さい遅延を実現できる。同様に、図9には10個の不連続要素905〜950を示しているが、当業者には自明であるが、本提案では、あらゆる数の不連続遅延要素を使用できる。   In another embodiment of the proposal, a delay device is described having pre-set discrete delay elements. FIG. 9 illustrates a discontinuous delay device 900. In FIG. 9, the preset delay elements 905-950 each achieve a delay of 40 picoseconds. However, as will be apparent to those skilled in the art, delay elements 905-950 can achieve delays greater than 40 picoseconds or less than 40 picoseconds without departing from the scope of the proposal. Similarly, although FIG. 9 shows ten discontinuous elements 905-950, it will be apparent to those skilled in the art that any number of discontinuous delay elements can be used in the proposal.

例えば、図9の例では、可変遅延デバイスによって導入される時間遅延は、0〜400ピコ秒の範囲である。   For example, in the example of FIG. 9, the time delay introduced by the variable delay device ranges from 0 to 400 picoseconds.

図9では、第1の導線960は、遅延要素のうちの第1の要素905に接続している。第2の導線955は、遅延要素のうちの第2の要素925に接続している。さらなるジャンパ965〜980は、全長が遅延要素905〜925並びにジャンパ965〜980の長さの総和である伝導経路を形成するために、遅延要素905と遅延要素925との間で全ての遅延要素を相互接続している。この伝導経路長によって、遅延総和が得られる。   In FIG. 9, the first conductor 960 is connected to the first element 905 of the delay elements. The second conductor 955 is connected to the second element 925 of the delay elements. Additional jumpers 965-980 provide all delay elements between delay element 905 and delay element 925 to form a conduction path whose total length is the sum of the lengths of delay elements 905-925 and jumpers 965-980. Are interconnected. The delay sum is obtained by this conduction path length.

図9は、各遅延要素905〜950が同じ長さの固定遅延を有することを示しているが、本発明はまた、長さの異なる不連続遅延を有する不連続時間遅延デバイスも含む。図10では、時間遅延デバイス1000は、4つの不連続遅延1005、1010、1015、及び1020を含み、それぞれが異なる遅延を有する。例えば、40ピコ秒、80ピコ秒、160ピコ秒、及び320ピコ秒の遅延を示す。当業者には明白なように、本発明の範囲を逸脱することなく、別の遅延値が可能である。   Although FIG. 9 shows that each delay element 905-950 has a fixed delay of the same length, the present invention also includes a discontinuous time delay device having discontinuous delays of different lengths. In FIG. 10, the time delay device 1000 includes four discontinuous delays 1005, 1010, 1015, and 1020, each having a different delay. For example, 40 ps, 80 ps, 160 ps, and 320 ps delays are shown. As will be apparent to those skilled in the art, other delay values are possible without departing from the scope of the present invention.

図10では、第1の導線1025は、遅延要素1005に接続している。第2の導線1030は、遅延要素1015に接続している。ジャンパ1035は、遅延要素1010を除いて、遅延要素1005と1015とに相互接続している。そのように、図10の不連続遅延デバイス1000によって実現される複合遅延は、遅延要素1005の長さ、遅延要素1015の長さ、及びジャンパ1030の長さで決定される。さらに、図10には示していないが、さまざまな遅延を構成するために、さらなるジャンパを使うことができる。このように、それぞれが異なる事前設定の遅延を有する複数の不連続遅延要素1005〜1020を含む不連続遅延デバイス1000は、広範囲にわたる遅延値の実装に使用できる。   In FIG. 10, the first conductor 1025 is connected to the delay element 1005. Second conductor 1030 is connected to delay element 1015. Jumper 1035 interconnects delay elements 1005 and 1015 except for delay element 1010. As such, the composite delay realized by the discontinuous delay device 1000 of FIG. 10 is determined by the length of the delay element 1005, the length of the delay element 1015, and the length of the jumper 1030. Further, although not shown in FIG. 10, additional jumpers can be used to configure various delays. Thus, a discontinuous delay device 1000 that includes a plurality of discontinuous delay elements 1005-1020, each having a different preset delay, can be used to implement a wide range of delay values.

さらに、所望の遅延を遅延デバイス1000に設定する工程は、手動によって、又は、コンピュータ制御によって実行できる。図11に示すように、コンピュータ制御の下で遅延を設定する更なる実施形態では、900及び1000の両方又は一方のジャンパを、制御部1105に接続されている電子制御スイッチ1101、1102、1103、1104に置き換えている。従って、スイッチ1101、1102、1103、1104のうちのいずれも閉じないか、若しくは、いくつか又は全てを閉じることによって、制御部1105によって、遅延デバイス1000の遅延が設定される。各スイッチ1101、1102、1103、1104を、例えば、銅製であるインピーダンス制御された導電性トレースの一部を迂回するように配置する。従って、電子スイッチ(1101、1102、1103、1104)によって、信号が選択的に導線の長い経路1107、1108、1109、1110を迂回できるようになることによって、インピーダンス制御された導電性トレース内のPMT信号経路の有効移行長を漸増的に調整できる。起動するスイッチ1101、1102、1103、1104に基づいて、広範囲にわたる調整を可能にするために、それぞれ異なる長さを有するいくつかの比較的長い経路1107、1108、1109、1110を、インピーダンス制御された導電性トレース1100に沿って配列できる。長い経路1107、1108、1109、1110それぞれの有効移行時間を、調整の細分性を表す所定の最小値として画定する。最高の重要性を有する信号の部分への短絡されたスタブの有害な影響を最小にするために、迂回された比較的長い経路1107、1108、1109、1110それぞれの有効な短絡されたスタブ長を選ぶ。   Further, the step of setting the desired delay in the delay device 1000 can be performed manually or by computer control. As shown in FIG. 11, in a further embodiment of setting the delay under computer control, both 900 and 1000 jumpers are connected to electronic control switches 1101, 1102, 1103, connected to the controller 1105. 1104 is replaced. Accordingly, the control unit 1105 sets the delay of the delay device 1000 by not closing any of the switches 1101, 1102, 1103, and 1104, or by closing some or all of them. Each switch 1101, 1102, 1103, 1104 is arranged to bypass a portion of an impedance controlled conductive trace made of, for example, copper. Thus, electronic switches (1101, 1102, 1103, 1104) allow signals to selectively bypass long conductor paths 1107, 1108, 1109, 1110, thereby allowing PMTs in impedance controlled conductive traces. The effective transition length of the signal path can be adjusted incrementally. Based on the switches 1101, 1102, 1103, 1104 that are activated, several relatively long paths 1107, 1108, 1109, 1110, each having a different length, are impedance controlled to allow a wide range of adjustments. It can be arranged along the conductive trace 1100. The effective transition times for each of the long paths 1107, 1108, 1109, 1110 are defined as a predetermined minimum value that represents the granularity of the adjustment. In order to minimize the detrimental effect of the shorted stub on the portion of the signal having the highest importance, the effective shorted stub length of each of the bypassed relatively long paths 1107, 1108, 1109, 1110 is reduced. Choose.

図11は、4本の比較的長い経路1107、1108、1109、1110を含むが、本発明を逸脱することなく、あらゆる数のより長い経路を含むことができる。スイッチ1101、1102、1103、1104はまた、通常開か通常閉かのいずれのスイッチでもよく、制御部には、スイッチを制御するために、正論理か負論理かのいずれでも使用できる。そのように、図11は、単なる事例であって、本発明を限定しない。   FIG. 11 includes four relatively long paths 1107, 1108, 1109, 1110, but can include any number of longer paths without departing from the invention. The switches 1101, 1102, 1103, and 1104 can also be either normally open or normally closed switches, and the controller can use either positive logic or negative logic to control the switches. As such, FIG. 11 is merely an example and does not limit the invention.

このように、例えば、可変遅延デバイスは、所定長の導電性トレースと、導電性トレースの第1の端部に接続された第1の端子と、導電性トレースの第2の端部に接続された第2の端子と、導電性トレースの一部を迂回する複数のスイッチと、可変遅延デバイスの全遅延を設定するために複数のスイッチを制御する制御部とを備える。そして、可変遅延デバイスの全遅延は、導電性トレースの迂回されていない一部と閉じられた複数のスイッチのいずれかとによって第1の端子と第2の端子との間に形成された伝導経路長によって決定される。   Thus, for example, the variable delay device is connected to a predetermined length of conductive trace, a first terminal connected to the first end of the conductive trace, and a second end of the conductive trace. A second terminal, a plurality of switches that bypass a portion of the conductive trace, and a control unit that controls the plurality of switches to set the total delay of the variable delay device. And the total delay of the variable delay device is the conduction path length formed between the first terminal and the second terminal by the non-bypassed portion of the conductive trace and any of the plurality of closed switches. Determined by.

例えば、制御部は、導電性トレースの一部を迂回するために、複数のスイッチの少なくとも1つのサブセットを閉じる。   For example, the controller closes at least one subset of the plurality of switches to bypass a portion of the conductive trace.

なお、可変遅延デバイスは、複数のスイッチのそれぞれに対する設定値を格納する不揮発性メモリを備えてもよい。   Note that the variable delay device may include a nonvolatile memory that stores setting values for each of the plurality of switches.

例えば、図12に示すように、EEPROM1106などの不揮発性メモリを制御部1105に接続し、スイッチの設定を格納してもよい。そうすると、制御部1105は、信号遅延に影響を与える構成要素の変更又はその他のシステムの変更の際に、スイッチの設定をEEPROM1106に再書込みできる。自明なように、フラッシュメモリ、EPROM、PROM(Programmable Read Only Memory)、及びバッテリバックアップRAMなどの他の不揮発性メモリもまた、本発明の範囲を逸脱することなく使用できる。不揮発性メモリはまた、制御部1105に組み込んでもよい、又は、図12に示すように個別のデバイスであってもよい。   For example, as shown in FIG. 12, a nonvolatile memory such as an EEPROM 1106 may be connected to the control unit 1105 to store switch settings. Then, the control unit 1105 can rewrite the switch setting in the EEPROM 1106 when a component change affecting the signal delay or other system change is made. Obviously, other non-volatile memories such as flash memory, EPROM, PROM (Programmable Read Only Memory), and battery backup RAM can also be used without departing from the scope of the present invention. The non-volatile memory may also be incorporated into the control unit 1105 or may be a separate device as shown in FIG.

次に、遅延デバイスの調整方法を説明する。以下に記載する方法を、連続及び不連続の両遅延デバイスの較正に適用する。遅延デバイス240、500、及び1000の全て又はいずれかは、PMTの各ステージに、検出器又はPETシステムのPMTに又は電子基板に適正な電圧を供給するための分圧器も含む電子基板などに組み込むことができる。調整機構が各PMTに個別に組み込まれているならば、微細遅延は、パルスレーザ、同時発生ガンマ線源、及びシンチレータ結晶を使って設定できる。   Next, a method for adjusting the delay device will be described. The method described below applies to the calibration of both continuous and discontinuous delay devices. All or any of the delay devices 240, 500, and 1000 are incorporated into each stage of the PMT, such as an electronic substrate that also includes a voltage divider to supply the proper voltage to the detector or PET system PMT or to the electronic substrate. be able to. If an adjustment mechanism is incorporated into each PMT individually, the fine delay can be set using a pulsed laser, a co-gamma source, and a scintillator crystal.

一方法では、パルスレーザ1300の出力をビームスプリッタ1315で分割して、図13に示すように2台の検出器1305、1310に送る。レーザ1300は、一般的にピコ秒パルスを発生させるが、フェムト秒又はナノ秒のパルスレーザもまた、本発明の範囲を逸脱することなく、使用できる。一方の検出器1305及びケーブルの組合せは、「基準検出器」である。調整される全ての装置を同一の基準検出器1305に対して較正する。両検出器1305、1310を常に確実に同一場所に置くために固定具(不図示)を使用する。基準検出器1305及び試験下の検出器1310の出力を両方ともオシロスコープ1320、又はその他の適切な電子測定デバイスに送る。次に、基準検出器1305からのパルスと、試験下の検出器1310からのパルスとの間で所望の相対遅延を生成するように、可変遅延デバイス240、500、又は1000を調整する。   In one method, the output of the pulse laser 1300 is divided by the beam splitter 1315 and sent to two detectors 1305 and 1310 as shown in FIG. Laser 1300 generally generates picosecond pulses, but femtosecond or nanosecond pulsed lasers can also be used without departing from the scope of the present invention. The combination of one detector 1305 and the cable is a “reference detector”. All devices to be calibrated are calibrated against the same reference detector 1305. A fixture (not shown) is used to ensure that both detectors 1305, 1310 are always in the same location. Both the output of the reference detector 1305 and the detector under test 1310 are sent to an oscilloscope 1320 or other suitable electronic measurement device. The variable delay device 240, 500, or 1000 is then adjusted to produce the desired relative delay between the pulse from the reference detector 1305 and the pulse from the detector 1310 under test.

このように、例えば、時間遅延デバイスを調整するデバイス調整方法は、シンチレータに同時発生ガンマ線を照射し、基準検出器でシンチレーションイベントを検出する。また、複数の光センサで前記シンチレーションイベントを検出し、複数の光センサごとにシンチレーションイベントが検出される時間に対応する到達時間を測定する。そして、測定された各到着時間に基づいて、時間遅延デバイス上の複数の導電性ピンに対して時間遅延デバイスのジャンパを調整する。   Thus, for example, in the device adjustment method for adjusting the time delay device, the scintillator is irradiated with simultaneously generated gamma rays and the scintillation event is detected by the reference detector. Further, the scintillation event is detected by a plurality of optical sensors, and an arrival time corresponding to a time at which the scintillation event is detected is measured for each of the plurality of optical sensors. A time delay device jumper is then adjusted for a plurality of conductive pins on the time delay device based on each measured arrival time.

図14に示す別の方法では、シンチレータ結晶を基準検出器1405及び試験下の検出器1410に結合する。両方の検出器1405、1410を同時発生ガンマ線源1400(例えば、22Na又は68Geからの511keVの消滅光子)の両側に置く。調整される全ての装置を同一の基準検出器1405に対して較正する。両検出器を常に確実に同一場所に置くために固定具(不図示)を使用する。基準検出器1405及び試験下の検出器1410の出力を両方ともオシロスコープ1415、又はその他の適切な電子測定デバイスに送る。次に、基準検出器からのパルスと、試験下の検出器からのパルスとの間で所望の相対遅延を生成するように、可変遅延要素を調整する。   In another method shown in FIG. 14, a scintillator crystal is coupled to a reference detector 1405 and a detector 1410 under test. Both detectors 1405, 1410 are placed on either side of a simultaneous gamma source 1400 (eg, 511 keV annihilation photons from 22Na or 68Ge). All devices to be calibrated are calibrated against the same reference detector 1405. A fixture (not shown) is used to ensure that both detectors are always in the same location. Both the output of the reference detector 1405 and the detector under test 1410 are sent to an oscilloscope 1415 or other suitable electronic measurement device. The variable delay element is then adjusted to produce the desired relative delay between the pulse from the reference detector and the pulse from the detector under test.

上述のどちらの方法でも、遅延調整は、手動で、又はコンピュータ制御によって実行できる。手動調整の場合、連続可変遅延デバイスの摺動可能要素の位置は、手によって、又は摺動可能要素に連結されたマイクロメータによる手動移動ステージによって設定できるであろう。あるいは不連続に調整可能な遅延デバイスでは、ジャンパ位置を手で設定できるであろう。コンピュータ制御による調整の場合、連続可変遅延デバイスの摺動可能要素は、ステッパモータを使ってコンピュータ制御による移動ステージによって設定できるであろう。または、電子制御スイッチング素子を備えた実施形態では、コンピュータが電子スイッチの設定を選ぶことができるであろう。これらの方法の利点は、これらの調整がPMT製造中に実施されるということである。レーザ法は、特に、短いセットアップと測定時間を必要とし、全コストが下がる結果となる。あるいは、調整機構が各PMTに個別に組み込まれているならば、又は調整機構が1つ以上の別個の電子基板に組み込まれているならば、PMTを検出器に組み込んだ後に各PMT/ケーブルに対する所望の遅延を設定できる。当業者には明白なように、上記の調整方法は、装置1000などの不連続遅延デバイス、及びデバイス240及び500などの2つの導電性ピン又は複数の導電性ピンを有する連続遅延デバイスにも同様に適用できる。   In either method described above, the delay adjustment can be performed manually or by computer control. In the case of manual adjustment, the position of the slidable element of the continuously variable delay device could be set by hand or by a manually moving stage with a micrometer connected to the slidable element. Or for a delay device that can be adjusted discontinuously, the jumper position could be set manually. For computer controlled adjustment, the slidable element of the continuously variable delay device could be set by a computer controlled moving stage using a stepper motor. Or, in an embodiment with an electronically controlled switching element, the computer could select the setting of the electronic switch. The advantage of these methods is that these adjustments are performed during PMT manufacturing. The laser method in particular requires a short set-up and measurement time, resulting in a lower overall cost. Alternatively, if the adjustment mechanism is individually incorporated into each PMT, or if the adjustment mechanism is incorporated into one or more separate electronic boards, then each PMT / cable for each PMT / cable after incorporation of the PMT into the detector. A desired delay can be set. As will be apparent to those skilled in the art, the above adjustment method is similar for discontinuous delay devices such as apparatus 1000 and continuous delay devices having two or more conductive pins such as devices 240 and 500. Applicable to.

検出器の組立後に調整を実行する場合、較正の前に、全てのPMTを、図15に示すように遅延基板1600に接続する。遅延基板1600を、スキャナ(不図示)及びオシロスコープの前置アナログ回路に接続する。図15には、4チャンネルのオシロスコープを示しているが、当業者には自明であるが、4チャンネルより多い又は4チャンネルより少ないオシロスコープの使用が可能である。そのように、図15のオシロスコープチャンネルの数は、単なる事例である。遅延基板1600上にある全てのジャンパを、デフォルト位置に設定する。   If adjustment is performed after detector assembly, all PMTs are connected to the delay board 1600 as shown in FIG. 15 prior to calibration. The delay board 1600 is connected to a scanner (not shown) and a pre-analog circuit of the oscilloscope. Although a four channel oscilloscope is shown in FIG. 15, it will be apparent to those skilled in the art that more or fewer than four channels can be used. As such, the number of oscilloscope channels in FIG. 15 is merely an example. All jumpers on the delay board 1600 are set to default positions.

(光飛行遅延を均衡させるために)ガンマ線が第1のトリガゾーン1500の中心点1501に入射するように、線源を配置する。(例えば、鉛又はタングステン視準儀を用いた)物理的視準によって、又は、(試験下の検出器からの信号の取得をトリガするために適切に位置決めされた基準検出器を用いた)電子視準によって、又は検出器の中心にのみ入射するイベントを選ぶために検出器の位置検出機能を使うことによって、トリガゾーンの中心近くの領域へのガンマ線の視準を達成する。次に、第1のトリガゾーンに含まれるPMT1〜4それぞれを遅延チェーン基板1600に接続する。各PMTからの光パルスを、例えば、オシロスコープ(不図示)上にパルス1505〜1520として視覚化して、パルス1505及び1545〜1555が同じ時間遅延t1に整列するまで、遅延デバイス1525〜1540を調整する。次に、この工程を、残りのトリガゾーン2〜5で繰り返す。   The source is arranged so that the gamma rays are incident on the center point 1501 of the first trigger zone 1500 (to balance the light flight delay). By physical collimation (for example using a lead or tungsten collimator) or by an electron (using a properly positioned reference detector to trigger acquisition of signals from the detector under test) Collimation of gamma rays to the region near the center of the trigger zone is achieved by collimation or by using the detector position detection function to select events that are incident only on the center of the detector. Next, each of the PMTs 1 to 4 included in the first trigger zone is connected to the delay chain substrate 1600. Light pulses from each PMT are visualized, for example, as pulses 1505-1520 on an oscilloscope (not shown), and delay devices 1525-1540 are adjusted until pulses 1505 and 1545-1555 are aligned to the same time delay t1. . The process is then repeated for the remaining trigger zones 2-5.

一定の実施形態を記述してきたが、これらの実施形態は、単なる例証として提示したのであって、本発明の範囲を限定するものではない。実際、本明細書に記載した新規の方法、装置、及びシステムは、さまざまな他の形式で具体化が可能である。さらに、本明細書に記載した方法、装置、及びシステムの形式においてさまざまな省略、置換、及び改変は、本発明の精神を逸脱することなく実行可能である。添付の特許請求の範囲及びそれらの同等物は、本発明の範囲及び精神の範囲内に収まるであろう形式又は改変を網羅するものである。   Although certain embodiments have been described, these embodiments have been presented by way of example only and are not intended to limit the scope of the invention. Indeed, the novel methods, apparatus and systems described herein can be embodied in a variety of other forms. In addition, various omissions, substitutions, and modifications in the form of the methods, apparatuses, and systems described herein can be made without departing from the spirit of the invention. The appended claims and their equivalents are intended to cover the forms or modifications that would fall within the scope and spirit of the present invention.

例えば、本明細書に記載した方法、装置、及びシステムは、複数のガンマ線検出器を含むポジトロン放出断層撮影システムに適用することもできる。その場合、各ガンマ線検出器は、アレイ状に配列された複数のシンチレーション結晶と、シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、複数の光センサそれぞれに対応する複数の可変遅延デバイスとを備える。また、各可変遅延デバイスは、基板と、基板上に搭載された複数の導電性ピンと、複数の導電性ピンのうちの第1の導電性ピンに接続された第1の端子と、複数の導電性ピンのうちの第2の導電性ピンに接続された第2の端子と、基板に対して所定の距離で前記複数の導電性ピンを電気的に相互接続するジャンパとを備える。そして、可変遅延デバイスによって導入される時間遅延が、ジャンパで相互接続された複数の導電性ピンによって形成された第1及び第2の端子間の電気経路によって決定される。   For example, the methods, apparatus, and systems described herein can be applied to positron emission tomography systems that include a plurality of gamma ray detectors. In that case, each gamma ray detector includes a plurality of scintillation crystals arranged in an array, a plurality of photosensors arranged in an array adjacent to the scintillation crystal, and a plurality of variable corresponding to each of the plurality of photosensors. A delay device. Each variable delay device includes a substrate, a plurality of conductive pins mounted on the substrate, a first terminal connected to a first conductive pin of the plurality of conductive pins, and a plurality of conductive pins. A second terminal connected to the second conductive pin of the conductive pins, and a jumper that electrically interconnects the plurality of conductive pins at a predetermined distance from the substrate. The time delay introduced by the variable delay device is then determined by the electrical path between the first and second terminals formed by a plurality of conductive pins interconnected by jumpers.

また、本明細書に記載した方法、装置、及びシステムは、例えば、複数の検出器モジュールを含むポジトロン放出断層撮影システムに適用することもできる。その場合、各検出器モジュールは、アレイ状に配列された複数のシンチレーション結晶と、シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、複数の光センサのそれぞれに対応する信号に対して可変の時間遅延を発生させる手段とを備える。   The methods, apparatus, and systems described herein can also be applied to, for example, positron emission tomography systems that include multiple detector modules. In that case, each detector module receives a plurality of scintillation crystals arranged in an array, a plurality of photosensors arranged in an array adjacent to the scintillation crystal, and a signal corresponding to each of the plurality of photosensors. And a means for generating a variable time delay.

また、本明細書に記載した方法、装置、及びシステムは、例えば、複数のガンマ線検出器を含むポジトロン放出断層撮影システムに適用することもできる。その場合、各ガンマ線検出器は、アレイ状に配列された複数のシンチレーション結晶と、シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、複数の光センサそれぞれに対応する複数の可変遅延デバイスとを備える。また、各可変遅延デバイスは、当該遅延要素の長さによって固定された時間遅延を導入する複数の遅延要素と、複数の遅延要素のうちの少なくとも2つの遅延要素を相互接続する少なくとも1つのジャンパとを備える。そして、当該可変遅延デバイスの全遅延が、少なくとも1つのジャンパと少なくとも2つの遅延要素とで形成される全伝導経路長によって決定される。   The methods, apparatus, and systems described herein can also be applied to positron emission tomography systems that include multiple gamma detectors, for example. In that case, each gamma ray detector includes a plurality of scintillation crystals arranged in an array, a plurality of photosensors arranged in an array adjacent to the scintillation crystal, and a plurality of variable corresponding to each of the plurality of photosensors. A delay device. Each variable delay device includes a plurality of delay elements that introduce a time delay fixed by the length of the delay element, and at least one jumper that interconnects at least two of the plurality of delay elements. Is provided. The total delay of the variable delay device is then determined by the total conduction path length formed by at least one jumper and at least two delay elements.

205 基板
210、215 導電性ピン
220 ジャンパ
240 時間遅延デバイス
205 substrate 210, 215 conductive pin 220 jumper 240 time delay device

Claims (10)

複数のガンマ線検出器を含むポジトロン放出断層撮影システムであって、
各ガンマ線検出器は、
アレイ状に配列された複数のシンチレーション結晶と、
前記シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、
前記複数の光センサそれぞれに対応する複数の可変遅延デバイスと、
を備え、
各可変遅延デバイスは、
基板と、
前記基板上に搭載された複数の導電性ピンと、
前記複数の導電性ピンのうちの第1の導電性ピンに接続された第1の端子と、
前記複数の導電性ピンのうちの第2の導電性ピンに接続された第2の端子と、
前記基板に対して所定の距離で前記複数の導電性ピンを電気的に相互接続するジャンパと、
を備え、
前記ジャンパで相互接続された前記複数の導電性ピンによって形成された前記第1及び第2の端子間の電気経路によって、当該可変遅延デバイスによって導入される時間遅延が決定されることを特徴とするポジトロン放出断層撮影システム。
A positron emission tomography system comprising a plurality of gamma ray detectors,
Each gamma ray detector
A plurality of scintillation crystals arranged in an array;
A plurality of photosensors arranged in an array adjacent to the scintillation crystal;
A plurality of variable delay devices corresponding to each of the plurality of optical sensors;
With
Each variable delay device
A substrate,
A plurality of conductive pins mounted on the substrate;
A first terminal connected to a first conductive pin of the plurality of conductive pins;
A second terminal connected to a second conductive pin of the plurality of conductive pins;
A jumper that electrically interconnects the plurality of conductive pins at a predetermined distance to the substrate;
With
The time delay introduced by the variable delay device is determined by an electrical path between the first and second terminals formed by the plurality of conductive pins interconnected by the jumpers. Positron emission tomography system.
前記ジャンパを前記複数の導電性ピンに所定の位置で搭載する固定手段をさらに備えたことを特徴とする請求項1に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, further comprising a fixing unit that mounts the jumper on the plurality of conductive pins at a predetermined position. 前記時間遅延は、0〜400ピコ秒の範囲であることを特徴とする請求項1に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, wherein the time delay is in a range of 0 to 400 picoseconds. 前記時間遅延の最大遅延は、前記複数の導電性ピンの全長によって決定されることを特徴とする請求項1に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, wherein a maximum delay of the time delay is determined by a total length of the plurality of conductive pins. 前記基板は、前記光センサに取り付けられることを特徴とする請求項1に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, wherein the substrate is attached to the optical sensor. 当該可変遅延デバイスは、前記光センサの端子と直列に接続されることを特徴とする請求項4に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 4, wherein the variable delay device is connected in series with a terminal of the photosensor. 前記基板は、前記光センサから離れて配置されることを特徴とする請求項1に記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, wherein the substrate is disposed apart from the optical sensor. 前記光センサは、光電子増倍管であることを特徴とする請求項1〜7のいずれか一つに記載のポジトロン放出断層撮影システム。The positron emission tomography system according to claim 1, wherein the photosensor is a photomultiplier tube. 複数の検出器モジュールを含むポジトロン放出断層撮影システムであって、
各検出器モジュールは、
アレイ状に配列された複数のシンチレーション結晶と、
前記シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、
前記複数の光センサのそれぞれに対応する信号に対して可変の時間遅延を発生させる手段と、
を備えたことを特徴とするポジトロン放出断層撮影システム。
A positron emission tomography system comprising a plurality of detector modules,
Each detector module is
A plurality of scintillation crystals arranged in an array;
A plurality of photosensors arranged in an array adjacent to the scintillation crystal;
Means for generating a variable time delay for signals corresponding to each of the plurality of photosensors;
A positron emission tomography system characterized by comprising:
複数のガンマ線検出器を含むポジトロン放出断層撮影システムであって、
各ガンマ線検出器は、
アレイ状に配列された複数のシンチレーション結晶と、
前記シンチレーション結晶に隣接してアレイ状に配列された複数の光センサと、
前記複数の光センサそれぞれに対応する複数の可変遅延デバイスと、
を備え、
各可変遅延デバイスは、
当該遅延要素の長さによって固定された時間遅延を導入する複数の遅延要素と、
前記複数の遅延要素のうちの少なくとも2つの遅延要素を相互接続する少なくとも1つのジャンパと、
を備え、
前記少なくとも1つのジャンパと前記少なくとも2つの遅延要素とで形成される全伝導経路長によって、当該可変遅延デバイスの全遅延が決定されることを特徴とする、ポジトロン放出断層撮影システム。
A positron emission tomography system comprising a plurality of gamma ray detectors,
Each gamma ray detector
A plurality of scintillation crystals arranged in an array;
A plurality of photosensors arranged in an array adjacent to the scintillation crystal;
A plurality of variable delay devices corresponding to each of the plurality of optical sensors;
With
Each variable delay device
A plurality of delay elements that introduce a time delay fixed by the length of the delay element;
At least one jumper interconnecting at least two delay elements of the plurality of delay elements;
With
A positron emission tomography system, wherein the total delay of the variable delay device is determined by the total conduction path length formed by the at least one jumper and the at least two delay elements.
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