JP5825902B2 - 電力変換装置 - Google Patents

Description

本発明は電力変換装置に関し、特に双方向チョッパ回路や単相フルブリッジ回路などで構成された単位変換器を複数カスケード接続したアームを用いて構成される電力変換装置に関する。

モジュラー・マルチレベル・カスケード変換器（Modular Multilevel Cascade Converter：ＭＭＣＣ）は、双方向チョッパ回路や単相フルブリッジ回路などで構成された単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置であり、各単位変換器の内部で使用される電力用半導体素子の耐圧以上の電圧を出力できるという特徴を有している。

非特許文献１は、ＭＭＣＣの４つの分類と応用例を開示している。

非特許文献１に示されているＭＭＣＣ−ＤＳＣＣ（Double Star Chopper Cells）は、双方向チョッパ回路を単位変換器としており、複数の単位変換器の直列体であるアームとリアクトルとの直列体を２つ直列接続したレグ３つを並列接続して構成されている。

ＭＭＣＣ−ＤＳＣＣは交流端子と直流端子を有している。

例えば、第一のＭＭＣＣ−ＤＳＣＣの交流端子を、変圧器を介して第一の交流電力系統に接続し、第一のＭＭＣＣ−ＤＳＣＣの直流端子を直流ケーブルの一端に接続し、直流ケーブルの他端に第二のＭＭＣＣ−ＤＳＣＣの直流端子を接続し、第二のＭＭＣＣ−ＤＳＣＣの交流端子を、変圧器を介して第二の交流電力系統に接続すれば、第一の交流電力系統と第二の交流電力系統の間で、前記直流ケーブルを介して電力を融通する直流送電システム（ＨＶＤＣ）を構成できる。

H. Akagi，"Classification，terminology，and applications of the modular multilevel converter (ＭＭＣＣ)"，IPEC 2010，pp.508-515．

ＭＭＣＣ−ＤＳＣＣの交流端子を交流電力系統に接続し、ＭＭＣＣ−ＤＳＣＣが交流電力系統と授受する有効・無効電力を制御する場合、例えばＭＭＣＣ−ＤＳＣＣの各アームに流れる電流をフィードバック制御する必要がある。本明細書では、アーム電流のフィードバック制御を単に電流制御と称する。

各アームに流れる電流は、交流電力系統の電圧と、ＭＭＣＣ−ＤＳＣＣの各アームの出力電圧の基本波交流成分との差の時間積分に比例し、前記リアクトルのインダクタンスと前記変圧器の漏れインダクタンスの和に反比例する。

したがって、交流電力系統の電圧と、ＭＭＣＣ−ＤＳＣＣの各アームの出力電圧の基本波交流成分との差を制御することで、各アームに流れる電流を制御できる。

前記の電流制御を、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field-Programmable Gate Array）などのディジタル演算器を用いた制御装置で実行する場合、有限の演算時間が必要である。したがって、前記の有限の演算時間以上の間隔を空けた時間離散的な電流制御を実行する必要がある。前記の時間離散的な電流制御の実行周期を制御周期と称する。

ディジタル演算器を用いて電流制御を実行する場合、各制御周期で、概ね以下の演算を実施する。

まず、各アームに流れる電流と交流電力系統の電圧をサンプリングする。次に、電流指令値と各アームに流れる電流とを比較し、例えば比例・積分制御器を用いて各アームの電流制御に用いる出力電圧成分の指令値を演算し、前記の電流制御に用いる出力電圧成分の指令値に前記交流電力系統の電圧のサンプリング結果を加算または減算して、各アームの出力電圧指令値を演算する。

ここで、上記の「前記の電流制御に用いる出力電圧成分の指令値に前記交流電力系統の電圧のサンプリング結果を加算または減算」する動作を、本明細書では系統電圧フィードフォワードと称する。

最後に、出力電圧指令値に基づいて、各アームに属する各単位変換器の電力用半導体素子のオン・オフを、例えば三角波比較ＰＷＭ（Pulse Width Modulation）などを用いて決定し、その結果を制御装置から各単位変換器に伝送する。

交流電力系統に接続しているＭＭＣＣ−ＤＳＣＣが時間離散的な電流制御を実行している場合、例えば落雷に伴う地絡事故で交流電力系統の電圧が急変しても、制御周期が巡ってくるまでは、各単位変換器に属する電力用半導体素子のオン・オフ状態は更新されない。

したがって、交流電力系統の電圧が急変した時点から、各単位変換器に属する電力用半導体素子のオン・オフ状態は更新される時点までの期間で、交流電力系統とＭＭＣＣ−ＤＳＣＣの交流端の電圧の差が通常運転時に比較して大きいため、各アームに流れる電流が大きく増加し、過電流を招く恐れがある。

上記の過電流に起因する電力用半導体素子の破損を防止するためには、過電流が流れることを想定して、より電流耐量の大きな電力用半導体素子を用いなければならないため、電力変換装置の体格が大型化してしまうという課題があった。

また、上記の過電流の大きさを低減するためには、制御周期を高速化しなければならず、高速なＣＰＵ、ＤＳＰ、ＦＰＧＡなどを用いる必要があるという課題があった。

本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えていることを特徴とする電力変換装置を提供するものである。

また、本発明は、前記の単位変換器が少なくとも２つ以上の電力用半導体素子と、エネルギー蓄積要素を備えていることを特徴とするものである。

また、本発明は、前記の単位変換器が双方向チョッパ回路または単相フルブリッジ回路であることを特徴とするものである。

また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも１つ以上が、他の部分演算装置よりも高速に前記交流電力系統の電圧をサンプリングすることを特徴とする電力変換装置を提供するものである。

また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも１つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統の電圧をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置を提供するものである。

また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも１つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および／または各アームに流れる電流をサンプリングすることを特徴とする電力変換装置を提供するものである。

また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも１つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および／または各アームに流れる電流をサンプリングし、かつ、各単位変換器に制御信号を伝送することを特徴とする電力変換装置を提供するものである。

また、本発明は、単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成され、交流電力系統に接続された電力変換装置において、該電力変換装置が少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算装置を有する制御装置を備えており、前記の部分演算装置のうち少なくとも１つ以上が、他の部分演算装置よりも高頻度に前記交流電力系統に流れる電流および／または各アームに流れる電流をサンプリングし、前記のサンプリングした電流とそれぞれに対応する指令値との差が上限または下限を超えた場合に、前記の各アームに属する一部または全部の単位変換器に属するスイッチング素子のスイッチング状態を反転させる機能を有することを特徴とする電力変換装置を提供するものである。

本発明によれば、交流電力系統の電圧急変時などに発生する過電流を、制御装置全体の演算性能を向上することなく低減できる。したがって、電力変換装置の体格を小型化できる。

本発明に基づくＭＭＣＣ−ＤＳＣＣ方式電力変換装置。 双方向チョッパ回路方式の単位変換器。 電流制御ブロック図。 タイミングチャートの一例。 従来技術に基づく電圧・電流波形の一例。 本発明に基づく系統電圧フィードフォワードを実行した場合の電圧・電流波形の一例。 本発明に基づく電流制御を実行した場合の電圧・電流波形の一例。 本発明を適用した場合の概略波形の一例。

本発明の第１の実施例について説明する。

本実施例は、変圧器を介して交流電力系統に接続するＭＭＣＣ−ＤＳＣＣの制御装置が、高速な演算を実施する高速部分演算装置と、前記の高速部分演算装置よりも低速な演算を実施する低速部分演算装置とから構成されていることが特徴である。

本実施例では、交流電力系統の電圧急変時などに発生する過電流を、制御装置全体の演算性能を向上することなく低減できる。したがって、電力変換装置の体格を小型化できるという効果が得られる。

以下、図１を用いて本実施例の全体構成を説明する。

電力変換装置１０２は、変圧器１０３を介して交流電力系統１０１に接続している。

電力変換装置１０２は、変圧器１０３と６つのアーム１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮ、６つのリアクトル１０６、電圧センサ１０８、電流センサ１０９、低速部分演算装置１１０Ｓ、高速部分演算装置１１０Ｆ、制御通信線１１１で構成されている。なお、以下では低速部分演算装置１１０Ｓと高速部分演算装置１１０Ｆを総称して制御装置と称することにする。

各アーム１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮは、ｎ個の単位変換器１０５の直列体である。単位変換器１０５の内部構成と動作原理については後述する。

以下、電力変換装置の６つのアーム１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮ、６つのリアクトル１０６の接続をより詳細に説明する。

アーム１０４ＲＰと２つのリアクトル１０６とアーム１０４ＲＮの直列体をＲ相レグと称する。また、前記２つのリアクトルの接続点をＲ点と称する。Ｒ点は変圧器１０３の二次巻線のＲ相端子に接続している。

アーム１０４ＳＰと２つのリアクトル１０６とアーム１０４ＳＮの直列体をＳ相レグと称する。また、前記２つのリアクトルの接続点をＳ点と称する。Ｓ点は変圧器１０３の二次巻線のＳ相端子に接続している。

アーム１０４ＴＰと２つのリアクトル１０６とアーム１０４ＴＮの直列体をＴ相レグと称する。また、前記２つのリアクトルの接続点をＴ点と称する。Ｔ点は変圧器１０３の二次巻線のＴ相端子に接続している。

前記のＲ相レグとＳ相レグとＴ相レグとを並列接続し、並列接続点をＰ点、Ｎ点と称する。

Ｐ点とＮ点との間に、直流装置１０７が接続している。直流装置１０７は、直流電力系統、直流負荷装置、または／および直流ケーブルを介して接続された他の電力変換装置などを代表して描いたものである。

次に、電圧センサ１０８と電流センサ１０９の接続を説明する。

電圧センサ１０８は、交流電力系統１０１の、例えば線間電圧ｖＧＲＳ、ｖＧＳＴ、ｖＧＴＲを検出し、高速部分演算装置１１０Ｆに伝送する。

電流センサ１０９は、各アーム１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮに流れる電流ｉＲＰ、ｉＲＮ、ｉＳＰ、ｉＳＮ、ｉＴＰ、ｉＴＮを検出し高速部分演算装置１１０Ｆに伝送する。

次に、図２を用いて単位変換器１０５の内部構成と動作原理を説明する。なお、図２は、アーム１０４ｊに属する第ｋ単位変換器１０５の内部構成を代表して描いたものである。ここで、ｊ＝ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮ、ｋ＝１、２、…、ｎである。

単位変換器１０５の主回路部分は、スイッチング素子２０１Ｈと逆並列ダイオード２０２Ｈの第１の並列体とスイッチング素子２０１Ｌと逆並列ダイオード２０２Ｌの第２の並列体との直列体と、コンデンサ２０３との並列体で構成されている。

単位変換器１０５は、スイッチング素子２０１Ｈ、２０１Ｌのゲート・エミッタ間電圧を供給する機能と、各直流コンデンサ電圧ＶＣｊｋ）をサンプリングする機能を有する単位変換器制御装置２０４を備えている。また、単位変換器制御装置２０４は制御通信線１１１を介して高速部分演算装置１１０Ｆに接続されている。

以下、スイッチング素子２０１Ｈ、２０１Ｌのスイッチング状態と、単位変換器１０５の出力電圧Ｖｊｋの関係を説明する。

スイッチング素子２０１Ｈをオン、２０１Ｌをオフに制御した場合、Ｖｊｋをコンデンサ２０３の電圧ＶＣｊｋと概ね等しくすることができる。

スイッチング素子２０１Ｈをオフ、２０１Ｌをオンに制御した場合、Ｖｊｋを概ね零にできる。

スイッチング素子２０１Ｈと２０１Ｌを共にオンに制御した場合、コンデンサ２０３を短絡してしまうため、このような動作を禁止する。

スイッチング素子２０１Ｈと２０１Ｌを共にオフに制御した場合、Ｖｉｊは電流ｉｊの極性に依存する。ｉｊが正の場合、Ｖｊｋは概ね零となる。また、ｉｊが負の場合、Ｖｊｋは概ねＶＣｊｋに等しくなる。

以下、図３を用いて、制御装置の実行している演算について説明する。

低速部分演算ブロック３０１Ｓは低速部分演算装置１１０Ｓが実行しているブロックであり、高速部分演算ブロック３０１Ｆは高速部分演算装置１１０Ｆが実行しているブロックである。

本発明の特徴は、高速部分演算装置１１０Ｆが高速部分演算ブロック３０１Ｆの演算を低速部分演算装置１１０Ｓよりも高頻度で実行している点と、高速部分演算ブロック３０１Ｆが後述する部分ヒステリシス制御３０２を備えている点である。

まず、低速部分演算ブロック３０１Ｓの演算を説明する。

低速部分演算ブロック３０１Ｓは、変圧器１０３からＲ点、Ｓ点、Ｔ点に流入する電流ｉＲ、ｉＳ、ｉＴを高速部分演算ブロック３０１Ｆから受け取る。なお、ｉＲ、ｉＳ、ｉＴは、各アーム１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮを流れる電流から、（１）〜（３）式で計算可能である。

（数１）
ｉＲ＝ｉＲＰ−ｉＲＮ （１）
（数２）
ｉＳ＝ｉＳＰ−ｉＳＮ （２）
（数３）
ｉＴ＝ｉＴＰ−ｉＴＮ （３）

低速部分演算ブロック３０１Ｓは、ｉＲ、ｉＳ、ｉＴにαβ変換器３０３とｄｑ変換器３０４を施し、ｄ軸電流ｉｄとｑ軸電流ｉｑを得る。

なお、ｄｑ変換器３０４に用いる位相角θは、交流電力系統１０１の相電圧ｖＧＲの位相と図示されていないＰＬＬ（Phase Locked Loop）等の手段を用いて一致させている。また、交流電力系統１０１の相電圧ｖＧＲ、ｖＧＳ、ｖＧＴは、電圧センサ１０８で検出した交流電力系統１０１の線間電圧ｖＧＲＳ、ｖＧＳＴ、ｖＧＴＲより、（４）〜（６）式を用いて計算できる。

（数４）
ｖＧＲ＝（ｖＧＲＳ−ｖＧＴＲ）／３ （４）
（数５）
ｖＧＳ＝（ｖＧＳＴ−ｖＧＲＳ）／３ （５）
（数６）
ｖＧＴ＝（ｖＧＴＲ−ｖＧＳＴ）／３ （６）

得られたｉｄ、ｉｑをそれぞれの指令値ｉｄ^*、ｉｑ^*から減算し、誤差ｉｄ^*−ｉｄ、ｉｑ^*−ｉｑを得る。なお、指令値ｉｄ^*、ｉｑ^*は図示されていない上位制御系より与えられる。

誤差ｉｄ^*−ｉｄ、ｉｑ^*−ｉｑにゲイン３０５を乗算し、かつ、非干渉制御ブロック３０６から得た非干渉項を加算して、電流制御に用いるｄｑ軸上の電圧成分指令値ｖｄＧＣＲ^*、ｖｑＧＣＲ^*を得る。

得られたｖｄＧＣＲ^*、ｖｑＧＣＲ^*に、ｄｑ逆変換器３０７とαβ逆変換器３０８を施して電流制御に用いる電圧成分指令値ｖＲＧＣＲ^*、ｖＳＧＣＲ^*、ｖＴＧＣＲ^*を得る。さらに、得られたｖＲＧＣＲ^*、ｖＳＧＣＲ^*、ｖＴＧＣＲ^*を、高速部分演算ブロック３０１Ｆに伝送する。

低速部分演算ブロック３０１Ｓではさらに、ｄ−ｑ軸上での電流指令値ｉｄ^*、ｉｑ^*に逆ｄｑ変換器３０７、逆αβ変換器３０８を施し、三相の電流指令値ｉＲ、ｉＳ、ｉＴを得て、これらを高速部分演算ブロック３０１Ｆに伝送する。

次に、高速部分演算ブロック３０１Ｆの演算を説明する。

高速部分演算ブロック３０１Ｆは、交流電力系統１０１の相電圧ｖＧＲ、ｖＧＳ、ｖＧＴを、低速演算ブロックから得たｖＲＧＣＲ^*、ｖＳＧＣＲ^*、ｖＴＧＣＲ^*に加算する。さらに、後述の部分ヒステリシス制御３０２からの電圧成分指令値ｖＲＰＨＣ^*、ｖＳＰＨＣ^*、ｖＴＰＨＣ^*をそれぞれ加算し、Ｒ相電圧指令値ｖＲ^*、Ｓ相電圧指令値ｖＳ^*、Ｔ相電圧指令値ｖＴ^*を得る。

図３には図示していないが、ｖＲ^*に（７）、（８）式を適用することで、アーム１０４ＲＰと１０４ＲＮの出力電圧ｖＲＰ、ｖＲＮのそれぞれの指令値ｖＲＰ^*、ｖＲＮ^*を得られる。

（数７）
ｖＲＰ^*＝ｖＤＣ^*／２−ｖＲ^* （７）
（数８）
ｖＲＮ^*＝ｖＤＣ^*／２＋ｖＲ^* （８）

ここで、ｖＤＣ^*は、図１のＰ点とＮ点の間の直流装置１０７に印加する電圧ｖＤＣの指令値である。

得られたｖＲＰ^*、ｖＲＮ^*に基づいて、アーム１０４ＲＰ、１０４ＲＮに含まれる単位変換器１０５のスイッチング素子２０１Ｈ、２０１Ｌに制御通信線１１１を介してスイッチング指令を伝送する。

同様に、ｖＳ^*に（９）、（１０）式を適用することで、アーム１０４ＳＰと１０４ＳＮの出力電圧ｖＳＰ、ｖＳＮのそれぞれの指令値ｖＳＰ^*、ｖＳＮ^*を得られる。

（数９）
ｖＳＰ^*＝ｖＤＣ^*／２−ｖＳ^* （９）
（数１０）
ｖＳＮ^*＝ｖＤＣ^*／２＋ｖＳ^* （１０）

得られたｖＳＰ^*、ｖＳＮ^*に基づいて、アーム１０４ＳＰ、１０４ＳＮに含まれる単位変換器１０５のスイッチング素子２０１Ｈ、２０１Ｌに制御通信線１１１を介してスイッチング指令を伝送する。

同様に、ｖＴ^*に（１１）、（１２）式を適用することで、アーム１０４ＴＰと１０４ＴＮの出力電圧ｖＴＰ、ｖＴＮのそれぞれの指令値ｖＴＰ^*、ｖＴＮ^*を得られる。

（数１１）
ｖＴＰ^*＝ｖＤＣ^*／２−ｖＴ^* （１１）

（数１２）
ｖＴＮ^*＝ｖＤＣ^*／２＋ｖＴ^* （１２）

得られたｖＴＰ^*、ｖＴＮ^*に基づいて、アーム１０４ＴＰ、１０４ＴＮに含まれる単位変換器１０５のスイッチング素子２０１Ｈ、２０１Ｌに制御通信線１１１を介してスイッチング指令を伝送する。

以下、図４を用いて、部分ヒステリシス制御３０２の動作を説明する。ここでは例としてＲ相の制御について述べる。

まず、部分ヒステリシス制御３０２では、Ｒ相の電流指令値ｉＲ^*にＩｂａｎｄを加算したｉＲＨ^*と、ｉＲ^*からＩｂａｎｄを減算したｉＲＬ^*の２つの信号を生成する。本明細書では、ｉＲＨ^*をヒステリシス上限、ｉＲＬ^*をヒステリシス下限と呼称することにする。

部分ヒステリシス制御ステートマシン３０９は、実際の電流ｉＲとｉＲＨ^*、ｉＲＬ^*の大小関係を比較し、比較結果に基づいて図４に示すような状態遷移を行う。状態は例えば３つあり、各状態で部分ヒステリシス制御３０２の出力信号ｖＲＰＨＣ^*が異なる。

初期状態は状態０（ＳＴＡＲＴ）であり、状態０においてはｖＲＰＨＣ^*＝０である。

状態０（ＳＴＡＲＴ）においてｉＲ＞ｉＲＨ^*を検知した場合、状態１（ＨＢＣ）に遷移する。状態１（ＨＢＣ）においてはｖＲＰＨＣ^*＝−ＶＰＨＣである。

なお、ＶＰＨＣは０からＶＤＣ／２の間の正の値とする。

同様に、状態０（ＳＴＡＲＴ）においてｉＲ＜ｉＲＬ^*を検知した場合、状態２（ＬＢＣ）に遷移する。状態２（ＬＢＣ）においてはｖＲＰＨＣ^*＝ＶＰＨＣである。

状態１（ＨＢＣ）において、ｉＲ＜ｉＲＨ^*、かつ、ｉＲ＞ｉＲＬ^*を検知し、かつ、低速部分演算ブロック３０１Ｓを実行している低速部分演算装置１１０Ｓの新たな制御周期（後述する低速制御周期）が開始した場合、状態０（ＳＴＡＲＴ）に遷移する。

また、状態１（ＨＢＣ）において、ｉＲ＜ｉＲＬ^*を検知した場合、状態２（ＬＢＣ）に遷移する。

また、状態２（ＬＢＣ）において、ｉＲ＞ｉＲＨ^*を検知した場合、状態１（ＨＢＣ）に遷移する。

状態２（ＨＢＣ）において、ｉＲ＜ｉＲＨ^*、かつ、ｉＲ＞ｉＲＬ^*を検知し、かつ、低速部分演算ブロック３０１Ｓを実行している低速部分演算装置１１０Ｓの新たな制御周期（後述する低速制御周期）が開始した場合、状態０（ＳＴＡＲＴ）に遷移する。

以下、図５を用いて、低速部分演算ブロック３０１Ｓおよび低速部分演算ブロック３０１Ｓを実行している低速部分演算装置１１０Ｓと、高速部分演算ブロック３０１Ｆおよび高速部分演算ブロック３０１Ｆを実行している高速部分演算装置１１０Ｆの動作タイミングを説明する。

低速部分演算装置１１０ＳはＴＳｃｏｎｔを１周期とする低速制御周期で、低速部分演算ブロック３０１Ｓに示した演算を実行している。

具体的には、１つの低速制御周期の中で、下記の動作を実行する。

まず、電流ｉＲＰ、ｉＲＮ、ｉＳＰ、ｉＳＮ、ｉＴＰ、ｉＴＮの検出結果を高速部分演算装置１１０Ｆより受信する。次に、図３の低速部分演算ブロック３０１Ｓに示した演算を実行する。前記演算が完了したら、次の低速制御周期が開始するまで待機する。

高速部分演算装置１１０ＦはＴＦｃｏｎｔを１周期とする高速制御周期で、高速部分演算ブロック３０１Ｆに示した演算を実行している。また、ＴＦｃｏｎｔ＜ＴＳｃｏｎｔとする。

具体的には、１つの高速制御周期の中で、下記の動作を実行する。

まず、電流ｉＲＰ、ｉＲＮ、ｉＳＰ、ｉＳＮ、ｉＴＰ、ｉＴＮと、交流電力系統１０１の線間電圧ｖＧＲＳ、ｖＧＳＴ、ｖＧＴＳをサンプリングする。次に、図３の高速部分演算ブロック３０１Ｆに示した演算を実行する。その次に、各単位変換器１０５に属するスイッチング素子２０１Ｈ、２０１Ｌのオン・オフ指令を、制御通信線１１１を介して各単位変換器１０５の単位変換器制御装置２０４に伝送する。前記伝送が完了したら、次の高速制御周期が開始するまで待機する。

以下、図６〜図８を用いて、本発明の効果を説明する。

図６は、以上で説明した高速部分演算装置１１０Ｆが低速部分演算装置１１０Ｓと同じ頻度で運転しており（すなわち、ＴＦｃｏｎｔ＝ＴＳｃｏｎｔ）、かつ、部分ヒステリシス制御３０２が動作していない状態（すなわちＶＰＨＣ＝０）の場合における、Ｒ相の電圧・電流の概略波形を描いたものである。したがって、図６は、本発明を適用していない従来技術における概略波形である。

図６の上段には、交流電力系統１０１のＲ相電圧ｖＧＲの波形と、アーム１０４ＲＰ、１０４ＲＮの出力電圧波形の差を２で除した（ｖＲＮ−ｖＲＰ）／２の波形を示している。

また、図６の下段には、電流ｉＲとその指令値ｉＲ^*の波形を示している。

なお、図６〜図８において、（ｖＲＮ−ｖＲＰ）／２の波形が階段波となっており、１ステップが１つの単位変換器１０５の直流コンデンサ２０３の電圧ｖＣｊｋに概ね等しい。１つのアームに含まれる単位変換器１０５の数（＝ｎ）が十分大きければ、ｖＧＲに対する相対的なステップ幅が小さくなり、高調波を低減できる。

なお、電流ｉＲは、（１３）式に表わしているように、ｖＧＲと（ｖＲＮ−ｖＲＰ）／２の差の時間積分に比例し、リアクトル１０６のインダクタンスＬＢの１／２と、変圧器の漏れインダクタンスＬｔｒとの和Ｌに反比例する。

（数１３）
ｉＲ＝（１／Ｌ）∫｛ｖＧＲ−（ｖＲＮ−ｖＲＰ）／２｝ｄｔ （１３）

交流電力系統１０１に事故（Grid Fault）が発生すると、電圧ｖＧＲが急変する。ｖＧＲが急変してから、低速制御周期が巡ってくるまで、最悪の場合、ＴＳｃｏｎｔの時間を要する。

この間、電流ｉＲは急激に増加し、図６に示したように、指令値よりも大幅に増加する。この増加幅は、ＴＳｃｏｎｔに比例する。

従来技術では、交流電力系統１０１に事故（Grid Fault）が発生した場合の電流増加に対する耐量を備えた電力変換装置１０２を設計しなければならず、電力変換装置１０２の大型化を招いていた。

図７は、以上で説明した高速部分演算装置１１０Ｆが低速部分演算装置１１０Ｓよりも高頻度で運転しており（すなわち、ＴＦｃｏｎｔ＜ＴＳｃｏｎｔ）、かつ、部分ヒステリシス制御３０２が動作していない状態（すなわちＶＰＨＣ＝０）の場合における、Ｒ相の電圧・電流の概略波形を描いたものである。したがって、図７は、本発明の部分ヒステリシス制御３０２以外の部分を適用した場合の概略波形である。

交流電力系統１０１に事故（Grid Fault）が発生すると、電圧ｖＧＲが急変する。ｖＧＲが急変してから、ｖＧＲの検出値に基づいて各単位変換器１０５に属するスイッチング素子２０１Ｈ、２０１Ｌのオン・オフ指令を発生している高速部分演算装置１１０Ｆの高速制御周期が巡ってくるまで、最悪の場合、ＴＦｃｏｎｔの時間を要する。

この間、電流ｉＲは急激に増加し、図７に示したように、指令値よりも大幅に増加する。この増加幅は、ＴＦｃｏｎｔに比例する。

ここで、前述のようにＴＦｃｏｎｔ＜ＴＳｃｏｎｔであるため、電流の増加は図６よりも小さい。したがって、従来技術を適用した図６の場合に比較して、図７の場合には電力変換装置１０２の電流耐量を小さく設計できるため、小型化が可能である。

しかし、一端増加した電流を減少させ、指令値ｉＲ^*に追従させる制御は低速部分演算装置１１０Ｓの低速制御周期が巡ってくるまで実行されないため、最悪の場合ＴＳｃｏｎｔの期間では電流が減少しない。

一方、図８は、以上で説明した高速部分演算装置１１０Ｆが低速部分演算装置１１０Ｓよりも高頻度で運転しており（すなわち、ＴＦｃｏｎｔ＜ＴＳｃｏｎｔ）、かつ、部分ヒステリシス制御３０２が動作している状態（すなわちＶＰＨＣが有限の値）の場合における、Ｒ相の電圧・電流の概略波形を描いたものである。したがって、図８は、本発明を適用した場合の概略波形である。

交流電力系統１０１に事故（Grid Fault）が発生すると、電圧ｖＧＲが急変する。ｖＧＲが急変してから、ｖＧＲの検出値に基づいて各単位変換器１０５に属するスイッチング素子２０１Ｈ、２０１Ｌのオン・オフ指令を発生している高速部分演算装置の高速制御周期が巡ってくるまで、最悪の場合、ＴＦｃｏｎｔの時間を要する。

この間、電流ｉＲは急激に増加し、図８に示したように、指令値よりも大幅に増加する。この増加幅は、ＴＦｃｏｎｔに比例する。

ここで、電流ｉＲが指令値ｉＲ^*のヒステリシス上限ｉＲＨ^*を超えている場合、部分ヒステリシス制御３０２の部分ヒステリシス制御ステートマシン３０９が状態０（ＳＴＡＲＴ）から状態１（ＨＢＣ）に遷移し、Ｒ相の電圧指令値ｖＲ^*からＶＰＨＣが減算される。また、Ｒ相レグに属するアーム１０４ＲＰ、１０４ＲＮの出力圧指令値ｖＲＰ^*、ｖＲＮ^*も、（７）、（８）式に従って、ｖＰＨＣだけ変化する。

この場合、電流ｉＲを減少させる電圧が、リアクトル１０６と変圧器の漏れインダクタンスに印加されるため、電流ｉＲが減少する。

低速制御周期が巡ってきた場合に、ｉＲＬ^*＜ｉＲ＜ｉＲＨ^*を満たしていれば、部分ヒステリシス制御ステートマシン３０９が状態１（ＨＢＣ）から状態０（ＳＴＡＲＴ）に遷移し、部分ヒステリシス制御３０２からの出力電圧成分指令値は０となる。

したがって、部分ヒステリシス制御３０２を適用した図８では、図７に比較して短時間で過電流を抑制可能である。

なお、本実施例では、ＭＭＣＣ−ＤＳＣＣを対象としているが、非特許文献１で開示されているＭＭＣＣの他の３方式、すなわち、ＭＭＣＣ−ＳＳＢＣ、ＭＭＣＣ−ＳＤＢＣ、ＭＭＣＣ−ＤＳＢＣにも、わずかな改変を施すことで適用できるものである。

また、本実施例では、ＭＭＣＣ−ＤＳＣＣの６つのアームに流れる電流を電流センサ１０９で検出しているが、変圧器の２次巻線の各端子からＲ点、Ｓ点、Ｔ点に流れる電流を電流センサで検出した場合にも、本発明は適用可能である。

１０１ 交流電力系統
１０２ 電力変換装置
１０３ 変圧器
１０４ＲＰ、ＲＮ、ＳＰ、ＳＮ、ＴＰ、ＴＮ アーム
１０５ 単位変換器
１０６ リアクトル
１０７ 直流装置
１０８ 電圧センサ
１０９ 電流センサ
１１０Ｆ 高速部分演算装置
１１０Ｓ 低速部分演算装置
１１１ 制御通信線
２０１Ｈ、Ｌ スイッチング素子
２０２Ｈ、Ｌ 逆並列ダイオード
２０３ コンデンサ
２０４ 単位変換器制御装置
３０１Ｆ 高速部分演算ブロック
３０１Ｓ 低速部分演算ブロック
３０２ 部分ヒステリシス制御
３０３ αβ変換器
３０４ ｄｑ変換器
３０５ ゲイン
３０６ 非干渉制御ブロック
３０７ ｄｑ逆変換器
３０８ αβ逆変換器
３０９ 部分ヒステリシス制御ステートマシン

Claims (8)

1. 単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置において、少なくとも２種類以上の制御周期で動作する少なくとも２つ以上の部分演算部を有し、前記部分演算部の１つは電流フィードバック演算部であり、前記電流フィードバック演算部の演算結果に基づいて前記単位変換器を動作させて電力変換するものであって、前記部分演算部の他の１つは流入電流が所定の閾値を超えたことを判別する判別演算部であり、前記判別演算部の演算周期は前記電流フィードバック演算部の演算周期よりも短いものであって、前記判別演算部で流入電流が所定の閾値を超えたと判別した場合に前記流入電流が所定の閾値を超えたと判別した結果に基づいて電力変換することを特徴とする電力変換装置。
2. 請求項１において、交流電力系統に接続されており、前記流入電流は前記交流電力系統からの電流であり、前記判別演算部は、前記電流フィードバック演算部の演算周期よりも短い周期で、前記交流電力系統の電流の検出値を取り込むことを特徴とする電力変換装置。
3. 請求項２において、前記電力変換は、前記電流フィードバック演算部の演算結果に基づいた制御信号を前記単位変換器へ伝送することによってなされ、前記制御信号の伝送は、前記電流フィードバック演算部の演算周期よりも短い周期でなされることを特徴とする電力変換装置。
4. 単位変換器を複数カスケード接続した複数のアームを、スター結線、デルタ結線、またはブリッジ状に接続して構成される電力変換装置において、少なくとも２種類以上の制御頻度で動作する少なくとも２つ以上の部分演算部を有し、前記部分演算部の１つは電流フィードバック演算部であり、前記電流フィードバック演算部の演算結果に基づいて単位変換器を動作させて電力変換するものであって、前記部分演算部の他の１つは流入電流が所定の閾値を超えたことを判別する判別演算部であり、前記判別演算部の演算頻度は前記電流フィードバック演算部の演算頻度よりも高頻度であって、前記判別演算部で流入電流が所定の閾値を超えたと判別した場合に前記流入電流が所定の閾値を超えたと判別した結果に基づいて電力変換することを特徴とする電力変換装置。
5. 請求項４において、前記電力変換は、前記電流フィードバック演算部の演算結果に基づいた制御信号を前記単位変換器へ伝送することによってなされ、前記制御信号の伝送は、前記電流フィードバック演算部の演算よりも高頻度でなされることを特徴とする電力変換装置。
   
6. 請求項４において、前記判別演算部は、前記流入電流とそれぞれに対応する指令値との差が上限または下限を超えた場合に、前記の各アームに属する一部または全部の単位変換器に属するスイッチング素子のスイッチング状態を反転させる機能を有することを特徴とする電力変換装置。
7. 請求項１〜６のいずれかに記載の電力変換装置において、単位変換器が少なくとも２つ以上の電力用半導体素子と、エネルギー蓄積要素を備えていることを特徴とする電力変換装置。
8. 請求項１〜７のいずれかに記載の電力変換装置において、単位変換器が双方向チョッパ回路または単相フルブリッジ回路であることを特徴とする電力変換装置。