JP5799132B2 - Display device, a display module, and an electronic device - Google Patents

Display device, a display module, and an electronic device

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JP5799132B2
JP5799132B2 JP2014094926A JP2014094926A JP5799132B2 JP 5799132 B2 JP5799132 B2 JP 5799132B2 JP 2014094926 A JP2014094926 A JP 2014094926A JP 2014094926 A JP2014094926 A JP 2014094926A JP 5799132 B2 JP5799132 B2 JP 5799132B2
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小野 幸治
幸治 小野
英臣 須澤
英臣 須澤
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株式会社半導体エネルギー研究所
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本発明は、薄膜技術を用いて形成される金属配線およびその作製方法に関する。 The present invention relates to a metal wire and a manufacturing method thereof is formed using a thin film technology. また、 Also,
金属配線基板およびその作製方法に関する。 Metal wiring board and a manufacturing method thereof. なお、本明細書中において金属配線基板とは、薄膜技術を用いて形成される金属配線を有するガラス等の絶縁基板、あるいは各種基板を指す。 Incidentally, the metal wiring board in this specification refers to an insulating substrate or various substrates, such as glass having a metal wiring formed by using thin film technology.

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成し、このTFTで形成した大面積集積回路を有する半導体装置の開発が進んでいる。 Recently, development of a semiconductor device having a large area integrated circuits constitute a thin film transistor (TFT) using a semiconductor thin film formed on a substrate (several to several hundred nm thick), formed in the TFT having an insulating surface It is progressing. アクティブマトリクス型液晶表示装置、発光装置、および密着型イメージセンサはその代表例として知られている。 Active matrix liquid crystal display device, light emitting device, and contact type image sensor is known as a typical example. 特に、結晶性珪素膜(典型的にはポリシリコン膜)を活性領域としたTFT(以下、ポリシリコンTFTと記す)は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。 In particular, the crystalline silicon film TFT which was the active region (typically a polysilicon film) (hereinafter, referred to as a polysilicon TFT) is also possible due to its high field effect mobility, to form a variety of functional circuits it is.

例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、CMOS回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。 For example, the active matrix type liquid crystal display device, and the pixel circuits for displaying an image for each functional block, a shift register circuit which is based the CMOS circuit, a level shifter circuit, a buffer circuit, for controlling the pixel circuit such as a sampling circuit driving circuit is formed on a single substrate.

アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にT The pixel circuit of an active matrix type liquid crystal display device, T tens to hundreds of thousands each pixel of
FT(画素TFT)が配置され、その画素TFTのそれぞれには画素電極が設けられている。 FT (pixel TFT) are arranged, the pixel electrode is provided in each of the pixel TFT. 液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。 The counter substrate sandwiching a liquid crystal and a counter electrode provided to form a capacitor of a kind in which the liquid crystal as a dielectric. そして、各画素に印加する電圧をTFTのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。 Then, the voltage applied to each pixel is controlled by switching the function of TFT, the liquid crystal is driven by controlling the charge on this capacitor, it has a mechanism for displaying an image by controlling the amount of transmitted light.

画素TFTは一般にnチャネル型TFTから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。 Pixel TFT is generally an n-channel type TFT, and is intended to be driven by applying a voltage to the liquid crystal as a switching element. 液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。 Since the liquid crystal is driven with alternating current, a method called frame inversion drive is employed in many cases. この方式では消費電力を低く抑えるために、画素TF To reduce the power consumption in this manner, pixel TF
Tに要求される特性はオフ電流値(TFTがオフ動作時に流れるドレイン電流)を十分低くすることが重要である。 Characteristics required for T is important that the off current value is lowered sufficiently (TFT drain current flowing through the OFF operation).

オフ電流値を低減するためのTFTの構造として、低濃度ドレイン(LDD:Lightly As a structure of the TFT for lowering the OFF current value, a lightly doped drain (LDD: Lightly
Doped Drain)構造が知られている。 Doped Drain) structure is known. この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。 The structure and the channel forming region, which was provided with a region in the low concentration of an impurity element between the source region or drain region formed by adding an impurity element to a high concentration, and this region LDD region It is called. また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた、いわゆるGOLD(Gate-drain Overlapped LDD)構造が知られている。 Further, as means for preventing deterioration of the ON current value due to hot carriers, and an LDD region is overlapped with the gate electrode through the gate insulating film, a so-called GOLD (Gate-drain Overlapped LDD) structure is known . このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。 With such a structure, preventing hot carrier injection is relaxed high electric field near the drain, is known to be effective in preventing deterioration phenomenon.

GOLD構造を形成するための一例について図 を用いて説明する。 It will be described with reference to FIGS an example for forming a GOLD structure. 基板上に下地絶縁膜を形成し、前記下地絶縁膜上に半導体膜を形成し、前記半導体膜上に絶縁膜を形成し、 A base insulating film is formed on a substrate, the base insulating film semiconductor film is formed on the insulating film is formed on the semiconductor film,
前記絶縁膜上に導電膜を形成する。 Forming a conductive film on the insulating film. なお、図1(A)において、前記下地絶縁膜は積層構造としているが、単層構造でも良いし、形成しなくてもよい。 Incidentally, in FIG. 1 (A), the although the underlying insulating film is a laminated structure, may be a single-layer structure may not be formed. また、前記導電膜を単層構造としているが、2層以上の積層構造としても良い。 Further, although the conductive film has a single-layer structure or a laminated structure of two or more layers. 続いて、レジストを形成し、導電膜の端部をテーパー形状とするためにエッチングを行う。 Subsequently, a resist is formed, to etch the edge of the conductive film to a tapered shape. (図1(B))このエッチング方法としては、高密度プラズマを用いたドライエッチング法が望ましい。 (FIG. 1 (B)) as the etching method, dry etching method is desirable which uses a high-density plasma. 高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ(Inductively Coupled Plasma:ICP)を用いたエッチング装置が適している。 The method of obtaining a high-density plasma microwave or inductively coupled plasma (Inductively Coupled Plasma: ICP) etching apparatus using a suitable. そして、第1のドーピング処理および第2のドーピング処理により半導体膜に、ゲート電極と重なる低濃度不純物領域と、ソース領域またはドレイン領域として機能する高濃度不純物領域を形成する。 Then, the semiconductor film by a first doping treatment and the second doping treatment to form a low concentration impurity region which overlaps with the gate electrode, a high concentration impurity region functioning as a source region or a drain region. 以上のような処理により、G By the process described above, G
OLD構造が実現できる。 OLD structure can be realized.

ICPエッチング装置におけるエッチング条件は、バイアス電力密度、ICP電力密度、圧力、エッチングガスの総流量および下部電極の温度である。 Etching conditions in the ICP etching apparatus, the bias power density, ICP power density, pressure, and temperature of the total flow and the lower electrode of the etching gas. また、エッチングガスにおいて酸素を添加すると、エッチングが促進されることから、エッチングガスにおける酸素添加率も条件の1つとする。 Further, the addition of oxygen in the etching gas, since the etching is promoted to one of the oxygen addition rate conditions in the etching gas.

しかしながら、エッチング条件によってレジストと導電膜との選択比が変わり、基板面内で導電膜の幅がばらつく場合がある。 However, the selection ratio of the resist and the conductive film changes by the etching conditions, there is a case where the width of the conductive film varies in the substrate surface. 前記導電膜をゲート電極として用いる場合、前記導電膜は不純物元素の導入の際にマスクとなるため、前記導電膜の幅のばらつきは、チャネル形成領域の長さと、前記導電膜とLDD領域との重なる領域の長さのばらつきの原因となる。 When using the conductive film as the gate electrode, the order conductive film as a mask during the introduction of the impurity element, the variation of the width of the conductive film, the length of the channel formation region, and the conductive film and the LDD region It causes variation of the length of the region overlapping. このような半導体膜を用いてTFTを作製すると、電気的特性のばらつきの要因となり、さらには半導体装置の動作特性を低下させる要因となる。 When TFT is formed by using such a semiconductor film becomes a cause of variation in electrical characteristics, further becomes a factor of lowering the operating characteristics of the semiconductor device. また、前記導電膜を配線として用いる場合、前記導電膜の幅のばらつきは、配線抵抗のばらつきの要因となり、 In the case of using the conductive film as a wiring, the variation of the width of the conductive film becomes a cause of variations in wiring resistance,
TFTの電気的特性を低下させる。 Lowering the electrical characteristics of the TFT. このように、導電膜の幅や長さのばらつきは基板が大型化するなかでますます深刻な問題となっており、導電膜の幅や長さのばらつきを抑えて均一性を高めることは非常に重要である。 Thus, variations in the width and length of the conductive film has become an increasingly serious problem among the substrate is large, to enhance the uniformity by suppressing variations in the width and length of the conductive film is very in is important.

本発明はこのような問題点を解決するための技術であり、基板の大型化に対応でき得る金属配線およびその作製方法、並びに金属配線基板およびその作製方法を提供することを課題とする。 The present invention is a technique for solving this problem, a metal wiring and a manufacturing method thereof may be corresponding to the size of the substrate, and an object of the present invention to provide a metal wiring board and a manufacturing method thereof.

本明細書で開示する金属配線に関する発明の構成は、タングステン膜、または、タングステン化合物を主成分とする金属化合物膜、または、タングステン合金を主成分とする金属合金膜により形成された導電層であって、前記導電層の端部におけるテーパー角αが5° Configuration of the invention relates to a metal wire as disclosed herein, a tungsten film, or a metal compound film mainly containing tungsten compound, or a a conductive layer formed by a metal alloy film mainly composed of tungsten alloy Te, the taper angle α is 5 ° at the ends of said conductive layer
〜85°の範囲であることを特徴としている。 It is characterized in that in the range of to 85 °.

上記構成において、前記金属合金膜は、Ta、Ti、Mo、Cr、Nb、Si、Sc、 In the above configuration, the metal alloy film, Ta, Ti, Mo, Cr, Nb, Si, Sc,
Ndから選ばれた一種の元素または複数種の元素とタングステンとの合金膜であることを特徴としている。 It is characterized in that an alloy film of one element or a plurality of elements and tungsten selected from Nd.

また、上記構成において、前記金属化合物膜は、タングステンの窒化物膜であることを特徴としている。 In the above structure, the metal compound film is characterized in that a nitride film of tungsten.

また、金属配線に関する他の発明の構成は、アルミニウム膜、または、アルミニウム化合物を主成分とする金属化合物膜、または、アルミニウム合金を主成分とする金属合金膜により形成された導電層であって、前記導電層の端部におけるテーパー角αが5°〜85 Further, another structure of the present invention relates to a metal wiring, an aluminum film, or a metal compound film mainly containing aluminum compound, or a conductive layer formed of a metal alloy film containing aluminum alloy as a main component, taper angle α is 5 ° to 85 at the end of the conductive layer
°の範囲であることを特徴としている。 It is characterized in that in the range of °.

上記構成において、前記金属合金膜は、Ta、Ti、Mo、Cr、Nb、Si、Sc、 In the above configuration, the metal alloy film, Ta, Ti, Mo, Cr, Nb, Si, Sc,
Ndから選ばれた一種の元素または複数種の元素とアルミニウムとの合金膜であることを特徴としている。 It is characterized in that an alloy film of one element or a plurality of elements and aluminum selected from Nd.

また、上記構成において、前記金属化合物膜は、アルミニウムの窒化物膜であることを特徴としている。 In the above structure, the metal compound film is characterized in that a nitride film of aluminum.

また、上記各構成において、密着性を向上させるために導電性を有する珪素膜(例えばリンドープシリコン膜、ボロンドープシリコン膜等)を最下層に設ける構成としてもよい。 In the above structure, the silicon film (e.g., phosphorus-doped silicon film, a boron doped silicon film, etc.) having conductivity in order to improve the adhesion of the may be provided at the lowermost layer.

また、本明細書で開示する金属配線基板に関する発明の構成は、絶縁基板と、金属配線とを有する金属配線基板において、前記金属配線は、タングステン膜、または、タングステン化合物を主成分とする金属化合物膜、または、タングステン合金を主成分とする金属合金膜により形成された導電層であって、前記導電層の端部におけるテーパー角αが5°〜 The configuration of the invention relates to a metal wiring board disclosed in this specification includes an insulating substrate, the metal wiring substrate having a metal wiring, the metal wiring, a tungsten film, or a metal compound mainly containing tungsten compound film, or a conductive layer formed of a metal alloy film mainly composed of a tungsten alloy, a taper angle α at the end of the conductive layer 5 ° ~
85°の範囲であることを特徴としている。 It is characterized in that in the range of 85 °.

また、金属配線基板に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板において、前記金属配線は、アルミニウム膜、または、アルミニウム化合物を主成分とする金属化合物膜、または、アルミニウム合金を主成分とする金属合金膜により形成された導電層であって、前記導電層の端部におけるテーパー角αが5°〜85°の範囲であることを特徴としている。 Further, another structure of the present invention relates to a metal wiring board includes an insulating substrate, the metal wiring substrate having a metal wiring, the metal wiring, an aluminum film, or a metal compound film mainly containing aluminum compound, or the aluminum alloy a conductive layer formed by a metal alloy film composed mainly is characterized in that the taper angle α of the end portion of the conductive layer is in the range of 5 ° to 85 °.

また、本明細書で開示する金属配線の作製方法に関する発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、バイアス電力密度に応じてテーパー角α The configuration of the invention relates to a method for manufacturing a metal wiring disclosed herein, to form at least one layer of a conductive film on an insulating surface, a resist pattern is formed on the conductive film, a conductive film having the resist pattern etched into, the taper angle in accordance with the bias power density α
が制御された金属配線を形成することを特徴としている。 There has been and forming a controlled metal wires.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、ICP電力密度に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the ICP power density.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、下部電極の温度に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the temperature of the lower electrode.

上記金属配線の作製方法に関する構成において、前記下部電極の温度は、85〜120℃ In the structure relates to a method for manufacturing the metal wire, the temperature of the lower electrode, 85 to 120 ° C.
とすることを特徴としている。 It is characterized in that a.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、圧力に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the pressure.

上記金属配線の作製方法に関する構成において、前記圧力は、2.0〜13Paとすることを特徴としている。 In the structure relates to a method for manufacturing the metal wires, said pressure is characterized in that the 2.0~13Pa.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスの流量に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the flow rate of the reaction gas.

また、上記金属配線の作製方法に関する構成において、前記反応ガスの総流量は、2.6 In the configuration relates to a method for manufacturing the metal wiring, the total flow rate of the reaction gas, 2.6
1×10 3 〜10.87×10 3 sccm/m 3とすることを特徴としている。 Is characterized in that a 1 × 10 3 ~10.87 × 10 3 sccm / m 3.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスにおける酸素の割合に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the proportion of oxygen in the reaction gas.

上記金属配線の作製方法に関する構成において、前記反応ガスにおける酸素の割合は、1 In the structure relates to a method for manufacturing the metal wire, the proportion of oxygen in the reaction gas is 1
7〜50%とすることを特徴としている。 It is characterized in that a 7-50%.

また、金属配線の作製方法に関する他の発明の構成は、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスにおける塩素の割合に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Further, another structure of the present invention relates to a method for manufacturing a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the ratio of the chlorine in the reaction gas.

また、上記金属配線の作製方法に関する各構成において、前記金属薄膜は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、タングステン合金を主成分とする金属合金膜から選ばれた薄膜、アルミニウム膜、アルミニウム化合物を主成分とする金属化合物膜、および、アルミニウム合金を主成分とする金属合金膜から選ばれた薄膜であることを特徴としている。 In each configuration relates to a method for manufacturing the metal wire, the metal thin film, a tungsten film, a metal compound film mainly composed of tungsten compounds, thin films selected from a metal alloy film composed mainly of tungsten alloy, an aluminum film , the metal compound film mainly containing aluminum compound, and is characterized in that a thin film selected aluminum alloy from metal alloy film composed mainly.

また、本明細書で開示する金属配線基板の作製方法に関する発明の構成は、絶縁基板と、 The configuration of the invention relates to a method for manufacturing a metal wiring board disclosed in this specification includes an insulating substrate,
金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、バイアス電力密度に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 In the method for manufacturing a metal wiring substrate having a metal wiring, at least form a layer of conductive film on an insulating surface, a resist pattern is formed on the conductive layer, etching the conductive film having the resist pattern, the bias It is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the power density.

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、ICP電力密度に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 The conductive resist pattern is formed on the film, the etched conductive film having a resist pattern, is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the ICP power density.

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、下部電極の温度に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 The conductive resist pattern is formed on the film, etching the conductive film having the resist pattern is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the temperature of the lower electrode.

上記金属配線基板の作製方法に関する構成において、前記下部電極の温度は、85〜12 In the structure relates to a method for manufacturing the metal wiring board, the temperature of the lower electrode, 85-12
0℃とすることを特徴としている。 Is characterized in that a 0 ° C..

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、圧力に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 The conductive layer forming a resist pattern on the resist pattern by etching the conductive film having, is characterized by forming a metal wiring of a taper angle α is controlled in accordance with the pressure.

上記金属配線基板の作製方法に関する構成において、前記圧力は、2.0〜13Paとすることを特徴としている。 In the structure relates to a method for manufacturing the metal wiring board, said pressure is characterized in that the 2.0~13Pa.

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスの総流量に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Wherein a resist pattern is formed on the conductive film, the resist pattern by etching the conductive film having a taper angle α in accordance with the total flow of the reaction gas is characterized by forming a metal wire which is controlled.

上記金属配線基板の作製方法に関する構成において、前記反応ガスの総流量は、2.61 In the structure relates to a method for manufacturing the metal wiring board, the total flow rate of the reaction gas, 2.61
×10 3 〜10.87×10 3 sccm/m 3とすることを特徴としている。 × is characterized in that the 10 3 ~10.87 × 10 3 sccm / m 3.

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスにおける酸素の割合に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 Wherein a resist pattern is formed on the conductive film, the resist pattern by etching the conductive film having a taper angle α in accordance with the proportion of oxygen in the reaction gas is characterized by forming a metal wire which is controlled.

上記金属配線基板の作製方法に関する構成において、前記反応ガスにおける酸素の割合は、17〜50%とすることを特徴としている。 In the structure relates to a method for manufacturing the metal wiring board, the percentage of oxygen in the reaction gas is characterized in that a 17 to 50%.

また、金属配線基板の作製方法に関する他の発明の構成は、絶縁基板と、金属配線とを有する金属配線基板の作製方法において、絶縁表面上に少なくとも一層の導電膜を形成し、 Further, another structure of the present invention relates to a method for manufacturing a metal wiring board includes an insulating substrate, in the method for manufacturing a metal wiring substrate having a metal interconnection, forming at least one layer of a conductive film on an insulating surface,
前記導電膜上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、反応ガスにおける塩素の割合に応じてテーパー角αが制御された金属配線を形成することを特徴としている。 The conductive resist pattern is formed on the film, the resist pattern by etching the conductive film having a taper angle in accordance with the ratio of chlorine α is characterized by forming a metal wire which is controlled in the reaction gas.

また、上記金属配線基板の作製方法に関する各構成において、前記金属薄膜は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、タングステン合金を主成分とする金属合金膜から選ばれた薄膜、アルミニウム膜、アルミニウム化合物を主成分とする金属化合物膜、および、アルミニウム合金を主成分とする金属合金膜から選ばれた薄膜であることを特徴としている。 In each configuration relates to a method for manufacturing the metal wiring board, wherein the metal thin film, a tungsten film, a metal compound film mainly composed of tungsten compounds, thin films selected from a metal alloy film composed mainly of tungsten alloy, aluminum film, metal compound film mainly containing aluminum compound, and is characterized in that a thin film selected aluminum alloy from metal alloy film composed mainly.

本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。 By adopting the configuration of the present invention, it is possible to obtain a fundamental significance shown below.
(a)従来の配線または配線基板の作製プロセスに適合した、簡単な方法である。 (A) adapted to the manufacturing process of the conventional wiring or wiring board, it is a simple way.
(b)バイアス電力密度、ICP電力密度、下部電極の温度またはエッチングガスにおける塩素の割合を変えることで、所望のテーパー角を有する配線を形成することが可能となる。 (B) bias power density, ICP power density, by varying the proportion of chlorine in the temperature or the etching gas of the lower electrode, it is possible to form a wiring having a desired taper angle.
(c)圧力、エッチングガスの総流量、エッチングガスにおける酸素の割合、下部電極の温度を所定の値にすることで、基板面内におけるばらつきを低減することを可能とする。 (C) pressure, total flow, the proportion of oxygen in the etching gas of the etching gas, by the temperature of the lower electrode to a predetermined value, making it possible to reduce variations in the substrate surface.
(d)以上の利点を満たした上で、金属配線または金属配線基板において、基板が大型化しても十分に対応することが可能となる。 While satisfying the advantage over (d), the metal wiring or metal wiring board, board it is possible to sufficiently cope with large.

(A)バイアス電力密度に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist with respect to the bias power density. (B)バイアス電力密度に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio with respect to the bias power density. (A)ICP電力密度に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist for ICP power density. (B)ICP電力密度に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio ICP power density. (A)圧力に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist to pressure. (B)圧力に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio to pressure. (A)エッチングガスにおける酸素添加率に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist for oxygen addition ratio in the etching gas. (B)エッチングガスにおける酸素添加率に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio to oxygen addition ratio in the etching gas. (A)エッチングガスの総流量に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist to the total flow rate of the etching gas. (B)エッチングガスの総流量に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio to the total flow rate of the etching gas. (A)下部電極の温度に対するWとレジストのエッチングレートの関係を示す図。 (A) shows the relationship between the etching rate of the W and the resist with respect to the temperature of the lower electrode. (B)下部電極の温度に対するWとレジストの選択比の関係を示す図。 (B) shows the relationship between the W and the resist selection ratio with respect to the temperature of the lower electrode. ICPエッチング装置の例を示す図。 It shows an example of an ICP etching device. 本発明の概念の例を示す図。 It shows an example of a concept of the present invention. (A)バイアス電力密度をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 Diagram showing the relationship between the taper angle with respect to the resist / W selection ratio when the (A) is a bias power density parameter. (B)ICP電力密度をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 (B) shows the relationship between the taper angle with respect to the resist / W selection ratio when the ICP power density as a parameter. (A)圧力をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 (A) shows the relationship between the taper angle for the selected ratio of the resist / W when the pressure as a parameter. (B)エッチングガスにおける酸素添加率をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 (B) shows the relationship between the taper angle for the selected ratio of the resist / W when the oxygen addition ratio in the etching gas as parameters. (A)エッチングガスの総流量をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 (A) shows the relationship between the taper angle for the selected ratio of the resist / W when the total flow rate of the etching gas as parameters. (B)下部電極の温度をパラメータとしたときのレジスト/Wの選択比に対するテーパー角の関係を示す図。 (B) shows the relationship between the taper angle with respect to the resist / W selection ratio when the temperature of the lower electrode parameters. (A)バイアス電力密度に対するAl−Siとレジストのエッチングレートの関係を示す図。 (A) shows a relationship between the etching rate of the Al-Si and resist against the bias power density. (B)バイアス電力密度に対するAl−Siとレジストの選択比の関係を示す図。 (B) shows the relationship between the Al-Si and the resist selection ratio with respect to the bias power density. (A)ICP電力密度に対するAl−Siとレジストのエッチングレートの関係を示す図。 (A) shows a relationship between the etching rate of the Al-Si and resist against ICP power density. (B)ICP電力密度に対するAl−Siとレジストの選択比の関係を示す図。 (B) shows the relationship between the Al-Si and resist selection ratio to ICP power density. (A)エッチングガスにおける塩素添加率に対するAl−Siとレジストのエッチングレートの関係を示す図。 (A) shows a relationship between the etching rate of the Al-Si and resist to chlorine addition rate of the etching gas. (B)エッチングガスにおける塩素添加率に対するAl−Siとレジストの選択比の関係を示す図。 (B) shows the relationship between the Al-Si and the resist selection ratio to chlorine addition rate in the etching gas. 本発明を適用して作製した配線の形状の例を示す図。 It shows an example of a shape of the wiring manufactured by applying the present invention. 本発明を適用して作製した配線の例を示す図。 View showing an example of a wiring manufactured by applying the present invention. 本発明を適用して作製した配線の例を示す図。 View showing an example of a wiring manufactured by applying the present invention. 本発明を適用して作製した配線の例を示す図。 View showing an example of a wiring manufactured by applying the present invention. 画素TFT、駆動回路のTFTの作製工程を示す断面図。 Pixel TFT, cross-sectional views illustrating a manufacturing process of a TFT of a driver circuit. 画素TFT、駆動回路のTFTの作製工程を示す断面図。 Pixel TFT, cross-sectional views illustrating a manufacturing process of a TFT of a driver circuit. 画素TFT、駆動回路のTFTの作製工程を示す断面図。 Pixel TFT, cross-sectional views illustrating a manufacturing process of a TFT of a driver circuit. 画素TFTの構成を示す上面図。 Top view showing the configuration of a pixel TFT. アクティブマトリクス型液晶表示装置の作製工程を示す断面図。 Sectional view showing a manufacturing process of an active matrix type liquid crystal display device. 発光装置の駆動回路及び画素部の断面構造図。 Cross-sectional view of a driving circuit and a pixel portion of a light emitting device. (A)発光装置の上面図。 (A) a top view of a light emitting device. (B)発光装置の駆動回路及び画素部の断面構造図。 (B) cross-sectional view of a driving circuit and a pixel portion of a light emitting device. 半導体装置の例を示す図。 It shows an example of a semiconductor device. 半導体装置の例を示す図。 It shows an example of a semiconductor device. 半導体装置の例を示す図。 It shows an example of a semiconductor device.

[実施の形態1] [Embodiment 1]
本発明では、高密度プラズマを使用するICPエッチング装置を使用している。 In the present invention, using the ICP etching apparatus using a high density plasma. ICP ICP
エッチング装置は、低圧力でRF電力を誘導的にプラズマ中に結合させることで、10 11 Etching apparatus, by binding to inductively plasma RF power at low pressure, 10 11
個/cm 3以上のプラズマ密度を達成して、高選択比かつ高エッチングレートの加工を行うものである。 Pieces / cm 3 to achieve the above plasma density, and performs processing of high selectivity and high etching rate.

まず、ICPドライエッチング装置プラズマ生成機構について図7(A)を用いて詳細に説明する。 First, it will be described in detail with reference to FIG. 7 (A) for ICP dry etching apparatus plasma generation mechanism.

図7(A)にエッチングチャンバーの簡略構造図を示す。 Figure 7 (A) shows a simplified structural view of an etching chamber. チャンバー上部の石英板31 Quartz plate 31 of the chamber upper
上にアンテナコイル32を配置し、マッチングボックス33を介してRF電源34に接続されている。 The antenna coil 32 is disposed above and connected to an RF power source 34 via a matching box 33. また、対向に配置された基板側の下部電極35にもマッチングボックス36 Further, the matching box 36 to the lower electrode 35 on the substrate side which is disposed opposite
を介してRF電源37が接続されている。 RF power source 37 is connected via a.

基板上方のアンテナコイル32にRF電流が印加されると、アンテナコイル32にRF電流Jがθ方向に流れ、Z方向に磁界Bが発生する。 When RF current over the substrate of the antenna coil 32 is applied, the RF current J to the antenna coil 32 flows in the θ direction, the magnetic field B is generated in the Z direction.

ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Eが生じる。 According to Faraday's law of electromagnetic induction, an induced electric field E is generated in the θ direction.

この誘導電界Eで電子がθ方向に加速されガス分子と衝突し、プラズマが生成される。 Electronic This induction field E collide with the accelerated gas molecules in the θ direction, the plasma is generated.
誘導電界の方向がθ方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電荷を消失する確率が低くなる。 Since the direction of the induced electric field is θ direction, the charged particles and etching chamber wall, the probability that collide with the substrate loses its charge becomes low. 従って、1Pa程度の低圧力でも高密度のプラズマを発生させることができる。 Therefore, it is possible to generate a high density plasma even at a low pressure of about 1 Pa. また、下流へは、磁界Bがほとんどないので、シート状に広がった高密度プラズマ領域となる。 Further, to the downstream, so there is little magnetic field B, the high-density plasma region spread into a sheet.

アンテナコイル32(ICP電力が印加される)と基板側の下部電極35(バイアス電力が印加される)のそれぞれに印加するRFパワーを調節することによってプラズマ密度と自己バイアス電圧を独立に制御することが可能である。 Be controlled independently of the plasma density and self-bias voltage by adjusting the RF power applied to each of the antenna coil 32 (ICP power is applied) and the lower electrode 35 on the substrate side (bias power is applied) it is possible. また、被処理物の材料に応じて印加するRFパワーの周波数を異ならせることも可能となる。 It is also possible to vary the frequency of the RF power applied depending on the material of the workpiece.

ICPエッチング装置で高密度プラズマを得るためには、アンテナコイル32に流れるR To obtain a high density plasma with the ICP etching device, R flowing through the antenna coil 32
F電流Jを低損失で流す必要があり、大面積化するためには、アンテナコイル32のインダクタンスを低下させなければならない。 Must flow F current J with low loss, to large area must decrease the inductance of the antenna coil 32. そのためにアンテナを分割したマルチスパイラルコイル38のICPエッチング装置が開発され、その構造図を図7(B)に示す。 Its ICP etching apparatus of a multi-spiral coil 38 obtained by dividing the antenna has been developed to show the structure diagram in FIG. 7 (B). なお、ここでは石英板以外の部分(チャンバーの構造や下部電極の構造など)は同じであるので省略している。 Here, portions other than the quartz plate (such as the structure of the structure and the lower electrode of the chamber) is omitted because it is the same. このようなマルチスパイラルコイル38を適用したICPを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。 With the etching device using ICP of applying such multi-spiral coil 38, the etching of the conductive material having heat resistance can be satisfactorily performed.

本発明者等はこのマルチスパイラルコイル方式のICPエッチング装置(松下電器産業製:E645)を用いてエッチング条件を振り、以下で述べる実験を行った。 The present inventors have ICP etching apparatus of the multi-spiral coil system (Matsushita Electric Industrial Ltd.: E645) swinging the etching conditions was carried out using the experiments described below.

まず、試料としてガラス基板上に、スパッタ法により、膜厚500nmのW膜からなる導電膜を形成した。 First, on a glass substrate as a sample, by sputtering, to form a conductive film made of a W film having a film thickness of 500 nm. そしてレジストを形成し、エッチング条件であるバイアス電力密度、 Then a resist is formed, the bias power density is etching conditions,
ICP電力密度、圧力、エッチングにおける酸素添加率、エッチングガスの総流量および下部電極の温度についてそれぞれ条件を振って、W膜のエッチングを行った。 ICP power density, pressure, oxygen addition ratio in the etching, shaking each condition the temperature of the total flow rate and the lower electrode of the etching gas, it was etched W film. 各条件の振り方は表1に示す通りである。 Swing how each condition were as shown in Table 1. また、ある条件について条件を振って評価する場合における、他の条件については表2に示す値を用いた。 Further, in the case of evaluating shaking condition for a condition for the other conditions using the values ​​shown in Table 2. なお、表1および表2において、バイアス電力密度およびICP電力密度の単位は[W/cm 2 ]としているが、実際には電力[ In Table 1 and Table 2, although the unit of the bias power density and ICP power density is set to [W / cm 2], in practice power [
W]を掛けている。 It is multiplied by the W]. 表1および表2に記載のバイアス電力およびICP電力は、それぞれバイアス電力の掛かる面積12.5cm×12.5cmとICP電力の掛かる面積12. Table 1 and the bias power and ICP power according to Table 2, the area 12.5 cm × 12.5 cm and area 12 consuming ICP power, each consuming bias power.
5cm×12.5cm×πで割った値を記載している。 It describes a value divided by 5cm × 12.5cm × π. また、チャンバーの体積は18. The volume of the chamber 18.
4×10 -33であるため、エッチングガスの総流量はチャンバーの体積で割った値で示している。 For a 4 × 10 -3 m 3, the total flow rate of the etching gas is expressed by the value defined by the volume of the chamber.

図1〜図6に各条件を振って得られた結果を示す。 The results obtained by shaking each condition in Figures 1-6. 各図(A)にWとレジストのエッチングレートについて示し、各図(B)にレジストに対するWの選択比について示す。 Shows the etching rate of the W and the resist in the figures (A), indicating the selection ratio of W to the resist in the drawings (B). それぞれ、基板面内において測定点数を16とし、基板面内におけるばらつきをエラーバーで示している。 Respectively, the number of measurement points is 16 in the substrate surface shows a variation in the substrate plane with an error bar. 図1はバイアス電力密度の条件を振った結果であり、図2はICP電力密度の条件を振った結果であり、図3は圧力の条件を振った結果であり、図4は酸素添加率の条件を振った結果であり、図5はガス総流量の条件を振った結果であり、図6は下部電極の温度条件を振った結果である。 Figure 1 is a result of the roll condition of the bias power density, FIG. 2 is a result of the roll condition of ICP power density, FIG. 3 is a result of the roll condition of pressure, Fig. 4 is the oxygen addition ratio a result of the roll condition, Figure 5 is a result of the roll condition of the total gas flow rate, FIG. 6 is a result of the roll temperature conditions of the lower electrode.

まず、基板面内におけるばらつきについて考察する。 First, consider the variation in the substrate plane. 図1(A)より、バイアス電力密度が0.256〜0.512W/cm 2ではばらつきが最小となり、0.96W/cm 2以上で大きくなっている。 1 from (A), the bias power density variation in 0.256~0.512W / cm 2 is minimized, it is larger at 0.96 W / cm 2 or more. また、図2(A)より、ICP電力密度においては条件振りによる傾向は特に見られない。 Further, from FIG. 2 (A), the no tendency was seen particularly by conditions swing in ICP power density. 図3(A)〜図6(A) Figure 3 (A) ~ FIG 6 (A)
より、圧力、酸素添加率、ガス総流量および下部電極の温度においては高い方がばらつきが小さかった。 More, the pressure, the oxygen addition ratio, higher in temperature of the total gas flow rate and the lower electrode variations is small.

続いて、レジストに対するWの選択比について考察する。 Then, consider the selection ratio of W to resist. 図1(B)〜図6(B)より、レジストに対するWの選択比は、条件が変化するにつれて、バイアス電力密度、ICP From FIG. 1 (B) ~ FIG 6 (B), as a selection ratio of W to resist conditions change, the bias power density, ICP
電力密度および下部電極の温度において大きく変化している。 Largely changes in temperature of the power density and the lower electrode.
つまり、レジストに対するWの選択比に影響を与える条件はバイアス電力密度、ICP電力密度および下部電極の温度であることが分かる。 That is, conditions that affect the selection ratio of W to resist it is understood that the temperature of the bias power density, ICP power density and lower electrodes.

以上の実験から、バイアス電力密度、ICP電力密度および下部電極の温度がレジストに対するW膜の選択比に大きな影響を与えることが分かった。 From the above experiments, the bias power density, the temperature of the ICP power density and lower electrodes was found to have a significant impact on the selection ratio of the W film to the resist. また、圧力、酸素添加率、 The pressure, oxygen addition ratio,
ガス総流量および下部電極の温度を高く設定すれば、基板面内におけるばらつきを低減することがわかった。 By setting a high temperature of the total gas flow rate and the lower electrode, it was found possible to reduce variations in the substrate surface.

また、レジスト/Wの選択比と、テーパー角との相関を調べるため、次のような実験を行った。 Further, to examine the selectivity of the resist / W, the correlation between the taper angle, the following experiment was performed. 図8を用いて説明する。 It will be described with reference to FIG. なお、本明細書中において、テーパー角とは図8(C) In this specification, FIG. 8 is a taper angle (C)
に示すように、導電層15bの断面形状のテーパー部(傾斜部)と下地膜17bの表面がなす角αをいう。 As shown in, the tapered portion of the cross-sectional shape of the conductive layer 15b and the (inclined portion) the surface of the underlying film 17b refers to the angle alpha. また、テーパー角はテーパー部の幅Zと、膜厚Xを用いて、tanα= Further, the taper angle and the width Z of the tapered portion, with the film thickness X, tan [alpha =
X/Zと定義できる。 It can be defined as X / Z.

まず、ガラス基板10上に絶縁膜11としてプラズマCVD法により膜厚50nmの酸化窒化珪素膜(組成比Si=32%、O=27%、N=24%、H=17%)(組成比S First, a silicon oxynitride film with a thickness of 50nm by a plasma CVD method as the insulating film 11 on the glass substrate 10 (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) (composition ratio S
i=32%、O=59%、N=7%、H=2%)を形成した。 i = 32%, O = 59%, N = 7%, H = 2%) was formed.
前記絶縁膜11上に第1の導電膜11として膜厚50nmのTaN膜を、前記第1の導電膜12上に第2の導電膜13として膜厚370nmのW膜をスパッタ法により形成した。 Wherein the TaN film of the first conductive film 11 as a film thickness 50nm on the insulating film 11, and the W film of the second film thickness as a conductive film 13 370 nm was formed by sputtering on the first conductive film 12.
そしてレジストを形成し、エッチング条件であるバイアス電力密度、ICP電力密度、圧力、エッチングにおける酸素添加率、エッチングガスの総流量および下部電極の温度についてそれぞれ条件を振って、W膜のエッチングを行った。 Then a resist is formed, the bias power density is etching condition, ICP power density, pressure, oxygen addition ratio in the etching, shaking each condition the temperature of the total flow rate and the lower electrode of the etching gas, was etched W film . 各条件の振り方は表1に示す通りである。 Swing how each condition were as shown in Table 1. また、ある条件について条件を振って評価する場合における、他の条件については表2に示す値を用いた。 Further, in the case of evaluating shaking condition for a condition for the other conditions using the values ​​shown in Table 2. 続いて、TaN膜のエッチング条件として、エッチング用ガスにCF 4とCl 2とを用い、それぞれのガス流量比を30:30(sccm)とし、1Pa Then, as the etching conditions for the TaN film, using CF 4 and Cl 2 as etching gas, setting the gas flow rate ratio thereof to 30:30 (sccm), 1 Pa
の圧力でコイル型の電極に0.71W/cm 2のRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。 The RF (13.56 MHz) power of 0.71W / cm 2 to a coiled electrode was charged to generate plasma in the pressure. 基板側(試料ステージ)にも0.128W/cm 2のRF Substrate side RF of 0.128W / cm 2 to (sample stage)
(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。 (13.56 MHz) power of 150 and apply a substantially negative self-bias voltage.

このようにして第1の導電膜および第2の導電膜にエッチング処理を行った後、その断面形状をSEMにより5万倍にて観察し、テーパー角を求め、レジスト/Wの選択比との関係を調べた。 After the thus etched to the first conductive film and the second conductive film, the cross-sectional shape was observed by 50,000 times by SEM, calculated taper angle, with the selection ratio of the resist / W We examined the relationship. その結果を図9〜図11に示す。 The results are shown in FIGS. 9-11. 図9(A)にバイアス電力密度を変化させたときのレジスト/W選択比とテーパー角の関係を示し、図9(B)にICP電力密度を変化させたときのレジスト/W選択比とテーパー角の関係を示し、図10(A)に圧力を変化させたときのレジスト/W選択比とテーパー角の関係を示し、図10(B)にエッチングガスにおける酸素添加率を変化させたときのレジスト/W選択比とテーパー角の関係を示し、図11(A)にエッチングガスの総流量を変化させたときのレジスト/W選択比とテーパー角の関係を示し、図11(B)に下部電極の温度を変化させたときのレジスト/W選択比とテーパー角の関係を示す。 Figure 9 (A) to indicate the relationship between the resist / W selection ratio and taper angle with respect to a change in the bias power density, the resist / W selection ratio and taper when changing the ICP power density in FIG. 9 (B) shows the relationship between the angular, shows the relationship between the resist / W selection ratio and taper angle with respect to a change in the pressure in FIG. 10 (a), when changing the oxygen addition ratio in the etching gas in FIG. 10 (B) resist / W shows the relationship between the selection ratio and taper angle, shows the relationship between the resist / W selection ratio and taper angle when changing the total flow rate of the etching gas in FIG. 11 (a), lower in FIG. 11 (B) shows the relationship between the resist / W selection ratio and taper angle when changing the temperature of the electrode. 図9〜図11より、テーパー角に大きな影響を与える条件は、バイアス電力密度、ICP電力密度および下部電極の温度であることがわかる。 From 9 to 11, the conditions a significant impact on the taper angle, it can be seen that the bias power density, the temperature of the ICP power density and lower electrodes.

そこで、本発明は、ICPエッチング装置を用いてW膜のエッチングを行う際に、バイアス電力密度、ICP電力密度および下部電極の温度を制御することで、所望のテーパー角を有する配線を形成し、また、大面積基板においても均一性の高いエッチングを行うことを可能とする。 The present invention, when etching the W film using an ICP etching apparatus, by controlling the temperature of the bias power density, ICP power density and a lower electrode, forming a wiring having a desired taper angle, Further, to enable also be performed with high uniformity etching in large-area substrate. さらに、圧力、酸素添加率、ガス総流量および下部電極の温度を高く設定すれば、基板面内における配線の形状のばらつきを低減することを可能とする。 Furthermore, the pressure, the oxygen addition ratio, if increasing the temperature of the total gas flow rate and the lower electrode, making it possible to reduce variations in the shape of the wiring within the substrate plane. 特に、 Especially,
本発明を用いて形成されたW膜からなるゲート電極は基板面内において形状のばらつきが低減されていることから、該ゲート電極をマスクとして不純物元素を導入する場合、不純物領域の幅や長さのばらつきが生じることを低減することを可能とする。 A gate electrode made of W film formed by using the present invention since the variation in shape is reduced in the substrate plane, when introducing an impurity element of said gate electrode as a mask, the width and length of the impurity regions It makes it possible to reduce the variation in the results. すなわち、チャネル形成領域の幅や長さのばらつきを低減することが可能となり、このような半導体膜を用いて作製されたTFTの電気的特性のばらつきを低減することを可能とする。 That is, it is possible to reduce the variation in the width and length of the channel forming region, making it possible to reduce variation in electric characteristics of TFT manufactured by using such a semiconductor film.
さらに半導体装置の動作特性および信頼性を向上することを可能とする。 Furthermore possible to improve operation characteristics and reliability of the semiconductor device.

なお、本発明はW膜だけでなく、Mo−W膜、WSi膜、TiW膜などWを主成分としたさまざまな膜に適用することができる。 The present invention is not only W film, Mo-W film, WSi film can be applied to various film mainly containing W like TiW film.

[実施の形態2] [Embodiment 2]
本発明者等は、実施形態1で説明したマルチスパイラルコイル方式のICPエッチング装置(松下電器産業製:E645)を用いて、実施形態とは異なる導電膜に対してエッチング条件を振り、以下で述べる実験も行った。 The present inventors have, ICP etching device (Matsushita Electric Industrial Ltd.: E645) of multi-spiral coil method described in Embodiment 1 with reference to, swing the etching conditions for different conductive film of the embodiment, described below experiments were also carried out.

まず、試料としてガラス基板上に、スパッタ法により、膜厚500nmのAl−Si( First, on a glass substrate as a sample, by sputtering, the film thickness 500 nm Al-Si (
2wt%)膜からなる導電膜を形成した。 To form a conductive film made of 2 wt%) film. そしてレジストを形成し、エッチング条件であるバイアス電力密度、ICP電力密度、エッチングにおけるCl 2添加率についてそれぞれ条件を振って、Ai−Si膜のエッチングを行った。 Then a resist is formed, the bias power density is etching conditions, waving ICP power density, respectively conditions for Cl 2 addition rate in the etching, it was etched Ai-Si film. 各条件の振り方は表3に示す通りである。 Swing how each condition are shown in Table 3. また、ある条件について条件を振って評価する場合における、他の条件については表4に示す値を用いた。 Further, in the case of evaluating shaking condition for a condition for the other conditions using the values ​​shown in Table 4. なお、表1および表2において、バイアス電力密度およびIC In Table 1 and Table 2, the bias power density and IC
P電力密度の単位は[W/cm 2 ]としているが、実際には電力[W]を掛けている。 While the unit of P power density is set to [W / cm 2], actually it is multiplied by the power [W]. 表1および表2に記載のバイアス電力およびICP電力は、それぞれバイアス電力の掛かる面積12.5cm×12.5cmとICP電力の掛かる面積12.5cm×12.5cm Table 1 and the bias power and ICP power according to Table 2, the area each consuming bias power 12.5 cm × 12.5 cm and an area 12.5 cm × 12.5 cm consuming ICP power
×πで割った値を記載している。 × describes a value divided by π. また、チャンバーの体積は18.4×10 -33であるため、エッチングガスの総流量はチャンバーの体積で割った値で示している。 Further, since the volume of the chamber is 18.4 × 10 -3 m 3, the total flow rate of the etching gas is expressed by the value defined by the volume of the chamber.

図12〜図14に各条件を振って得られた結果を示す。 The results obtained by shaking each condition in FIGS. 12 to 14. 各図(A)にAl−Siとレジストのエッチングレートについて示し、各図(B)にレジストに対するAl−Siの選択比について示す。 Each Figure (A) to indicate the etching rate of the Al-Si and the resist shows the selectivity of Al-Si for the resist in the drawings (B). それぞれ、基板面内において測定点数を16とし、基板面内におけるばらつきをエラーバーで示している。 Respectively, the number of measurement points is 16 in the substrate surface shows a variation in the substrate plane with an error bar. 図12はバイアス電力密度の条件を振った結果であり、図13はICP電力密度の条件を振った結果であり、図14はCl 2添加率の条件を振った結果である。 Figure 12 is a result of the roll condition of the bias power density, FIG. 13 is a result of the roll condition of ICP power density, FIG. 14 is a result of the roll condition of the Cl 2 addition rate.

レジストに対するAl−Siの選択比について考察する。 Consider selectivity of Al-Si for the resist. 図12(B)〜図14(B) Figure 12 (B) ~ FIG 14 (B)
より、レジストに対するAl−Siの選択比は、条件が変化するにつれて、大きく変化している。 More, selectivity of Al-Si for the resist, as conditions change, is changing greatly. つまり、レジストに対するAl−Siの選択比に影響を与える条件はバイアス電力密度、ICP電力密度およびCl 2添加率であることが分かる。 That is, conditions that affect the selectivity of the Al-Si to the resist, it is understood that the bias power density, ICP power density and Cl 2 addition rate.

そこで、本発明は、ICPエッチング装置を用いてAl−Si膜のエッチングを行う際に、バイアス電力密度、ICP電力密度およびCl 2添加率を制御することで、所望のテーパー角を有する配線を形成することを可能とする。 The present invention, when etching the Al-Si film using an ICP etching apparatus, by controlling the bias power density, ICP power density and Cl 2 addition rate, forming a wiring having a desired taper angle It makes it possible to. 特に、本発明を用いて形成されたA Particular, A formed by using the present invention
l−Si膜からなるゲート電極は、所望のテーパー角を有することを可能としていることから、該ゲート電極をマスクとして不純物元素を導入する場合、所望の幅や長さを有する不純物領域を形成することを可能とする。 A gate electrode made of l-Si film, since it is made possible to have a desired taper angle, when an impurity element is introduced into the gate electrode as a mask to form an impurity region having a desired width and length make it possible. すなわち、所望の幅や長さを有するチャネル形成領域を形成することが可能となり、このような半導体膜を用いて作製されたTFTの電気的特性のばらつきを低減することを可能とする。 That is, it is possible to form a channel forming region of desired widths and lengths, making it possible to reduce variation in electric characteristics of TFT manufactured by using such a semiconductor film. さらに半導体装置の動作特性および信頼性を向上することを可能とする。 Furthermore possible to improve operation characteristics and reliability of the semiconductor device.

なお、本発明はW膜だけでなく、Al−Ti膜、Al−Sc膜、Al−Nd膜などAl The present invention is not only W film, Al-Ti film, Al-Sc film, such as Al-Nd film Al
を主成分としたさまざまな膜に適用することができる。 It can be applied to various film mainly containing.

以下に本発明の実施例を説明するが、特にこれらの実施例に限定されないことはもちろんである。 A description will be given of an embodiment of the present invention below, but of course not limited to these examples.

本実施例では、エッチングに関するパラメータを制御して、テーパー部を有する金属配線を形成した例を示す。 In this embodiment, by controlling the parameters related to the etching, showing an example of forming a metal wire having a tapered portion.

まず、ガラス基板10上に絶縁膜11としてプラズマCVD法により膜厚50nmの酸化窒化珪素膜(組成比Si=32%、O=27%、N=24%、H=17%)(組成比S First, a silicon oxynitride film with a thickness of 50nm by a plasma CVD method as the insulating film 11 on the glass substrate 10 (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) (composition ratio S
i=32%、O=59%、N=7%、H=2%)を形成した。 i = 32%, O = 59%, N = 7%, H = 2%) was formed.
前記絶縁膜11上に第1の導電膜11として膜厚50nmのTaN膜を、前記第1の導電膜12上に第2の導電膜13として膜厚370nmのW膜をスパッタ法により形成した。 Wherein the TaN film of the first conductive film 11 as a film thickness 50nm on the insulating film 11, and the W film of the second film thickness as a conductive film 13 370 nm was formed by sputtering on the first conductive film 12.
そしてレジストを形成し、エッチング条件であるバイアス電力密度0.96W/cm 2 、I Then a resist is formed, the bias power density 0.96 W / cm 2 as an etching condition, I
CP電力密度0.71W/cm 2 、圧力1.0Pa、下部電極の温度を70℃、エッチング用ガスにCF 4とCl 2とO 2を用い、それぞれのガス流量比を25:25:10(scc CP power density 0.71W / cm 2, pressure 1.0 Pa, 70 ° C. The temperature of the lower electrode, using CF 4, Cl 2 and O 2 as etching gas, setting the gas flow rate ratio 25:25:10 ( scc
m)(エッチングガスにおける酸素添加率は17%であり、体積に換算する1.36×1 m) (oxygen addition ratio in the etching gas is 17%, 1.36 × 1 be converted into the volume
3 :1.36×10 3 :0.54×10 3 (sccm/m 3 ))として、W膜のエッチングを行った。 0 3: 1.36 × 10 3: as 0.54 × 10 3 (sccm / m 3)), was etched W film. 続いて、TaN膜のエッチング条件として、エッチング用ガスにCF 4とCl 2 Then, as the etching conditions for the TaN film, CF 4 as etching gases and Cl 2
とを用い、それぞれのガス流量比を30:30(sccm)(体積に換算するとそれぞれ1.63×10 3 sccm/m 3 )とし、1Paの圧力でコイル型の電極に500WのRF(1 Using the door, the gas flow rate is set to 30:30 (sccm) (respectively 1.63 × 10 3 sccm / m 3 in terms of volume), RF of 500W to a coiled electrode at a pressure of 1 Pa (1
3.56MHz)電力(電力密度に換算すると0.71W/cm 2 )を投入してプラズマを生成してエッチングを行った。 3.56MHz) and was charged power (0.71W / cm 2 in terms of power density) to generate plasma. 基板側(試料ステージ)にも20WのRF(13.56MHz)電力(電力密度に換算すると0.128W/cm 2 )を投入し、実質的に負の自己バイアス電圧を印加した。 Also supplied RF (13.56 MHz) power (0.128W / cm 2 in terms of power density) of 20W to the substrate side (sample stage) to apply a substantially negative self-bias voltage.

このようにして第1の導電膜および第2の導電膜にエッチング処理を行った後、その断面形状をSEMにより5万倍にて観察した結果を図15に示す。 After the thus etched to the first conductive film and the second conductive film, it shows the result of observation of the cross section at a magnification of 50,000 by SEM in Figure 15. このときのテーパー角は20°であった。 The taper angle at this time was 20 °.

本実施例では、本発明を絶縁ゲート型電界効果トランジスタ(MOSFETまたはIG In this embodiment, the present invention insulated gate field effect transistor (MOSFET or IG
FET)に適用してCMOS回路を構成した場合の例について図16〜図18を用いて説明する。 For example in the case of a CMOS circuit is applied to FET) will be described with reference to FIGS. 16 to 18.

まず、単結晶シリコン基板301を用意し、不純物元素を注入してP型ウェル302、 First, a single crystal silicon substrate 301, P-type well 302 by implanting an impurity element,
N型ウェル303を形成する。 Forming an N-type well 303. 単結晶シリコン基板はP型であってもN型であっても良い。 Single crystal silicon substrate may be an N-type even P type. この様な構成はいわゆるツインタブ構造であり、ウェル濃度は1×10 18 /cm 3以下(代表的には1×10 16 〜5×10 17 /cm 3 )で形成される。 Such an arrangement is a so-called twin-tub structure, well concentration is formed at 1 × 10 18 / cm 3 or less (typically 1 × 10 16 ~5 × 10 17 / cm 3).

次に、公知のLOCOS法などにより選択酸化を行い、フィールド酸化膜304を形成した後、熱酸化工程によってシリコン表面に30nm厚の酸化膜(後のゲート絶縁膜)3 Next, the selective oxidation due known LOCOS method, a field after forming an oxide film 304, the oxide film of 30nm thickness on the silicon surface by thermal oxidation step (after the gate insulating film) 3
05を形成する。 05 to form a. (図16(A)) (FIG. 16 (A))

次に、第1のゲート電極306および第2のゲート電極307を形成する。 Next, a first gate electrode 306 and the second gate electrode 307. 本実施例ではゲート電極を構成する材料として導電性を有するシリコン膜を用いるが、他にもTa、 A silicon film having conductivity as the material constituting the gate electrode in this embodiment, but Additional Ta,
W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いることができる。 W, it is possible to use Ti, Mo, Al, Cu, Cr, an element selected from Nd, or an alloy material or a compound material containing the element as its main component.

前記第1のゲート電極306および前記第2のゲート電極307の形成後、pチャネル型MOSFETとなる領域(図面向かって右側)をレジストマスク308で覆い、単結晶シリコン基板301に対してn型を付与する不純物元素を導入する。 After formation of the first gate electrode 306 and the second gate electrode 307, a region to be a p-channel MOSFET (the drawing right side) is covered with a resist mask 308, the n-type on the single crystal silicon substrate 301 introducing an impurity element imparting. (図16(B))不純物元素の導入の方法は、レーザドーピング法、プラズマドーピング法、イオン注入法およびイオンシャワードーピング法のいずれかの方法を用い、濃度が5×10 18 〜 1×10 The method of introduction of (FIG. 16 (B)) impurity elements, a laser doping method, a plasma doping method, using any of the methods of ion implantation and ion shower doping method, concentration of 5 × 10 18 ~ 1 × 10
19 /cm 3となる様に導入する。 19 / cm 3 and made to introduce as. 本実施例では、n型を付与する不純物元素として、As In this embodiment, as the impurity element imparting n-type, As
を用いる。 It is used. こうして形成される不純物領域310、311の一部(チャネル形成領域と接する側の端部)は後にnチャネル型MOSFETのLDD領域として機能する。 Thus a part of the impurity regions 310 and 311 are formed (the end on the side in contact with the channel formation region) function as LDD regions of the n-channel type MOSFET later.

次に、nチャネル型MOSFETとなる領域をレジストマスク312で覆う。 Next, cover the region to be the n-channel type MOSFET with a resist mask 312.
そして、単結晶シリコン基板301に対してp型を付与する不純物元素を導入する。 Then, an impurity element imparting p-type on the single crystal silicon substrate 301. (図16(C))本実施例では、n型を付与する不純物元素として、B(ボロン)を用いる。 In the present embodiment (FIG. 16 (C)), as an impurity element imparting n-type, B (boron) is used.
このようにして、後にpチャネル型MOSFETのLDD領域として機能する不純物領域314、315を形成する。 In this way, after forming impurity regions 314 and 315 functioning as an LDD region of the p-channel MOSFET.

図16(C)の状態が得られたら、次に酸化珪素膜(図示せず)を堆積してエッチバックを行い、サイドウォール316、317を形成する。 After obtaining the state in FIG. 16 (C), the etched back and then depositing a silicon oxide film (not shown), thereby forming sidewalls 316 and 317. (図17(A) (Fig. 17 (A)
)

次に、再びpチャネル型MOSFETとなる領域をレジストマスク318で覆い、n型を付与する不純物元素を 1×10 20 /cm 3の濃度で導入する。 Then, again covered with the p-channel MOSFET and a region of the resist mask 318, an impurity element which imparts n-type at a concentration of 1 × 10 20 / cm 3. こうしてソース領域31 In this way the source region 31
9、ドレイン領域320が形成され、サイドウォール316の下にはLDD領域321が形成される。 9, the drain region 320 are formed, the lower sidewall 316 LDD region 321 is formed. (図17(B)) (FIG. 17 (B))

同様に、nチャネル型MOSFETとなる領域をレジストマスク322で覆い、p型を付与する不純物元素を1×10 20 /cm 3の濃度で導入する。 Similarly, cover the region to be the n-channel type MOSFET with the resist mask 322, an impurity element imparting p-type at a concentration of 1 × 10 20 / cm 3. こうしてドレイン領域32 Thus, the drain region 32
3、ソース領域324が形成され、サイドウォール317の下にはLDD領域325が形成される。 3, the source region 324 is formed, the lower sidewall 317 LDD region 325 is formed. (図17(C))さらに、レジストマスク322で覆ったまま、希ガス元素から選ばれた一種または複数種の元素を導入する。 (FIG. 17 (C)) In addition, while covered with a resist mask 322, introducing a selected one or more elements from the rare gas element. このようにして、第2のゲート電極30 In this way, the second gate electrode 30
7に第1のゲート電極306よりも不純物元素を多量に導入する。 7 large amount introducing an impurity element than the first gate electrode 306. これにより、前記第2 Thus, the second
のゲート電極307の圧縮応力は前記第1のゲート電極306より強く、pチャネル型M The compressive stress of the gate electrode 307 stronger than the first gate electrode 306, p-channel type M
OSFETにおけるチャネル形成領域が受ける圧縮応力も、nチャネル型MOSFETにおけるチャネル形成領域が受ける応力よりも強くなる。 Compressive stress channel formation region is subjected in OSFET also stronger than the stress which a channel formation region of the n-channel type MOSFET is subjected.

図17(C)の状態が得られたら、第1の熱処理を行い、導入した不純物元素の活性化を行う。 When it is obtained the state of FIG. 17 (C), performing a first heat treatment, to activate the impurity element introduced.

続いて、チタン膜を成膜して第2の熱処理を行い、ソース領域、ドレイン領域およびゲート電極の表面にチタンシリサイド層326を形成する。 Subsequently, performing a second heat treatment by forming a titanium film, to form titanium silicide layer 326 on the surface of the source region, drain region and gate electrode. 勿論、他の金属膜を用いた金属シリサイドを形成することもできる。 Of course, it is also possible to form a metal silicide with the other metal film. シリサイド層を形成した後、チタン膜は除去する。 After forming the silicide layer, a titanium film is removed.

次に、層間絶縁膜327を形成し、コンタクトホールを開けてソース電極328、32 Next, an interlayer insulating film 327, the source electrode 328,32 opening the contact hole
9、ドレイン電極330を形成する。 9, the drain electrode 330. 勿論、電極形成後に水素化を行うことも有効である。 Of course, it is also effective to perform hydrogenation after electrode formation. 本実施例では、W膜を形成し、ICPエッチング装置を用いて、ソース電極328、329 In this embodiment, W film is formed by using the ICP etching device, the source electrode 328 and 329
、ドレイン電極330を形成する。 To form the drain electrode 330. このようにして形成することで、金属配線の幅や長さのばらつきの低減される。 By forming in this manner, it is reduced in variations in the width and length of the metal wire.

以上の様な工程によって、図18に示す様なCMOS回路を得ることができる。 By the above such steps, it is possible to obtain a CMOS circuit as shown in FIG. 18. 本発明を適用することにより、金属配線の形状のばらつきが低減され、また前記金属配線の端部にテーパー部を有することにより、カバレッジが良好なものとなる。 By applying the present invention, variations in the shape of the metal wire is reduced, also by having a tapered portion at an end portion of the metal wiring, the coverage becomes good. さらには、半導体装置の動作特性も大幅に向上し得る。 Furthermore, operational characteristics of the semiconductor device may also be greatly improved.

なお、本実施例は実施例1と組み合わせることが可能である。 Note that this embodiment can be combined as in Example 1.

本実施例ではアクティブマトリクス基板の作製方法について図19〜図22を用いて説明する。 Will be described with reference to FIGS. 19 to 22 for a method of manufacturing an active matrix substrate in the present embodiment. 本明細書ではCMOS回路、及び駆動回路と、画素TFT、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。 CMOS circuit in this specification, and a driver circuit, a pixel TFT, a substrate formed with the pixel portion on the same substrate having a storage capacitor is called active matrix substrate for convenience.

まず、本実施例ではコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板400を用いる。 First, in this embodiment, a substrate 400 made of glass such as Corning # 7059 glass and # barium borosilicate glass typified 1737 glass or alumino borosilicate glass. なお、基板400としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。 As the substrate 400, a quartz substrate, a silicon substrate, a metal substrate, or a stainless substrate may be used which has an insulating film. また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。 It is also possible to use a plastic substrate having heat resistance, which withstands a processing temperature in this embodiment.

次いで、基板400上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜401を形成する。 Then, a silicon oxide film on the substrate 400, a base film 401 made from an insulating film such as a silicon nitride film or a silicon oxynitride film. 本実施例では下地膜401として2層構造を用いるが、 In this embodiment, a two-layer structure as the base film 401, but
前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。 It may be used single layer or two or more layers stacked so a structure of the insulating film. 下地膜401の一層目としては、プラズマCVD法を用い、SiH 4 、NH 3 、及びN 2 Oを反応ガスとして成膜される酸化窒化珪素膜401aを10〜200nm(好ましくは50〜100nm)形成する。 As a first layer of the base film 401 by a plasma CVD method, SiH 4, NH 3, and N 2 O to 10~200nm the deposited is a silicon oxynitride film 401a as a reaction gas (preferably 50 to 100 nm) formed to. 本実施例では、膜厚50nmの酸化窒化珪素膜401a(組成比Si=32%、O= In this embodiment, a silicon oxynitride film 401a with a thickness of 50 nm (composition ratio Si = 32%, O =
27%、N=24%、H=17%)を形成した。 27%, N = 24%, H = 17%) was formed. 次いで、下地膜401の2層目としては、プラズマCVD法を用い、SiH 4 、及びN 2 Oを反応ガスとして成膜される酸化窒化珪素膜401bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。 Then, as the second layer of the base film 401 by a plasma CVD method, SiH 4, and deposited as a silicon oxynitride film 401b with N 2 O as reaction gases 50~200nm (preferably 100 to 150 nm) laminating a thickness. 本実施例では、膜厚100nmの酸化窒化珪素膜401b(組成比Si=32%、O= In this embodiment, a silicon oxynitride film 401b with a thickness of 100 nm (composition ratio Si = 32%, O =
59%、N=7%、H=2%)を形成する。 59%, N = 7%, H = 2%) to form a.

次いで、下地膜上に半導体層402〜406を形成する。 Then, a semiconductor layer 402 to 406 over the base film. 半導体層402〜406は公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により25〜80n The semiconductor layer 402 to 406 is known means (sputtering, LPCVD, or plasma CVD) by 25~80n
m(好ましくは30〜60nm)の厚さで半導体膜を成膜し、公知の結晶化法(レーザ結晶化法、RTAやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等)により結晶化させる。 m (preferably 30 to 60 nm) and a semiconductor film with a thickness of a known crystallization method (laser crystallization method, a thermal crystallization method using RTA or an annealing furnace, a metal element that promotes crystallization is crystallized by thermal crystallization method) using. そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層402〜406を形成する。 Then, the obtained crystalline semiconductor film is patterned into a desired shape to form the semiconductor layer 402 to 406. 前記半導体膜としては、非晶質半導体膜や微結晶半導体膜、結晶質半導体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。 As the semiconductor film, an amorphous semiconductor film or a microcrystalline semiconductor film, it includes crystalline semiconductor film may be a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film. 本実施例では、プラズマC In this embodiment, the plasma C
VD法を用い、55nmの非晶質珪素膜を成膜する。 Using the VD method, the formation of the 55nm of amorphous silicon film. そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(500℃、1時間)を行った後、 After allowed to a solution containing nickel on the amorphous silicon film was subjected to dehydrogenation process of the amorphous silicon film (500 ° C., 1 hour),
熱結晶化(550℃、4時間)を行って結晶質珪素膜を形成する。 Thermal crystallization (550 ° C., 4 hours) to form a crystalline silicon film. そして、フォトリソグラフィ法を用いたパターニング処理によって半導体層402〜406を形成する。 Then, a semiconductor layer 402 to 406 by the patterning process using a photolithography method.

また、レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザ、YAGレーザ、YVO 4レーザ、YLFレーザ、YAlO 3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。 In the case of manufacturing the crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or an excimer laser of continuous emission type, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, a glass laser, a ruby laser, Ti : it is possible to use a sapphire laser, or the like. これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。 In the case of using these lasers, it is preferable to use a method of irradiating a laser beam emitted from a laser oscillator is condensed by the semiconductor film into a linear shape by an optical system. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜700mJ/cm 2 (代表的には200〜300mJ/cm 2 )とする。 The crystallization conditions are those be properly selected by an operator, in the case of using the excimer laser, the pulse oscillation frequency 300 Hz, the laser energy density 100~700mJ / cm 2 (typically, 200~300mJ / cm 2 ) to.
また、パルス発振型のYAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜300Hzとし、レーザーエネルギー密度を300〜1000mJ/cm 2 (代表的には350〜800mJ/cm 2 )とすると良い。 In the case of using a YAG laser of pulse oscillation type is a pulse oscillation frequency 1~300Hz using the second harmonic wave, the laser energy density 300~1000mJ / cm 2 (typically 350~800mJ / cm 2) it may be set to be. そして幅100〜1000μm、例えば400 And width 100~1000μm, for example, 400
μmで線状に集光したレーザ光を基板全面に渡って照射し、この時の線状ビームの重ね合わせ率(オーバーラップ率)を50〜98%として行ってもよい。 The laser light condensed into a linear shape with μm and irradiated to the whole surface of the substrate, overlapping ratio of the linear beam at this time the overlap ratio may be carried out with 50 to 98%.

しかしながら、本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。 However, in this embodiment, since the performing crystallization of the amorphous silicon film by using the metal element for promoting crystallization, the metal element remains in the crystalline silicon film. そのため、前記結晶質珪素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理(RTA法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。 Therefore, the over the crystalline silicon film to form an amorphous silicon film of 50 to 100 nm, heat treatment performed (thermal annealing using an RTA method or a furnace annealing), during said amorphous silicon film the metal element is diffused, the amorphous silicon film is removed by etching after the heat treatment. このようにすることで、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。 In this way, it is possible to reduce or eliminate the content of the metal element in the crystalline silicon film.

また、半導体層402〜406を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。 Further, after forming the semiconductor layers 402 to 406, a very small amount of an impurity element (boron or phosphorus) may be performed to control a threshold value of the TFT.

次いで、半導体層402〜406を覆うゲート絶縁膜407を形成する。 Then, a gate insulating film 407 covering the semiconductor layer 402 to 406. ゲート絶縁膜407はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとして珪素を含む絶縁膜で形成する。 The gate insulating film 407 uses a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a thickness of 40 to 150 nm. 本実施例では、プラズマCVD法により110nmの厚さで酸化窒化珪素膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。 In this embodiment, a silicon oxynitride film with a thickness of 110nm by plasma CVD (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) formed by. 勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。 Of course, the gate insulating film is not limited to the silicon oxynitride film but may be an insulating film containing silicon as a single layer or a laminate structure.

また、酸化珪素膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Ortho In the case of using a silicon oxide film, a plasma CVD method TEOS (Tetraethyl Ortho
silicate)とO 2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm 2で放電させて形成することができる。 Silicate) and mixed with O 2, the reaction pressure 40 Pa, a substrate temperature of 300 to 400 ° C., and by discharging at a high frequency (13.56 MHz) power density 0.5~0.8W / cm 2 can be formed.
このようにして作製される酸化珪素膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 The silicon oxide film thus manufactured, then it is possible to obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C..

次いで、ゲート絶縁膜407上に膜厚20〜100nmの第1の導電膜408と、膜厚100〜400nmの第2の導電膜409とを積層形成する。 Then, the first conductive film 408 having a thickness of 20~100nm on the gate insulating film 407 is laminated and a second conductive film 409 having a thickness of 100 to 400 nm. 本実施例では、膜厚30n In this embodiment, the thickness 30n
mのTaN膜からなる第1の導電膜408と、膜厚370nmのW膜からなる第2の導電膜409を積層形成する。 A first conductive film 408 of TaN film of m, the second conductive film 409 made of a W film having a film thickness of 370nm is stacked. TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタする。 The TaN film is formed by sputtering with a Ta target is sputtered in an atmosphere containing nitrogen. また、W膜は、Wのターゲットを用いたスパッタ法で形成する。 Further, W film is formed by sputtering using a W target. その他に6フッ化タングステン(WF 6 )を用いる熱CVD法で形成することもできる。 It can also be formed by thermal CVD using tungsten hexafluoride (WF 6). いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。 In order to use it as the gate electrode in any need to reduce the resistance, the resistivity of the W film is desirably below 20 .mu..OMEGA.cm.

なお、本実施例では、第1の導電膜408をTaN、第2の導電膜409をWとしているが、第2の導電膜はWまたはWを主成分とする合金材料若しくは化合物材料、または、 In the present embodiment, the first conductive film 408 TaN, although the second conductive film 409 and W, an alloy material or a compound material the second conductive film is composed mainly of W or W, or
AlまたはAlを主成分とする合金材料若しくは化合物材料で形成し、第1の導電膜としてはエッチングの際に第1の導電膜と第2の導電膜との選択比が高いものであれば、特に限定されない。 The Al or Al and an alloy material or a compound material containing, as long as the first conductive film has high selection ratio of the first conductive film and the second conductive film during etching, It is not particularly limited. 例えば、Ta、Ti、Mo、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。 For example, Ta, Ti, Mo, Cu, Cr, an element selected from Nd or the element may be formed of an alloy material or a compound material mainly containing. また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus. また、 Also,
AgPdCu合金を用いてもよい。 AgPdCu alloy may be used.

次に、フォトリソグラフィ法を用いてレジストからなるマスク410〜415を形成し、電極及び配線を形成するための第1のエッチング処理を行う。 Next, a mask 410 to 415 made of resist, and first etching processing for forming electrodes and wiring performed by photolithography. 第1のエッチング処理では第1及び第2のエッチング条件で行う。 The first etching processing is performed under first and second etching conditions. (図19(B))本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF 4とCl 2とO 2とを用い、それぞれのガス流量比を2 As first etching condition in this embodiment (FIG. 19 (B)), ICP: using (Inductively Coupled Plasma inductively coupled plasma) etching method, using CF 4, Cl 2 and O 2 as etching gas, a ratio of respective gas flow rates is 2
5:25:10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56 5:25:10 and (sccm), RF of 500W to a coiled electrode at a pressure of 1 Pa (13.56
MHz)電力を投入してプラズマを生成してエッチングを行う。 MHz) with power of 150 to generate a plasma etching is performed. 基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 150W to the substrate side (sample stage) to substantially apply a negative self-bias voltage. この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。 The end portion of the first conductive layer by etching the W film under the first etching condition is tapered.

この後、レジストからなるマスク410〜415を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF 4とCl 2とを用い、それぞれのガス流量比を30:30( Thereafter, changed to the second etching conditions without removing the masks 410 to 415 made of resist, using CF 4 and Cl 2 as etching gas, setting the gas flow rate ratio 30:30 (
sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。 And sccm), it was etched by introducing a RF (13.56 MHz) power of 500W to a coiled electrode about 30 seconds to generate plasma at a pressure of 1 Pa. 基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 Also supplied RF (13.56 MHz) power of 20W to the substrate side (sample stage) to substantially apply a negative self-bias voltage.
CF 4とCl 2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。 In the second etching conditions using the gas mixture of CF 4 and Cl 2 are etched to the same extent, the W film and the TaN film. なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10 In order to etch the films without leaving any residue on the gate insulating film, 10
〜20%程度の割合でエッチング時間を増加させると良い。 At a rate of about 20% may increase the etching time.

上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 The first etching process, by be suitable the shape of a resist mask, the first conductive layer and the second ends of the conductive layer is tapered due to the effect of a bias voltage applied to the substrate side to become. このテーパー部の角度は15〜45°となる。 The angle of the tapered portion is 15 to 45 °. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層41 Thus, the first conductive layer of the shape 41 by the first etching process consisting of the first conductive layer and the second conductive layer
7〜422(第1の導電層417a〜422aと第2の導電層417b〜422b)を形成する。 7-422 (the first conductive layer 417a~422a and the second conductive layer 417B~422b) formed. 416はゲート絶縁膜であり、第1の形状の導電層417〜422で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。 416 is a gate insulating film, and regions which are not covered with the conductive layers 417 to 422 of the first shape are made thinner by etching of about 20~50nm is formed.

次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行う。 Next, a second etching process is performed without removing the masks made of resist.
(図19(C))ここでは、エッチングガスにCF 4とCl 2とO 2とを用い、W膜を選択的にエッチングする。 Here (Fig. 19 (C)), using CF 4, Cl 2 and O 2 as an etching gas, the W film is selectively etched. この時、第2のエッチング処理により第2の導電層428b〜43 At this time, the second conductive layer by the second etching process 428b~43
3bを形成する。 3b to the formation. 一方、第1の導電層417a〜422aは、ほとんどエッチングされず、第2の形状の導電層428〜433を形成する。 On the other hand, the first conductive layer 417a~422a are hardly etched, the conductive layer 428 to 433 of the second shape.

このようにして形成された導電層428〜433は、基板面内における形状のばらつきが低減されている。 Thus the conductive layers 428 to 433 formed by the variation in shape is reduced in the substrate plane.

そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を低濃度に添加する。 Then, a first doping process is performed without removing the masks made of resist to add an impurity element imparting n-type semiconductor layer at a low concentration. ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。 The doping process may be carried out by an ion doping method, or an ion implantation method. イオンドープ法の条件はドーズ量を1×10 13 〜5× The condition of the ion doping method is the dose 1 × 10 13 ~5 ×
10 14 /cm 2とし、加速電圧を40〜80keVとして行う。 And 10 14 / cm 2, the accelerating voltage of 40~80KeV. 本実施例ではドーズ量を1. 1 the dose in the present embodiment.
5×10 13 /cm 2とし、加速電圧を60keVとして行う。 And 5 × 10 13 / cm 2, the accelerating voltage of 60 keV. n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。 Elements belonging to Group 15 as an impurity element imparting n-type, typically, phosphorus (P) or arsenic (As), but using phosphorus (P) here. この場合、導電層428〜433がn型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域423〜427が形成される。 In this case, the conductive layers 428 to 433 become masks to the impurity element imparting n-type, self-aligning manner impurity regions 423 to 427 are formed. 不純物領域423〜427には1×10 18 〜1×10 20 /cm 3の濃度範囲でn型を付与する不純物元素を添加する。 The impurity regions 423 to 427 added with an impurity element imparting n-type conductivity in a concentration range of 1 × 10 18 ~1 × 10 20 / cm 3.

レジストからなるマスクを除去した後、新たにレジストからなるマスク434a〜4 After removing the masks made of resist, a mask made of new resist 434a~4
34cを形成して第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。 34c is formed a second doping process is performed in higher acceleration voltage than the first doping process. イオンドープ法の条件はドーズ量を1×10 13 〜1×10 15 /cm 2とし、加速電圧を6 Conditions of the ion doping method, a dose is set to 1 × 10 13 ~1 × 10 15 / cm 2, the accelerating voltage 6
0〜120keVとして行う。 It carried out as a 0~120keV. ドーピング処理は第2の導電層428b〜432bを不純物元素に対するマスクとして用い、第1の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。 Doping processing, the second conductive layer 428b~432b as masks to an impurity element, and doping is performed such that the impurity element is added to the semiconductor layer below the tapered portions of the first conductive layer. 続いて、第2のドーピング処理より加速電圧を下げて第3のドーピング処理を行って図20(A)の状態を得る。 Subsequently, to obtain the state of FIG. 20 (A) Third performing doping process by lowering the accelerating voltage than that in the second doping process. イオンドープ法の条件はドーズ量を1×10 15 〜1×10 17 /cm 2とし、加速電圧を50〜100keVとして行う。 Conditions of the ion doping method, a dose is set to 1 × 10 15 ~1 × 10 17 / cm 2, the accelerating voltage of 50 to 100. 第2のドーピング処理および第3のドーピング処理により、第1の導電層と重なる低濃度不純物領域436、442、448には1×10 18 〜5×10 19 /cm 3の濃度範囲でn The second doping process and the third doping process, the low-concentration impurity regions 436,442,448 which overlap with the first conductive layer n in a concentration range of 1 × 10 18 ~5 × 10 19 / cm 3
型を付与する不純物元素を添加され、高濃度不純物領域435、438、441、444 It is doped with an impurity element that imparts a type, high-concentration impurity regions 435,438,441,444
、447には1×10 19 〜5×10 21 /cm 3の濃度範囲でn型を付与する不純物元素を添加される。 , The 447 is an impurity element which imparts n-type conductivity in a concentration range of 1 × 10 19 ~5 × 10 21 / cm 3.

もちろん、適当な加速電圧にすることで、第2のドーピング処理および第3のドーピング処理は1回のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成することも可能である。 Of course, by a suitable acceleration voltage, the second doping process and the third doping processing of the doping process once, it is also possible to form the low concentration impurity region and high concentration impurity regions.

次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク450 Then, after removing the masks made of resist, a mask 450 made of new resist
a〜450cを形成して第4のドーピング処理を行う。 Forming a a~450c performing fourth doping treatment. この第4のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域453〜456、459、460を形成する。 The fourth doping treatment, an impurity region 453~456,459,460 which an impurity element imparting an opposite conductivity type is added to the semiconductor layer to the one conductivity type which serves as an active layer of the p-channel type TFT to. 第2の導電層428a〜432aを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。 The second conductive layers 428a~432a as masks against the impurity element, by adding an impurity element imparting p-type are formed in a self-alignment manner impurity regions. 本実施例では、不純物領域453 In this embodiment, the impurity regions 453
〜456、459、460はジボラン(B 26 )を用いたイオンドープ法で形成する。 ~456,459,460 are formed by ion doping using diborane (B 2 H 6). (
図20(B))この第4のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク450a〜450cで覆われている。 During FIG 20 (B)) doping process of the fourth, the semiconductor layer forming the n-channel TFT is covered with a mask 450a~450c made of resist. 第1乃至3のドーピング処理によって、不純物領域438、439にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×10 19 Doping processing of the first to third, but the impurity regions 438 and 439 are doped with phosphorus in different concentrations, respectively, the concentration of 1 × 10 19 ~ of the impurity element imparting p-type well in that any region
5×10 21 atoms/cm 3となるようにドーピング処理することにより、pチャネル型TFT By doping process so that 5 × 10 21 atoms / cm 3 , p -channel type TFT
のソース領域およびドレイン領域として機能するために何ら問題は生じない。 There is no problem to the function as a source region and a drain region.

以上までの工程で、それぞれの半導体層に不純物領域が形成される。 By the steps up to the impurity regions are formed in the respective semiconductor layers. 導電膜の形状の基板面内におけるばらつきが低減されていることから、低濃度不純物領域やチャネル形成領域の長さおよび幅のばらつきも低減されている。 Since the variation is reduced in the substrate surface in the shape of the conductive film, the variation in the length and width of the low concentration impurity region and the channel formation region is also reduced.

次いで、レジストからなるマスク450a〜450cを除去して第1の層間絶縁膜46 Then, the first interlayer insulating film 46 by removing the mask 450a~450c of resist
1を形成する。 To form a 1. この第1の層間絶縁膜461としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。 The first interlayer insulating film 461 by a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon with a thickness of 100 to 200 nm. 本実施例では、プラズマCVD法により膜厚150nmの酸化窒化珪素膜を形成した。 In this embodiment, a silicon oxynitride film with a thickness of 150nm by plasma CVD. 勿論、第1の層間絶縁膜461は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。 Of course, the first interlayer insulating film 461 is not limited to the silicon oxynitride film but may be an insulating film containing silicon as a single layer or a laminate structure.

次いで、図20(C)に示すように、加熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。 Then, as shown in FIG. 20 (C), subjected to heat treatment, to activate the crystalline recovery, impurity elements added in the respective semiconductor layers of the semiconductor layer. この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。 This heat treatment is performed by a thermal annealing method using an annealing furnace. 熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜 The thermal annealing method, the oxygen concentration is 1ppm or less, preferably 400 to 700 ° C. in a nitrogen atmosphere 0.1 ppm, 500 to typically
550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。 It may be carried out at 550 ° C., 550 ° C. In this embodiment, an activation treatment at a heat treatment for 4 hours was performed.
なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(R In addition to the thermal annealing, laser annealing or rapid thermal annealing (R
TA法)を適用することができる。 TA method) can be applied.

また、第1の層間絶縁膜を形成する前に加熱処理を行っても良い。 Further, heat treatment may be performed before forming the first interlayer insulating film. ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。 However, in the case where a wiring material used is weak to heat, active inter-layer insulating film for protecting the wirings and the like, as in this embodiment (the silicon insulating film mainly containing, for example, silicon nitride film) after the formation of the it is preferable to perform the process.

そして、加熱処理(300〜550℃で1〜12時間の熱処理)を行うと水素化を行うことができる。 Then, it is possible to perform performing the hydrogenation heat treatment (heat treatment for 1 to 12 hours at 300 to 550 ° C.). この工程は第1の層間絶縁膜461に含まれる水素により半導体層のダングリングボンドを終端する工程である。 This step is to terminate dangling bonds in the semiconductor layers by hydrogen contained in the first interlayer insulating film 461. 第1の層間絶縁膜の存在に関係なく半導体層を水素化することができる。 It can be hydrogenated semiconductor layer irrespective of the presence of the first interlayer insulating film. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)や、3〜100%の水素を含む雰囲気中で300〜450℃で1〜 As another means for hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) or 1 at 300 to 450 ° C. in an atmosphere containing 3 to 100% hydrogen
12時間の加熱処理を行っても良い。 It may be subjected to a heat treatment of 12 hours.

また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、 Moreover, after the case of using a laser annealing method, performing the hydrogenation as an activation treatment,
エキシマレーザやYAGレーザ等のレーザビームを照射することが望ましい。 It is desirable to irradiate the laser beam such as an excimer laser or a YAG laser.

次いで、第1の層間絶縁膜461上に無機絶縁膜材料または有機絶縁物材料から成る第2の層間絶縁膜462を形成する。 Then, a second interlayer insulating film 462 made from an inorganic insulating material or an organic insulating material on the first interlayer insulating film 461. 本実施例では、膜厚1.6μmのアクリル樹脂膜を形成したが、粘度が10〜1000cp、好ましくは40〜200cpのものを用い、表面に凸凹が形成されるものを用いる。 In this embodiment, to form an acrylic resin film with a thickness of 1.6 [mu] m, the viscosity is 10~1000Cp, preferably using those 40~200Cp, use one uneven surface.

本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第2の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。 In this embodiment, in order to prevent mirror reflection, to form irregularities on the surface of the pixel electrode by forming a second interlayer insulating film uneven surface. また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。 Further, in order to be uneven and have light scattering characteristics to the surface of the pixel electrode may be formed a convex portion in a region below the pixel electrode. その場合、凸部の形成は、TFTの形成と同じフォトマスクで行うことができるため、工程数の増加なく形成することができる。 The formation of the convex portion, it is possible to perform by the same photomask as that for forming the TFT, it can be formed without increasing the number of process steps. なお、この凸部は配線及びTFT部以外の画素部領域の基板上に適宜設ければよい。 Note that the convex portion may also be formed appropriately on the substrate of the pixel region other than the wiring and the TFT section. こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。 In this way, unevenness is formed on the surface of the pixel electrode along the unevenness formed in the surface of the insulating film which covers the convex portion.

また、第2の層間絶縁膜462として表面が平坦化する膜を用いてもよい。 Further, the surface as the second interlayer insulating film 462 may be used a film to flatten. その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。 In that case, after forming the pixel electrodes, that by roughening the surface by adding a known sandblasting or etching or the like process to prevent specular reflection, thereby increasing whiteness by scattering reflected light It is preferred.

そして、駆動回路506において、各不純物領域とそれぞれ電気的に接続する配線46 Then, the driving circuit 506 electrically connects the respective impurity regions wiring 46
4〜468を形成する。 To form a 4 to 468. なお、これらの配線は、膜厚50nmのTi膜と、膜厚500n Note that these lines are the Ti film having a thickness of 50 nm, a film thickness 500n
mの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。 Patterning the laminated film (an alloy of Al and Ti) alloy film m is formed. もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。 It is not limited to the two-layer structure. A single layer structure, or may be in a three or more layered structure. また、配線の材料としては、AlとTiに限らない。 The material of the wiring is not limited to Al and Ti.
例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。 For example, Al or Cu is formed on a TaN film may be formed further wiring by patterning the laminated film in which a Ti film is formed. (図21) (Figure 21)

また、画素部507においては、画素電極470、ゲート配線469、接続電極468 In the pixel portion 507, pixel electrodes 470, a gate wiring 469, the connection electrode 468
を形成する。 To form. この接続電極468によりソース配線(443aと443bの積層)は、画素TFTと電気的な接続が形成される。 The source wiring by the connection electrode 468 (lamination of 443a and 443b) are electrically connected with a pixel TFT. また、ゲート配線469は、画素TFTのゲート電極と電気的な接続が形成される。 The gate wiring 469 is electrically connected to the gate electrode of the pixel TFT. また、画素電極470は、画素TFTのドレイン領域442と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層458と電気的な接続が形成される。 The pixel electrode 470 is electrically connected with the drain region 442 of the pixel TFT, the semiconductor layer 458 and the electrical connection which functions as one electrode forming a storage capacitor is formed. また、画素電極471としては、AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。 As the pixel electrode 471, it is desirable to use a material having superior reflectivity film or the laminate film, or the like as a main component Al or Ag.

以上の様にして、nチャネル型TFT501とpチャネル型TFT502からなるCM In the above manner, an n-channel type TFT501 and a p-channel type TFT502 CM
OS回路、及びnチャネル型TFT503を有する駆動回路506と、画素TFT504 OS circuit, and a driver circuit 506 having an n-channel type TFT 503, the pixel TFT504
、保持容量505とを有する画素部507を同一基板上に形成することができる。 The pixel portion 507 and a storage capacitor 505 can be formed on the same substrate. こうして、アクティブマトリクス基板が完成する。 In this way, the active matrix substrate is completed.

駆動回路506のnチャネル型TFT501はチャネル形成領域437、ゲート電極の一部を構成する第1の導電層428aと重なる低濃度不純物領域436(GOLD領域) n-channel type TFT501 a channel forming region 437, which overlaps with the first conductive layer 428a constituting a part of the gate electrode low concentration impurity region 436 of the driver circuit 506 (GOLD region)
、ソース領域またはドレイン領域として機能する高濃度不純物領域452と、n型を付与する不純物元素およびp型を付与する不純物元素が導入された不純物領域451を有している。 Has a high concentration impurity region 452 which functions as a source region or a drain region, an impurity region 451 to which an impurity element is introduced to impart impurity element and a p-type imparting an n-type. このnチャネル型TFT501と電極466で接続してCMOS回路を形成するp p to form a CMOS circuit by connecting with the n-channel type TFT501 and electrode 466
チャネル型TFT502にはチャネル形成領域440、ソース領域またはドレイン領域として機能する高濃度不純物領域454と、n型を付与する不純物元素およびp型を付与する不純物元素が導入された不純物領域453を有している。 A channel forming region 440 in the channel type TFT 502, a high concentration impurity region 454 which functions as a source region or drain region has an impurity region 453 to which an impurity element is introduced to impart impurity element and a p-type imparting n-type ing. また、nチャネル型TFT5 In addition, n-channel type TFT5
03にはチャネル形成領域443、ゲート電極の一部を構成する第1の導電層430aと重なる低濃度不純物領域442(GOLD領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域456と、n型を付与する不純物元素およびp型を付与する不純物元素が導入された不純物領域455を有している。 The channel forming region 443 in 03, the first conductive layer 430a overlaps the low concentration impurity region 442 which constitutes a part of the gate electrode (GOLD region), and the high concentration impurity region 456 which functions as a source region or a drain region, n impurity element has an impurity region 455 which has been introduced for imparting impurity element and a p-type imparting type.

画素部の画素TFT504にはチャネル形成領域446、ゲート電極の外側に形成される低濃度不純物領域445(LDD領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域458と、n型を付与する不純物元素およびp型を付与する不純物元素が導入された不純物領域457を有している。 The channel forming region 446 in the pixel TFT504 the pixel portion, the low-concentration impurity regions 445 formed outside the gate electrode (LDD region), and the high concentration impurity region 458 which functions as a source region or a drain region, which imparts n-type impurity element imparting impurity element and a p-type has an impurity region 457 which has been introduced. また、保持容量505の一方の電極として機能する半導体層には、n型を付与する不純物元素およびp型を付与する不純物元素が添加されている。 In addition, the semiconductor layer which functions as one electrode of the storage capacitor 505, an impurity element imparting impurity element and a p-type imparting n type is added. 保持容量505は、絶縁膜416を誘電体として、電極(432aと4 Storage capacitor 505, the insulating film 416 as a dielectric, the electrodes (432a and 4
32bの積層)と、半導体層とで形成している。 And 32b laminated in), it is formed in the semiconductor layer.

本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。 Pixel structure of this embodiment, without using a black matrix, so that a gap between the pixel electrodes is shielded, arranged forming an end of the pixel electrode so as to overlap the source wiring.

また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図22に示す。 Further, a top view of a pixel portion of the active matrix substrate manufactured in this embodiment is shown in FIG. 22. なお、図19〜図22に対応する部分には同じ符号を用いている。 Incidentally, the same reference symbols are used for portions corresponding to FIGS. 19 to 22. 図21中の鎖線A− Chain line in FIG. 21 A-
A'は図22中の鎖線A―A'で切断した断面図に対応している。 A 'is a chain line A-A in FIG. 22' corresponds to the cross-sectional view taken along a. また、図21中の鎖線B−B'は図22中の鎖線B―B'で切断した断面図に対応している。 Further, a chain line B-B in FIG. 21 'is a chain line B-B in FIG. 22' corresponds to the cross-sectional view taken along a.

なお、本実施例は実施例1と組み合わせることが可能である。 Note that this embodiment can be combined as in Example 1.

本実施例では、実施例3で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。 In this embodiment, the active matrix substrate manufactured in Embodiment 3, a process of manufacturing a reflection type liquid crystal display device as follows. 説明には図23を用いる。 The description is made with reference to FIG 23.

まず、実施例3に従い、図21の状態のアクティブマトリクス基板を得た後、図21のアクティブマトリクス基板上、少なくとも画素電極470上に配向膜567を形成しラビング処理を行う。 First, according to Example 3, after obtaining an active matrix substrate in the state of FIG. 21, the active matrix substrate of FIG. 21, the formation rubbed orientation film 567 on at least the pixel electrode 470. なお、本実施例では配向膜567を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ5 Incidentally, before forming the orientation film 567 in this embodiment, columnar spacer 5 for holding a substrate interval by patterning an organic resin film such as an acrylic resin film
72を所望の位置に形成した。 72 was formed in a desired position. また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。 Further, instead of the columnar spacer, spherical spacers may be scattered on the entire surface of the substrate.

次いで、対向基板569を用意する。 Then, a counter substrate 569 is prepared. 次いで、対向基板569上に着色層570、57 Then, the colored layer on the opposing substrate 569 570,57
1、平坦化膜573を形成する。 1, to form a planarizing film 573. 赤色の着色層570と青色の着色層571とを重ねて、 By overlapping a red coloring layer 570 and a blue coloring layer 571,
遮光部を形成する。 Forming the light shielding unit. また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。 Moreover, by overlapping a portion of the red coloring layer and the green coloring layer, it may be formed a light shielding portion.

本実施例では、実施例3に示す基板を用いている。 In this embodiment, by using the substrate shown in Example 3. 従って、実施例3の画素部の上面図を示す図22では、少なくともゲート配線469と画素電極470の間隙と、ゲート配線469と接続電極468の間隙と、接続電極468と画素電極470の間隙を遮光する必要がある。 Accordingly, FIG. 22 shows a top view of the pixel portion of Embodiment 3, a gap of at least the gate wiring 469 and the pixel electrode 470, the gap between the gate wiring 469 and the connection electrode 468, the gap between the connection electrode 468 and the pixel electrode 470 there is a need to shield. 本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。 In this embodiment, by placing the colored layer to the light shielding portions made from the lamination of the colored layers in positions that must be shielded from light, it was bonded to the counter substrate.

このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。 Thus, without forming a light shielding layer such as a black mask, it made it possible to reduce the number of steps by shielded by the light shielding portion comprising a gap between pixels from the lamination of the colored layers.

次いで、平坦化膜573上に透明導電膜からなる対向電極576を少なくとも画素部に形成し、対向基板の全面に配向膜574を形成し、ラビング処理を施した。 Then, formed on at least the pixel portion an opposing electrode 576 made from a transparent conductive film on the planarization film 573, an alignment film 574 is formed over the entire surface of the opposing substrate, a rubbing-treated.

そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材568で貼り合わせる。 Then, bonded to the active matrix substrate and a counter substrate on which the pixel portion and the driver circuit are formed by a sealing material 568. シール材568にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。 The sealant 568 is mixed with filler, and the two substrates are joined while maintaining a uniform gap by this filler and the columnar spacers. その後、 after that,
両基板の間に液晶材料575を注入し、封止剤(図示せず)によって完全に封止する。 A liquid crystal material 575 is injected between both substrates, and completely sealed by a sealant (not shown). 液晶材料575には公知の液晶材料を用いれば良い。 It may be a known liquid material in the liquid crystal material 575. このようにして図23に示す反射型液晶表示装置が完成する。 The reflection type liquid crystal display device shown in FIG. 23 is thus completed. そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。 Then, if necessary, to divide the active matrix substrate or the counter substrate into a desired shape. さらに、対向基板のみに偏光板(図示しない)を貼りつけた。 Furthermore, it adhered the polarizing plate (not shown) only the counter substrate. そして、公知の技術を用いてFPCを貼りつけた。 And, I pasted the FPC by using a known technique.

以上のようにして作製される液晶表示パネルは、導電層の形状のばらつきが低減されていることから、チャネル形成領域および低濃度不純物領域の幅および長さのばらつきも低減されており、良好な動作特性を示すことが可能となる。 The liquid crystal display panel manufactured as described above, since the variation in the shape of the conductive layer is reduced, has also been reduced variations in width and length of the channel formation region and the low concentration impurity regions, good it is possible to indicate the operational characteristics. そして、このような液晶表示パネルは各種電子機器の表示部として用いることができる。 Then, the liquid crystal display panel can be used as a display portion of various electronic devices.

なお、本実施例は実施例1乃至3のいずれか一と自由に組み合わせることが可能である。 Note that this embodiment can be freely combined with Embodiments 1 to 3.

本実施例では、本発明を用いて発光装置を作製した例について説明する。 In this embodiment, an example of manufacturing a light-emitting device will be described with reference to the present invention. 本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにICを実装した表示用モジュールを総称したものである。 In the present specification, a light emitting device, which was collectively display module that implements the IC to the display panel and the display panel was sealed between the light-emitting element formed on the substrate the substrate and the cover member is there. なお、発光素子は、電場を加えることで発生するルミネッセンス(Electro Luminesc Incidentally, the light emitting device, luminescence generated by application of an electric field (Electro Luminesc
ence)が得られる有機化合物を含む層(発光層)と陽極層と、陰極層とを有する。 Has an anode layer and a layer (light emitting layer) containing an organic compound ence) is obtained, and a cathode layer. また、 Also,
有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光( The luminescence in the organic compound, light emission in returning from the singlet excited state to the ground state (
蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)があり、これらのうちどちらか、あるいは両方の発光を含む。 There are fluorescence) and a triplet excited state emission in returning to a base state from (phosphorescence), including either of these, or both of light emission.

なお、本明細書中では、発光素子において陽極と陰極の間に形成された全ての層を有機発光層と定義する。 In the present specification, all layers formed between an anode and a cathode in the light emitting element are defined as organic light-emitting layer. 有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。 Specifically the organic light emitting layer, light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer include an electron transport layer and the like. 基本的に発光素子は、陽極層、発光層、陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層、陰極層や、陽極層、正孔注入層、発光層、電子輸送層、陰極層等の順に積層した構造を有していることもある。 The light emitting element basically, an anode layer, a light-emitting layer has a cathode layer were laminated structure sequentially, in addition to this structure, an anode layer, a hole injection layer, light emitting layer, a cathode layer and an anode layer there hole injection layer, light emitting layer, an electron transport layer, may have a structure laminated in the order of cathode layer.

図24は本実施例の発光装置の断面図である。 Figure 24 is a sectional view of a light emitting device of the present embodiment. 図24において、基板700上に設けられたスイッチングTFT603は図21のnチャネル型TFT503を用いて形成される。 In Figure 24, the switching TFT603 provided on the substrate 700 is formed by using the n-channel type TFT503 in FIG. したがって、構造の説明はnチャネル型TFT503の説明を参照すれば良い。 Therefore, the explanation of the structure, it is satisfactory to refer the explanation on the n-channel type TFT 503.

なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。 Note that the channel formation region in the present embodiment but is of a double gate structure in which two forms, or a triple gate structure in which a channel formation region is three single gate structure or be one formed formed.

基板700上に設けられた駆動回路は図21のCMOS回路を用いて形成される。 Driving circuit provided on the substrate 700 is formed by using the CMOS circuit of Figure 21. 従って、構造の説明はnチャネル型TFT501とpチャネル型TFT502の説明を参照すれば良い。 Therefore, the explanation of the structure, it is satisfactory to refer the explanation on the n-channel type TFT501 and p-channel type TFT 502. なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。 Although this embodiment is of a single gate structure, it is possible to use a double gate structure or a triple gate structure.

また、配線701、703はCMOS回路のソース配線、702はドレイン配線として機能する。 The wiring 701 and 703 source wirings of the CMOS circuit, 702 functions as a drain wiring. また、配線704はソース配線708とスイッチングTFTのソース領域とを電気的に接続する配線として機能し、配線705はドレイン配線709とスイッチングT The wiring 704 serves as a wiring for electrically connecting the source region of the source wiring 708 and the switching TFT, wiring 705 is a drain wiring 709 and the switching T
FTのドレイン領域とを電気的に接続する配線として機能する。 FT and the drain region of which serves as a wiring for electrically connecting.

なお、電流制御TFT604は図21のpチャネル型TFT502を用いて形成される。 The current control TFT604 is formed by using a p-channel type TFT502 in FIG. 従って、構造の説明はpチャネル型TFT502の説明を参照すれば良い。 Therefore, explanation of the structure, it is satisfactory to refer the explanation on the p-channel type TFT 502. なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。 Although this embodiment is of a single gate structure, it is possible to use a double gate structure or a triple gate structure.

また、配線706は電流制御TFTのソース配線(電流供給線に相当する)であり、7 The wiring 706 is a source wiring of the current control TFT (corresponding to a current supply line), 7
07は電流制御TFTの画素電極710上に重ねることで画素電極710と電気的に接続する電極である。 07 is an electrode electrically connected to the pixel electrode 710 by overlapping on the pixel electrode 710 of the current control TFT.

なお、710は、透明導電膜からなる画素電極(発光素子の陽極)である。 Incidentally, 710 is a pixel electrode made of a transparent conductive film (anode of the light emitting element). 透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。 As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, it can be used tin oxide or indium oxide. また、前記透明導電膜にガリウムを添加したものを用いても良い。 It may also be used as above added with gallium to the transparent conductive film. 画素電極710は、上記配線を形成する前に平坦な層間絶縁膜711上に形成する。 Pixel electrode 710 is formed on a planar interlayer insulating film 711 before forming the wiring. 本実施例においては、樹脂からなる平坦化膜7 In the present embodiment, the flat consists of a resin film 7
11を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using a 11. 後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 A light-emitting layer to be formed later is very thin, there is a possibly causes poor light emission due to the presence of a step. 従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form as planar as possible the emission layer.

配線701〜707を形成後、図24に示すようにバンク712を形成する。 After forming the wirings 701 to 707, a bank 712 is formed as shown in FIG. 24.
バンク712は100〜400nmの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。 The bank 712 may be formed by patterning an insulating film or organic resin film containing silicon having 100 to 400 nm.

なお、バンク712は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。 Incidentally, because the bank 712 is an insulating film, to element electrostatic breakdown during deposition caution. 本実施例ではバンク712の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。 In this embodiment added is a carbon particle or metal particle to an insulating film as a material for the bank 712, thereby reducing resistivity and suppressing occurrence of static electricity. この際、抵抗率は1×10 6 〜1×1 At this time, the resistivity of 1 × 10 6 ~1 × 1
12 Ωm(好ましくは1×10 8 〜1×10 10 Ωm)となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。 0 12 [Omega] m (preferably 1 × 10 8 ~1 × 10 10 Ωm) may be adjusted the amount of the composed as carbon particles or metal particles.

画素電極710の上には発光層713が形成される。 Emitting layer 713 is formed on the pixel electrode 710. なお、図24では一画素しか図示していないが、本実施例ではR(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けている。 Although only one pixel is shown in FIG. 24, in this embodiment separately forms the light-emitting layers corresponding to each colors of R (red), G (green), B (blue). また、本実施例では蒸着法により低分子系有機発光材料を形成している。 Also it forms a low molecular weight organic light emitting material by an evaporation method in this embodiment.
具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq 3 Specifically, 20 nm of copper phthalocyanine (CuPc) film provided in a thickness as a hole injection layer, 70 nm thick tris-8-quinolinolato aluminum complex (Alq 3 as a light-emitting layer thereon
)膜を設けた積層構造としている。 ) Is a laminated structure in which a film.
Alq 3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。 Quinacridone Alq 3, it is possible to control the luminescent color by adding a fluorescent dye such as perylene or DCM1.

但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of the organic light emitting material to be used for a light-emitting layer and not necessarily limited thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer may be formed a light emitting layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for). 例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。 For example, a low molecular weight organic light emitting material has shown an example used as a light-emitting layer may be used a medium molecular weight organic light emitting material or a high molecular weight organic light emitting material in the present embodiment. なお、本明細書中において、 It should be noted that, in this specification,
昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を中分子系有機発光材料とする。 No sublimation property, and the number of molecules is a medium molecular weight organic light emitting material, the following organic light-emitting material 10 [mu] m 20 or less or a length of a molecule chain. また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン(PEDOT)膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレン(PPV)膜を設けた積層構造としても良い。 Further, as an example of using a high molecular weight organic light emitting material, provided by the hole injection layer spin coating a 20nm polythiophene (PEDOT) film as, provided 100nm approximately paraphenylene vinylene (PPV) film as a light-emitting layer thereon and it may have a stacked structure. なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。 Note that a π-conjugated polymer of PPV, emission wavelength can be selected from red to blue. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機発光材料や無機材料は公知の材料を用いることができる。 These organic light emitting materials and inorganic materials can be a known material.

次に、発光層713の上には導電膜からなる陰極714が設けられる。 Next, a cathode 714 of a conductive film is provided on the light-emitting layer 713. 本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。 In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. 勿論、公知のMgAg膜( Of course, a known MgAg film (
マグネシウムと銀との合金膜)を用いても良い。 It may be used an alloy film) of magnesium and silver. 陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。 As the cathode material may be used a conductive film or a conductive film added with such an element consisting of elements belonging to Group 1 or Group 2 of the periodic table.

この陰極714まで形成された時点で発光素子715が完成する。 A light-emitting element 715 is completed at a time having formed up to the cathode 714. なお、ここでいう発光素子715は、画素電極(陽極)710、発光層713及び陰極714で形成されたダイオードを指す。 The light-emitting element 715 herein refers to a diode formed with a pixel electrode (anode) 710, the light emitting layer 713 and a cathode 714.

発光素子715を完全に覆うようにしてパッシベーション膜716を設けることは有効である。 It is effective to provide a passivation film 716 so as to light-emitting element 715 completely cover. パッシベーション膜716としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。 The passivation film 716, carbon film, an insulating film including a silicon nitride film or a silicon oxynitride film, and used is an insulating film in a single layer or a combined lamination.

この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。 In this case, it is preferable to use a film favorable in coverage as a passivation film, carbon film, especially, a DLC (diamond-like carbon) film is effective. DLC膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層713の上方にも容易に成膜することができる。 DLC film can be formed at a temperature range of 100 ° C. from room temperature, it can be easily deposited over the light-emitting layer 713 low in heat resistance. また、DLC膜は酸素に対するブロッキング効果が高く、発光層713の酸化を抑制することが可能である。 Further, DLC film has a high blocking effect to oxygen, it can suppress the oxidation of the light-emitting layer 713. そのため、この後に続く封止工程を行う間に発光層713が酸化するといった問題を防止できる。 Therefore, it is possible to prevent the problem of the light emitting layer 713 is oxidized during a subsequent sealing step the.

さらに、パッシベーション膜716上に封止材717を設け、カバー材718を貼り合わせる。 Further, the sealing member 717 is provided on the passivation film 716 to bond a cover member 718. 封止材717としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。 Used may be an ultraviolet curable resin as the sealing material 717, it is effective to provide a material having a substance or antioxidant effect having a hygroscopic effect therein. また、本実施例においてカバー材718はガラス基板や石英基板やプラスチック基板(プラスチックフィルムも含む)の両面に炭素膜(好ましくはダイヤモンドライクカーボン膜)を形成したものを用いる。 The cover member 718 in this embodiment is used a material obtained by forming a glass substrate, a quartz substrate, or a plastic substrate carbon film on both sides (including a plastic film) (preferably diamond-like carbon film).

こうして図24に示すような構造の発光装置が完成する。 Thus a light emitting device having a structure as shown in FIG. 24 is completed. なお、バンク712を形成した後、パッシベーション膜716を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。 After forming the bank 712, the process to form the passivation film 716 by using a deposition apparatus of a multi-chamber method (or an in-line method) is effective to continuously processed without exposure to the atmosphere . また、さらに発展させてカバー材718を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。 It is also possible to continuously process until further development is allowed by step of bonding the cover member 718, without release to the air.

こうして、基板700上にnチャネル型TFT601、602、スイッチングTFT( Thus, n-channel type TFT601,602 on the substrate 700, a switching TFT (
nチャネル型TFT)603および電流制御TFT(nチャネル型TFT)604が形成される。 n-channel TFT) 603 and a current control TFT (n-channel TFT) 604 are formed.

さらに、図24を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いnチャネル型TFTを形成することができる。 Furthermore, it is possible to form the n-channel TFT resistive to the deterioration due to hot carrier effects by as explained with reference to FIG. 24, provided with an impurity region overlapping with an insulating film on the gate electrode. そのため、信頼性の高い発光装置を実現できる。 Therefore, it is possible to realize a highly reliable light-emitting device.

また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。 Although this embodiment shows only the configuration of the drive circuit pixel unit, according to the manufacturing process in this embodiment, a signal division circuit, D / A converter, an operational amplifier, a logic circuit such as a γ correction circuit the may be formed on the same insulator, and further may also form a memory and a microprocessor.

さらに、発光素子を保護するための封止(または封入)工程まで行った後の本実施例の発光装置について図25を用いて説明する。 Further described with reference to FIG. 25 for the light-emitting device of this embodiment after performing until sealing (or encapsulation) step for protecting the light emitting element. なお、必要に応じて図24で用いた符号を引用する。 Incidentally, reference numerals used in FIG. 24 as needed.

図25(A)は、発光素子の封止までを行った状態を示す上面図、図25(B)は図2 FIG. 25 (A) a top view showing a state of performing up to the sealing of the light emitting device, FIG. 25 (B) is 2
5(A)をC−C'で切断した断面図である。 5 (A) is a sectional view taken along a C-C '. 点線で示された801はソース側駆動回路、806は画素部、807はゲート側駆動回路である。 The source side driver circuit 801 shown by a dotted line, 806 denotes a pixel portion, 807 denotes a gate side driver circuit. また、901はカバー材、902 Further, 901 denotes a cover material, 902
は第1シール材、903は第2シール材であり、第1シール材902で囲まれた内側には封止材907が設けられる。 The first seal member, 903 denotes a second sealing member, the inside surrounded by the first sealing material 902 sealing member 907 is provided.

なお、904はソース側駆動回路801及びゲート側駆動回路807に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)905からビデオ信号やクロック信号を受け取る。 Incidentally, 904 is a wiring for transmitting signals inputted to the source side driver circuit 801 and the gate side driver circuit 807, an external input terminal FPC (flexible printed circuit) 905 serving as an external input terminal. なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。 Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. 本明細書における発光装置には、発光装置本体だけでなく、それにFPCもしくはP The light-emitting device in this specification includes not only a light-emitting device main body, it FPC or P
WBが取り付けられた状態をも含むものとする。 WB is but also a mounted state.

次に、断面構造について図25(B)を用いて説明する。 It will now be described with reference to FIG. 25 (B) cross-sectional structure. 基板700の上方には画素部806、ゲート側駆動回路807が形成されており、画素部806は電流制御TFT60 Pixel portion 806 over the substrate 700, a gate side driver circuit 807 are formed, the pixel portion 806 current control TFT60
4とそのドレインに電気的に接続された画素電極710を含む複数の画素により形成される。 4 and is formed of a plurality of pixels including a pixel electrode 710 which is electrically connected to its drain. また、ゲート側駆動回路807はnチャネル型TFT601とpチャネル型TFT6 Further, the gate side driver circuit 807 n-channel type TFT601 and a p-channel type TFT6
02とを組み合わせたCMOS回路(図20参照)を用いて形成される。 CMOS circuit which is a combination of an 02 is formed using a (see FIG. 20).

画素電極710は発光素子の陽極として機能する。 Pixel electrode 710 functions as an anode of the light emitting element. また、画素電極710の両端にはバンク712が形成され、画素電極710上には発光層713および発光素子の陰極714 Also, banks 712 are formed at both ends of the pixel electrode 710, the cathode of the light emitting layer 713 and the light emitting element on the pixel electrode 710 714
が形成される。 There is formed.

陰極714は全画素に共通の配線としても機能し、接続配線904を経由してFPC9 Cathode 714 also functions as a wiring common to all pixels via the connection wiring 904 FPC 9
05に電気的に接続されている。 It is electrically connected to the 05. さらに、画素部806及びゲート側駆動回路807に含まれる素子は全て陰極714およびパッシベーション膜567で覆われている。 Furthermore, it covered with all the elements included in the pixel portion 806 and the gate side driver circuit 807 cathode 714 and the passivation film 567.

また、第1シール材902によりカバー材901が貼り合わされている。 The cover member 901 is bonded by the first sealing member 902. なお、カバー材901と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。 It is also possible to provide a spacer made of a resin film in order to secure the interval between the cover member 901 and the light emitting element.
そして、第1シール材902の内側には封止材907が充填されている。 Then, the inside of the first sealing member 902 sealing member 907 is filled. なお、第1シール材902、封止材907としてはエポキシ系樹脂を用いるのが好ましい。 The first sealing member 902, preferable to use an epoxy resin as the sealing material 907. また、第1シール材902はできるだけ水分や酸素を透過しない材料であることが望ましい。 Further, it is desirable that the first sealing material 902 is a material that does not transmit moisture or oxygen as much as possible. さらに、 further,
封止材907の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。 Inside the sealing material 907 may contain a substance having a substance or antioxidant effect with hygroscopic effect.

発光素子を覆うようにして設けられた封止材907はカバー材901を接着するための接着剤としても機能する。 Sealing material 907 provided so as to cover the light-emitting element also functions as an adhesive for adhering the cover member 901. また、本実施例ではカバー材901を構成するプラスチック基板901aの材料としてFRP(Fiberglass-Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリルを用いることができる。 Further, FRP as a material for the plastic substrate 901a constituting the cover member 901 in the present embodiment (Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), Mylar, a polyester or acrylic.

また、封止材907を用いてカバー材901を接着した後、封止材907の側面(露呈面)を覆うように第2シール材903を設ける。 Furthermore, after bonding the covering material 901 using the sealant 907, providing the second sealing member 903 so as to cover the side surface of the sealing material 907 (exposed surface). 第2シール材903は第1シール材90 The second sealing member 903 is first sealing member 90
2と同じ材料を用いることができる。 It may be the same material as 2.

以上のような構造で発光素子を封止材907に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。 By sealing the light emitting element structure as described above in the sealing material 907, the light emitting element can be completely shut off from the outside, substances to promote the oxidative degradation of the light emitting layer, such as moisture and oxygen, from the outside intrusion it is possible to prevent that. 従って、信頼性の高い発光装置が得られる。 Therefore, a highly reliable light-emitting device is obtained.

以上のようにして作製される発光装置は、導電層の形状のばらつきが低減されていることから、チャネル形成領域および低濃度不純物領域の幅および長さのばらつきも低減されており、良好な動作特性を示すことが可能となる。 Emitting device manufactured as described above, since the variation in the shape of the conductive layer is reduced, has also been reduced variations in width and length of the channel formation region and the low concentration impurity regions, good operation it is possible to indicate the characteristic. そして、このような発光装置は各種電子機器の表示部として用いることができる。 Then, this light-emitting device can be used as a display portion of various electronic equipment.

なお、本実施例は実施例1乃至3のいずれか一と自由に組み合わせることが可能である。 Note that this embodiment can be freely combined with Embodiments 1 to 3.

本発明を適用して、様々な電気光学装置(アクティブマトリクス型液晶表示装置、アクティブマトリクス型発光装置、アクティブマトリクス型EC表示装置) By applying the present invention, various electro-optical devices (active matrix type liquid crystal display device, active matrix type light emitting device, active matrix type EC display device)
を作製することができる。 It can be prepared. 即ち、それら電気光学装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。 That is, the present invention can be applied to various electronic devices that incorporate a display unit these electro-optical devices.

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。 As such electronic equipment, a video camera, a digital camera, a projector, a head-mounted display (goggle type display), a car navigation system, a car stereo, a personal computer, a portable information terminal (mobile computer, mobile phone, an electronic book, or the like), and the like and the like. それらの例を図26、図27及び図28に示す。 Those examples shown in FIGS. 26, 27 and 28.

図26(A)はパーソナルコンピュータであり、本体3001、画像入力部3002、 Figure 26 (A) is a personal computer which includes a main body 3001, an image input unit 3002,
表示部3003、キーボード3004等を含む。 A display portion 3003, a keyboard 3004 and the like. 本発明を表示部3003に適用することができる。 It is possible to apply the present invention to the display portion 3003.

図26(B)はビデオカメラであり、本体3101、表示部3102、音声入力部31 Figure 26 (B) shows a video camera including a main body 3101, a display portion 3102, an audio input portion 31
03、操作スイッチ3104、バッテリー3105、受像部3106等を含む。 03, including the operation switch 3104, battery 3105, an image receiving portion 3106 and the like. 本発明を表示部3102に適用することができる。 It is possible to apply the present invention to the display portion 3102.

図26(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体3201 Figure 26 (C) is a mobile computer which includes a main body 3201
、カメラ部3202、受像部3203、操作スイッチ3204、表示部3205等を含む。 Includes a camera portion 3202, an image receiving portion 3203, operation switch 3204, display portion 3205 and the like. 本発明は表示部3205に適用できる。 The present invention can be applied to the display portion 3205.

図26(D)はゴーグル型ディスプレイであり、本体3301、表示部3302、アーム部3303等を含む。 Figure 26 (D) shows a goggle type display including a main body 3301, a display portion 3302, an arm portion 3303 or the like. 本発明は表示部3302に適用することができる。 The present invention can be applied to the display portion 3302.

図26(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体3401、表示部3402、スピーカ部3403、記録媒体3404 Figure 26 (E) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a main body 3401, a display portion 3402, speaker portions 3403, a recording medium 3404
、操作スイッチ3405等を含む。 , And operation switches 3405 and the like. なお、このプレーヤーは記録媒体としてDVD(Di In addition, DVD as the player of the recording medium (Di
gtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 gtial Versatile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet.
本発明は表示部3402に適用することができる。 The present invention can be applied to the display portion 3402.

図26(F)はデジタルカメラであり、本体3501、表示部3502、接眼部350 Figure 26 (F) is a digital camera including a main body 3501, a display portion 3502, an eyepiece portion 350
3、操作スイッチ3504、受像部(図示しない)等を含む。 3, and operation switches 3504, an image receiving portion (not shown) or the like. 本発明を表示部3502に適用することができる。 It is possible to apply the present invention to the display portion 3502.

図27(A)はフロント型プロジェクターであり、投射装置3601、スクリーン36 Figure 27 (A) shows a front type projector, a projection device 3601, a screen 36
02等を含む。 Including the 02 or the like. 本発明は投射装置3601の一部を構成する液晶表示装置3808やその他の駆動回路に適用することができる。 The present invention can be applied to a liquid crystal display device 3808 and other driver circuit constituting a part of the projection device 3601.

図27(B)はリア型プロジェクターであり、本体3701、投射装置3702、ミラー3703、スクリーン3704等を含む。 Figure 27 (B) shows a rear type projector which includes a main body 3701, a projection device 3702, a mirror 3703, a screen 3704 and the like. 本発明は投射装置3702の一部を構成する液晶表示装置3808やその他の駆動回路に適用することができる。 The present invention can be applied to a liquid crystal display device 3808 and other driver circuit constituting a part of the projection device 3702.

なお、図27(C)は、図27(A)及び図27(B)中における投射装置3601、 Incidentally, FIG. 27 (C) is, FIG. 27 (A) and FIG. 27 (B) projection device in 3601,
3702の構造の一例を示した図である。 Is a diagram showing an example of the structure of 3702. 投射装置3601、3702は、光源光学系3 Projection apparatus 3601 and 3702, the light source optical system 3
801、ミラー3802、3804〜3806、ダイクロイックミラー3803、プリズム3807、液晶表示装置3808、位相差板3809、投射光学系3810で構成される。 801, mirror 3802,3804~3806, a dichroic mirror 3803, a prism 3807, a liquid crystal display device 3808, a phase difference plate 3809, and a projection optical system 3810. 投射光学系3810は、投射レンズを含む光学系で構成される。 The projection optical system 3810 is composed of an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。 This embodiment is an example of a three-plate type, but it is not limited to, for example, a single plate type may be used. また、図27(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、 Moreover, a practitioner as appropriate in the light path indicated by an arrow in FIG. 27 (C) in, or a film having or optical lenses, a polarization function,
位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。 A film for adjusting the phase difference may be provided an IR film.

また、図27(D)は、図27(C)中における光源光学系3801の構造の一例を示した図である。 Further, FIG. 27 (D) is a diagram showing an example of the structure of light source optical system 3801 in FIG. 27 (C). 本実施例では、光源光学系3801は、リフレクター3811、光源38 In this embodiment, the light source optical system 3801 comprises a reflector 3811, a light source 38
12、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で構成される。 12, lens arrays 3813 and 3814, a polarizing conversion element 3815 and a condenser lens 3816. なお、図27(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 27 (D) is not particularly limited merely an example.
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。 For example, the operator light source optical system, an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film.

ただし、図27に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及び発光装置での適用例は図示していない。 However, according to the projectors shown in FIG. 27, there is shown a case of using a transmission type electro-optical device, an application example of a reflection type electro-optical device and a light-emitting device are not shown.

図28(A)は携帯電話であり、本体3901、音声出力部3902、音声入力部39 Figure 28 (A) is a mobile phone which includes a main body 3901, an audio output portion 3902, an audio input portion 39
03、表示部3904、操作スイッチ3905、アンテナ3906等を含む。 03, a display unit 3904, operation switch 3905, an antenna 3906 and the like. 本発明を表示部3904に適用することができる。 It is possible to apply the present invention to the display portion 3904.

図28(B)は携帯書籍(電子書籍)であり、本体4001、表示部4002、400 Figure 28 (B) is a portable book (electronic book) including a main body 4001, a display portion 4002,400
3、記憶媒体4004、操作スイッチ4005、アンテナ4006等を含む。 3, the storage medium 4004, operation switches 4005, an antenna 4006 and the like. 本発明は表示部4002、4003に適用することができる。 The present invention can be applied to the display section 4002 and 4003.

図28(C)はディスプレイであり、本体4101、支持台4102、表示部4103 Figure 28 (C) is a display, a main body 4101, a support base 4102, a display portion 4103
等を含む。 And the like. 本発明は表示部4103に適用することができる。 The present invention can be applied to the display portion 4103. 本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。 Display of the present invention is advantageous in particularly when large size screen roughened, the display of a 10 inch diagonal or larger (in particular 30 inches or more) is advantageous.

以上の様に、本発明の適用範囲は極めて広く、さまざま分野の電子機器に適用することが可能である。 As described above, the application range of the present invention is so wide, it can be applied to electronic devices in various fields. また、本実施例の電子機器は実施形態1、実施形態2および実施例1〜4 Further, electronic equipment of this embodiment Embodiment 1, Embodiment 2 and Examples 1-4
、または実施例1〜3および実施例5のどのような組み合わせからなる構成を用いても実現することができる。 It can be realized by using, or combination of constitutions of Examples 1 to 3 and Example 5 throat.

Claims (7)

  1. 画素部を有し、 A pixel portion,
    前記画素部は、半導体層を有し、 The pixel portion includes a semiconductor layer,
    前記画素部は、テーパー形状の端部を有する第1の導電層及び第2の導電層を有し、 The pixel portion includes a first conductive layer and a second conductive layer having an end portion of the tapered,
    前記画素部は、前記半導体層と前記第1の導電層との間の領域を有する第1の絶縁層を有し、 The pixel portion includes a first insulating layer having a region between the semiconductor layer and the first conductive layer,
    前記画素部は、前記第1の導電層上方及び前記第2の導電層上方の第2の絶縁層を有し、 The pixel portion includes a second insulating layer of said first conductive layer above and the second conductive layer above,
    前記画素部は、前記第2の絶縁層上方の第3の導電層、第4の導電層及び第5の導電層を有し、 The pixel portion includes the third conductive layer of the second insulating layer above the fourth conductive layer and the fifth conductive layer,
    前記半導体層は、トランジスタのチャネル形成領域と、前記トランジスタのソース領域と、前記トランジスタのドレイン領域を有し、 The semiconductor layer has a channel formation region of the transistor, and a source region of the transistor, the drain region of the transistor,
    前記第3の導電層は、前記第2の導電層と電気的に接続され、 It said third conductive layer is connected to the second conductive layer and electrically,
    前記第3の導電層は、前記ソース領域又は前記ドレイン領域の一方と電気的に接続され、 It said third conductive layer is electrically connected to one of the source region or the drain region,
    前記第4の導電層は、前記ソース領域又は前記ドレイン領域の他方と電気的に接続され、 It said fourth conductive layer is electrically connected to the other of the source region or the drain region,
    前記第5の導電層は、前記第1の導電層と電気的に接続されることを特徴とする表示装置。 The fifth conductive layer, a display device, characterized in that it is connected to the first conductive layer and electrically.
  2. 画素部を有し、 A pixel portion,
    前記画素部は、半導体層を有し、 The pixel portion includes a semiconductor layer,
    前記画素部は、テーパー形状の端部を有する第1の導電層及び第2の導電層を有し、 The pixel portion includes a first conductive layer and a second conductive layer having an end portion of the tapered,
    前記画素部は、前記半導体層と前記第1の導電層との間の領域を有する第1の絶縁層を有し、 The pixel portion includes a first insulating layer having a region between the semiconductor layer and the first conductive layer,
    前記画素部は、前記第1の導電層上方及び前記第2の導電層上方の第2の絶縁層を有し、 The pixel portion includes a second insulating layer of said first conductive layer above and the second conductive layer above,
    前記画素部は、前記第2の絶縁層上方の第3の導電層、第4の導電層及び第5の導電層を有し、 The pixel portion includes the third conductive layer of the second insulating layer above the fourth conductive layer and the fifth conductive layer,
    前記第3の導電層は、前記第2の導電層と電気的に接続され、 It said third conductive layer is connected to the second conductive layer and electrically,
    前記第3の導電層は、前記半導体層のチャネル形成領域を介して前記第4の導電層と導通することができ、 The third conductive layer may be through a channel formation region of the semiconductor layer is electrically connected to the fourth conductive layer,
    前記第5の導電層は、前記第1の導電層と電気的に接続されることを特徴とする表示装置。 The fifth conductive layer, a display device, characterized in that it is connected to the first conductive layer and electrically.
  3. 画素部を有し、 A pixel portion,
    前記画素部は、半導体層を有し、 The pixel portion includes a semiconductor layer,
    前記画素部は、テーパー形状の端部を有する第1の導電層及び第2の導電層を有し、 The pixel portion includes a first conductive layer and a second conductive layer having an end portion of the tapered,
    前記画素部は、前記半導体層と前記第1の導電層との間の領域を有する第1の絶縁層を有し、 The pixel portion includes a first insulating layer having a region between the semiconductor layer and the first conductive layer,
    前記画素部は、前記第1の導電層上方及び前記第2の導電層上方の第2の絶縁層を有し、 The pixel portion includes a second insulating layer of said first conductive layer above and the second conductive layer above,
    前記画素部は、前記第2の絶縁層上方の第3の導電層、第4の導電層及び第5の導電層を有し、 The pixel portion includes the third conductive layer of the second insulating layer above the fourth conductive layer and the fifth conductive layer,
    前記半導体層は、トランジスタのチャネル形成領域と、前記トランジスタのソース領域と、前記トランジスタのドレイン領域を有し、 The semiconductor layer has a channel formation region of the transistor, and a source region of the transistor, the drain region of the transistor,
    前記第3の導電層は、前記第2の導電層の上面と接する領域を有し、 It said third conductive layer has a region in contact with the upper surface of the second conductive layer,
    前記第3の導電層は、前記ソース領域又は前記ドレイン領域の一方と電気的に接続され、 It said third conductive layer is electrically connected to one of the source region or the drain region,
    前記第4の導電層は、前記ソース領域又は前記ドレイン領域の他方と電気的に接続され、 It said fourth conductive layer is electrically connected to the other of the source region or the drain region,
    前記第5の導電層は、前記第1の導電層と電気的に接続されることを特徴とする表示装置。 The fifth conductive layer, a display device, characterized in that it is connected to the first conductive layer and electrically.
  4. 画素部を有し、 A pixel portion,
    前記画素部は、半導体層を有し、 The pixel portion includes a semiconductor layer,
    前記画素部は、テーパー形状の端部を有する第1の導電層及び第2の導電層を有し、 The pixel portion includes a first conductive layer and a second conductive layer having an end portion of the tapered,
    前記画素部は、前記半導体層と前記第1の導電層との間の領域を有する第1の絶縁層を有し、 The pixel portion includes a first insulating layer having a region between the semiconductor layer and the first conductive layer,
    前記画素部は、前記第1の導電層上方及び前記第2の導電層上方の第2の絶縁層を有し、 The pixel portion includes a second insulating layer of said first conductive layer above and the second conductive layer above,
    前記画素部は、前記第2の絶縁層上方の第3の導電層、第4の導電層及び第5の導電層を有し、 The pixel portion includes the third conductive layer of the second insulating layer above the fourth conductive layer and the fifth conductive layer,
    前記第3の導電層は、前記第2の導電層の上面と接する領域を有し、 It said third conductive layer has a region in contact with the upper surface of the second conductive layer,
    前記第3の導電層は、前記半導体層のチャネル形成領域を介して前記第4の導電層と導通することができ、 The third conductive layer may be through a channel formation region of the semiconductor layer is electrically connected to the fourth conductive layer,
    前記第5の導電層は、前記第1の導電層と電気的に接続されることを特徴とする表示装置。 The fifth conductive layer, a display device, characterized in that it is connected to the first conductive layer and electrically.
  5. 請求項1乃至請求項のいずれか一項において、 In any one of claims 1 to 4,
    前記第1の導電層は、第1の層と、前記第1の層の上方の第2の層と、を有し、 The first conductive layer includes a first layer, a second layer above the first layer, and
    前記第2の層は、Ta、Ti、Mo、Cu、Cr、又はNdを含むことを特徴とする表示装置。 The second layer, Ta, Ti, Mo, display device characterized by comprising Cu, Cr, or Nd.
  6. 請求項1乃至請求項のいずれか一項に記載の表示装置と、 A display device according to any one of claims 1 to 5,
    FPCと、 And the FPC,
    を有する表示モジュール。 Display module with.
  7. 請求項1乃至請求項のいずれか一項に記載の表示装置、又は請求項に記載の表示モジュールと、 Display device according to any one of claims 1 to 5, or a display module according to claim 6,
    操作スイッチ、バッテリー、受像部、スピーカー部、及び/又は、アンテナと、 Operation switch, a battery, an image receiving portion, a speaker portion, and / or an antenna,
    を有する電子機器。 An electronic device having a.
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