JP5781003B2 - Error detection and correction apparatus and electronic apparatus equipped with the same - Google Patents

Error detection and correction apparatus and electronic apparatus equipped with the same Download PDF

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この発明は、電子機器が扱うデータの誤り検出訂正を行う誤り検出訂正装置およびこれを備えた電子機器に関する。   The present invention relates to an error detection and correction apparatus that performs error detection and correction of data handled by an electronic device and an electronic device including the same.
例えば、特許文献1には、PROM回路におけるデータの誤りの検出および訂正を行う誤り訂正回路を内蔵した半導体装置が開示されている。この装置は、PROM回路の情報ビットセル(メモリセル)の出力と誤り訂正回路の出力とを切り替えるゲートを備える。これにより、誤り訂正回路の影響を受けることなく、メモリセルの生のデータを取り出して、メモリセルのビット故障率とデータ保持特性などの評価を行うことが可能である。   For example, Patent Document 1 discloses a semiconductor device including an error correction circuit that detects and corrects data errors in a PROM circuit. This apparatus includes a gate that switches between an output of an information bit cell (memory cell) of a PROM circuit and an output of an error correction circuit. As a result, it is possible to take out raw data of the memory cell without being influenced by the error correction circuit, and to evaluate the bit failure rate and the data retention characteristic of the memory cell.
特開平5−128895号公報JP-A-5-128895
特許文献1に代表される従来の技術では、誤り訂正回路を非選択モードにすることで、誤り訂正回路の出力を無効化して評価対象の記憶装置の出力のみを読み出すことできる。しかしながら、従来の装置では、単に誤り訂正を非選択にできるだけであるため、データ誤り検査判定が出荷前/後の状況や機器の仕様に応じた誤り訂正の要否や表示の要否、合否判定基準を適切な組み合わせで選択することが困難であるという課題があった。   In the conventional technique represented by Patent Document 1, by setting the error correction circuit to the non-selection mode, it is possible to invalidate the output of the error correction circuit and read only the output of the storage device to be evaluated. However, since the conventional apparatus can simply deselect error correction, whether or not the data error inspection determination is necessary for error correction or display according to the situation before / after shipment or the specification of the device, acceptance criteria There was a problem that it was difficult to select the appropriate combination.
例えば、電子機器の出荷前に行う検査判定において、出荷後の製品仕様は、誤り訂正を施す機器であっても、誤り訂正が施された結果、正常動作が可能になる場合があるので、検査のために誤り訂正機能を動作させない方法が考えられる。
また、誤り訂正を施すことで、十分に冗長を持たせて正常動作できる場合、誤り訂正を実施した状態で機器を動作させ、あらかじめ定めた基準を満足するか否かを表示させることにより、検査の合否を決めることが可能である。
一方、出荷後においては、誤り訂正処理により、正常動作が可能な間では、検査判定結果を提示することなく、可能な限り誤り訂正を施して正常動作を継続させることが望ましい場合がある。
For example, in the inspection judgment performed before shipment of electronic equipment, the product specifications after shipment may be able to operate normally as a result of error correction even if the equipment performs error correction. For this reason, a method of not operating the error correction function can be considered.
In addition, when error correction is performed and normal operation can be performed with sufficient redundancy, the device is operated with error correction performed, and an inspection is performed by displaying whether or not a predetermined standard is satisfied. It is possible to decide whether to pass or fail.
On the other hand, after shipping, it may be desirable to continue the normal operation by performing error correction as much as possible without presenting the inspection determination result during normal operation by error correction processing.
この発明は、上記のような課題を解決するためになされたもので、出荷前/後の状況や機器の仕様に応じた情報に基づいて、誤り訂正の要否、合否判定基準の変更、検査判定結果の表示の要否、電子機器の動作を決定することが可能な誤り検出訂正装置およびこれを備えた電子機器を得ることを目的とする。   The present invention has been made to solve the above-described problems, and based on information according to the situation before / after shipment and the specifications of the equipment, the necessity of error correction, change of acceptance criteria, inspection It is an object of the present invention to obtain an error detection and correction apparatus capable of determining whether or not to display a determination result and the operation of an electronic device, and an electronic device including the same.
この発明に係る誤り検出訂正装置は、検査対象の電子機器から出力されたデータを入力して、当該入力データから検査符号を生成する検査符号生成部と、入力データと検査符号からシンドロームを演算し、当該シンドロームをデコードして入力データの誤り位置を示す誤り情報を生成する誤り検出部と、電子機器の出荷前であるか否かを示す値を選択する第1のモード選択部と、誤り訂正を施すか否かを示す値を選択する第2のモード選択部と、誤り検出部により生成された誤り情報を用いて、入力データの誤りを訂正する誤り訂正部と、誤り検出部により演算されたシンドロームを用いて、入力データの誤りがあらかじめ設定された基準を満たすか否かを判定するとともに、第2のモード選択部の選択結果による誤り訂正の要否の制御および判定結果の表示モニタへの提示可否を、第1のモード選択部の選択結果に基づいて電子機器が出荷前であるか出荷後であるかで場合分けして決定する制御部とを備える。 The error detection and correction apparatus according to the present invention inputs a data output from an electronic device to be inspected, generates a check code from the input data, and calculates a syndrome from the input data and the check code. An error detection unit that decodes the syndrome to generate error information indicating an error position of the input data, a first mode selection unit that selects a value indicating whether the electronic device is not yet shipped, and error correction A second mode selection unit that selects a value indicating whether or not to perform error correction, an error correction unit that corrects an error in input data using error information generated by the error detection unit, and an error detection unit by using the syndrome, with error of the input data to determine whether they meet the preset criteria, the control of the necessity of error correction by the selection result of the second mode selector Oyo Presentation whether the display monitor of the determination result, and a control unit for determining by case analysis on whether it is after the shipment or the electronic device is a pre-shipment based on the selection result of the first mode selector.
この発明によれば、出荷前/後の状況や機器の仕様に応じた情報に基づいて、誤り訂正の要否、合否判定基準の変更、検査判定結果の表示の要否、電子機器の動作を決定することが可能であり、外部の状況および仕様の変更要請に対応できるという効果がある。   According to the present invention, based on information before / after shipment and information according to the specifications of the device, the necessity of error correction, change of acceptance criteria, necessity of display of inspection determination results, operation of electronic devices This has the effect of being able to make decisions and responding to changes in external conditions and specifications.
この発明の実施の形態1に係る誤り検出訂正装置およびこれを備えた電子機器の構成を示すブロック図である。It is a block diagram which shows the structure of the error detection correction apparatus which concerns on Embodiment 1 of this invention, and an electronic device provided with the same. 実施の形態1に係る誤り検出訂正装置の構成を示すブロック図である。1 is a block diagram showing a configuration of an error detection / correction apparatus according to Embodiment 1. FIG. 1ビットの誤り検出と訂正が可能な場合の誤り検出訂正装置の具体的な構成例を示す図である。It is a figure which shows the specific structural example of an error detection correction apparatus in case 1-bit error detection and correction are possible. 図3の制御部の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the control part of FIG. 2ビットの誤り検出と1ビットの誤り検出が可能な誤り検出訂正装置の具体的な構成例を示す図である。It is a figure which shows the specific structural example of the error detection correction apparatus which can detect a 2-bit error and a 1-bit error. 図5の制御部の動作を示すフローチャートである。It is a flowchart which shows operation | movement of the control part of FIG. この発明の実施の形態2に係る誤り検出訂正装置の構成を示すブロック図である。It is a block diagram which shows the structure of the error detection correction apparatus which concerns on Embodiment 2 of this invention. 実施の形態2に係る誤り検出訂正装置の具体的な構成例を示す図である。6 is a diagram illustrating a specific configuration example of an error detection and correction apparatus according to Embodiment 2. FIG. この発明の実施の形態3に係る誤り検出訂正装置の構成を示すブロック図である。It is a block diagram which shows the structure of the error detection correction apparatus which concerns on Embodiment 3 of this invention. 実施の形態3に係る誤り検出訂正装置の具体的な構成例を示す図である。FIG. 10 is a diagram illustrating a specific configuration example of an error detection and correction apparatus according to a third embodiment. この発明の実施の形態4に係る誤り検出訂正装置の構成を示すブロック図である。It is a block diagram which shows the structure of the error detection correction apparatus which concerns on Embodiment 4 of this invention. この発明の実施の形態5に係る誤り検出訂正装置の構成を示すブロック図である。It is a block diagram which shows the structure of the error detection correction apparatus which concerns on Embodiment 5 of this invention. 実施の形態6に係る誤り検出訂正部の具体的な別の構成例を示す図である。FIG. 20 is a diagram illustrating another specific configuration example of an error detection and correction unit according to the sixth embodiment. 図13の誤り検出訂正装置の各部位の状態を示す図である。It is a figure which shows the state of each site | part of the error detection correction apparatus of FIG. 図13の誤り検出訂正装置の各部位のタイミングチャートである。It is a timing chart of each part of the error detection and correction apparatus of FIG. シフトレジスタを使用した検査符号生成部を示す図である。It is a figure which shows the test code | symbol production | generation part which uses a shift register. 図16の検査符号生成部における状態図である。FIG. 17 is a state diagram in the check code generation unit of FIG. 16. 図16の検査符号生成部におけるタイミングチャートである。FIG. 17 is a timing chart in the check code generation unit of FIG. 16. FIG.
実施の形態1.
図1は、この発明の実施の形態1に係る誤り検出訂正装置およびこれを備えた電子機器の構成を示すブロック図である。また、図2は、実施の形態1に係る誤り検出訂正装置の構成を示すブロック図である。図1に示す電子機器1は、電子機器に必要なデータ処理を行い、データを送信する送信側信号処理部10と、誤り訂正を施されたデータを入力し、電子機器に必要なデータ処理を行う受信側信号処理部13と、実施の形態1に係る誤り検出訂正装置2とを備える。電子機器1としては、例えば、ディスク再生装置などの車載オーディオ装置や、カーナビゲーション装置などの車載用情報機器が挙げられる。
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of an error detection and correction apparatus according to Embodiment 1 of the present invention and an electronic apparatus having the same. FIG. 2 is a block diagram showing the configuration of the error detection and correction apparatus according to the first embodiment. The electronic device 1 shown in FIG. 1 performs data processing necessary for the electronic device, inputs a transmission side signal processing unit 10 that transmits data, and error-corrected data, and performs data processing necessary for the electronic device. A reception-side signal processing unit 13 that performs the error detection and correction apparatus 2 according to the first embodiment is provided. Examples of the electronic device 1 include an in-vehicle audio device such as a disk playback device and an in-vehicle information device such as a car navigation device.
送信側信号処理部10は、電子機器1内の情報処理で生成したデータを受信側信号処理部13に送信するデータを生成する構成部であり、装置の目的に沿った処理を施す。
受信側信号処理部13は、送信側信号処理部10からデータバス3を介して送信されたデータを用いて情報処理を行う構成部である。
The transmission-side signal processing unit 10 is a component that generates data for transmitting data generated by information processing in the electronic device 1 to the reception-side signal processing unit 13, and performs processing according to the purpose of the apparatus.
The reception side signal processing unit 13 is a configuration unit that performs information processing using data transmitted from the transmission side signal processing unit 10 via the data bus 3.
図1および図2に示す誤り検出訂正装置2は、データバス3、データ出力部20、検査符号生成部21、誤り検出部22、制御部23、モード選択部24、検査判定結果出力部25、加算器26およびデータ入力部27を備える。
データ出力部20は、電子機器1における送信側信号処理部10から入力したデータを、データバス3を介してデータ入力部27へ向かって出力する。検査符号生成部21は、データ出力部20からのデータを用いて検査符号を生成する。なお、図1および図2において、エラーデータea,ebの加算ポイントを破線で示しており、エラーデータeは、e=ea+ebで表され、このポイントでデータ誤りが発生することを想定している。ここで、e,ea,ebはeaとebのデータ数の和がmのとき、m行1列の行列となる。
誤り検出部22は、検査符号生成部21により生成された検査符号を用いて、電子機器1で扱われるデータの誤り検出を実施する。制御部23は、誤り検出部22による誤り検査判定結果と、モード選択部24a,24bにより選択された検査モードとに基づいて、データ誤りがあらかじめ定めた基準を満足するか否かを判定し、さらに誤り訂正を実施するか否かの信号を誤り検出部22に送信する。
1 and 2 includes a data bus 3, a data output unit 20, a check code generation unit 21, an error detection unit 22, a control unit 23, a mode selection unit 24, a check determination result output unit 25, An adder 26 and a data input unit 27 are provided.
The data output unit 20 outputs the data input from the transmission side signal processing unit 10 in the electronic device 1 toward the data input unit 27 via the data bus 3. The check code generation unit 21 uses the data from the data output unit 20 to generate a check code. In FIG. 1 and FIG. 2, the addition point of the error data e a and e b is indicated by a broken line, and the error data e is represented by e = e a + e b , and a data error occurs at this point. Is assumed. Here, e, e a and e b are m rows and one column matrix when the sum of the number of data of e a and e b is m.
The error detection unit 22 performs error detection of data handled by the electronic device 1 using the check code generated by the check code generation unit 21. The control unit 23 determines whether or not the data error satisfies a predetermined criterion based on the error check determination result by the error detection unit 22 and the check mode selected by the mode selection units 24a and 24b. Further, a signal indicating whether or not to perform error correction is transmitted to the error detection unit 22.
モード選択部24a,24bは、出荷前であるか否かの情報および誤り訂正実施の要否に関し選択設定され、設定に応じたデジタル値を出力する。例えば、モード選択部24aの出力がデジタル値“0”である場合は出荷前、デジタル値“1”である場合は出荷後を示す。また、モード選択部24bは、電子機器1の仕様に応じて誤り訂正を実施するか否かが設定され、モード選択部24bの出力がデジタル値“0”である場合には誤り訂正が“不要”、デジタル値“1”である場合は誤り訂正が“要”を示すものとする。
なお、本発明でいう出荷前、出荷後とは、検査対象の電子機器1がメーカー側に属し、電子機器1の修理や製造ラインでの対応が行える状態を出荷前とし、それ以外の状態を出荷後とする。
The mode selection units 24a and 24b are selectively set with respect to whether or not the information is before shipping and whether or not error correction is required, and output a digital value corresponding to the setting. For example, when the output of the mode selection unit 24a is a digital value “0”, it indicates before shipment, and when it is a digital value “1”, it indicates after shipment. The mode selection unit 24b is set to determine whether or not to perform error correction according to the specifications of the electronic device 1. If the output of the mode selection unit 24b is a digital value “0”, error correction is “unnecessary”. When the digital value is “1”, error correction indicates “necessary”.
In the present invention, before shipment and after shipment, the electronic device 1 to be inspected belongs to the manufacturer and the state in which the electronic device 1 can be repaired or handled on the production line is the state before shipment, and the other states After shipment.
検査判定結果出力部25は、制御部23による検査判定結果を出力する構成部である。加算器26は、誤り検出部22により検出、生成された誤りデータ位置情報を、入力データのビット値ごとに加算して誤り訂正を行う。データ入力部27は、加算器26から出力される誤り訂正後のデータを入力する。   The inspection determination result output unit 25 is a component that outputs the inspection determination result by the control unit 23. The adder 26 performs error correction by adding the error data position information detected and generated by the error detection unit 22 for each bit value of the input data. The data input unit 27 inputs the error-corrected data output from the adder 26.
次に動作について説明する。
図3は、実施の形態1に係る誤り検出訂正装置の具体的な構成例を示す図であり、図3に示す誤り検出訂正装置2では、電子機器1で扱われるデータ長4のデジタルデータx1,x2,x3,x4を出力するとき、符号長7、データ長4のハミング符号を用いて誤り検出および訂正を行う。また、図4は図3の制御部の動作を示すフローチャートである。
Next, the operation will be described.
FIG. 3 is a diagram illustrating a specific configuration example of the error detection and correction apparatus according to the first embodiment. In the error detection and correction apparatus 2 illustrated in FIG. 3, digital data x having a data length of 4 handled by the electronic device 1 is illustrated. When 1 , x 2 , x 3 , and x 4 are output, error detection and correction are performed using a Hamming code having a code length of 7 and a data length of 4. FIG. 4 is a flowchart showing the operation of the control unit of FIG.
データ出力部20が、データx1,x2,x3,x4をビットごとにパラレルに出力すると、各ビットのデータは、データw1,w2,w3,w4として検査符号生成部21、誤り検出部22および加算器26へ入力される。
検査符号生成部21は、3つの排他的論理和回路から構成されている。第1の排他的論理和回路は、データw1,w2,w3を入力して排他的論理和演算を行い、検査ビットc1(=w5)を生成する。また、第2の排他的論理和回路は、データw2,w3,w4を入力して排他的論理和演算を行い、検査ビットc2(=w6)を生成する。第3の排他的論理和回路は、データw1,w2,w4を入力して排他的論理和演算を行い、検査ビットc3(=w7)を生成する。
When the data output unit 20 outputs the data x 1 , x 2 , x 3 , x 4 in parallel for each bit, the data of each bit is the check code generation unit as data w 1 , w 2 , w 3 , w 4 21, input to error detector 22 and adder 26.
The check code generation unit 21 includes three exclusive OR circuits. The first exclusive OR circuit inputs data w 1 , w 2 , and w 3 and performs an exclusive OR operation to generate a check bit c 1 (= w 5 ). The second exclusive OR circuit inputs data w 2 , w 3 , w 4 and performs an exclusive OR operation to generate a check bit c 2 (= w 6 ). The third exclusive OR circuit inputs data w 1 , w 2 , w 4 and performs an exclusive OR operation to generate a check bit c 3 (= w 7 ).
誤り検出部22は、データw1,w2,w3,w4および検査ビットc1,c2,c3を入力して、これらのデータからシンドロームs1,s2,s3を生成する。
すなわち、誤り検出部22の第1の排他的論理和回路がデータw1,w2,w3,c1を入力して排他的論理和演算を行い、シンドロームs1を生成する。また、第2の排他的論理和回路がデータw2,w3,w4,c2を入力して排他的論理和演算を行い、シンドロームs2を生成する。第3の排他的論理和回路がデータw1,w2,w4,c3を入力して排他的論理和演算を行い、シンドロームs3を生成する。
これらシンドロームs1,s2,s3の組み合わせに7個のデータw1,w2,w3,w4,c1,c2,c3の誤り位置の情報が含まれている。
Error detector 22 inputs the data w 1, w 2, w 3 , w 4 and check bit c 1, c 2, c 3 , and generates a syndrome s 1, s 2, s 3 from these data .
That is, the first exclusive OR circuit of the error detection unit 22 inputs data w 1 , w 2 , w 3 , c 1 and performs an exclusive OR operation to generate a syndrome s 1 . The second exclusive OR circuit inputs data w 2 , w 3 , w 4 , and c 2 and performs an exclusive OR operation to generate a syndrome s 2 . A third exclusive OR circuit inputs data w 1 , w 2 , w 4 , and c 3 and performs an exclusive OR operation to generate a syndrome s 3 .
The combination of these syndromes s 1 , s 2 , and s 3 includes information on error positions of seven pieces of data w 1 , w 2 , w 3 , w 4 , c 1 , c 2 , and c 3 .
次に、誤り検出部22は、シンドロームs1,s2,s3をデコードするとともに、制御部23から出力される誤り訂正許可信号との論理積をとることによって、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を生成する。
すなわち、第1の論理積回路が、シンドロームs1,s3とシンドロームs2の反転値を入力して論理積演算を行い、誤り信号e1を生成する。また、第2の論理積回路が、シンドロームs1,s2,s3を入力して論理積演算を行い、誤り信号e2を生成する。第3の論理積回路が、シンドロームs1,s2とシンドロームs3の反転値を入力して論理積演算を行い、誤り信号e3を生成する。第4の論理積回路が、シンドロームs2,s3とシンドロームs1の反転値を入力して論理積演算を行い、誤り信号e4を生成する。
誤り信号e1,e2,e3,e4は、誤り検出部22から加算器26に出力され、シンドロームs1,s2,s3は、制御部23に出力される。
Next, the error detection unit 22 decodes the syndromes s 1 , s 2 , and s 3 and performs a logical product with an error correction permission signal output from the control unit 23 to obtain data w 1 , w 2 , w 3, the error signal e 1 corresponding to the error of w 4, e 2, e 3 , to generate the e 4.
That is, the first AND circuit inputs the inverted values of the syndromes s 1 and s 3 and the syndrome s 2 and performs an AND operation to generate an error signal e 1 . The second logical product circuit inputs the syndromes s 1 , s 2 , and s 3 and performs a logical product operation to generate an error signal e 2 . The third AND circuit inputs the inverted values of the syndromes s 1 and s 2 and the syndrome s 3 and performs an AND operation to generate an error signal e 3 . The fourth AND circuit inputs the syndromes s 2 and s 3 and the inverted value of the syndrome s 1 and performs an AND operation to generate an error signal e 4 .
The error signals e 1 , e 2 , e 3 , e 4 are output from the error detection unit 22 to the adder 26, and the syndromes s 1 , s 2 , s 3 are output to the control unit 23.
制御部23は、モード選択部24a,24bの設定信号を入力して、図4の処理により、検査判定結果としてシンドロームs1,s2,s3からデータw1,w2,w3,w4の誤りの有無を判定する。
まず、制御部23は、シンドロームs1,s2,s3の論理演算を実施して、その演算結果を検査判定結果Sとする(ステップST1)。すなわち、シンドロームs1,s2,s3を入力して、1つでもデジタル値“1”があれば、S=1、全くなければS=0とする。
次に、制御部23は、モード選択部24a,24bの設定状態を検出する(ステップST2)。モード選択部24a,24bの出力が(24a,24b)=(0,1)である場合(ステップST3;YES)は、出荷前、誤り訂正要を示しており、誤り検出部22に誤り訂正を許可する“H”信号を送信して誤り訂正を実施し、検査判定結果出力部25を介して検査判定結果Sを検査装置の表示モニタに表示させる(ステップST4)。誤り検出部22に“H”信号が送信されると、誤り信号e1,e2,e3,e4を加算器26に出力し、誤り訂正が施されたデータがデータ入力部27に送信され、その結果、電子機器1は、1ビットの誤りがある場合でも正常動作する。
The control unit 23 inputs the setting signals of the mode selection units 24a and 24b, and the data w 1 , w 2 , w 3 , w from the syndromes s 1 , s 2 , s 3 as the examination determination results by the process of FIG. Judge the presence or absence of 4 errors.
First, the control unit 23 performs a logical operation of the syndromes s 1 , s 2 , and s 3 and sets the operation result as the inspection determination result S (step ST1). That is, when syndromes s 1 , s 2 , and s 3 are input and there is at least one digital value “1”, S = 1, and if none, S = 0.
Next, the control part 23 detects the setting state of the mode selection parts 24a and 24b (step ST2). When the outputs of the mode selectors 24a and 24b are (24a, 24b) = (0, 1) (step ST3; YES), it indicates that error correction is required before shipment, and the error detector 22 is corrected. An “H” signal to be permitted is transmitted to perform error correction, and the inspection determination result S is displayed on the display monitor of the inspection apparatus via the inspection determination result output unit 25 (step ST4). When the “H” signal is transmitted to the error detection unit 22, the error signals e 1 , e 2 , e 3 , e 4 are output to the adder 26, and the error-corrected data is transmitted to the data input unit 27. As a result, the electronic apparatus 1 operates normally even when there is a 1-bit error.
出荷前の検査時に検査判定結果Sのデジタル値が“1”となった場合は、電子機器1の出荷を見合わせ、電子機器1の修理とその製造ラインのチェックを行って、加算器26による誤り訂正がなくても、“データ出力部20からのデータw1,w2,w3,w4のいずれのデータにも誤りがない”という基準を満たす電子機器1のみを出荷する。
出荷前に対処すべきデータの誤りが発生する要因としては、電子機器1の内部の面実装部品のはんだ不良やIC内のショートなどが考えられる。
If the digital value of the inspection determination result S is “1” at the time of inspection before shipment, the shipment of the electronic device 1 is postponed, the electronic device 1 is repaired and its production line is checked, and an error caused by the adder 26 Even if there is no correction, only the electronic device 1 that satisfies the criterion “no error in any of the data w 1 , w 2 , w 3 , w 4 from the data output unit 20” is shipped.
Possible causes of data errors that should be dealt with before shipping include defective soldering of surface-mounted components inside the electronic device 1 and shorts in the IC.
上述の検査判定結果Sの出力と並行して、制御部23から誤り訂正許可信号(“H”信号)が出力されていると、加算器26は、データ出力部20からのデータw1,w2,w3,w4と誤り信号e1,e2,e3,e4とを入力してデータごとに誤り訂正を行い、データ入力部27に出力する。すなわち、加算器26を構成する第1の排他的論理和回路が、データw1と誤り信号e1との排他的論理和演算を行い、データx1’を生成する。また、第2の排他的論理和回路が、データw2と誤り信号e2との排他的論理和演算を行い、データx2’を生成する。第3の排他的論理和回路が、データw3と誤り信号e3との排他的論理和演算を行い、データx3’を生成する。第4の排他的論理和回路が、データw4と誤り信号e4との排他的論理和演算を行い、データx4’を生成する。
データ入力部27は、加算器26により誤り訂正されたデータx1’,x2’,x3’,x4’を電子機器1における受信側信号処理部13に入力する。このように、出荷前にデータ誤りの程度に応じた対処が可能である。
When an error correction permission signal (“H” signal) is output from the control unit 23 in parallel with the output of the inspection determination result S described above, the adder 26 outputs the data w 1 , w from the data output unit 20. 2 , w 3 , w 4 and error signals e 1 , e 2 , e 3 , e 4 are input, error correction is performed for each data, and the result is output to the data input unit 27. That is, the first exclusive OR circuit constituting the adder 26 performs an exclusive OR operation on the data w 1 and the error signal e 1 to generate data x 1 ′. Further, the second exclusive OR circuit performs an exclusive OR operation on the data w 2 and the error signal e 2 to generate data x 2 ′. The third exclusive OR circuit performs an exclusive OR operation on the data w 3 and the error signal e 3 to generate data x 3 ′. The fourth exclusive OR circuit performs an exclusive OR operation on the data w 4 and the error signal e 4 to generate data x 4 ′.
The data input unit 27 inputs the data x 1 ′, x 2 ′, x 3 ′, x 4 ′ corrected by the adder 26 to the reception side signal processing unit 13 in the electronic device 1. In this way, it is possible to cope with the degree of data error before shipping.
また、(24a,24b)=(0,0)である場合(ステップST3;NO、ステップST5;YES)は、出荷前、誤り訂正不要を示している。このとき、制御部23は、誤り訂正を実施せず、検査判定結果出力部25を介して検査判定結果Sを検査装置の表示モニタに表示させる(ステップST6)。
(24a,24b)=(1,1)である場合(ステップST5;NOおよびステップST7;YES)は、出荷後、誤り訂正要を示している。このとき、制御部23は、誤り検出部22に誤り訂正を許可する信号(“H”信号)を送信して誤り訂正を実施するとともに、検査判定結果Sを表示モニタに表示しない(ステップST8)。
(24a,24b)=(1,0)の場合(ステップST7;NOおよびステップST9;YES)は、出荷後、誤り訂正不要を示している。このとき、制御部23は、誤り訂正を実施せず、検査判定結果Sを表示モニタに表示しない(ステップST10)。
Further, when (24a, 24b) = (0, 0) (step ST3; NO, step ST5; YES), it indicates that no error correction is required before shipment. At this time, the control unit 23 does not perform error correction and displays the inspection determination result S on the display monitor of the inspection apparatus via the inspection determination result output unit 25 (step ST6).
When (24a, 24b) = (1, 1) (step ST5; NO and step ST7; YES), an error correction requirement is indicated after shipment. At this time, the control unit 23 transmits an error correction permission signal ("H" signal) to the error detection unit 22 to perform error correction, and does not display the inspection determination result S on the display monitor (step ST8). .
When (24a, 24b) = (1, 0) (step ST7; NO and step ST9; YES), it indicates that error correction is unnecessary after shipment. At this time, the control unit 23 does not perform error correction and does not display the inspection determination result S on the display monitor (step ST10).
なお、符号長7、データ長4の拡大ハミング符号では、データw1,w2,w3,w4のうち2ビット以上の誤りが生じているか否かを検出できないので、2ビット以上の誤りを判定するには、データx1’,x2’,x3’,x4’が誤ることにより、システムとして確実に成立しなくなる状況の確認、すなわちシステムの破綻確認が必要である。電子機器1のシステムの破綻とは、電子機器1のシステムにおいて、誤り訂正可能な範囲を超えて誤りが発生したため、システムとして正常に動作していない状態であることをいう。
例えば、電子機器1がディスク再生装置であり、音声データに誤り訂正を施す場合は、ディスク上の傷が多いためにノイズが多い状態に相当する。
It should be noted that an extended Hamming code having a code length of 7 and a data length of 4 cannot detect whether or not an error of 2 bits or more among the data w 1 , w 2 , w 3 , and w 4 has occurred. In order to determine whether the data x 1 ′, x 2 ′, x 3 ′, or x 4 ′ is incorrect, it is necessary to confirm a situation in which the system cannot be established reliably, that is, confirm the system failure. The failure of the system of the electronic device 1 means that the system of the electronic device 1 is not operating normally as a system because an error has occurred beyond the error correction range.
For example, when the electronic device 1 is a disc playback device and error correction is performed on audio data, it corresponds to a state where there is a lot of noise because there are many scratches on the disc.
しかしながら、この発明に係る誤り検出訂正装置2では、モード選択部24a,24bの設定により、1ビットの誤り検出と訂正を同時に行うことが可能であるため、システム破綻判別部(図示せず)を制御部23と接続する構成をとり、このブロックにてシステムの正常動作を確認することで、システム破綻が確認できる。すなわち、データw1,w2,w3,w4の誤り検出時に同時にシステム破綻確認を実施することで2ビット以上の誤りがあることが判断できる。 However, in the error detection and correction apparatus 2 according to the present invention, it is possible to simultaneously detect and correct 1-bit error by setting the mode selection units 24a and 24b, so that a system failure determination unit (not shown) is provided. A system failure can be confirmed by taking a configuration connected to the control unit 23 and confirming the normal operation of the system in this block. That is, it is possible to determine that there is an error of 2 bits or more by performing system failure confirmation at the same time when errors of data w 1 , w 2 , w 3 , and w 4 are detected.
図5は、実施の形態1に係る誤り検出訂正装置の具体的な構成例を示す図であり、2ビットの誤り検出と1ビットの誤り訂正が可能な誤り検出訂正装置を示している。図5に示す誤り検出訂正装置2は、電子機器1に扱われるデータ長4のデジタルデータx1,x2,x3,x4を入力し、符号長8、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行う。また、制御部23は、図6のフローに従って動作する。 FIG. 5 is a diagram illustrating a specific configuration example of the error detection and correction apparatus according to the first embodiment, and illustrates an error detection and correction apparatus that can perform 2-bit error detection and 1-bit error correction. The error detection and correction apparatus 2 shown in FIG. 5 inputs digital data x 1 , x 2 , x 3 , x 4 with a data length of 4 handled by the electronic device 1, and outputs an extended Hamming code with a code length of 8 and a data length of 4 To detect and correct errors. Further, the control unit 23 operates according to the flow of FIG.
データ出力部20が、データx1,x2,x3,x4をビットごとにパラレルに出力すると、各ビットのデータは、データw1,w2,w3,w4として検査符号生成部21、誤り検出部22および加算器26へ入力される。
検査符号生成部21は、4つの排他的論理和回路から構成される。第1の排他的論理和回路は、データw1,w2,w3を入力して排他的論理和演算を行い、検査ビットc1(=w5)を生成する。また、第2の排他的論理和回路は、データw2,w3,w4を入力して排他的論理和演算を行い、検査ビットc2(=w6)を生成する。第3の排他的論理和回路は、データw1,w2,w4を入力して排他的論理和演算を行い、検査ビットc3(=w7)を生成する。さらに、第4の排他的論理和回路は、データw1,w2,w3,w4,w5,w6,w7を入力して排他的論理和演算を行い、検査ビットc4(=w8)を生成する。
When the data output unit 20 outputs the data x 1 , x 2 , x 3 , x 4 in parallel for each bit, the data of each bit is the check code generation unit as data w 1 , w 2 , w 3 , w 4 21, input to error detector 22 and adder 26.
The check code generation unit 21 includes four exclusive OR circuits. The first exclusive OR circuit inputs data w 1 , w 2 , and w 3 and performs an exclusive OR operation to generate a check bit c 1 (= w 5 ). The second exclusive OR circuit inputs data w 2 , w 3 , w 4 and performs an exclusive OR operation to generate a check bit c 2 (= w 6 ). The third exclusive OR circuit inputs data w 1 , w 2 , w 4 and performs an exclusive OR operation to generate a check bit c 3 (= w 7 ). Further, the fourth exclusive OR circuit inputs the data w 1 , w 2 , w 3 , w 4 , w 5 , w 6 , w 7 and performs an exclusive OR operation to check bit c 4 ( = W 8 ) is generated.
誤り検出部22では、データw1,w2,w3,w4,w5,w6,w7,w8を入力し、これらのデータからシンドロームs1,s2,s3,s4を生成する。すなわち、誤り検出部22の第1の排他的論理和回路が、データw1,w2,w3,w5を入力して排他的論理和演算を行い、シンドロームs1を生成する。また、第2の排他的論理和回路が、データw2,w3,w4,w6を入力して排他的論理和演算を行い、シンドロームs2を生成する。第3の排他的論理和回路が、データw1,w2,w4,w7を入力して排他的論理和演算を行い、シンドロームs3を生成する。さらに、第4の排他的論理和回路が、データw1,w2,w3,w4,w5,w6,w7,w8を入力して排他的論理和演算を行い、シンドロームs4を生成する。これらのシンドロームs1,s2,s3,s4の組み合わせに8個のデータw1,w2,w3,w4,w5,w6,w7,w8の誤り位置の情報が含まれている。 The error detection unit 22 inputs data w 1 , w 2 , w 3 , w 4 , w 5 , w 6 , w 7 , w 8 , and syndromes s 1 , s 2 , s 3 , s 4 from these data. Is generated. That is, the first exclusive OR circuit of the error detection unit 22 inputs data w 1 , w 2 , w 3 , w 5 and performs an exclusive OR operation to generate a syndrome s 1 . The second exclusive OR circuit inputs the data w 2 , w 3 , w 4 , and w 6 and performs an exclusive OR operation to generate a syndrome s 2 . A third exclusive OR circuit inputs data w 1 , w 2 , w 4 , w 7 and performs an exclusive OR operation to generate syndrome s 3 . Further, the fourth exclusive OR circuit inputs the data w 1 , w 2 , w 3 , w 4 , w 5 , w 6 , w 7 , w 8 and performs an exclusive OR operation, and the syndrome s Generates 4 . Information of error positions of eight data w 1 , w 2 , w 3 , w 4 , w 5 , w 6 , w 7 , w 8 is included in a combination of these syndromes s 1 , s 2 , s 3 , s 4. include.
次に、誤り検出部22は、シンドロームs1,s2,s3をデコードするとともに、制御部23から誤り訂正を許可する“H”信号が入力され、これらの信号によって、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を生成する。
すなわち、第1の論理積回路が、シンドロームs1,s3とシンドロームs2の反転値を入力して論理積演算を行い、誤り信号e1を生成する。また、第2の論理積回路が、シンドロームs1,s2,s3を入力して論理積演算を行い、誤り信号e2を生成する。第3の論理積回路が、シンドロームs1,s2とシンドロームs3の反転値を入力して論理積演算を行い、誤り信号e3を生成する。第4の論理積回路が、シンドロームs2,s3とシンドロームs1の反転値を入力して論理積演算を行い、誤り信号e4を生成する。
誤り信号e1,e2,e3,e4は、誤り検出部22から加算器26に出力され、シンドロームs1,s2,s3,s4は、制御部23に出力される。
Next, the error detection unit 22 decodes the syndromes s 1 , s 2 , and s 3 and receives an “H” signal that permits error correction from the control unit 23. By these signals, data w 1 , w 2, w 3, the error signal e 1 corresponding to the error of w 4, e 2, e 3 , to generate the e 4.
That is, the first AND circuit inputs the inverted values of the syndromes s 1 and s 3 and the syndrome s 2 and performs an AND operation to generate an error signal e 1 . The second logical product circuit inputs the syndromes s 1 , s 2 , and s 3 and performs a logical product operation to generate an error signal e 2 . The third AND circuit inputs the inverted values of the syndromes s 1 and s 2 and the syndrome s 3 and performs an AND operation to generate an error signal e 3 . The fourth AND circuit inputs the syndromes s 2 and s 3 and the inverted value of the syndrome s 1 and performs an AND operation to generate an error signal e 4 .
The error signals e 1 , e 2 , e 3 , e 4 are output from the error detection unit 22 to the adder 26, and the syndromes s 1 , s 2 , s 3 , s 4 are output to the control unit 23.
制御部23は、検査判定結果として、シンドロームs1,s2,s3,s4からデータw1,w2,w3,w4の誤りの有無を判定する。すなわち、制御部23は、シンドロームs4をそのまま検査判定結果出力部25aに出力し、制御部23を構成する論理和回路が、シンドロームs1,s2,s3を入力して論理和演算を行って検査判定結果出力部25aに出力し、また、誤り訂正を許可する“H”信号を誤り検出部22へ出力する。
図6において、制御部23は、シンドロームs1,s2,s3,s4の論理演算を実施して、その演算結果を検査判定結果S1,S2とする(ステップST1a)。
すなわちシンドロームs1,s2,s3のうち、少なくとも1つがデジタル値“1”である場合は1ビット以上の誤りがあり、シンドロームs4が“0”の場合は1ビット誤りとしてS1=1、S2=0とする。また、シンドロームs4が“1”の場合は2ビット誤りとしてS1=0、S2=1とする。
The control unit 23 determines whether or not there is an error in the data w 1 , w 2 , w 3 , w 4 from the syndromes s 1 , s 2 , s 3 , s 4 as the inspection determination result. That is, the control unit 23 outputs the syndrome s 4 as it is to the examination determination result output unit 25a, and the OR circuit constituting the control unit 23 inputs the syndromes s 1 , s 2 , and s 3 and performs an OR operation. The test determination result output unit 25 a outputs the “H” signal that permits error correction to the error detection unit 22.
In FIG. 6, the control unit 23 performs logical operations on the syndromes s 1 , s 2 , s 3 , and s 4 and sets the operation results as inspection determination results S 1 and S 2 (step ST1a).
That is, when at least one of the syndromes s 1 , s 2 , and s 3 is a digital value “1”, there is an error of 1 bit or more, and when the syndrome s 4 is “0”, 1 bit error is assumed as S1 = 1. , S2 = 0. When the syndrome s 4 is “1”, a 2-bit error is set as S1 = 0 and S2 = 1.
次に、制御部23は、モード選択部24a,24bの設定状態を検出する(ステップST2a)。モード選択部24a,24bの出力が(24a,24b)=(0,1)である場合(ステップST3a;YES)は、出荷前、誤り訂正要を示しており、誤り検出部22に誤り訂正を許可する信号(“H”信号)を送信するとともに、検査判定結果出力部25を介して検査判定結果S1,S2を検査装置の表示モニタに表示させる(ステップST4a)。   Next, the control part 23 detects the setting state of the mode selection parts 24a and 24b (step ST2a). When the outputs of the mode selectors 24a and 24b are (24a, 24b) = (0, 1) (step ST3a; YES), it indicates that error correction is necessary before shipment, and the error detector 22 is corrected. A signal to permit ("H" signal) is transmitted, and the inspection determination results S1 and S2 are displayed on the display monitor of the inspection apparatus via the inspection determination result output unit 25 (step ST4a).
また、(24a,24b)=(0,0)である場合(ステップST3a;NO、ステップST5a;YES)は、出荷前、誤り訂正不要を示している。このとき、制御部23は、誤り訂正を実施せず、検査判定結果出力部25を介して検査判定結果S1,S2を検査装置の表示モニタに表示させる(ステップST6a)。
(24a,24b)=(1,1)である場合(ステップST5a;NOおよびステップST7a;YES)は、出荷後、誤り訂正要を示している。このとき、制御部23は、誤り検出部22に誤り訂正を許可する信号(“H”信号)を送信して誤り訂正を実施するとともに、検査判定結果S1,S2を表示モニタに表示しない(ステップST8)。
(24a,24b)=(1,0)の場合(ステップST7a;NOおよびステップST9a;YES)は、出荷後、誤り訂正不要を示している。このとき、制御部23は、誤り訂正を実施せず、検査判定結果S1,S2を検査装置の表示モニタに表示しない(ステップST10a)。
Further, when (24a, 24b) = (0, 0) (step ST3a; NO, step ST5a; YES), it indicates that error correction is unnecessary before shipment. At this time, the control unit 23 does not perform error correction and displays the inspection determination results S1 and S2 on the display monitor of the inspection apparatus via the inspection determination result output unit 25 (step ST6a).
When (24a, 24b) = (1, 1) (step ST5a; NO and step ST7a; YES), an error correction is required after shipment. At this time, the control unit 23 performs error correction by transmitting a signal (“H” signal) that permits error correction to the error detection unit 22, and does not display the inspection determination results S1 and S2 on the display monitor (step S1). ST8).
When (24a, 24b) = (1, 0) (step ST7a; NO and step ST9a; YES), no error correction is required after shipment. At this time, the control unit 23 does not perform error correction and does not display the inspection determination results S1 and S2 on the display monitor of the inspection apparatus (step ST10a).
なお、出荷前の検査時に検査判定結果のデジタル値が“1”となった場合は、電子機器1の出荷を見合わせ、電子機器1の修理とその製造ラインのチェックを行って、加算器26による誤り訂正がなくても、“データ出力部20からのデータw1,w2,w3,w4のいずれのデータにも誤りがない”という基準を満たす電子機器1のみを出荷する。 If the digital value of the inspection determination result is “1” at the time of inspection before shipment, the shipment of the electronic device 1 is postponed, the electronic device 1 is repaired and its production line is checked, and the adder 26 Even if there is no error correction, only the electronic device 1 that satisfies the criterion “no error in any of the data w 1 , w 2 , w 3 , w 4 from the data output unit 20” is shipped.
上述の検査判定結果の出力と並行して、制御部23から誤り訂正許可信号(“H”信号)が出力されていると、加算器26は、データ出力部20からのデータw1,w2,w3,w4と誤り信号e1,e2,e3,e4とを入力してデータごとに誤り訂正を行い、データ入力部27に出力する。すなわち、加算器26を構成する第1の排他的論理和回路が、データw1と誤り信号e1の排他的論理和演算を行い、データx1’を生成する。
また、第2の排他的論理和回路が、データw2と誤り信号e2との排他的論理和演算を行い、データx2’を生成する。第3の排他的論理和回路が、データw3と誤り信号e3との排他的論理和演算を行い、データx3’を生成する。第4の排他的論理和回路が、データw4と誤り信号e4との排他的論理和演算を行い、データx4’を生成する。
データ入力部27は、加算器26により誤り訂正されたデータx1’,x2’,x3’,x4’を電子機器1に入力する。このように、出荷前にデータ誤りの程度に応じた対処が可能である。
When an error correction permission signal (“H” signal) is output from the control unit 23 in parallel with the output of the above-described inspection determination result, the adder 26 outputs the data w 1 and w 2 from the data output unit 20. , W 3 , w 4 and error signals e 1 , e 2 , e 3 , e 4 are input, error correction is performed for each data, and output to the data input unit 27. That is, the first exclusive OR circuit constituting the adder 26 performs an exclusive OR operation on the data w 1 and the error signal e 1 to generate data x 1 ′.
Further, the second exclusive OR circuit performs an exclusive OR operation on the data w 2 and the error signal e 2 to generate data x 2 ′. The third exclusive OR circuit performs an exclusive OR operation on the data w 3 and the error signal e 3 to generate data x 3 ′. The fourth exclusive OR circuit performs an exclusive OR operation on the data w 4 and the error signal e 4 to generate data x 4 ′.
The data input unit 27 inputs the data x 1 ′, x 2 ′, x 3 ′, x 4 ′ corrected by the adder 26 to the electronic device 1. In this way, it is possible to cope with the degree of data error before shipping.
符号長8、データ長4の拡大ハミング符号では、パリティチェックを施すため、図3の構成に対してデータw1,w2,w3,w4のうち1ビットの誤り検出と2ビットの誤り検出が可能である。このとき、電子機器1のシステムが破綻しているかどうかを確認することなく、2ビットの誤りを検出することができる。 In an extended Hamming code having a code length of 8 and a data length of 4, in order to perform a parity check, 1-bit error detection and 2-bit error of the data w 1 , w 2 , w 3 , and w 4 are performed with respect to the configuration of FIG. Detection is possible. At this time, a 2-bit error can be detected without confirming whether the system of the electronic device 1 has failed.
なお、制御部23によりデータw1,w2,w3,w4のうち2ビットに誤りがあることが判定された場合のみに、検査判定結果を出力するようにしてもよい。この場合は、1ビットに誤りがあることが判定されても、出荷前の検査はパスする。すなわち、1ビットの誤りがあっても、加算器26によって誤り訂正がなされているので、製品仕様などによっては、当該判定基準を採用することができる。 Note that the test determination result may be output only when it is determined by the control unit 23 that there is an error in 2 bits of the data w 1 , w 2 , w 3 , and w 4 . In this case, even if it is determined that there is an error in one bit, the inspection before shipment is passed. That is, even if there is an error of 1 bit, the error correction is performed by the adder 26, so that the determination criterion can be adopted depending on the product specifications.
以上のように、この実施の形態1によれば、検査対象の電子機器1から出力されたデータを入力して、当該入力データから検査符号を生成する検査符号生成部21と、入力データと検査符号からシンドロームを演算し、当該シンドロームをデコードして入力データの誤り位置を示す誤り情報を生成する誤り検出部22と、電子機器1の出荷前であるか否かを選択するモード選択部24aと、誤り訂正を施すか否かを選択するモード選択部24bと、誤り検出部22により生成された誤り情報を用いて、入力データの誤りを訂正する誤り訂正部である加算器26と、誤り検出部22により演算されたシンドロームを用いて、入力データの誤りがあらかじめ設定された基準を満たすか否かを判定するとともに、モード選択部24a,24bの選択結果に応じて判定結果の提示可否を決定する制御部23とを備える。このように構成することで、出荷前/後の状況および機器の仕様に応じた情報に基づいて、誤り訂正の要否、合否判定基準の変更、検査判定結果の表示の要否、電子機器の動作を決定することが可能である。   As described above, according to the first embodiment, the test code generation unit 21 that receives the data output from the electronic device 1 to be tested and generates the test code from the input data, the input data and the test An error detection unit 22 that calculates a syndrome from the code, decodes the syndrome and generates error information indicating an error position of the input data, and a mode selection unit 24a that selects whether the electronic device 1 is not yet shipped. A mode selection unit 24b that selects whether or not to perform error correction, an adder 26 that is an error correction unit that corrects an error in input data using error information generated by the error detection unit 22, and error detection The syndrome calculated by the unit 22 is used to determine whether or not the input data error satisfies a preset criterion, and the mode selection units 24a and 24b are selected. And a control unit 23 for determining the presentation whether the determination result in accordance with the result. With this configuration, based on information according to the situation before / after shipment and the specification of the device, necessity of error correction, change of acceptance criteria, necessity of display of inspection judgment result, It is possible to determine the action.
また、この実施の形態1によれば、制御部23が、モード選択部24bの選択結果による誤り訂正の要否の制御および判定結果の提示可否を、モード選択部24aの選択結果に基づいて電子機器1が出荷前であるか出荷後であるかで場合分けして決定する。このようにすることで、出荷前/後の状況や機器の仕様に応じた情報に基づいて、誤り訂正の要否、検査判定結果の表示の要否を決定することが可能であり、外部の状況および仕様の変更要請に対応できる。   Further, according to the first embodiment, the control unit 23 electronically controls whether or not error correction is necessary based on the selection result of the mode selection unit 24b and whether or not to present the determination result based on the selection result of the mode selection unit 24a. Whether the device 1 is before shipment or after shipment is determined for each case. In this way, it is possible to determine the necessity of error correction and the necessity of displaying the inspection determination result based on information according to the situation before / after shipment and the specifications of the device. Respond to changes in situation and specifications.
さらに、この実施の形態1によれば、制御部23が、入力データの誤りがあらかじめ設定された基準の誤り数よりも多い場合、誤り数を提示するので、基準を超えた誤りの状況を提示することができる。   Furthermore, according to the first embodiment, the control unit 23 presents the number of errors when the number of errors in the input data is greater than a preset standard number of errors, and thus presents an error situation exceeding the standard. can do.
実施の形態2.
図7は、この発明の実施の形態2に係る誤り検出訂正装置の構成を示すブロック図である。図7に示す誤り検出訂正装置2Aは、データ出力部20、検査符号生成部21、誤り検出部22、制御部23、モード選択部24a,24b、検査判定結果出力部25、加算器26、データ入力部27およびデータ蓄積部28を備える。データ蓄積部28は、モード選択部24の出力値に応じて、データ出力部20が入力したデータの誤りに対応する誤り信号を時系列に蓄積する第1のデータ蓄積部である。なお、図7において、図2と同一の構成要素には同一符号を付して説明を省略する。
Embodiment 2. FIG.
FIG. 7 is a block diagram showing a configuration of an error detection and correction apparatus according to Embodiment 2 of the present invention. 7A includes a data output unit 20, a check code generation unit 21, an error detection unit 22, a control unit 23, mode selection units 24a and 24b, a check determination result output unit 25, an adder 26, and data. An input unit 27 and a data storage unit 28 are provided. The data accumulating unit 28 is a first data accumulating unit that accumulates an error signal corresponding to an error in the data input by the data output unit 20 in time series according to the output value of the mode selection unit 24. In FIG. 7, the same components as those in FIG.
次に動作について説明する。
図8は、実施の形態2に係る誤り検出訂正装置の具体的な構成例を示す図であり、2ビットの誤り検出と1ビットの誤り訂正が可能な構成を示している。
図8に示す誤り検出訂正装置2Aは、図3の構成と同様に、電子機器1に扱われるデータ長4のデジタルデータx1,x2,x3,x4を入力し、符号長7、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行う。
Next, the operation will be described.
FIG. 8 is a diagram illustrating a specific configuration example of the error detection and correction apparatus according to the second embodiment, and illustrates a configuration capable of 2-bit error detection and 1-bit error correction.
The error detection / correction device 2A shown in FIG. 8 inputs digital data x 1 , x 2 , x 3 , x 4 with a data length of 4 handled by the electronic device 1 as in the configuration of FIG. Error detection and correction are performed using an extended Hamming code having a data length of 4.
また、図8では、データ蓄積部28から時系列に読み出した、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を解析して、データw1,w2,w3,w4の誤り箇所(誤りが発生するビット)と、データw1,w2,w3,w4の誤りが発生する時系列な状況とを把握するデータ解析部28aを備える。 In FIG. 8, the error signals e 1 , e 2 , e 3 , e 4 corresponding to the errors of the data w 1 , w 2 , w 3 , w 4 read out from the data storage unit 28 in time series are analyzed. Te, grasp the error location data w 1, w 2, w 3 , w 4 ( bits error occurs), and a series of situations when an error of data w 1, w 2, w 3 , w 4 is generated A data analysis unit 28a is provided.
誤り検出部22は、上記実施の形態1と同様に、シンドロームs1,s2,s3をデコードして、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を生成する。データ蓄積部28は、制御部23から入力した検査判定結果がデジタル値“1”、すなわちデータ誤りがあることを示したことを契機に、電子機器1の動作クロックに同期して、誤り検出部22により生成された当該データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を蓄積する。 As in the first embodiment, the error detection unit 22 decodes the syndromes s 1 , s 2 , and s 3, and an error signal e 1 corresponding to an error in the data w 1 , w 2 , w 3 , and w 4. , E 2 , e 3 , e 4 are generated. The data accumulating unit 28 is synchronized with the operation clock of the electronic device 1 in response to the test determination result input from the control unit 23 indicating that there is a digital value “1”, that is, a data error. The error signals e 1 , e 2 , e 3 , e 4 corresponding to the errors of the data w 1 , w 2 , w 3 , w 4 generated by 22 are stored.
図8の例では、誤り検出部22がデータw1,w2,w3,w4のうちの1ビットに誤りを検出した時点で、データ蓄積部28が、データw1,w2,w3,w4の各ビットの誤り位置を示す誤り信号e1,e2,e3,e4を時系列(T1→T2→T3→T4→T5→・・・)に蓄積していく。 In the example of FIG. 8, when the error detection unit 22 detects an error in one bit of the data w 1 , w 2 , w 3 , w 4 , the data storage unit 28 sets the data w 1 , w 2 , w The error signals e 1 , e 2 , e 3 , e 4 indicating the error positions of the 3 and w 4 bits are accumulated in time series (T 1 → T 2 → T 3 → T 4 → T 5 →...).
データ解析部28aは、データ蓄積部28から時系列(ファストイン・ファストアウト)に読み出したデータw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を解析し、データw1,w2,w3,w4の誤りが発生したビットとデータw1,w2,w3,w4の誤りが発生する時系列な状況(誤りが発生するビットの時系列な遷移)を把握する。このデータ解析結果は、電子機器1の不具合調査に有効な情報となる。 The data analysis unit 28a receives error signals e 1 , e 2 , e 3 corresponding to errors in the data w 1 , w 2 , w 3 , w 4 read out from the data storage unit 28 in time series (fast-in / fast-out). analyzes the e 4, the sequence context (error when an error of data w 1, w 2, w 3, bit data w 1 an error occurs in w 4, w 2, w 3 , w 4 is generated Grasp the time-series transition of the generated bits). This data analysis result is information that is effective for investigating a failure of the electronic device 1.
以上のように、この実施の形態2によれば、制御部23により入力データの誤りがあらかじめ設定された基準を満たさないと判定されたことを契機として、誤り検出部22により生成された誤り信号e1,e2,e3,e4を時系列に蓄積するデータ蓄積部28を備えるので、電子機器1が扱うデータw1,w2,w3,w4における誤りが発生したビットと、データw1,w2,w3,w4の誤りが発生する時系列な状況を解析するために利用される、データw1,w2,w3,w4の誤りに対応する時系列な誤り信号e1,e2,e3,e4を蓄積することができる。 As described above, according to the second embodiment, the error signal generated by the error detection unit 22 when the control unit 23 determines that the error of the input data does not satisfy the preset criterion. Since the data storage unit 28 that stores e 1 , e 2 , e 3 , and e 4 in time series is provided, bits in which errors occur in the data w 1 , w 2 , w 3 , w 4 handled by the electronic device 1, A time series corresponding to an error in data w 1 , w 2 , w 3 , w 4 is used to analyze a time series situation in which an error in data w 1 , w 2 , w 3 , w 4 occurs. Error signals e 1 , e 2 , e 3 , e 4 can be stored.
また、上記実施の形態2では、符号長7、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行う場合を示したが、図5のように符号長8、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行っても同様の効果を得ることができる。   In the second embodiment, the case where error detection and correction is performed using an extended Hamming code having a code length of 7 and a data length of 4 has been described. However, as shown in FIG. Similar effects can be obtained even if error detection and correction are performed using a code.
実施の形態3.
図9は、この発明の実施の形態3に係る誤り検出訂正装置の構成を示すブロック図である。図9に示す誤り検出訂正装置2Bは、データ出力部20、検査符号生成部21、誤り検出部22、制御部23、モード選択部24a,24b、検査判定結果出力部25、加算器26、データ入力部27、データ蓄積部28およびデータ蓄積部29を備える。
データ蓄積部29は、モード選択部24a,24bの出力値に応じて、誤り検出部26により誤り訂正されたデータを時系列に蓄積する第2のデータ蓄積部である。なお、図9において、図2および図7と同一の構成要素には同一符号を付して説明を省略する。
Embodiment 3 FIG.
FIG. 9 is a block diagram showing the configuration of the error detection and correction apparatus according to Embodiment 3 of the present invention. 9 includes a data output unit 20, a check code generation unit 21, an error detection unit 22, a control unit 23, mode selection units 24a and 24b, a check determination result output unit 25, an adder 26, and data. An input unit 27, a data storage unit 28, and a data storage unit 29 are provided.
The data accumulating unit 29 is a second data accumulating unit that accumulates data corrected by the error detecting unit 26 in time series in accordance with the output values of the mode selecting units 24a and 24b. In FIG. 9, the same components as those in FIGS. 2 and 7 are denoted by the same reference numerals, and description thereof is omitted.
次に動作について説明する。
図10は、実施の形態3に係る誤り検出訂正装置の具体的な構成例を示す図であり、入力データのビット中に少なくとも1ビット誤りがある場合を基準とした場合を示している。図10に示す誤り検出訂正装置2Bは、図3の構成と同様に、電子機器1に扱われるデータ長4のデジタルデータx1,x2,x3,x4を入力し、符号長7、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行う。
Next, the operation will be described.
FIG. 10 is a diagram illustrating a specific configuration example of the error detection and correction apparatus according to the third embodiment, and illustrates a case where at least one bit error is present in bits of input data. 10 receives digital data x 1 , x 2 , x 3 , x 4 with a data length of 4 handled by the electronic device 1, as in the configuration of FIG. Error detection and correction are performed using an extended Hamming code having a data length of 4.
また、図10では、データ蓄積部28から時系列に読み出した、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を解析して、データw1,w2,w3,w4の誤り箇所(誤りが発生するビット)と、データw1,w2,w3,w4の誤りが発生する時系列な状況を把握するとともに、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4と加算器26から時系列に入力したデータx1’,x2’,x3’,x4’とを比較して、データw1,w2,w3,w4の各ビットにおいてデータ誤りが発生する傾向を解析するデータ解析部28bを備える。 In FIG. 10, the error signals e 1 , e 2 , e 3 , e 4 corresponding to the errors in the data w 1 , w 2 , w 3 , w 4 read out from the data storage unit 28 in time series are analyzed. Te, grasp the data w 1, w 2, w 3 , w 4 of error location (bit error occurs), a series of situations when an error of data w 1, w 2, w 3 , w 4 is generated At the same time, the error signals e 1 , e 2 , e 3 , e 4 corresponding to the errors of the data w 1 , w 2 , w 3 , w 4 and the data x 1 ′, x 2 ′ input in time series from the adder 26. , X 3 ′, x 4 ′, and a data analysis unit 28 b that analyzes the tendency of data errors in each bit of the data w 1 , w 2 , w 3 , w 4 .
誤り検出部22は、上記実施の形態1と同様に、シンドロームs1,s2,s3をデコードして、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を生成する。データ蓄積部28は、上記実施の形態2と同様に、制御部23から入力した検査判定結果がデジタル値“1”、すなわちデータ誤りがあることを示したことを契機に、電子機器1の動作クロックに同期して誤り検出部22により生成された当該データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を蓄積する。
図10の例では、誤り検出部22がデータw1,w2,w3,w4のうちの1ビットに誤りを検出した時点で、データ蓄積部28が、データw1,w2,w3,w4の各ビットの誤り位置を示す誤り信号e1,e2,e3,e4を時系列(T1→T2→T3→T4→T5→・・・)に蓄積していく。
As in the first embodiment, the error detection unit 22 decodes the syndromes s 1 , s 2 , and s 3, and an error signal e 1 corresponding to an error in the data w 1 , w 2 , w 3 , and w 4. , E 2 , e 3 , e 4 are generated. Similar to the second embodiment, the data storage unit 28 operates the electronic device 1 when the inspection determination result input from the control unit 23 indicates that the digital value is “1”, that is, there is a data error. The error signals e 1 , e 2 , e 3 , e 4 corresponding to the errors of the data w 1 , w 2 , w 3 , w 4 generated by the error detection unit 22 are stored in synchronization with the clock.
In the example of FIG. 10, when the error detection unit 22 detects an error in one bit of the data w 1 , w 2 , w 3 , w 4 , the data storage unit 28 sets the data w 1 , w 2 , w The error signals e 1 , e 2 , e 3 , e 4 indicating the error positions of the 3 and w 4 bits are accumulated in time series (T 1 → T 2 → T 3 → T 4 → T 5 →...).
また、上記の動作と並行して、データ蓄積部29が、制御部23から入力した検査判定結果がデジタル値“1”示したことを契機として、電子機器1の動作クロックに同期して、加算器26からデータx1’,x2’,x3’,x4’を時系列(T1→T2→T3→T4→T5→・・・)に蓄積する。
データ解析部28bは、データ蓄積部28から時系列(ファストイン・ファストアウト)に読み出したデータw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4を解析してデータw1,w2,w3,w4の誤りが発生したビットとデータw1,w2,w3,w4の誤りが発生する時系列な状況とを把握する。
In parallel with the above operation, the data accumulation unit 29 adds in synchronization with the operation clock of the electronic device 1 when the test determination result input from the control unit 23 indicates the digital value “1”. Data x 1 ′, x 2 ′, x 3 ′, x 4 ′ are stored in time series (T 1 → T 2 → T 3 → T 4 → T 5 →...) From the device 26.
The data analysis unit 28b receives error signals e 1 , e 2 , e 3 corresponding to errors in the data w 1 , w 2 , w 3 , w 4 read out from the data storage unit 28 in time series (fast-in / fast-out). grasp a series of situations when an error of the analyzes e 4 data w 1, w 2, w 3, bit data w 1 an error occurs in w 4, w 2, w 3 , w 4 is generated To do.
次に、データ解析部28bは、データw1,w2,w3,w4の誤りに対応する誤り信号e1,e2,e3,e4と、これらに対応する誤り訂正後のデータx1’,x2’,x3’,x4’を比較して、データw1,w2,w3,w4の各ビットでデータ誤りが発生する傾向を解析する。すなわち、各ビットがどの値(“1”または“0”)のときに誤りを生じるのかを時系列に把握することができる。データ誤りが発生する傾向の解析結果は、電子機器1を構成するメモリ、基板、その他の部品の不具合モードの検査に有効な情報を与えることができる。 Next, the data analysis unit 28b, data w 1, w 2, w 3 , an error signal e 1, e 2, e 3 , e 4 corresponding to the error of w 4, error-corrected data corresponding to these By comparing x 1 ′, x 2 ′, x 3 ′, and x 4 ′, the tendency of data errors to occur in each bit of data w 1 , w 2 , w 3 , and w 4 is analyzed. That is, it is possible to grasp in time series which value (“1” or “0”) each bit causes an error. The analysis result of the tendency to generate data errors can give information effective for the inspection of the failure mode of the memory, the board, and other parts constituting the electronic device 1.
以上のように、この実施の形態3によれば、制御部23により入力データの誤りがあらかじめ設定された基準を満たさないと判定されたことを契機として、誤り訂正部22により生成された誤り訂正後の入力データを時系列に蓄積するデータ蓄積部29を備えるので、電子機器1が扱うデータw1,w2,w3,w4の各ビットにおいて、データ誤りが発生する傾向を解析するために利用される、誤り訂正後のデータx1’,x2’,x3’,x4’を時系列に蓄積することができる。 As described above, according to the third embodiment, the error correction generated by the error correction unit 22 when the control unit 23 determines that the error of the input data does not satisfy the preset standard. Since the data storage unit 29 for storing the subsequent input data in time series is provided, in order to analyze the tendency of data errors in each bit of the data w 1 , w 2 , w 3 , w 4 handled by the electronic device 1 The data after error correction x 1 ′, x 2 ′, x 3 ′, x 4 ′ used in the above can be stored in time series.
また、上記実施の形態3では、符号長7、データ長4のハミング符号を用いて誤り検出および訂正を行う場合を示したが、図5のように符号長8、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行っても同様の効果を得ることができる。   In the third embodiment, the case where error detection and correction is performed using a Hamming code having a code length of 7 and a data length of 4 has been described. However, an extended Hamming code having a code length of 8 and a data length of 4 as shown in FIG. The same effect can be obtained even if error detection and correction are performed using.
実施の形態4.
図11は、この発明の実施の形態3に係る誤り検出訂正装置の構成を示すブロック図である。図11に示す誤り検出訂正装置2Cは、データ出力部20、検査符号生成部21、誤り検出部22、制御部23、モード選択部24a,24b、検査判定結果出力部25、加算器26、データ入力部27、データ蓄積部28、データ蓄積部29およびシステム監視部30を備える。
Embodiment 4 FIG.
FIG. 11 is a block diagram showing the configuration of the error detection and correction apparatus according to Embodiment 3 of the present invention. The error detection and correction apparatus 2C shown in FIG. 11 includes a data output unit 20, a check code generation unit 21, an error detection unit 22, a control unit 23, mode selection units 24a and 24b, a test determination result output unit 25, an adder 26, and data. An input unit 27, a data storage unit 28, a data storage unit 29, and a system monitoring unit 30 are provided.
システム監視部30は、電子機器1のシステムが破綻したか否かを監視する監視部である。ここで、電子機器1のシステムの破綻とは、電子機器1のシステムにおけるハードウェア的な異常であって、ソフトウェア的に誤り訂正が不可能なデータを出力する状態であることをいう。なお、図11において、図2、図7および図9と同一の構成要素には同一符号を付して説明を省略する。   The system monitoring unit 30 is a monitoring unit that monitors whether the system of the electronic device 1 has failed. Here, the failure of the system of the electronic device 1 means a state of outputting data that is a hardware abnormality in the system of the electronic device 1 and that cannot be corrected by software. In FIG. 11, the same components as those in FIGS. 2, 7, and 9 are denoted by the same reference numerals and description thereof is omitted.
システム監視部30は、電子機器1のシステムが破綻した場合に、デジタル値“1”を出力し、それ以外の場合にはデジタル値“0”を出力する。また、制御部23では、データ出力部20により入力されたデータのうち1ビットに誤りがあるとデジタル値“1”を出力し、それ以外の場合にはデジタル値“0”を出力する。   The system monitoring unit 30 outputs a digital value “1” when the system of the electronic device 1 fails, and outputs a digital value “0” otherwise. The control unit 23 outputs a digital value “1” if there is an error in one bit of the data input by the data output unit 20, and outputs a digital value “0” otherwise.
データ蓄積部28は、システム監視部30からの出力値が“1”であることを契機に、データ出力部20が入力したデータの誤りに対応する誤り信号を時系列に蓄積する。さらに、データ蓄積部29は、システム監視部30からの出力値が“1”であることを契機に、誤り検出部26により誤り訂正されたデータを時系列に蓄積する。   When the output value from the system monitoring unit 30 is “1”, the data storage unit 28 stores an error signal corresponding to an error in the data input by the data output unit 20 in time series. Further, the data accumulation unit 29 accumulates the data corrected by the error detection unit 26 in time series when the output value from the system monitoring unit 30 is “1”.
以上のように、この実施の形態4によれば、電子機器1のシステムのハードウェア的な異常を監視するシステム監視部30を備え、データ蓄積部28およびデータ蓄積部29が、制御部23によって入力データの誤りがあらかじめ設定された基準を満たさないと判定されたこと、または、システム監視部30により電子機器1に異常が検出されたことを契機として、データ蓄積を行う。このようにすることで、データ出力部20により入力されたデータのうち1ビットに誤りがある場合に加え、電子機器1のシステムが破綻した場合のように、データ出力部20により入力されたデータのうち2ビット以上に誤りがあっても、データ誤り位置を示す誤り信号と当該データの誤り訂正後のデータとを時系列に蓄積することができる。これにより、不具合時のデータを確実に取得できる。   As described above, according to the fourth embodiment, the system monitoring unit 30 that monitors hardware abnormalities in the system of the electronic device 1 is provided, and the data storage unit 28 and the data storage unit 29 are controlled by the control unit 23. Data accumulation is performed when it is determined that an error in input data does not satisfy a preset criterion, or when an abnormality is detected in the electronic device 1 by the system monitoring unit 30. By doing in this way, in addition to the case where there is an error in one bit of the data input by the data output unit 20, the data input by the data output unit 20 as in the case where the system of the electronic device 1 fails Even if there is an error in two or more bits, an error signal indicating a data error position and data after error correction of the data can be accumulated in time series. Thereby, the data at the time of malfunction can be acquired reliably.
また、上記実施の形態4では、符号長7、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行う場合を示したが、図5のように符号長8、データ長4の拡大ハミング符号を用いて誤り検出および訂正を行ってもよい。この場合、電子機器1のシステムが破綻した場合、および、データ出力部20により入力されたデータのうち2ビットに誤りがある場合を契機として、データ誤り位置を示す誤り信号と当該データの誤り訂正後のデータとを時系列に蓄積することになる。   In the fourth embodiment, the case where error detection and correction is performed using an extended Hamming code having a code length of 7 and a data length of 4 has been described. However, as shown in FIG. Error detection and correction may be performed using a code. In this case, when the system of the electronic device 1 fails and when there is an error in 2 bits of the data input by the data output unit 20, an error signal indicating a data error position and error correction of the data are performed. Later data is accumulated in time series.
さらに、上記実施の形態4は、電子機器1のシステムが破綻した場合またはデータ出力部20により入力されたデータのうち1ビットに誤りがある場合を契機としてデータ蓄積を行う処理を示したが、電子機器1のシステムが破綻した場合のみを契機としてデータ蓄積を行うようにしてもよい。   Furthermore, although the said Embodiment 4 showed the process which accumulate | stores data triggered by the case where the system of the electronic device 1 fails or when there is an error in one bit of the data input by the data output unit 20, Data accumulation may be performed only when the system of the electronic device 1 fails.
なお、上記実施の形態4では、システム監視部30および論理和回路31を上記実施の形態3の構成(図9の構成)に追加した場合を示したが、上記実施の形態2の構成(図7の構成)に追加してもよい。この場合は、データ蓄積部28が、上記条件に応じてデータ誤り位置を示す誤り信号を時系列に蓄積することになる。   In the fourth embodiment, the case where the system monitoring unit 30 and the OR circuit 31 are added to the configuration of the third embodiment (the configuration of FIG. 9) is shown. However, the configuration of the second embodiment (see FIG. 7). In this case, the data storage unit 28 stores an error signal indicating a data error position in time series according to the above conditions.
実施の形態5.
図12は、この発明の実施の形態5に係る誤り検出訂正装置の構成を示すブロック図である。図12に示す誤り検出訂正装置2Dは、データ出力部20、検査符号生成部21、誤り検出部22、制御部23、モード選択部24a,24b、検査判定結果出力部25、加算器26、データ入力部27、データ蓄積部28および外部機器通信部32を備える。外部機器通信部32は、外部機器と通信を行う通信部であり、制御部23による検査判定結果に応じてデータ蓄積部28の記憶内容を外部機器に送信する。外部機器通信部32の通信方式としては、同期式または非同期式でもよく、有線または無線の通信方式であってもよい。なお、図12において、図2および図7と同一の構成要素には同一符号を付して説明を省略する。
Embodiment 5 FIG.
FIG. 12 is a block diagram showing the configuration of the error detection and correction apparatus according to Embodiment 5 of the present invention. 12 includes a data output unit 20, a check code generation unit 21, an error detection unit 22, a control unit 23, mode selection units 24a and 24b, a check determination result output unit 25, an adder 26, and data. An input unit 27, a data storage unit 28, and an external device communication unit 32 are provided. The external device communication unit 32 is a communication unit that communicates with an external device, and transmits the storage content of the data storage unit 28 to the external device in accordance with the inspection determination result by the control unit 23. The communication method of the external device communication unit 32 may be synchronous or asynchronous, and may be a wired or wireless communication method. In FIG. 12, the same components as those in FIG. 2 and FIG.
外部機器通信部32は、制御部23による検査判定結果が“1”、すなわちデータ出力部20によって入力されたデータのうち1ビットに誤りがあった場合を契機として、データ蓄積部28の記憶内容を外部機器に送信する。なお、外部機器としては、例えば、電子機器1を検査装置(不図示)などが挙げられる。   The external device communication unit 32 uses the data stored in the data storage unit 28 as a trigger when the inspection determination result by the control unit 23 is “1”, that is, there is an error in one bit of the data input by the data output unit 20. To the external device. Examples of the external device include an inspection device (not shown) for the electronic device 1.
以上のように、この実施の形態5によれば、外部機器と通信してデータ蓄積部28の蓄積内容を送信する外部機器通信部32を備えるので、外部機器がデータ蓄積部28に蓄積したデータを容易に取得することができ、不具合解析に有効である。   As described above, according to the fifth embodiment, since the external device communication unit 32 that communicates with the external device and transmits the stored contents of the data storage unit 28 is provided, the data stored in the data storage unit 28 by the external device Can be easily obtained, and is effective for failure analysis.
なお、上記実施の形態5では、外部機器通信部32を上記実施の形態2の構成(図7の構成)に追加した場合を示したが、上記実施の形態3または上記実施の形態4の構成(図9または図11の構成)に追加してもよい。
図9の構成に適用した場合は、外部機器通信部32は、制御部23による検査判定結果が“1”、すなわちデータ出力部20によって入力されたデータのうち1ビットに誤りがあった場合を契機として、データ蓄積部28およびデータ蓄積部29の各記憶内容を外部機器に送信する。
また、図11の構成に適用した場合には、外部機器通信部32は、電子機器1のシステムが破綻した場合、または、データ出力部20によって入力されたデータのうち1ビットに誤りがあった場合を契機として、データ蓄積部28およびデータ蓄積部29の各記憶内容を外部機器に送信する。
In the fifth embodiment, the case where the external device communication unit 32 is added to the configuration of the second embodiment (the configuration of FIG. 7) is shown. However, the configuration of the third embodiment or the fourth embodiment is described. You may add to (the structure of FIG. 9 or FIG. 11).
When applied to the configuration shown in FIG. 9, the external device communication unit 32 determines that the inspection determination result by the control unit 23 is “1”, that is, if one bit of the data input by the data output unit 20 has an error. As an opportunity, the storage contents of the data storage unit 28 and the data storage unit 29 are transmitted to the external device.
In addition, when applied to the configuration of FIG. 11, the external device communication unit 32 has an error in one bit in the data input by the data output unit 20 when the system of the electronic device 1 fails In response to the case, the storage contents of the data storage unit 28 and the data storage unit 29 are transmitted to the external device.
実施の形態6.
この実施の形態6は、誤り検出訂正装置2をシリアル出力回路で構成した場合について述べる。図13および図16は、実施の形態6に係る誤り検出訂正部の具体的な別の構成例を示す図であり、シリアル出力回路において検査符号を生成する検査符号生成部を示す図である。また、図14は、図13の誤り検出訂正部の各部位の状態を示す図であり、図15は、図13の誤り検出訂正部の各部位のタイミングチャートを示す図である。図17は、図16の検査符号生成部における状態図であり、図18は、図16の検査符号生成部におけるタイミングチャートである。
図13に示す誤り検出訂正部においては、データ出力部20によりデータ“110100100000000”(4ビットの送信データ“1101”、3ビットのハミング符号“001”)(図14および図15の点aのデータ)を入力する際に、送信データの2番目のビットに誤りが生じて“0”となった場合を示している。
図16に示す誤り検出訂正部においては、データ出力部20によりデータ“1101000”(4ビットの送信データ“1101”、3ビットのハミング符号“000”)(図17および図18の点aのデータ)を入力する場合を示している。
Embodiment 6 FIG.
In the sixth embodiment, a case where the error detection / correction device 2 is constituted by a serial output circuit will be described. FIGS. 13 and 16 are diagrams illustrating another specific configuration example of the error detection and correction unit according to the sixth embodiment, and are diagrams illustrating a check code generation unit that generates a check code in the serial output circuit. 14 is a diagram showing the state of each part of the error detection and correction unit in FIG. 13, and FIG. 15 is a diagram showing a timing chart of each part of the error detection and correction unit in FIG. FIG. 17 is a state diagram in the check code generation unit of FIG. 16, and FIG. 18 is a timing chart in the check code generation unit of FIG.
In the error detection and correction unit shown in FIG. 13, the data output unit 20 sends data “110100100000000” (4-bit transmission data “1101”, 3-bit Hamming code “001”) (data at point a in FIGS. 14 and 15). ) Is input, an error occurs in the second bit of the transmission data, resulting in “0”.
In the error detection / correction unit shown in FIG. 16, data “1101000” (4-bit transmission data “1101”, 3-bit Hamming code “000”) (data at point a in FIGS. 17 and 18) is output by the data output unit 20. ) Is shown.
誤り検出部22は、シンドロームビットs1として、送信データの第1から第3ビットと検査符号生成部21で生成されたハミング符号の第1ビットの値の和“1”を算出し、シンドロームビットs2として、送信データの第2から第4ビットと検査符号生成部21で生成されたハミング符号の第2ビットの値の和“1”を算出する。さらに、シンドロームビットs3として、送信データの第1、第2、第4ビットと検査符号生成部21で生成されたハミング符号の第3ビットの値の和“1”を算出する。入力データのビット誤りがなければ、シンドロームビットs1,s2,s3は、いずれも“0”であるので、シンドロームビットs1,s2,s3の組み合わせにより、送信データの第2ビットに誤りが生じたことが検出される。 The error detection unit 22 calculates, as the syndrome bit s 1 , the sum “1” of the first to third bits of the transmission data and the value of the first bit of the Hamming code generated by the check code generation unit 21, and the syndrome bit As s 2 , the sum “1” of the second to fourth bits of the transmission data and the value of the second bit of the Hamming code generated by the check code generation unit 21 is calculated. Further, as the syndrome bit s 3 , the sum “1” of the first, second and fourth bits of the transmission data and the value of the third bit of the Hamming code generated by the check code generation unit 21 is calculated. If there is no bit error in the input data, the syndrome bits s 1 , s 2 , and s 3 are all “0”. Therefore, the second bit of the transmission data is obtained by combining the syndrome bits s 1 , s 2 , and s 3. It is detected that an error has occurred.
次に、誤り検出部22は、シンドロームs1,s2,s3をデコードするとともに、制御部23から誤り訂正を許可する信号(“H”信号)が入力され、これらの信号により、入力データの誤りに対応する誤り信号を生成する。
制御部23は、検査判定結果としてシンドロームs1,s2,s3からデータの誤りの有無を判定する。すなわち、制御部23を構成するを構成するフリップフロップがシンドロームs1,s2,s3を入力して、検査判定結果を示すデジタル値を生成する。
Next, the error detection unit 22 decodes the syndromes s 1 , s 2 , and s 3 and receives a signal (“H” signal) that permits error correction from the control unit 23. An error signal corresponding to the error is generated.
The control unit 23 determines the presence / absence of data error from the syndromes s 1 , s 2 , and s 3 as the inspection determination result. That is, the flip-flops constituting the control unit 23 input the syndromes s 1 , s 2 , and s 3 and generate digital values indicating the inspection determination results.
モード選択部24a,24bの設定状態に基づいて、制御部23は、検査判定結果出力部25を介して検査判定結果を出力する。すなわち、制御部23は、モード選択部24a,24bの設定状態に基づいて、出荷前か否か、誤り訂正の要否、検査判定結果の表示の要否を判断する。   Based on the setting state of the mode selection units 24 a and 24 b, the control unit 23 outputs the inspection determination result via the inspection determination result output unit 25. That is, the control unit 23 determines whether or not it is before shipment, whether or not error correction is required, and whether or not an inspection determination result is required to be displayed, based on the setting states of the mode selection units 24a and 24b.
例えば、上述の検査判定結果の出力と並行して、制御部23から誤り訂正許可信号(“H”信号)が出力されていると、加算器26は、データ出力部20からのデータ(図14および図15の点hのデータ)と誤りパターン(図14および図15の点gのデータ)を入力して誤り訂正を行い、データ入力部27に出力する。すなわち、加算器26を構成する排他的論理和回路が、データ(図14および図15の点hのデータ)と誤り信号(図14および図15の点gのデータ)との排他的論理和演算を行い、誤り訂正後のデータ(図14および図15の点iのデータ)を生成する。データ入力部27は、加算器26により誤り訂正されたデータを電子機器1に入力する。このように、出荷前にデータ誤りの程度に応じた対処が可能である。   For example, when an error correction permission signal (“H” signal) is output from the control unit 23 in parallel with the output of the above-described inspection determination result, the adder 26 receives data from the data output unit 20 (FIG. 14). And the data at point h in FIG. 15) and an error pattern (data at point g in FIGS. 14 and 15) are input for error correction and output to the data input unit 27. That is, the exclusive OR circuit constituting the adder 26 performs an exclusive OR operation on the data (data at point h in FIGS. 14 and 15) and the error signal (data at point g in FIGS. 14 and 15). To generate data after error correction (data at point i in FIGS. 14 and 15). The data input unit 27 inputs data corrected by the adder 26 to the electronic device 1. In this way, it is possible to cope with the degree of data error before shipping.
以上のように、この実施の形態6によれば、図13および図16のように構成しても上記実施の形態1と同様の効果を得ることができる。
なお、上記実施の形態1〜6に係る誤り検出訂正装置を電子機器1に搭載することで、上記実施の形態1〜6で示した効果を得ることができる。
As described above, according to the sixth embodiment, the same effects as those of the first embodiment can be obtained even when configured as shown in FIGS. 13 and 16.
In addition, the effect shown in the said Embodiment 1-6 can be acquired by mounting the error detection correction apparatus which concerns on the said Embodiment 1-6 in the electronic device 1. FIG.
また、上記実施の形態1〜6では、モード選択部24a,24bの双方を備える構成を示したが、少なくともモード選択部24bを備えていればよい。   Moreover, in the said Embodiment 1-6, although the structure provided with both the mode selection parts 24a and 24b was shown, what is necessary is just to provide the mode selection part 24b at least.
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。   In the present invention, within the scope of the invention, any combination of each embodiment, any component of each embodiment can be modified, or any component can be omitted in each embodiment. .
1 電子機器、2,2A〜2D 誤り検出訂正装置、10 送信側信号処理部、13 受信側信号処理部、20 データ出力部、21 検査符号生成部、22 誤り検出部、23 制御部、24a,24b モード選択部、25 検査判定結果出力部、26 加算器、27 データ入力部、28,29 データ蓄積部、28a,28b データ解析部、30 システム監視部、32 外部機器通信部。   DESCRIPTION OF SYMBOLS 1 Electronic device 2, 2A-2D Error detection correction apparatus, 10 Transmission side signal processing part, 13 Reception side signal processing part, 20 Data output part, 21 Check code generation part, 22 Error detection part, 23 Control part, 24a, 24b mode selection unit, 25 inspection determination result output unit, 26 adder, 27 data input unit, 28, 29 data storage unit, 28a, 28b data analysis unit, 30 system monitoring unit, 32 external device communication unit.

Claims (7)

  1. 検査対象の電子機器から出力されたデータを入力して、当該入力データから検査符号を生成する検査符号生成部と、
    前記入力データと前記検査符号からシンドロームを演算し、当該シンドロームをデコードして前記入力データの誤り位置を示す誤り情報を生成する誤り検出部と、
    前記電子機器の出荷前であるか否かを選択する第1のモード選択部と、
    誤り訂正を施すか否かを選択する第2のモード選択部と、
    前記誤り検出部により生成された誤り情報を用いて、前記入力データの誤りを訂正する誤り訂正部と、
    前記誤り検出部により演算されたシンドロームを用いて、前記入力データの誤りがあらかじめ設定された基準を満たすか否かを判定するとともに、前記第2のモード選択部の選択結果による誤り訂正の要否の制御および前記判定結果の表示モニタへの提示可否を、前記第1のモード選択部の選択結果に基づいて前記電子機器が出荷前であるか出荷後であるかで場合分けして決定する制御部とを備える誤り検出訂正装置。
    A test code generation unit that inputs data output from an electronic device to be tested and generates a test code from the input data;
    An error detection unit that calculates a syndrome from the input data and the check code, decodes the syndrome, and generates error information indicating an error position of the input data;
    A first mode selection unit for selecting whether or not the electronic device is before shipment;
    A second mode selection unit for selecting whether or not to perform error correction;
    An error correction unit that corrects an error in the input data using error information generated by the error detection unit;
    The syndrome calculated by the error detection unit is used to determine whether or not the error of the input data satisfies a preset criterion, and whether or not error correction is necessary based on the selection result of the second mode selection unit Control for determining whether the electronic device is pre-shipment or post-shipment based on the selection result of the first mode selection unit based on the selection result of the first mode selection unit An error detection and correction device comprising a unit.
  2. 前記制御部は、前記入力データの誤りがあらかじめ設定された基準の誤り数よりも多い場合、誤り数を提示することを特徴とする請求項1記載の誤り検出訂正装置。 Wherein, the case error in the input data is larger than the number of errors pre-set reference, according to claim 1 Symbol placement of error detection and correction apparatus is characterized by presenting a number of errors.
  3. 前記誤り検出部により生成された誤り情報を時系列に蓄積する第1のデータ蓄積部を備えることを特徴とする請求項1または請求項2記載の誤り検出訂正装置。 Error detection and correction apparatus according to claim 1 or claim 2 wherein, characterized in that it comprises a first data storage unit for storing error information generated by the error detection unit in time series.
  4. 前記誤り訂正部により生成された誤り訂正後の入力データを時系列に蓄積する第2のデータ蓄積部を備えることを特徴とする請求項記載の誤り検出訂正装置。 4. The error detection and correction apparatus according to claim 3, further comprising a second data accumulation unit that accumulates the error-corrected input data generated by the error correction unit in time series.
  5. 前記電子機器のシステムのハードウェア的な異常を監視するシステム監視部を備え、
    前記第1のデータ蓄積部および前記第2のデータ蓄積部は、前記制御部によって前記入力データの誤りがあらかじめ設定された基準を満たさないと判定されたこと、または、前記システム監視部により前記電子機器に異常が検出されたことを契機として、データ蓄積を行うことを特徴とする請求項記載の誤り検出訂正装置。
    A system monitoring unit that monitors hardware abnormalities in the system of the electronic device;
    The first data accumulating unit and the second data accumulating unit have determined that the error of the input data does not satisfy a preset criterion by the control unit , or the system monitoring unit 5. The error detection and correction apparatus according to claim 4 , wherein data accumulation is performed when an abnormality is detected in the device.
  6. 外部機器と通信して前記第1のデータ蓄積部の蓄積内容を送信する通信部を備えることを特徴とする請求項記載の誤り検出訂正装置。 The error detection and correction apparatus according to claim 3, further comprising a communication unit that communicates with an external device and transmits the stored contents of the first data storage unit.
  7. 請求項1から請求項のうちのいずれか1項記載の誤り検出訂正装置を備えた電子機器。 Electronic apparatus including the error detection and correction apparatus as recited in any one of claims 1 to 6.
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