JP5743063B2 - The semiconductor integrated circuit, semiconductor chip, and design method of a semiconductor integrated circuit - Google Patents

The semiconductor integrated circuit, semiconductor chip, and design method of a semiconductor integrated circuit

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JP5743063B2
JP5743063B2 JP2011025807A JP2011025807A JP5743063B2 JP 5743063 B2 JP5743063 B2 JP 5743063B2 JP 2011025807 A JP2011025807 A JP 2011025807A JP 2011025807 A JP2011025807 A JP 2011025807A JP 5743063 B2 JP5743063 B2 JP 5743063B2
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    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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    • H03K3/0375Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Description

本発明は、半導体集積回路、特に、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路、半導体チップ、及び半導体集積回路の設計手法に関する。 The present invention relates to a semiconductor integrated circuit, particularly, a semiconductor integrated circuit including a latch circuit for capturing data bits in synchronization with a clock signal, the semiconductor chip, and a design method of a semiconductor integrated circuit.

半導体ICチップ上に構築されるラッチ回路としてのフリップフロップ(以下、FFと称する)では、製造上のバラツキ或いは配線遅延等の影響により、各FFに供給されるクロック信号のエッジタイミングが一致しなくなるという、いわゆるクロックスキューが生じる。 Flip-flop as a latch circuit which is constructed on a semiconductor IC chip (hereinafter, referred to as FF), the influence of variations or wiring delay and the like in manufacturing, the edge timing of the clock signal supplied to each FF will not match that, so-called clock skew occurs. このクロックスキューの影響により、例えば、所定タイミングよりも遅れたクロック信号が供給されたFFでは、データを確実に取り込む為に必要となるデータの保持期間、つまりホールドタイムを十分に確保できなくなり、誤ったデータを取り込んでしまう虞が生じる。 The effect of this clock skew, for example, the clock signal delayed from the predetermined timing is supplied FF, a data retention period that is required for capturing data reliably, i.e. can not be sufficiently ensured hold time, incorrect fear arises that would capture the data. 一方、所定タイミングよりも進んだクロック信号が供給されたFFでは、その直前に取り込んだデータを再び取り込んでしまうことを防止する為の時間、つまりセットアップタイムを十分に確保できなくなり、誤ったデータを取り込んでしまう虞が生じる。 On the other hand, the clock signal advanced than a predetermined timing is supplied FF, time for prevented that captures data captured immediately before again, that can not be sufficiently ensured setup time, erroneous data takes in would risk occurs.

そこで、レイアウト設計の段階で、FF間の各経路毎にホールドタイムを測定し、そのホールドタイムが規定の範囲内に収まるように、クロック信号ラインに遅延回路としてのバッファの挿入及びクロック分岐路の設定を行うようにしたクロックツリー形成方法が提案されている(例えば特許文献1の段落[0034][0035]及び図5参照)。 Therefore, at the stage of layout design, the hold time was measured for each path between FF, as its hold time is within the specified range, the buffer as the delay circuit to the clock signal line of the insert and the clock branch path clock tree forming method to perform the setting has been proposed (see, for example, paragraph patent document 1 [0034] [0035] and FIG. 5).

しかしながら、このようなクロックツリーを形成する為には複雑な演算処理が必要となる。 However, complicated processing in order to form such a clock tree is required. また、長大な遅延時間を有するバッファを挿入しなければならない場合には、このバッファが占めるレイアウト面積が増大してしまうという問題があった。 Further, when it is necessary to insert a buffer having a long delay time, the layout area of ​​the buffer occupied there is a problem that increases.

特開2007−183887号公報 JP 2007-183887 JP

本願発明は、容易な設計により、小規模な構成でクロックスキューを抑制させることが可能な半導体集積回路、半導体チップ、及び半導体集積回路の設計手法を提供することを目的とする。 The present invention, by an easy design, and to provide a design method for small-scale semiconductor integrated circuit capable of suppressing clock skew structure, the semiconductor chip, and a semiconductor integrated circuit.

本発明による半導体集積回路は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、前記遅延回路は、前記クロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を有する。 The semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit including a latch circuit for capturing data bits in synchronization with a clock signal, a delay circuit connected between the data input terminals of the supply source and the latch circuit of the data bits If has a clock signal path for transmitting the clock signal to the clock input terminal of said latch circuit from the supply source of the clock signal, the delay circuit, the clock signal path included have that logical element in second delay unit having the a first delay unit comprising only same number of the logical device are connected in series and the number, the clock signal wiring delay time corresponding to the wiring length of the wiring in the path and the delay time of the same length and, with a.

又、本発明による半導体チップは、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、チップ外周に沿って配置されるデータパッドと、前記チップ外周に沿って配置されるクロックパッドと、前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、前記ラッチ回路と前記データパッド間を接続するデータ配線と、前記ラッチ回路と前記クロックパッド間に接続される第1波形整形素子と、前記ラッチ回路と前記データパッド間に接続される第2波形整形素子と、前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、前記コンデンサの一端へ接続されるグランド配線と、を備え、前記グランド配線は、前記データパッ The semiconductor chip according to the present invention is a semiconductor chip including a latch circuit for capturing data bits in synchronization with a clock signal, and the data pads disposed along the outer periphery of the chip, is disposed along the outer periphery of the chip a clock pad, said latch circuit and said clock for connecting the clock pad wiring, a data wiring that connects between the said latch circuit data pad, the first waveform shaping which are connected between the said latch circuit clock pad It has a device, and a second waveform shaping device connected between the said latch circuit data pad, the latch circuit and is connected between the data pad, the delay amount corresponding to the charge and discharge current to the capacitor It includes a delay circuit, and a ground line connected to one terminal of the capacitor, the ground wiring, the data package と前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置されており、前記遅延回路は、前記クロック配線を介して直列に接続されている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、前記クロック配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を含む And it is arranged so as to extend in a direction along the edge of the chip periphery in a region between said delay circuit is formed, the delay circuit includes logic that is connected in series via the clock line a first delay unit formed by connecting the same number only the logic elements and the number of elements in series, a second delay unit having a delay time identical length and line delay time corresponding to the wiring length of the clock lines, the including.

又、本発明による半導体集積回路の設計手法は、クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、データパッド、クロックパッド、クロック配線、データ配線、第1波形整形素子、第2波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び/又は充放電電流量を決定するステップと、前記コンデンサの容量及び/又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出を行なうステップと、前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出に基 Also, design method of a semiconductor integrated circuit according to the present invention is a design method of a semiconductor integrated circuit including a latch circuit for capturing data bits in synchronization with a clock signal, a data pad, a clock pad, clock wiring, data wiring, the 1 waveform shaping device, placing the second waveform shaping device, a latch circuit, and a delay circuit having a delay amount corresponding to the charge and discharge current supplied to the capacitor, corresponding to the delay amount based on the length of the clock line determining the volume and / or charge and discharge current of the capacitor which, based on the volume and / or the charge and discharge current of the capacitor, the calculation and / or the calculation of the layout shape of the capacitor of the constant current bias voltage step a, the constant current bias voltage calculating and / or groups for the calculation of the layout shape of the capacitor of performing き前記コンデンサ及び/又は前記定電流バイアス電圧を生成する回路を配置及び/又は修正するステップと、を備える。 Can the capacitor and / or the comprising the steps of placing and / or modify a circuit for generating a constant current bias voltage.

本発明においては、データビットの供給元とラッチ回路のデータ入力端子との間に、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を備える。 In the present invention, between the data input terminal of the supply source and the latch circuit of the data bits, and the number of logic elements contained in the clock signal path between the clock input terminal of the supply source and the latch circuit of the clock signal comprising the same number only the logical device and the first delay unit formed by connecting in series, a second delay unit having a wiring delay time corresponding to the wiring length of the wiring in the clock signal path and the delay time of the same length, the . かかる第1遅延部により、クロック信号経路中に含まれている論理素子の遅延時間に伴うクロックスキューが抑制され、第2遅延部により、クロック信号経路での配線遅延時間に伴うクロックスキューを抑制する。 Such first delay unit, the clock skew is suppressed due to the delay time of the logic elements contained in the clock signal path, the second delay unit, suppressing the clock skew caused by the wiring delay time in the clock signal path .

かかる構成によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータビットの供給元及びラッチ回路間のデータ配線長をクロック配線長に合わせ込むような複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。 According to such a configuration, a design considering the clock tree structure for reducing the clock skew, or to perform a complex design such as a data wiring length between the source and the latch circuit of the data bits Komu suit clock wiring length no, it is possible to secure a sufficient margin for the setup time and hold time. 従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。 Accordingly, the series number of stages of logic elements as but because the delay means to construct a clock tree that may reduce clock skew becomes long, or the data wiring length is never a long to fit clock wiring length thereof as compared with the case of employing the design method, it is possible to reduce the chip area occupied.

本発明による半導体集積回路としてのデータ取込部を示す回路図である。 Is a circuit diagram illustrating a data acquisition unit as a semiconductor integrated circuit according to the present invention. 可変遅延バッファ53の内部構成を示す回路図である。 Is a circuit diagram showing the internal configuration of the variable delay buffer 53. 可変遅延バッファ53に設けられているコンデンサC1及びC2の構造をチップ上面から眺めた正面図である。 The structure of capacitors C1 and C2 are provided to a variable delay buffer 53 is a front view as viewed from the top surface of the chip. 図1に示すデータ取込部を構築すべく実施されるチップレイアウト処理のフローを示すフローチャートである。 It is a flowchart showing a flow of a chip layout processing performed in order to construct a data acquisition unit shown in FIG. データパッドPD及びクロックパッドの配置形態の一例を示す図である。 It is a diagram illustrating an example of arrangement of data pads PD and clock pad. データパッドPD及びクロックパッドの配置形態の他の一例を示す図である。 It is a diagram showing another example of arrangement of data pads PD and clock pad. 図1に示されるデータ取込部における各素子のチップ上での配置及び配線形態の一例を示す図である。 Is a diagram showing an example of the arrangement and wiring configuration on the chip of each element in the data acquisition unit shown in FIG. データ取込部の他の一例を示す回路図である。 It is a circuit diagram showing another example of a data acquisition unit. データ取込部を構築すべく実施される他のチップレイアウト処理のフローを示すフローチャートである。 It is a flowchart showing a flow of another chip layout processing performed in order to construct a data acquisition unit. 図8に示されるデータ取込部における各素子のチップ上での配置及び配線形態の一例を示す図である。 Is a diagram showing an example of the arrangement and wiring configuration on the chip of each element in the data acquisition unit shown in FIG. 図8に示されるデータ取込部における各素子のチップ上での配置及び配線形態の他の一例を示す図である。 It is a diagram showing another example of the arrangement and wiring configuration on the chip of each element in the data acquisition unit shown in FIG.

本発明においては、クロック信号に同期してデータビットを取り込むラッチ回路のデータ入力端子とデータビットの供給元との間に、以下の如き第1遅延部及び第2遅延部を備えた遅延回路を設ける。 In the present invention, between the source of data input terminals and data bits of the latch circuit to capture the data bits in synchronization with a clock signal, a delay circuit having a first delay section and the second delay unit, such as less provided. 第1遅延部は、クロック信号の供給元及びラッチ回路のクロック入力端子間のクロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続して構成される。 The first delay portion is constituted by connecting the same number only the logic elements and the number of logic elements contained in the clock signal path between the clock input terminal of the supply source and the latch circuit of the clock signal in series. 第2遅延部は、クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する。 The second delay unit has the delay time of the same length and interconnection delay time corresponding to the wiring length of the wiring in the clock signal path.

図1は、半導体チップに構築されている回路網の中からデータ取込部の構成を抜粋して示す回路図である。 Figure 1 is a circuit diagram showing an excerpt of the configuration of the data acquisition unit from the network that is built in the semiconductor chip.

尚、図1に示すデータ取込部は、16ビット分の入力データビットD 1 〜D 16各々をクロック信号CLKの立ち上がりエッジタイミングで取り込むものである。 Incidentally, the data acquisition unit shown in FIG. 1 is to take input data bits D 1 to D 16 each of the 16 bits at the rising edge timing of the clock signal CLK.

図1に示すように、かかるデータ取込部は、インバータ1、インバータ2 1 〜2 16 、FF3 1 〜FF3 16 、遅延時間設定部4、遅延回路5 1 〜5 16からなる。 As shown in FIG. 1, such data acquisition unit includes an inverter 1, the inverter 2 1 ~2 16, FF3 1 ~FF3 16, the delay time setting unit 4, consists of a delay circuit 5 1 to 5 16.

インバータ1は、半導体チップの外部接続端子であるクロックパッドPCDを介して外部から供給された入力クロック信号CLKの論理レベルを反転させた反転クロック信号CKをクロック配線CLLを介してインバータ2 1 〜2 16の各々に供給する。 Inverter 1, the inverted clock signal CK inverter 2 1 to 2 through the clock line CLL a obtained by inverting the logic level of the supplied input clock signal CLK from the outside through the clock pad PCD which is an external connection terminal of the semiconductor chip 16 is supplied to each of. 尚、インバータ1は、入力クロック信号CLKの供給元となるクロックパッドPCDの近傍に配置される。 The inverter 1 is disposed in the vicinity of the clock pad PCD as a supply source of the input clock signal CLK.

インバータ2 1 〜2 16は、この反転クロック信号CKの論理レベルを反転させたクロック信号をFF3 1 〜FF3 16各々のクロック入力端子に供給する。 The inverter 2 1 to 2 16 supplies a clock signal obtained by inverting the logic level of the inverted clock signal CK to FF3 1 ~FF3 16 each clock input terminal. 尚、インバータ2 1 〜2 16は、夫々FF3 1 〜FF3 16各々のクロック入力端子の近傍に配置される。 The inverter 2 1 to 2 16 are arranged in the vicinity of each FF3 1 ~FF3 16 each clock input terminal.

尚、これらインバータ1及び2 1 〜2 16は、クロック信号に対する波形整形機能を伴うものである。 Note that these inverters 1 and 2 1 to 2 16, is accompanied by a waveform shaping function for the clock signal.

遅延回路5 1 〜5 16は、夫々同一の内部構成を有し、図1に示す如くインバータ51及び52と、可変遅延バッファ53とからなる。 Delay circuits 5 1 to 5 16, each have a same internal configuration, an inverter 51, and 52 as shown in FIG. 1, consisting of the variable delay buffer 53.

インバータ51は、半導体チップの外部接続端子であるデータパッドPDから供給された入力データビットDの論理レベルを反転させた反転ビット信号DQを可変遅延バッファ53に供給する。 Inverter 51 supplies an inverted bit signal DQ obtained by inverting the logic level of the input data bits D supplied from the data pad PD is an external connection terminal of the semiconductor chip to the variable delay buffer 53. 尚、インバータ51は、クロック信号経路中に含まれる上記インバータ1と同一の処理時間(以降、遅延時間と称する)を有するものであり、入力データビットDの供給元となるデータパッドPDの近傍に配置される。 The inverter 51, the clock signal path from the inverter 1 and the same processing time included in (hereinafter, referred to as delay time) are those having, in the vicinity of the data pads PD as a supply source of the input data bit D It is placed.

可変遅延バッファ53は、かかる反転ビット信号DQを遅延させた遅延反転ビット信号DDQをインバータ52に供給する。 The variable delay buffer 53, supplies the delayed inverted bit signal DDQ delayed such inverted bit signal DQ to the inverter 52. 尚、可変遅延バッファ53では、遅延時間設定部4から供給された遅延制御電圧としての定電流バイアス電圧CP及びCNに応じて、反転ビット信号DQを遅延させる際の遅延量が変更される。 In the variable delay buffer 53, in accordance with the constant current bias voltage CP and CN as the delay control voltage supplied from the delay time setting unit 4, a delay amount when delaying the inverted bit signal DQ is changed. インバータ52は、可変遅延バッファ53から供給された遅延反転ビット信号DDQの論理レベルを反転させたものを遅延データビットDDとしてFF3のデータ入力端子に供給する。 Inverter 52 supplies the data input terminal of FF3 those obtained by inverting the logic level of the supplied delayed inverted bit signal DDQ as delayed data bits DD from the variable delay buffer 53. 尚、インバータ52は、クロック信号経路中に含まれる上記インバータ2と略同一の遅延時間を有するものである。 The inverter 52 is one having the inverter 2 and the substantially same delay time included in the clock signal path. 例えば、インバータ2及び52の各々は、互いに同一のプロセスを用いて同一の素子サイズにて形成されている。 For example, each of inverters 2 and 52 are formed by the same element size using the same process with each other. これにより、製造プロセスのバラツキに起因する誤差を許容することができる。 Thus, it is possible to allow errors due to variations in the manufacturing process.

ラッチ回路としてのFF3 1 〜FF3 16の各々は、夫々に対応した遅延回路5 1 〜5 16から供給された遅延データビットDD 1 〜DD 16を、インバータ2 1 〜2 16を介して供給されたクロック信号の立ち上がりエッジタイミング毎に取り込み、これを取込データSD 1 〜SD 16として送出する。 Each FF3 1 ~FF3 16 as a latch circuit, the delayed data bits DD 1 Dd 16 supplied from the delay circuit 5 1-5 16 corresponding to the respective supplied via the inverter 2 1 to 2 16 uptake in every rising edge timing of the clock signal, and sends it as captured data SD 1 to SD 16.

遅延時間設定部4は、遅延回路5 1 〜5 16各々の遅延時間を個別に調整する遅延時間制御電圧として定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16を生成し、遅延回路5 1 〜5 16各々の可変遅延バッファ53に供給する。 Delay time setting unit 4 generates a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16 as the delay time control voltage for adjusting individually the delay circuit 5 1-5 16 each delay time, the delay circuit 5 1-5 16 supplies to each of the variable delay buffer 53. すなわち、遅延時間設定部4は、定電流バイアス電圧CP 1及びCN 1を遅延回路5 1の可変遅延バッファ53に供給し、定電流バイアス電圧CP 2及びCN 2を遅延回路5 2の可変遅延バッファ53に供給し、定電流バイアス電圧CP 3及びCN 3を遅延回路5 3の可変遅延バッファ53に供給する。 That is, the delay time setting unit 4, a constant current bias voltage supplied to CP 1 and CN 1 to the variable delay buffer 53 of the delay circuit 5 1, a constant current bias voltage variable delay buffer of the CP 2 and CN 2 delay circuit 5 2 is supplied to the 53 supplies a constant current bias voltage CP 3 and CN 3 to the variable delay buffer 53 of the delay circuit 3.

尚、遅延時間設定部4が生成すべき定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16各々の値は、予め設計段階におけるチップレイアウト処理(後述する)により、夫々個別に設定されている。 The delay time setting unit 4 should produce a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16 each value by the chip layout processing (described later) in advance the design stage, each is individually set there. すなわち、かかるチップレイアウト処理により、先ず、クロック配線CLLによる配線長に対応した、配線抵抗及び寄生容量に起因する遅延時間(配線遅延時間と称する)をFF3 1 〜FF3 16の各々毎に算出する。 That is, by such a chip layout processing, first, corresponding to the wiring length by the clock wiring CLL, it calculates the delay time caused by the wiring resistance and parasitic capacitance (referred to as a line delay time) to FF3 1 ~FF3 every 16 each. そして、各FF3毎に算出された遅延時間に対応した定電流バイアス電圧CP 1 〜CP 16 (CN 1 〜CN 16 )を生成させるべく遅延時間設定部4の設定を行うのである。 Then, it is carried out the setting of the constant current bias corresponding to the delay time calculated for each FF3 voltage CP 1 ~CP 16 (CN 1 ~CN 16) in order to produce a delay time setting unit 4.

尚、遅延時間設定部4としては、生成すべき定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16各々を、外部供給された制御信号によって任意に設定可能となる構成を採用しても良い。 As the delay time setting unit 4, a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16 respectively to be generated, be adopted a structure that enables arbitrarily set by the control signal externally supplied good.

図2は、可変遅延バッファ53の内部構成を示す図である。 Figure 2 is a diagram showing the internal configuration of the variable delay buffer 53.

図2に示すように、可変遅延バッファ53は、可変遅延インバータIV1及びIV2、コンデンサC1及びC2から構成される。 As shown in FIG. 2, the variable delay buffer 53, the variable delay inverters IV1 and IV2, a capacitor C1 and C2.

可変遅延インバータIV1は、pチャネルMOS(metal-oxide semiconductor)型のFET(Field effect transistor)であるトランジスタP1及びP2と、nチャネルMOS型のFETであるトランジスタN1及びN2とからなる。 Variable delay inverter IV1 includes transistors P1 and P2 are p-channel MOS (metal-oxide semiconductor) type FET (Field effect transistor), a transistor N1 and N2 Metropolitan are n-channel MOS-type FET.

トランジスタP1のゲート端子には、定電流バイアス電圧CPが供給されており、そのソース端子には電源電位VDDが印加されており、そのドレイン端子はトランジスタP2のソース端子に接続されている。 The gate terminal of the transistor P1 is supplied with a constant current bias voltage CP, and the power supply potential VDD is applied, a drain terminal is connected to the source terminal of the transistor P2 to its source terminal. トランジスタP1は、定電流バイアス電圧CPに応じた電流を生成しこれをそのドレイン端子を介してトランジスタP2のソース端子に送出する。 Transistor P1 sends it to generate a current corresponding to the constant current bias voltage CP to the source terminal of the transistor P2 via its drain terminal. トランジスタP2のゲート端子には、インバータ51から送出された反転ビット信号DQが印加されており、そのドレイン端子はラインL1に接続されている。 The gate terminal of the transistor P2, the inverted bit signal DQ sent from the inverter 51 is applied, the drain terminal is connected to the line L1. トランジスタP2は、反転ビット信号DQが論理レベル1に対応したレベルである場合にはオフ状態となる一方、反転ビット信号DQが論理レベル0に対応したレベルである場合にはオン状態となって、上記トランジスタP1のドレイン端子及びラインL1間を接続する。 Transistor P2, while the inverted bit signal DQ is turned off when a level corresponding to a logic level 1, if the inverted bit signal DQ is level corresponding to the logic level 0 is turned on, connecting the drain terminal and the line L1 of the transistor P1. すなわち、トランジスタP2がオン状態にある場合には、論理レベル1に対応した電源電位VDDがラインL1に印加される。 That is, when the transistor P2 is on, the power supply potential VDD corresponding to a logical level 1 is applied to the line L1. トランジスタN2のゲート端子には定電流バイアス電圧CNが供給されており、そのソース端子には接地電位GNDが印加されており、そのドレイン端子はトランジスタN1のソース端子に接続されている。 The gate terminal of the transistor N2 is supplied with the constant current bias voltage CN, to its source terminal and is applied with the ground potential GND, and its drain terminal is connected to a source terminal of the transistor N1. トランジスタN2には、定電流バイアス電圧CNに応じた電流が流れ込みこれをソース端子を介して出力する。 The transistor N2, a current corresponding to the constant current bias voltage CN flows so as to output it via the source terminal. トランジスタN1のゲート端子には、インバータ51から送出された反転ビット信号DQが印加されており、そのドレイン端子はラインL1に接続されている。 The gate terminal of the transistor N1 is inverted bit signal DQ sent from the inverter 51 is applied, the drain terminal is connected to the line L1. トランジスタN1は、反転ビット信号DQが論理レベル0に対応したレベルである場合にはオフ状態となる一方、反転ビット信号DQが論理レベル1に対応したレベルである場合にはオン状態となって、上記トランジスタN2のドレイン端子及びラインL1間を接続する。 Transistor N1, while the inverted bit signal DQ is turned off when a level corresponding to a logic level 0, if the inverted bit signal DQ is level corresponding to the logic level 1 is turned on, connecting the drain terminal and the line L1 of the transistor N2. すなわち、トランジスタN2がオン状態にある場合には、論理レベル0に対応した接地電位GNDがラインL1に印加される。 That is, the transistor N2 is when in the ON state, the ground potential GND corresponding to a logical level 0 is applied to line L1. ラインL1には、コンデンサC1の一端が接続されており、このコンデンサC1の他端には接地電位GNDが固定供給されている。 The line L1, one end of the capacitor C1 is connected, the ground potential GND is fixed supplied to the other end of the capacitor C1.

かかる構成により、可変遅延インバータIV1は、上記反転ビット信号DQの論理レベルを反転した信号をラインL1に送出する。 With this configuration, the variable delay inverter IV1 sends a signal obtained by inverting the logic level of the inverted bit signal DQ line L1. この際、定電流バイアス電圧CP及びCNに応じた電流がトランジスタP1及びP2、又はN2及びN1を介してラインL1に流れ、ラインL1に接続されているコンデンサC1を充電又は放電する。 At this time, a current corresponding to the constant current bias voltage CP and CN to flow to the line L1 through the transistors P1 and P2, or N2 and N1, to charge or discharge the capacitor C1 connected to the line L1. つまり、可変遅延インバータIV1は、供給された信号の論理反転を行うと共に、コンデンサC1の充放電を制御する充放電制御部として動作するのである。 In other words, the variable delay inverter IV1 is performs logical inversion of the signal supplied is to operate as a charge and discharge control unit for controlling the charging and discharging of the capacitor C1. ここで、定電流バイアス電圧CP及びCNに応じてラインL1上に流れる電流量が小なるほどコンデンサC1の充放電時間が長くなり、その充放電時間の分だけ、ラインL1に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。 Here, the charge and discharge time of the amount of current flowing on the line L1 in accordance with the constant current bias voltage CP and CN is small indeed capacitor C1 becomes longer, the rise of the amount corresponding to the charge and discharge time, sends the signal to the line L1 edge portion and the falling delay in the edge portion occurs. よって、可変遅延インバータIV1によってラインL1上に送出された、上記反転ビット信号DQの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、ビット信号BSとして次段の可変遅延インバータIV2に供給される。 Accordingly, sent on line L1 by the variable delay inverter IV1, signal obtained by inverting the logic level of the inverted bit signal DQ is passed through the delay time corresponding to the charge and discharge time, the next stage of the variable as a bit signal BS It is supplied to the delay inverter IV2. 尚、可変遅延インバータIV1には、これら定電流バイアス電圧CP及びCNとして、前述した如きクロック配線CLLによる配線遅延時間の1/2の遅延時間に対応した値が供給されている。 Incidentally, the variable delay inverters IV1, as these constant current bias voltages CP and CN, the value corresponding to 1/2 of the delay time of the wiring delay time due to such aforementioned clock wiring CLL is supplied.

このように、可変遅延インバータIV1及びコンデンサC1は、反転ビット信号DQが供給されると、この反転ビット信号DQの論理レベルを反転させた信号を、クロック配線CLLによる配線遅延時間の1/2の遅延時間だけ遅延させたものをビット信号BSとして次段の可変遅延インバータIV2に供給する。 Thus, the variable delay inverters IV1 and the capacitor C1, the inverted when the bit signal DQ is supplied, a signal obtained by inverting the logic level of the inverted bit signal DQ, the wiring delay time due to clock line CLL 1/2 of supplied to the next stage of the variable delay inverter IV2 a delayed by a delay time as the bit signal BS.

可変遅延インバータIV2は、pチャネルMOS型のFETであるトランジスタP3及びP4と、nチャネルMOS型のFETであるトランジスタN3及びN4とからなる。 Variable delay inverter IV2 includes transistors P3 and P4 is a p-channel MOS-type FET, consisting of transistors N3 and N4 Metropolitan are n-channel MOS-type FET.

トランジスタP3のゲート端子には、定電流バイアスとして定電流バイアス電圧CPが供給されており、そのソース端子には電源電位VDDが印加されており、そのドレイン端子はトランジスタP4のソース端子に接続されている。 The gate terminal of the transistor P3 is supplied with a constant current bias voltage CP as a constant current bias, and the power supply potential VDD is applied to its source terminal, a drain terminal connected to the source terminal of the transistor P4 there. トランジスタP3は、定電流バイアス電圧CPに応じた電流を生成しこれをそのドレイン端子を介してトランジスタP4のソース端子に送出する。 Transistor P3 sends this to generate a current corresponding to the constant current bias voltage CP to the source terminal of the transistor P4 via its drain terminal. トランジスタP4のゲート端子には、可変遅延インバータIV2から供給された上記ビット信号BSが印加されており、そのドレイン端子はラインL2に接続されている。 The gate terminal of the transistor P4, the variable delay and the bit signal BS supplied from the inverter IV2 is applied, the drain terminal is connected to the line L2. トランジスタP4は、ビット信号BSが論理レベル1に対応したレベルである場合にはオフ状態となる一方、ビット信号BSが論理レベル0に対応したレベルである場合にはオン状態となって、上記トランジスタP3のドレイン端子及びラインL2間を接続する。 Transistor P4, while the off state when the bit signal BS is level corresponding to a logic level 1, when the bit signal BS is level corresponding to the logic level 0 is turned on, the transistor connecting the drain terminal and the line L2 of P3. すなわち、トランジスタP4がオン状態にある場合には、論理レベル1に対応した電源電位VDDがラインL2に印加される。 That is, when the transistor P4 is in an ON state, the power supply potential VDD corresponding to a logical level 1 is applied to the line L2. トランジスタN4のゲート端子には定電流バイアス電圧CNが供給されており、そのソース端子には接地電位GNDが印加されており、そのドレイン端子はトランジスタN3のソース端子に接続されている。 The gate terminal of the transistor N4 is supplied with the constant current bias voltage CN, to its source terminal and is applied with the ground potential GND, and its drain terminal is connected to a source terminal of the transistor N3. トランジスタN4には、定電流バイアス電圧CNに応じた電流が流れ込みこれをそのソース端子から送出する。 The transistor N4, a current corresponding to the constant current bias voltage CN flows and sends this from the source terminal. トランジスタN3のゲート端子には、可変遅延インバータIV2から供給された上記ビット信号BSが印加されている。 The gate terminal of the transistor N3, the bit signal BS supplied from the variable delay inverter IV2 is applied. トランジスタN3のドレイン端子はラインL2に接続されている。 The drain terminal of the transistor N3 is connected to the line L2. トランジスタN3は、上記ビット信号BSが論理レベル0に対応したレベルである場合にはオフ状態となる一方、ビット信号BSが論理レベル1に対応したレベルである場合にはオン状態となって、上記トランジスタN4のドレイン端子及びラインL2間を接続する。 Transistor N3, while the bit signal BS is OFF state when a level corresponding to a logic level 0, when the bit signal BS is level corresponding to the logic level 1 is turned on, the connecting the drain terminal and the line L2 of the transistor N4. すなわち、トランジスタN4がオン状態にある場合には、論理レベル0に対応した接地電位GNDがラインL2に印加される。 That is, the transistor N4 is when in the ON state, the ground potential GND corresponding to a logical level 0 is applied to line L2. ラインL1には、コンデンサC2の一端が接続されており、このコンデンサC2の他端には接地電位GNDが固定供給されている。 The line L1, one end of the capacitor C2 is connected, the ground potential GND is fixed supplied to the other end of the capacitor C2.

かかる構成により、可変遅延インバータIV2は、上記ビット信号BSの論理レベルを反転した信号をラインL2に送出する。 With this configuration, the variable delay inverter IV2 sends a signal obtained by inverting the logic level of the bit signals BS to the line L2. この際、定電流バイアス電圧CP及びCNに応じた電流がトランジスタP3及びP4、又はN3及びN4を介してラインL2に流れ、ラインL2に接続されているコンデンサC2を充電又は放電する。 At this time, a current corresponding to the constant current bias voltage CP and CN to flow to the line L2 via the transistor P3 and P4, or N3 and N4, to charge or discharge the capacitor C2 that is connected to the line L2. つまり、可変遅延インバータIV2は、供給された信号の論理反転を行うと共に、コンデンサC2の充放電を制御する充放電制御部として動作するのである。 In other words, the variable delay inverter IV2, as well as performing logical inversion of the signal supplied is to operate as a charge and discharge control unit for controlling the charging and discharging of the capacitor C2. ここで、定電流バイアス電圧CP及びCNに応じてラインL2上に流れる電流量が小なるほどコンデンサC2の充放電時間が長くなり、その充放電時間の分だけ、ラインL2に送出された信号の立ち上がりエッジ部及び立ち下がりエッジ部に遅延が生じる。 Here, the charge and discharge time of the amount of current flowing on the line L2 in response to the constant current bias voltage CP and CN is small indeed capacitor C2 is increased, the rising of the amount corresponding to the charge and discharge time, it sends the signal to the line L2 edge portion and the falling delay in the edge portion occurs. よって、可変遅延インバータIV2によってラインL2上に送出された、ビット信号BSの論理レベルを反転した信号は、この充放電時間に対応した遅延時間を経た後、上記遅延反転ビット信号DDQとして次段のインバータ52に供給される。 Accordingly, sent on line L2 by the variable delay inverter IV2, signal obtained by inverting the logic level of the bit signal BS is passed through the delay time corresponding to the charge and discharge time, the next stage as the delay inverting bit signal DDQ It is supplied to the inverter 52. 尚、可変遅延インバータIV2には、これら定電流バイアス電圧CP及びCNとして、前述した如きクロック配線CLLによる配線遅延時間の1/2の遅延時間に対応した値が供給されている。 Incidentally, the variable delay inverter IV2, as these constant current bias voltages CP and CN, the value corresponding to 1/2 of the delay time of the wiring delay time due to such aforementioned clock wiring CLL is supplied.

このように、可変遅延インバータIV2及びコンデンサC2は、ビット信号BSが供給されると、このビット信号BSの論理レベルを反転させた信号を、クロック配線CLLによる配線遅延時間の1/2の遅延時間だけ遅延させたものを遅延反転ビット信号DDQとして次段のインバータ52に供給する第2遅延部となる。 Thus, the variable delay inverters IV2 and capacitor C2, the bit signal BS is supplied, a signal obtained by inverting the logic level of the bit signal BS, 1/2 of the delay time of the wiring delay time due to clock line CLL a second delay unit for supplying to the next-stage inverter 52 as a delay inversion bit signal DDQ a delayed only.

尚、上記コンデンサC1及びC2の各々は、クロック配線CLLと同一の配線材からなると共に、互いに同一層に形成された配線からなる複数の電極を平行に配置することによって得られるフリンジ容量を利用して構築されている。 Incidentally, each of the capacitors C1 and C2, as well as consisting of a clock line CLL same wiring material, utilizing a fringe capacitance obtained by arranging in parallel a plurality of electrodes comprising a wiring formed in the same layer from each other It has been constructed Te.

図3は、コンデンサC1及びC2各々の構造を上面側から眺めた正面図である。 Figure 3 is a front view as viewed from the top side of the capacitor C1 and C2 each structure.

図3に示すように、コンデンサC1及びC2の各々は、接地電位GNDを供給する為の帯状のグランド金属配線GLと、グランド金属配線GLに接続されておりこのグランド金属配線GLと交叉する方向に夫々伸長する複数の第1金属配線ML1からなる櫛歯形状の第1電極と、互いに隣接する第1金属配線ML1同士の間に1つずつ配置された複数の第2金属配線ML2からなる櫛歯形状の第2電極と、第2金属配線ML2各々の一端を共通に接続する金属配線PLと、からなる。 As shown in FIG. 3, each of the capacitors C1 and C2, in a direction intersecting the strip of ground metal line GL for supplying a ground potential GND, and is connected to the ground metal line GL and the ground metal line GL respectively a first electrode of the plurality of comb teeth shape composed of a first metal interconnection ML1 extending comb comprising a plurality of second metal wiring ML2 disposed one between the first metal wiring ML1 adjacent to each other a second electrode shape, and the metal wire PL for connecting the second metal interconnection ML2 each end to a common, made of. この際、第1金属配線ML1及び第2金属配線ML2は共にクロック配線CLLと同一の配線材であり、図3に示す如く、半導体チップ上において互いに平行に配置されている。 At this time, the first metal interconnect ML1 and the second metal wiring ML2 are both the same wiring member and clock wiring CLL, as shown in FIG. 3, are disposed parallel to each other on the semiconductor chip. また、図3に示されるコンデンサC1の金属配線PLが図2に示されるラインL1となり、コンデンサC2の金属配線PLがラインL2となる。 Also, next to the line L1 that metal wiring PL capacitor C1 shown in FIG. 3 is shown in FIG. 2, the metal wiring PL of the capacitor C2 is a line L2. 尚、上記した櫛歯形状の第1電極及び第2電極は、互いに半導体チップの同一層に形成されている。 The first electrode and the second electrode of the above-mentioned comb-tooth shape is formed on the same layer of the semiconductor chip to each other.

図3に示す構成によれば、第1金属配線ML1及び第2金属配線ML2間のフリンジ容量がコンデンサC1(C2)としての容量となる。 According to the configuration shown in FIG. 3, the fringe capacitance between the first metal interconnection ML1 and the second metal wiring ML2 serves as a capacitance as a capacitor C1 (C2). すなわち、第1電極として形成される第1金属配線ML1、及び第2電極として形成される第2金属配線ML2各々の配線長、或いは本数を制御することにより、その容量を変更して遅延時間の変更を行うことが可能となる。 That is, the second metal wiring ML2 each wire length that is formed as a first metal interconnection ML1, and the second electrode is formed as a first electrode, or by controlling the number, the delay time by changing the capacitance it is possible to make changes. そこで、後述するようにチップレイアウト処理において、可変遅延インバータIV1(IV2)及びコンデンサC1(C2)の1組で、クロック配線CLLによる配線遅延時間の1/2の遅延時間を有する遅延手段となるように、第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数が設定されている。 Therefore, the chip layout processing as described later, a set of variable delay inverter IV1 (IV2) and the capacitor C1 (C2), so that a delay means having a half of the delay time of the wiring delay time due to clock line CLL the wiring length of the first metal interconnection ML1 and the second metal wiring ML2, or the number is set. 尚、上述した如く、コンデンサC1及びC2は、クロック配線CLLと同一の配線材を用いて構築されているので、クロック配線CLLの製造上のバラツキに伴う配線遅延量のズレ分が、このコンデンサC1及びC2による遅延量にも同様に反映される。 Incidentally, as described above, the capacitors C1 and C2, because it is constructed using the same wiring material and the clock wiring CLL, deviation amount of wiring delay amount due to manufacturing variations of the clock wiring CLL is, the capacitor C1 and it is reflected as well in the delay amount by C2. これにより、実際に製造された製品段階において精度良くクロックスキューの相殺を行うことが可能となる。 Thus, it is possible to perform cancellation of accurately skew in actually manufactured product stage.

可変遅延バッファ53は、上記した如き可変遅延インバータIV1及びコンデンサC1と、可変遅延インバータIV2及びコンデンサC2との2段分の遅延手段により、インバータ51から供給された反転ビット信号DQを、クロック配線CLLによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号DDQとしてインバータ52に供給する。 The variable delay buffer 53, a variable delay inverters IV1 and the capacitor C1 such described above, the two stages of the delay means of the variable delay inverters IV2 and capacitor C2, an inverted bit signal DQ supplied from the inverter 51, the clock line CLL supplied to the inverter 52 which delayed by the wiring delay time due to the delay inverting bit signal DDQ. 例えば、遅延回路5 1に含まれる可変遅延バッファ53は、反転ビット信号DQが供給されると、これを、図1に示す如きインバータ1及び2 1間のクロック配線CLLによる配線遅延時間の分だけ遅延させたものを遅延反転ビット信号DDQとして、次段のインバータ52に供給する。 For example, the variable delay buffer 53 included in the delay circuit 5 1, the inverted bit signal DQ is supplied, which, by the amount of wiring delay time due to clock line CLL between the inverter 1 and 2 1 as shown in FIG. 1 as a delayed inverted bit signal DDQ a delayed, supplied to the next stage of the inverter 52. また、遅延回路5 16に含まれる可変遅延バッファ53は、反転ビット信号DQが供給されると、これを、図1に示す如きインバータ1及び2 16間のクロック配線CLLによる配線遅延時間分だけ遅延させたものを遅延反転ビット信号DDQとして、次段のインバータ52に供給する。 The variable delay buffer 53 included in the delay circuit 5 16, when the inverted bit signal DQ is supplied, this only interconnection delay caused by clock line CLL between the inverter 1 and 2 16 as shown in FIG. 1 delay as a delayed inverted bit signal DDQ what was supplied to the next-stage inverter 52.

以上の如く、遅延回路5 1 〜5 16の各々には、クロックパッドPCD及び各FF3間のクロック信号経路中に含まれている論理素子(インバータ1、2)の遅延時間に伴うクロックスキュー分を相殺すべく、このクロック信号経路中に含まれる論理素子と同一数だけこの論理素子と同一の論理素子(インバータ51、52)が直列に接続されてなる第1遅延部が含まれている。 As mentioned above, each of the delay circuits 5 1 to 5 16, the clock skew amount due to the delay time of the logic elements (inverters 1) contained in the clock signal path between the clock pad PCD and each FF3 to offset, logical elements by the same number as the logic elements and the same logic elements (inverter 51, 52) includes the first delay unit which are connected in series contained in the clock signal path.

更に、遅延回路5 1 〜5 16各々には、FF3 1 〜3 16の各々にクロック信号を伝送するクロック配線CLLによる配線遅延時間に伴うクロックスキュー分を相殺すべく、第2の遅延部として可変遅延バッファ53が設けられている。 Further, the delay circuit 5 1-5 16 respectively, in order to offset the skew amount due to the wiring delay time due to clock line CLL for transmitting a clock signal to each of the FF3 1 to 3 16, variable as a second delay unit delay buffer 53 is provided.

よって、このような遅延回路5 1 〜5 16を備えた図1に示す如きデータ取込部によれば、例えFF3 1 〜3 16の各々毎にクロック配線長が異なっていても、クロックスキューを生じさせることなくFF3 1 〜3 16各々において入力データビットD 1 〜D 16の取り込みが為されるようになる。 Therefore, according to the data taking unit as shown in FIG. 1 having such a delay circuit 5 1 to 5 16, even with different clock wiring length per each FF3 1 to 3 16 example, a clock skew occurs causing FF3 1 to 3 16 in each of the input data bits D 1 to D 16 uptake without is to be made.

また、かかる構成によれば、クロック信号経路を設計するにあたり、波形整形用素子用の論理素子(インバータ1、2)だけをクロック信号経路に設ければよいので、クロックスキューの発生を抑制する為のクロックツリーを構築する処理を行うものに比して、設計が容易化される。 Further, according to such a configuration, in designing a clock signal path, since it is sufficient to provide only a logic device for waveform shaping device (inverters 1) to the clock signal path, to suppress the occurrence of skew compared to those performed in the process of constructing the clock tree, the design is facilitated.

更に、クロック配線CLLの配線長が長くなったが故に配線遅延時間が大幅に大となる場合にも、図2に示す如き構成を有する可変遅延バッファ53だけで各種の配線遅延時間を相殺することができるので、複数のインバータを配線遅延時間の分だけ直列に接続した構成を採用する場合に比して、チップ占有面積を小さくすることが可能となる。 Furthermore, if it because wiring delay line length is long clock wiring CLL becomes considerably larger, to offset various wiring delay only the variable delay buffer 53 having the structure shown in FIG. 2 since it is, as compared with the case of employing a configuration in which a plurality of inverters connected in series by the amount of wiring delay time, it is possible to reduce the chip area occupied.

このように、図1に示すデータ取込部によれば、クロックスキューを低減させる為のクロックツリー構造を考慮した設計、或いはデータパッド及びFF3間のデータ配線長をクロック配線長に合わせ込むような設計の如き複雑な設計を行うことなく、セットアップタイム及びホールドタイムに対して十分なマージンを確保することが可能となる。 Thus, according to the data acquisition unit shown in FIG. 1, such as Design for clock tree structure for reducing the clock skew, or the data wiring length between the data pad and FF3 Komu suit clock wiring length without performing such complicated design design, it is possible to secure a sufficient margin for the setup time and hold time. 従って、クロックスキューを低減させ得るクロックツリーを構築したが故に遅延手段としての論理素子の直列段数が長大となる、或いはデータ配線長がクロック配線長に合わせて長大となることは無いので、これらの設計手法を採用した場合に比して、チップ占有面積を小さくすることが可能となる。 Accordingly, the series number of stages of logic elements as but because the delay means to construct a clock tree that may reduce clock skew becomes long, or the data wiring length is never a long to fit clock wiring length thereof as compared with the case of employing the design method, it is possible to reduce the chip area occupied.

次に、LSI設計支援装置によって為される上記データ取込部に対するチップレイアウト処理について、図4に示すチップレイアウトフローに従って説明する。 Next, the chip layout process for the data acquisition unit to be performed by the LSI design support apparatus will be described in accordance with a chip layout flow shown in FIG.

先ず、LSI設計支援装置は、図1に示すデータ取込部の回路図データに基づき、入力データビットD 1 〜D 16各々に対応したデータパッドPD、及び入力クロック信号CLKに対応したクロックパッドPCD各々の半導体チップ上における配置位置を設定する(ステップS1)。 First, LSI design support device, based on the circuit diagram data of the data acquisition unit shown in FIG. 1, the input data bits D 1 to D 16 data pads PD corresponding to each, and clock pad PCD corresponding to the input clock signal CLK setting the position on each of the semiconductor chips (step S1). すなわち、LSI設計支援装置は、図5に示すように、入力データビットD 1 〜D 16各々に対応したデータパッドPDを半導体チップの外周に沿って連続して配置し、その中央の位置、つまり入力データビットD 8に対応したデータパッドPDと、入力データビットD 9に対応したデータパッドPDとの間に、入力クロック信号CLKに対応したクロックパッドPCDを半導体チップの外周に沿って配置する。 That, LSI design support device, as shown in FIG. 5, are continuously arranged along the data pad PD corresponding to the input data bits D 1 to D 16 each on the outer periphery of the semiconductor chip, the position of the center, i.e. a data pad PD corresponding to the input data bits D 8, between the data pads PD corresponding to the input data bits D 9, arranged along a clock pad PCD corresponding to the input clock signal CLK to the periphery of the semiconductor chip. 尚、クロックパッドPCDを配置する位置は、必ずしも入力データビットD 1 〜D 16各々に対応して連続配置されたデータパッドPD群の中央の位置である必要はなく、例えば図6に示すように、入力データビットD 6に対応したデータパッドPDと、入力データビットD 7に対応したデータパッドPDとの間に配置するようにしても良い。 The position to place the clock pad PCD is not necessarily correspond to the input data bits D 1 to D 16 each is a central position of the continuous data arranged pads PD group, for example, as shown in FIG. 6 a data pad PD corresponding to the input data bits D 6, may be disposed between the data pads PD corresponding to the input data bit D 7. 要するに、クロック信号の供給元となるクロックパッドPCDが、入力データビットの供給元となるデータパッドPDに挟まれた形態で半導体チップ上に配置されていれば良いのである。 In short, the clock pad PCD as a supply source of the clock signal is than may be disposed on the semiconductor chip sandwiched data pad PD serving as a supply source of the input data bits form. このようなデータパッドPD及びクロックパッドPCDの配置により、最もクロック配線長が長くなるクロック信号経路での配線長を短くすることができるので、最大クロックスキュー量に対する低減が図られる。 By this arrangement of the data pads PD and clock pad PCD, it is possible to shorten the wiring length of the clock signal path most clock wiring length becomes longer, reducing to the maximum amount of clock skew can be reduced.

次に、LSI設計支援装置は、図7に示すように、入力データビットD 1 〜D 16各々に対応したデータパッドPDの近傍に、夫々に対応した遅延回路5 1 〜5 16及びFF3 1 〜3 16を配置し、クロックパッドPCDの近傍にインバータ1を配置し、FF3 1 〜3 16各々の近傍にインバータ2 1 〜2 16を配置し、更に、遅延時間設定部4を配置すべき設定を行う(ステップS2)。 Next, LSI design support device, as shown in FIG. 7, the input to the vicinity of the data bits D 1 to D 16 each data pad PD corresponding delay corresponding to each circuit 5 1 to 5 16 and FF3 1 ~ 3 16 was placed, the inverter 1 is arranged in the vicinity of the clock pad PCD, the inverter 2 1 to 2 16 was arranged in the vicinity of FF3 1 to 3 16 respectively, further, the setting should be placed the delay time setting unit 4 (step S2).

次に、LSI設計支援装置は、図7に示す如く、データパッドPD、遅延回路5及びFF3間を接続し、遅延時間設定部4及び遅延回路5間を接続し、クロックパッドPCD及びインバータ1間を接続し、各FF3 1 〜3 16及びインバータ2 1 〜2 16間を接続し、インバータ1及びインバータ2 1 〜2 16各々間をクロック配線CLLにて接続すべき配線パターンを設定する(ステップS3)。 Next, LSI design support device, as shown in FIG. 7, the data pad PD, connected between the delay circuit 5 and FF3, connects the setting unit 4 and the delay circuit 5 delay time, clock pad PCD and between the inverter 1 connect, connects the respective FF3 1 to 3 16 and the inverter 2 1 to 2 16, to set the wiring pattern to be connected between the inverter 1 and the inverter 2 1 to 2 16, respectively by the clock wiring CLL (step S3 ).

次に、LSI設計支援装置は、FF3 1 〜3 16の各々毎にクロック配線CLLによる配線長を測定し、FF3 1 〜3 16毎の各配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間HDT 1 〜HDT 16を求める(ステップS4)。 Next, LSI design support apparatus, FF3 1 to 3 16 a wiring length as measured by the clock wiring CLL per each, corresponding to each wiring length of FF3 1 to 3 every 16, wiring delay based on the parasitic capacitance and resistance determining the time HDT 1 ~HDT 16 (step S4).

次に、LSI設計支援装置は、上記した配線遅延時間HDT 1 〜HDT 16の各々毎に、その配線遅延時間HDTの1/2の遅延時間に対応した定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16を算出する(ステップS5)。 Next, LSI design support apparatus, each respective interconnection delay HDT 1 ~HDT 16 described above, a constant current bias voltage CP 1 ~ CP 16 and CN corresponding to half the delay time of the wiring delay time HDT calculating a 1 -CN 16 (step S5).

次に、LSI設計支援装置は、ステップS5で算出された定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16を生成させるべく、遅延時間設定部4の素子構築を行う(ステップS6)。 Next, LSI design support apparatus, in order to generate a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16 calculated in the step S5, performs an element construction of the delay time setting unit 4 (step S6). 例えば、LSI設計支援装置は、遅延時間設定部4として、定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16を夫々出力するMOS構造のトランジスタを構築する。 For example, LSI design support apparatus, a delay time setting unit 4, to build a transistor of MOS structure that respective outputs a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16. 又、LSI設計支援装置は、遅延時間設定部4を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から1つを選択しこれを定電流バイアス電圧CP(CN)として出力する16系統のマルチプレクサとで形成する。 Also, LSI design support apparatus, selects a delay time setting unit 4, a bias voltage generating circuit for generating a plurality of constant current bias voltage consisting of mutually different voltage values, one from among the plurality of constant current bias voltage was formed in 16 lines of multiplexers outputs it as a constant current bias voltage CP (CN). この際、LSI設計支援装置は、上記ステップS5で算出した定電流バイアス電圧を固定選択させるべく各マルチプレクサのレイアウトの修正を行う。 In this case, LSI design support apparatus performs the correction of the layout of each multiplexer to be fixed selected constant current bias voltage calculated at the step S5.

次に、LSI設計支援装置は、上記した配線遅延時間HDT 1 〜HDT 16の各々毎に算出した配線遅延時間HDTの1/2の遅延時間に基づき、遅延回路5 1 〜5 16各々に設けられている可変遅延バッファ53のコンデンサC1及びC2の素子構築を行う(ステップS7)。 Next, LSI design support device, based on half the delay time of the wiring delay time HDT calculated for each respective wiring delay HDT 1 ~HDT 16 described above, is provided to the delay circuit 5 1-5 16 each and performing element construction of the capacitors C1 and C2 of the variable delay buffer 53 (step S7). すなわち、LSI設計支援装置は、上記した定電流バイアス電圧CP及びCNが可変遅延インバータIV1(IV2)に供給された場合に、1組の可変遅延インバータIV及びコンデンサCが、この[HDT/2]の遅延時間を有する遅延手段となるように、図3に示す如き、第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を設定する。 That, LSI design support device, when a constant current bias voltage CP and CN as described above is supplied to the variable delay inverter IV1 (IV2), 1 set of variable delay inverter IV and the capacitor C, the [HDT / 2] as a delay means having a delay time of, as shown in FIG. 3, the wiring length of the first metal interconnection ML1 and the second metal wiring ML2, or set the number. 或いは、予め初期設定されている第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を、定電流バイアス電圧CP及びCNに応じて修正するようにしても良い。 Alternatively, it may be the wiring length of the first metal interconnection ML1 and the second metal wiring ML2 that has been previously initialized, or the number, so as to modify in accordance with the constant current bias voltage CP and CN. 尚、データパッドPD各々の近傍には図7に示す如きグランド金属配線GLが形成されており、このグランド金属配線GLに沿って図3に示すようにコンデンサC1及びC2が形成される。 Incidentally, in the vicinity of the data pads PD each are formed ground metal line GL as shown in FIG. 7, the capacitors C1 and C2 as shown in FIG. 3 along the ground metal line GL is formed.

以上の如き、チップレイアウト処理により、例えFF3 1 〜3 16の各々毎にクロック配線長が異なっていても、図1に示す如きクロックスキューを生じさせることがないクロック同期型のデータ取込部が構築される。 Above-mentioned, the chip layout processing, even FF3 1 even though -3 16 each clock wiring length for each of different data acquisition unit of the causes that no clock synchronous type resulting clock skew as shown in Figure 1 It is built.

尚、上記実施例においては、FF3 1 〜3 16毎の配線遅延時間HDT 1 〜HDT 16に基づき、遅延回路5 1 〜5 16各々の可変遅延バッファ53の遅延時間を個別に調整することによりクロックスキューを略0にしている。 In the above embodiment, clock by based on interconnection delay HDT 1 ~HDT 16 of FF3 1 to 3 every 16 adjusts individually the delay time of the delay circuit 5 1-5 16 each of the variable delay buffers 53 It has a queue to substantially zero. しかしながら、FF3 1 〜3 16各々のホールドタイム及びセットアップタイムが規定の範囲内に収まるならば、配線遅延時間HDT 1 〜HDT 16の内の1つだけを用いて、遅延回路5 1 〜5 16各々の可変遅延バッファ53の遅延時間を全て同一値に調整するようにしても良い。 However, FF3 1 if to 3 16 Each of the hold time and setup time falls within a prescribed range, using only one of the line delay time HDT 1 ~HDT 16, the delay circuit 5 1-5 16 each all the delay time of the variable delay buffer 53 may be adjusted to the same value.

図8は、かかる点に鑑みて為された図1に示す如きデータ取込部の他の一例を示す図である。 Figure 8 is a diagram showing another example of such data acquisition unit shown in FIG. 1 has been made in consideration of the above points.

尚、図8に示す構成においては、図7に示される遅延時間設定部4に代わり遅延時間設定部40を採用し、遅延回路5 1 〜5 16各々の可変遅延バッファ53に対して共通の定電流バイアス電圧CP及びCNが供給される点を除く他の構成は、図7に示すものと同一である。 In the configuration shown in FIG. 8, adopted instead delay time setting unit 40 to the delay time setting unit 4 shown in FIG. 7, a common constant to the delay circuit 5 1-5 16 each of the variable delay buffers 53 other configurations except for the point that the current bias voltage CP and CN are supplied is the same as that shown in FIG. この際、遅延時間設定部40は、遅延回路5 1 〜5 16各々に対する遅延量に対応した定電流バイアス電圧CP及びCNを生成し、遅延回路5 1 〜5 16各々の可変遅延バッファ53に供給する。 At this time, the delay time setting unit 40 generates a constant current bias voltage CP and CN corresponding to the delay amount for the delay circuit 5 1 to 5 16, respectively, supplied to the delay circuit 5 1-5 16 each of the variable delay buffers 53 to.

ここで、図8に示す構成を採用する場合、LSI設計支援装置は、図4に代わり図9に示すチップレイアウトフローに従って、このデータ取込部のチップレイアウト処理を実行する。 Here, when adopting the configuration shown in FIG. 8, LSI design support apparatus according chip layout flow shown in place 9 in FIG. 4, to perform the chip layout processing of the data acquisition unit.

先ず、LSI設計支援装置は、図8に示すデータ取込部の回路図データに基づき、図5又は図6に示すように、入力データビットD 1 〜D 16各々に対応したデータパッドPD、及び入力クロック信号CLKに対応したクロックパッドPCD各々のチップ上における配置位置を設定する(ステップS11)。 First, LSI design support device, based on the circuit diagram data of the data acquisition unit shown in FIG. 8, as shown in FIG. 5 or FIG. 6, the input data bits D 1 to D 16 each data pad PD corresponding, and setting the position of the clock pad PCD each chip corresponding to the input clock signal CLK (step S11).

次に、LSI設計支援装置は、図10に示すように、入力データビットD 1 〜D 16各々に対応したデータパッドPDの近傍に、夫々に対応した遅延回路5 1 〜5 16及びFF3 1 〜3 16を配置し、クロックパッドPCDの近傍にインバータ1を配置し、FF3 1 〜3 16各々の近傍にインバータ2 1 〜2 16を配置し、更に、遅延時間設定部40を配置すべき設定を行う(ステップS12)。 Next, LSI design support device, as shown in FIG. 10, the input data in the vicinity of the bit D 1 to D 16 corresponding to each data pad PD, respectively to the corresponding delay circuits 5 1 to 5 16 and FF3 1 ~ 3 16 was placed, the inverter 1 is arranged in the vicinity of the clock pad PCD, the inverter 2 1 to 2 16 was arranged in the vicinity of FF3 1 to 3 16 respectively, further, the setting should be placed the delay time setting unit 40 (step S12).

次に、LSI設計支援装置は、図10に示す如く、データパッドPD、遅延回路5及びFF3間を接続し、遅延時間設定部40及び遅延回路5間を接続し、クロックパッドPCD及びインバータ1間を接続し、各FF3 1 〜3 16及びインバータ2 1 〜2 16間を接続し、インバータ1及びインバータ2 1 〜2 16各々間をクロック配線CLLにて接続すべき配線パターンを設定する(ステップS13)。 Next, LSI design support device, as shown in FIG. 10, data pads PD, connected between the delay circuit 5 and FF3, connects the setting unit 40 and the delay circuit 5 delay time, clock pad PCD and between the inverter 1 connect, connects the respective FF3 1 to 3 16 and the inverter 2 1 to 2 16, to set the wiring pattern to be connected between the inverter 1 and the inverter 2 1 to 2 16, respectively by the clock wiring CLL (step S13 ).

次に、LSI設計支援装置は、FF3 1 〜3 16各々毎のクロック配線CLLによる配線長を測定し、各配線長の中間の配線長に対応した、寄生容量及び抵抗に基づく配線遅延時間HDTを求める(ステップS14)。 Next, LSI design support apparatus measures the wiring length by the clock wiring CLL of FF3 1 to 3 16 per each corresponding to the middle of the wiring length of each wiring length, wiring delay time HDT based on parasitic capacitance and resistance seek (step S14).

次に、LSI設計支援装置は、上記した配線遅延時間HDTの1/2の遅延時間に対応した定電流バイアス電圧CP及びCNを算出する(ステップS15)。 Next, LSI design support apparatus calculates a constant current bias voltage CP and CN corresponding to 1/2 of the delay time of the wiring delay time HDT described above (step S15).

次に、LSI設計支援装置は、ステップS15で算出された定電流バイアス電圧CP及びCNを生成させるべく、遅延時間設定部40の素子構築を行う(ステップS16)。 Next, LSI design support apparatus, in order to generate a constant current bias voltage CP and CN calculated in step S15, performs a device construction of the delay time setting unit 40 (step S16). 例えば、遅延時間設定部40を、夫々異なる電圧値からなる複数の定電流バイアス電圧を生成するバイアス電圧生成回路と、これら複数の定電流バイアス電圧の内から1つを選択しこれを定電流バイアス電圧CP及びCNとして出力するマルチプレクサとで形成する。 For example, a delay time setting unit 40, respectively different and the bias voltage generating circuit for generating a plurality of constant-current bias voltage having a voltage value, selects one from among the plurality of constant-current bias voltage which a constant current bias formed by a multiplexer for outputting a voltage CP and CN. この際、LSI設計支援装置は、上記ステップS15で算出した定電流バイアス電圧を固定選択させるべくマルチプレクサのレイアウトを修正する。 In this case, LSI design support device modifies the layout of the multiplexer in order to fixing selecting a constant current bias voltage calculated in step S15.

次に、LSI設計支援装置は、上記した配線遅延時間HDTの1/2の遅延時間を算出し、夫々が、この[HDT/2]の遅延時間を有する遅延手段となるように、遅延回路5 1 〜5 16各々に設けられている可変遅延バッファ53のコンデンサC1及びC2各々の素子構築を行う(ステップS17)。 Next, LSI design support device, as described above to calculate the delay time of 1/2 of the line delay time HDT, is respectively, the delay means having a delay time of [HDT / 2], the delay circuit 5 1-5 16 performs capacitors C1 and C2 each element construction of the variable delay buffer 53 provided in each (step S17). すなわち、LSI設計支援装置は、上記した定電流バイアス電圧CP及びCNが可変遅延インバータIV1(IV2)に供給された場合に、1組の可変遅延インバータIV及びコンデンサCが、この[HDT/2]の遅延時間を有する遅延手段となるように、図3に示す如き、各々の第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を設定する。 That, LSI design support device, when a constant current bias voltage CP and CN as described above is supplied to the variable delay inverter IV1 (IV2), 1 set of variable delay inverter IV and the capacitor C, the [HDT / 2] as a delay means having a delay time of, as shown in FIG. 3, the wiring length of the first metal interconnection ML1 and the second metal wiring ML2 of each, or set the number. 或いは、予め初期設定されている第1金属配線ML1及び第2金属配線ML2の配線長、或いは本数を、定電流バイアス電圧CP及びCNに応じて修正するようにしても良い。 Alternatively, it may be the wiring length of the first metal interconnection ML1 and the second metal wiring ML2 that has been previously initialized, or the number, so as to modify in accordance with the constant current bias voltage CP and CN.

図9に示すチップレイアウト処理によれば、全ての遅延回路5 1 〜5 16は、クロック配線長が最大となるクロック信号経路での配線遅延時間と、配線長が最小となるクロック信号経路での配線遅延時間との中間の遅延時間を有する遅延手段となる。 According to the chip layout processing shown in FIG. 9, all the delay circuits 5 1 to 5 16, a line delay time of the clock signal path a clock wiring length is maximum, at the clock signal path wiring length is minimum a delay means having an intermediate delay time of the wiring delay time.

かかる構成によれば、例えFF3 1 〜3 16の各々毎にクロック配線長が異なっていても、各FF3は、動作保証内のホールドタイム及びセットアップタイムにて、クロック信号に応じたデータ取り込みを行うことが可能となる。 According to such a configuration, even if the clock wiring length differs for each respective FF3 1 to 3 16 example, each FF3, at hold time and setup time in operation guarantees, performs data acquisition in response to the clock signal it becomes possible.

この際、図8に示す構成を採用すれば、定電流バイアス電圧CP及びCNを遅延回路5 1 〜5 16に伝送する為の配線が2本だけとなるので、図1及び図7に示す如き、定電流バイアス電圧CP 1 〜CP 16及びCN 1 〜CN 16を伝送する為の配線が32本必要となる構成を採用した場合に比して、占有するチップ面積を小さくすることが可能となる。 In this case, by adopting the structure shown in FIG. 8, the wiring for transmitting a constant current bias voltage CP and CN to the delay circuit 5 1 to 5 16 it is only two, as shown in FIGS. 1 and 7 , as compared with the case where the wiring for transmitting a constant current bias voltage CP 1 ~ CP 16 and CN 1 -CN 16 has adopted the 32 required to become configured, it is possible to reduce the chip area occupied .

尚、図8及び図10に示す構成では、クロック配線CLLの配線長が最大となるFF3 1及びFF3 16各々と、クロック配線CLLの配線長が最小となるFF3 8及びFF3 9各々とでは、クロックスキューの量が異なることになる。 In the configuration shown in FIGS. 8 and 10, in the FF3 1 and FF3 16 each wiring length of the clock line CLL is maximized, and FF3 8 and FF3 9 each wiring length is minimum clock wiring CLL is Crocus the amount of the queue will be different.

そこで、この配線長の違いによるスキュー分を相殺するように、遅延回路5及びFF3の間、並びに、インバータ2及びFF3の間に遅延素子を挿入するようにしても良い。 Therefore, the wiring length to offset the skew caused by the difference between the delay circuit 5 and FF3, and may be inserted a delay element between the inverter 2 and FF3.

図11は、かかる点に鑑みて為された、図10に示す構成の変形例を示す図である。 11 was made in view of such a point is a diagram showing a variant of the configuration shown in FIG. 10.

図11に示す構成では、遅延素子DL1〜DL7を遅延回路5 2 〜5 8及びFF3 2 〜3 8間に夫々挿入し、遅延素子DL11〜DL17を遅延回路5 15 〜5 9及びFF3 15 〜3 9間に夫々挿入する。 In the configuration shown in FIG. 11, and respectively insert the delay element DL1~DL7 between the delay circuit 5 2-5 8 and FF3 2 to 3 8, delays the delay element DL11~DL17 circuit 5 15-5 9 and FF3 15 to 3 respectively inserted between the 9. 更に、遅延素子DLC1〜DLC7をインバータ2 2 〜2 8及びFF3 2 〜3 8間に夫々挿入し、遅延素子DLC11〜DLC17をインバータ2 15 〜2 9及びFF3 15 〜3 9間に夫々挿入する。 Further, a delay element DLC1~DLC7 respectively inserted between the inverter 2 2-2 8 and FF3 2 to 3 8, the delay element DLC11~DLC17 respectively inserted between the inverter 2 15-2 9 and FF3 15 to 3 9. 尚、クロック配線CLLの配線長が最大となるFF3 1及びFF3 16に対しては、このような遅延素子を挿入しない。 The wiring length of the clock line CLL is for the FF3 1 and FF3 16 as a maximum, not inserting such delay element.

ここで、遅延素子DL1及びDLC1の各々は、インバータ1及び2 1間のクロック配線CLLによる配線遅延時間である最大配線遅延時間と、インバータ1及び2 2間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Here, each of the delay elements DL1 and DLC1 is the maximum line delay time by the clock wiring CLL between the inverter 1 and 2 1 a wiring delay time, between the inverter 1 and 2 2 of the wiring delay time due to clock line CLL a delay element having a delay time corresponding to the time difference. また、遅延素子DL2及びDLC2の各々は、上記した最大配線遅延時間と、インバータ1及び2 3間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Also, each of the delay elements DL2 and DLC2 is the delay elements having a maximum line delay time as described above, the clock wiring delay time corresponding to the time difference between the wiring delay time due to CLL between the inverter 1 and 2 3. また、遅延素子DL3及びDLC3の各々は、上記した最大配線遅延時間と、インバータ1及び2 4間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Also, each of the delay elements DL3 and DLC3 is the delay elements having a maximum line delay time as described above, the clock wiring delay time corresponding to the time difference between the wiring delay time due to CLL between the inverter 1 and 2 4. また、遅延素子DL11及びDLC11の各々は、インバータ1及び2 16間のクロック配線CLLによる配線遅延時間、つまり最大配線遅延時間と、インバータ1及び2 15間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Also, each of the delay elements DL11 and DLC11 the wiring delay time due to clock line CLL between the inverter 1 and 2 16, i.e. the maximum line delay time, the time difference between the line delay time by the clock wiring CLL between the inverter 1 and 2 15 a delay element having a delay time corresponding to. また、遅延素子DL12及びDLC12の各々は、上記した最大配線遅延時間と、インバータ1及び2 14間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Also, each of the delay elements DL12 and DLC12 is the delay elements having a maximum line delay time as described above, the clock wiring delay time corresponding to the time difference between the wiring delay time due to CLL between the inverter 1 and 2 14. また、遅延素子DL13及びDLC13の各々は、上記した最大配線遅延時間と、インバータ1及び2 13間のクロック配線CLLによる配線遅延時間との時間差に対応した遅延時間を有する遅延素子である。 Also, each of the delay elements DL13 and DLC13 is the delay elements having a maximum line delay time as described above, the clock wiring delay time corresponding to the time difference between the wiring delay time due to CLL between the inverter 1 and 2 13. 尚、これら遅延素子DL1〜DL7、DLC1〜DLC7、DL11〜DL17、DLC11〜DLC17としては、インバータ、オアゲート、アンドゲートの如き論理素子を直列に接続することにより、該当する遅延量を得るようにしたものでも良い。 Note that these delay elements DL1~DL7, DLC1~DLC7, DL11~DL17, as the DLC11~DLC17, inverter, OR gate, by connecting the such logic elements of the AND gate in series so as to obtain a delay amount corresponding it may be one.

図11に示される構成によれば、全てのFF3 1 〜3 16のクロックスキューを略0にすることが可能となるので、図10に示される構成に比してホールドタイム及びセットアップタイムに対するマージンを高めることができる。 According to the configuration shown in FIG. 11, since it is the clock skew all FF3 1 to 3 16 to approximately zero is possible, a margin for hold time and setup time as compared to the configuration shown in FIG. 10 it is possible to increase.

尚、図2に示される可変遅延バッファ53においては、配線遅延時間に対応した遅延時間を得るべく可変遅延インバータIV1及びコンデンサC1にてその配線遅延時間の50%分の遅延を担い、可変遅延インバータIV2及びコンデンサC2にて残りの50%分の遅延を担うようにしているが、その配分は50%に限定されない。 Incidentally, the variable delay buffer 53 shown in FIG. 2, responsible of 50% of the delay of the line delay time by the variable delay inverters IV1 and capacitors C1 to obtain a delay time corresponding to the wiring delay time, the variable delay inverter and to bear the delay of the remaining 50% portion by IV2 and the capacitor C2, its distribution is not limited to 50%. 要するに、可変遅延インバータIV1及びコンデンサC1に上記した配線遅延時間のN%(Nは正の実数)の遅延時間を割り当て、可変遅延インバータIV2及びコンデンサC2に配線遅延時間の(100−N)%の遅延時間を割り当てるようにすれば良いのである。 In short, the variable delay inverters IV1 and N% of line delay time as described above in the capacitor C1 (N is a positive real number) assigned a delay time of variable delay inverters IV2 and line delay time in the capacitor C2 (100-N)% of it can I to assign the delay time.

また、図2に示す可変遅延バッファ53では、データの立ち上がりエッジ部及び立ち下がりエッジ部の双方においてその遅延時間を同一とする為、2つの可変遅延インバータIV1及びIV2を直列に接続するようにしているが、1つ或いは3個以上の可変遅延インバータIVを直列に接続した構成を採用しても良い。 Further, in the variable delay buffer 53 shown in FIG. 2, for the delay time the same in both rising edges and falling edges of the data, so as to connect the two variable delay inverters IV1 and IV2 in series are, or may be employed a configuration in which connecting one or three or more variable delay inverter IV in series. この際、充放電制御部としての可変遅延インバータIVの数K(K:正の整数)に対し、充放電制御部IV及びコンデンサCによる1組分の遅延量は、クロック配線長に基づく遅延量の1/Kとする。 In this case, the number K of the variable delay inverter IV as charge and discharge control unit: For (K a positive integer), the delay amount of one set by the charge and discharge control unit IV, and capacitor C, the delay amount based on the clock wiring length and of 1 / K.

また、上記実施例においては、データパッドPDを入力データビットD 1 〜D 16の供給元としているが、前段のラッチ回路(フリップフロップ)を供給元としても良い。 Further, in the above embodiment, although the data pad PD and source of the input data bits D 1 to D 16, the front stage of the latch circuit (flip-flop) may be source.

また、図1又は図8に示される遅延回路5では、可変遅延バッファ53の前段にインバータ51、可変遅延バッファ53の後段にインバータ52を接続するようにしているが、これらインバータ51、可変遅延バッファ53及びインバータ52の配列順は、かかる形態に限定されるものではない。 Further, the delay circuit 5 shown in FIG. 1 or FIG. 8, the inverter 51 in front of the variable delay buffer 53, but the subsequent stage of the variable delay buffer 53 so as to connect the inverter 52, inverters 51, variable delay buffer 53 and the arrangement order of the inverter 52 is not limited to such embodiments. 例えば、インバータ51及び52を直接接続し、その前段に可変遅延バッファ53を設けるようにしても良く、又、インバータ51及び52を直接接続し、その後段に可変遅延バッファ53を設けるようにしても良い。 For example, to connect the inverters 51 and 52 directly, may be provided with a variable delay buffer 53 in the previous stage, and to connect the inverters 51 and 52 directly, be provided with a variable delay buffer 53 in a subsequent stage good.

1 〜3 16 FF(フリップフロップ) 3 1 ~3 16 FF (flip-flop)
4、20 遅延時間設定部5 1 〜5 16遅延回路53 可変遅延バッファC1、C2 コンデンサIV1、IV2 可変遅延インバータ 4,20 delay time setting unit 5 1 to 5 16 delay circuit 53 variable delay buffer C1, C2 capacitor IV1, IV2 variable delay inverter

Claims (18)

  1. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路であって、 A semiconductor integrated circuit comprising a latch circuit for capturing data bits in synchronization with a clock signal,
    前記データビットの供給元及び前記ラッチ回路のデータ入力端子間に接続された遅延回路と、前記クロック信号の供給元から当該クロック信号を前記ラッチ回路のクロック入力端子に伝送するクロック信号経路と、を有し、 A delay circuit connected between the data input terminals of the supply source and the latch circuit of the data bits, and a clock signal path for transmitting the clock signal from the supply source of the clock signal to the clock input terminal of the latch circuit, the has,
    前記遅延回路は、前記クロック信号経路中に含まれている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、 The delay circuit includes a first delay unit comprising a number of the same number only the logic elements of the clock signal included have that logical element in the path are connected in series,
    前記クロック信号経路中の配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit and having a second delay unit having the clock signal wiring delay time corresponding to the wiring length of the wiring in the path and the delay time of the same length.
  2. 前記第2遅延部は、コンデンサと、前記コンデンサの充放電を制御する充放電制御部とを備え、 The second delay part comprises a capacitor, and a discharge control unit for controlling the charging and discharging of the capacitor,
    前記充放電制御部は、前記コンデンサへの充放電時間に基づき、前記配線遅延時間に相当する遅延時間の設定を行うことを特徴とする請求項1記載の半導体集積回路。 The charging and discharging control unit, based on the charge and discharge time to the capacitor, the semiconductor integrated circuit according to claim 1, characterized in that to set the delay time corresponding to the wiring delay.
  3. 前記充放電制御部は、遅延制御電圧に基づき前記コンデンサに供給する電流量を制御することにより前記コンデンサへの充放電時間を制御することを特徴とする請求項2記載の半導体集積回路。 The charging and discharging control unit, a semiconductor integrated circuit according to claim 2, wherein the controlling the charge and discharge time to the capacitor by controlling the amount of current supplied to the capacitor on the basis of the delay control voltage.
  4. 前記充放電制御部は、ソース端子に電源電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流をドレイン端子を介して出力する第1FETと、 The charging and discharging control unit includes a first 1FET for outputting a current corresponding to the delay control voltage supply potential is applied to the gate terminal are applied to the source terminal through the drain terminal,
    前記データビットが第1論理レベルである間はオフ状態となる一方、前記データビットが第2論理レベルである場合にはオン状態となって前記第1FETのドレイン端子及び出力ライン間を接続する第2FETと、 The one between the the turned off data bit is the first logic level, connection between the data bits in the case of a second logic level in the on state of the first 1FET drain terminal及beauty Output line and a second 2FET that,
    ソース端子に接地電位が印加されておりそのゲート端子に印加された前記遅延制御電圧に応じた電流を前記ソース端子を介して出力する第3FETと、 A first 3FET output via the source terminal of the current corresponding to the delay control voltage ground potential is applied to the gate terminal are applied to the source terminal,
    前記データビットが前記第2論理レベルである間はオフ状態となる一方、前記データビットが前記第1論理レベルである場合にはオン状態となって前記第3FETのドレイン端子及び前記出力ライン間を接続する第4FETと、からなることを特徴とする請求項3記載の半導体集積回路。 The one between the the turned off data bits is the second logic level, between the when the data bit is the first logic level in the on state of the first 3FET drain terminal and said output line the semiconductor integrated circuit according to claim 3, wherein the first 4FET connecting, in that it consists of.
  5. 前記コンデンサは、互いに半導体チップの同一層に形成された対向する金属配線で構成され、接地電位を供給すべく半導体チップ上に形成されているグランド配線にその一端が接続され、他端が前記出力ラインに接続されていることを特徴とする請求項2、3又は4のいずれか1に記載の半導体集積回路。 Said capacitor is constituted by a metal wire facing formed in the same layer of the semiconductor chip to each other, one end connected to a ground wiring which is formed on a semiconductor chip to supply grounding potential, the other end the the semiconductor integrated circuit according to any one of claims 2, 3 or 4, characterized in that connected to the output line.
  6. 前記クロック信号の供給元は半導体チップ上に形成された外部接続端子であるクロックパッドであり、前記データビットの供給元は半導体チップ上に形成された外部接続端子であるデータパッドであり、 The clock signal source of a clock pad an external connection terminal formed on the semiconductor chip, the supplier of the data bits are data pad which is an external connection terminal formed on the semiconductor chip,
    前記グランド線は、前記クロックパッド及び前記データパッド各々に沿って配置されていることを特徴とする請求項5記載の半導体集積回路。 The ground wiring, the semiconductor integrated circuit according to claim 5, characterized in that it is disposed the clock pad and along the data pad, respectively.
  7. 前記クロックパッドは、半導体チップ上において前記データパッドの各々に挟まれた形態で配置されていることを特徴とする請求項6に記載の半導体集積回路。 It said clock pad, the semiconductor integrated circuit according to claim 6, characterized in that it is arranged in each sandwiched by the form of the data pad on the semiconductor chip.
  8. 前記ラッチ回路の各々に接続されている前記遅延回路の前記第2遅延部は、前記ラッチ回路毎の前記クロック信号経路各々における配線長の中間の配線長に対応した配線遅延時間と同一長の遅延時間を有することを特徴とする請求項1〜7のいずれか1に記載の半導体集積回路。 The second delay unit of the delay circuit connected to each of said latch circuit, a delay of the same length and line delay time corresponding to the middle of the wiring length of the wiring length in the clock signal path each for each of the latch circuits the semiconductor integrated circuit according to any one of claims 1 to 7, characterized in that it has a time.
  9. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体チップであって、 A semiconductor chip comprising a latch circuit for capturing data bits in synchronization with a clock signal,
    チップ外周に沿って配置されるデータパッドと、 And data pads disposed along the outer periphery of the chip,
    前記チップ外周に沿って配置されるクロックパッドと、 A clock pads disposed along said outer periphery of the chip,
    前記ラッチ回路と前記クロックパッド間を接続するクロック配線と、 And clock wiring for connecting said clock pad and the latch circuit,
    前記ラッチ回路と前記データパッド間を接続するデータ配線と、 A data line for connecting between the data pad and the latch circuit,
    前記ラッチ回路と前記クロックパッド間に接続される第1波形整形素子と、 A first waveform shaping element connected between the clock pad and said latch circuit,
    前記ラッチ回路と前記データパッド間に接続される第2波形整形素子と、 A second waveform shaping element connected between the data pad and the latch circuit,
    前記ラッチ回路と前記データパッド間に接続されており、コンデンサへの充放電電流量に対応した遅延量を有する遅延回路と、 Said latch circuit and is connected between the data pad, a delay circuit having a delay amount corresponding to the charge and discharge current of the capacitor,
    前記コンデンサの一端へ接続されるグランド配線と、を備え、 And a ground line connected to one terminal of the capacitor,
    前記グランド配線は、前記データパッドと前記遅延回路とが形成される間の領域に前記チップ外周の縁に沿う方向へ延在するように配置されており、 The ground wire is disposed so as to extend in a direction along the edge of the chip periphery in the region between the said data pads and the delay circuit is formed,
    前記遅延回路は、前記クロック配線を介して直列に接続されている論理素子の個数と同一数だけ当該論理素子を直列に接続してなる第1遅延部と、前記クロック配線の配線長に対応した配線遅延時間と同一長の遅延時間を有する第2遅延部と、を含むことを特徴とする半導体チップ。 The delay circuit includes a first delay unit formed by connecting a number by the same number as the logic elements of the logic elements are connected in series in series via the clock lines, corresponding to the wiring length of the clock line semiconductor chip, characterized in that it comprises a second delay unit having a wiring delay and the delay time of the same length, the.
  10. 前記コンデンサは、互いに同一層に形成された配線間の容量であることを特徴とする請求項9に記載の半導体チップ。 The capacitor, the semiconductor chip according to claim 9, characterized in that a capacitance between wiring formed in the same layer from each other.
  11. 前記コンデンサの電極は櫛歯状の形状を有することを特徴とする請求項10に記載の半導体チップ。 The semiconductor chip of claim 10 electrodes of the capacitor characterized by having a comb-like shape.
  12. クロック信号に同期してデータビットを取り込むラッチ回路を含む半導体集積回路の設計手法であって、 A design method of a semiconductor integrated circuit including a latch circuit for capturing data bits in synchronization with a clock signal,
    データパッド、クロックパッド、クロック配線、データ配線、第1波形整形素子、第2波形整形素子、ラッチ回路、及びコンデンサに供給する充放電電流量に対応した遅延量を有する遅延回路を配置するステップと、 Data pad, a clock pad, clock wiring, data wiring, a first waveform shaping device, the second waveform shaping device, placing the latch circuit, and a delay circuit having a delay amount corresponding to the charge and discharge amount of current supplied to the capacitor ,
    前記クロック配線の長さに基づく遅延量に相当する前記コンデンサの容量及び/又は充放電電流量を決定するステップと、 Determining the volume and / or charge and discharge current of the capacitor corresponding to the delay amount based on the length of the clock lines,
    前記コンデンサの容量及び/又は前記充放電電流量に基づき、定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出を行なうステップと、 Performing a calculation and / or the calculation of the layout shape of the capacitor capacitance and / or the basis of the charge and discharge current, a constant current bias voltage of the capacitor,
    前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状の算出に基づき前記コンデンサ及び/又は前記定電流バイアス電圧を生成する回路を配置及び/又は修正するステップと、を備えることを特徴とする半導体集積回路の設計手法。 Characterized in that it comprises the steps of: arranging and / or modify the circuit for generating the capacitor and / or the constant current bias voltage based on the calculation of the layout shape of the calculation and / or the capacitor of the constant-current bias voltage design method of semiconductor integrated circuit.
  13. 前記第1波形整形素子及び前記第2波形整形素子を配置するステップは、互いに同一構成の素子を配置するステップであることを特徴とする請求項12記載の半導体集積回路の設計手法。 The first waveform shaping device and placing the second waveform shaping device, the design method of the semiconductor integrated circuit according to claim 12, wherein the a step of placing a device having the same structure to each other.
  14. 前記遅延回路は、少なくとも1の前記コンデンサと、当該コンデンサ毎に設けられており前記充放電電流を制御する充放電制御部と、を含むことを特徴とする請求項12又は13に記載の半導体集積回路の設計手法。 The delay circuit includes at least said capacitor, semiconductor according to claim 12 or 13, characterized in that it comprises a discharge control unit for controlling the charging and discharging current amount provided for each said capacitor, the design approach of the integrated circuit.
  15. 前記コンデンサの容量及び/又は前記充放電電流量を決定するステップは、前記充放電制御部の数と前記クロック配線の長さに基づく遅延量とに基づき、前記充放電制御部及び前記コンデンサによる1組あたりの遅延量を決定することを特徴とする請求項14に記載の半導体集積回路の設計手法。 Capacity and / or determining the charge and discharge current of the capacitor, based on the delay amount based on the length of the clock lines and the number of the charging and discharging control unit, 1 by the charging and discharging control unit and said condenser design method of a semiconductor integrated circuit according to claim 14, characterized in that to determine the delay amount per set.
  16. 前記充放電制御部の数K(K:正の整数)に対し、当該充放電制御部及び前記コンデンサによる1組分の遅延量は、前記クロック配線の長さに基づく遅延量の1/Kとなるように設定されることを特徴とする請求項15に記載の半導体集積回路の設計手法。 The number K of the charging and discharging control unit: For (K a positive integer), the delay amount of one set by the charging and discharging control unit and said capacitor, a 1 / K of the delay amount based on the length of the clock line design method of a semiconductor integrated circuit according to claim 15, characterized in that it is set to be.
  17. 前記コンデンサの電極は櫛歯形状であり、櫛歯長の変更及び/又は櫛歯数の変更によって容量値の設定が為されることを特徴とする請求項12〜16のいずれか1に記載の半導体集積回路の設計手法。 Electrode of the capacitor is comb-shaped, according to any one of claims 12 to 16, characterized in that the setting of the capacitance values ​​is made by changing and / or comb teeth changes Kushihacho design method of semiconductor integrated circuit.
  18. 複数個の前記データパッドが配置される場合には、複数の前記クロック配線の長さに基づく各遅延量の最大値と最小値との中間の遅延量を夫々のクロック配線の長さに基づく遅延量として前記定電流バイアス電圧の算出及び/又は前記コンデンサのレイアウト形状を算出することにより、前記定電流バイアス電圧を生成する回路及び/又は前記コンデンサを、配置及び/又は修正することを特徴とする請求項12〜17のいずれか1に記載の半導体集積回路の設計手法。 When the plurality of said data pads are arranged is based on the length of the intermediate delay amount to each of the clock lines between the maximum value and the minimum value of the delay amount based on the lengths of the clock wiring delay wherein by calculating the layout shape of the calculation and / or the capacitor of the constant-current bias voltage as an amount, a circuit and / or said capacitor to generate the constant current bias voltage, and wherein the placement and / or modified design method of a semiconductor integrated circuit according to any one of claims 12 to 17.
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