JP5727832B2 - Transistor - Google Patents

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酸化物半導体を用いる半導体装置およびその作製方法に関する。 The semiconductor device using an oxide semiconductor and a manufacturing method thereof.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。 Recently, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (several to several hundred nm thick) formed on a substrate having an insulating surface has attracted attention. 薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 Thin film transistors are widely applied to electronic devices such as an IC or an electro-optical device, development has been accelerated, especially as switching elements for image display devices. また、半導体薄膜としては、金属酸化物が注目されており、多様な金属酸化物が存在し、さまざまな用途に用いられている。 As the semiconductor thin film, the metal oxide has attracted attention, there are a variety of metal oxides, are used in a variety of applications. 特に、金属酸化物として、酸化インジウムはよく知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられている。 In particular, as the metal oxide, indium is a well-known material oxide, is used as a transparent electrode material which is necessary for liquid crystal displays and the like.

金属酸化物の中には半導体特性を示すものがある。 Some metal oxides have semiconductor characteristics. 半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている(特許文献1及び特許文献2)。 Examples of such metal oxides having semiconductor characteristics include tungsten oxide, tin oxide, indium oxide, zinc oxide, and the like thin film transistor of the metal oxide having such a semiconductor characteristic as a channel formation region is already known (Patent documents 1 and 2).

特開2007−123861号公報 JP 2007-123861 JP 特開2007−96055号公報 JP 2007-96055 JP

アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。 Active in matrix display devices, it is important electrical characteristics of the thin film transistors forming the circuit, influence the performance of the electric characteristics display device. 特に、薄膜トランジスタの電気特性のうち、オフ電流(リーク電流、Ioffなどともいう)の増大に起因する非動作時の消費電力(待機時の消費電力)が重要になる。 Among the electric characteristics of the thin film transistor, the off-current power consumption during non-operation due to the (leakage current, etc. also called Ioff) increase (standby power consumption) is important.

nチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出す薄膜トランジスタが望ましい。 For n-channel thin film transistor, the first time and a channel is formed by applying a positive voltage to the gate voltage, the thin film transistor drain current flows is desirable. ゲートに印加される電圧が負の電圧状態でオフ電流が流れる薄膜トランジスタは、回路に用いる薄膜トランジスタとしては不向きである。 A thin film transistor voltage applied to the gate off current flows in a negative voltage state are unsuitable for a thin film transistor used in a circuit.

例えば、半導体装置において回路を構成する薄膜トランジスタのオフ電流が大きい場合、そのオフ電流の増大に起因する電流漏れが発生する恐れがある。 For example, when the off-current of a thin film transistor included in a circuit in the semiconductor device is large, there is a risk that current leakage due to the increase in the off-current is generated. そこで、本発明の一形態は、広い温度範囲で安定して動作する薄膜トランジスタ及びそれを用いた半導体装置を提供することを目的とする。 Accordingly, one aspect of the present invention has an object to provide a semiconductor device using the thin film transistor and it stably operates over a wide temperature range. なお、本明細書等において、薄膜トランジスタのオフ電流とは、ゲートに印加される電圧が負の電圧の時の電流値を示す。 Note that in this specification and the like, and the off-current of the thin film transistor, the voltage applied to the gate exhibits a current value when the negative voltage.

本明細書で開示する本発明の一態様は、絶縁表面を有する基板上に、ゲート電極層を有し、ゲート電極層上にゲート絶縁層を有し、ゲート絶縁層上に酸化物半導体層を有し、酸化物半導体層上に、ソース電極層及びドレイン電極層を有し、ゲート絶縁層、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する絶縁層を有し、−25℃以上150℃以下の温度範囲において、チャネル幅が1μmあたりのオフ電流の値が1×10 −12 A以下であることを特徴とする半導体装置である。 One aspect of the present invention disclosed in this specification has, on a substrate having an insulating surface, a gate electrode layer, a gate insulating layer over the gate electrode layer, an oxide semiconductor layer over the gate insulating layer has, over the oxide semiconductor layer, a source and drain electrode layers, a gate insulating layer, the oxide semiconductor layer, an insulating layer which is in contact with part of the oxide semiconductor layer to the source and drain electrode layers on has, in the temperature range of -25 ° C. or higher 0.99 ° C. or less, and wherein a channel width value of off-current per 1μm is not more than 1 × 10 -12 a.

上記構成において、酸化物半導体層のチャネル長は、1.5μm以上100μm以下であってもよい。 In the above structure, the channel length of the oxide semiconductor layer may be 1.5μm or more 100μm or less. また、酸化物半導体層のチャネル長は、3μ以上10μm以下であってもよい。 The channel length of the oxide semiconductor layer may be 10μm or less than 3.mu..

また、本明細書で開示する本発明の一態様は、絶縁表面を有する基板上に、ゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層を形成した後、第1の熱処理、及び第2の熱処理を行い、酸化物半導体層上に、ソース電極層及びドレイン電極層を形成し、ゲート絶縁層、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する絶縁層を形成し、絶縁層を形成した後、第3の熱処理を行うことを特徴とする半導体装置の作製方法である。 Another embodiment of the present invention disclosed herein, over a substrate having an insulating surface, a gate electrode layer, a gate insulating layer over the gate electrode layer, the oxide semiconductor on the gate insulating layer after forming the layer, the formation of the oxide semiconductor layer, the first heat treatment, and performing a second heat treatment, the oxide semiconductor layer to form a source and drain electrode layers, a gate insulating layer, oxidation sEMICONDUCTOR layer, an insulating layer which is in contact with part of the oxide semiconductor layer with the source electrode layer and a drain electrode layer, after forming the insulating layer, for manufacturing a semiconductor device which is characterized in that the third heat treatment it is a method.

上記構成において、第1の熱処理は、窒素雰囲気または希ガス雰囲気下で行うことが好ましい。 In the above structure, the first heat treatment is preferably performed in a nitrogen atmosphere or a rare gas atmosphere. また、第1の熱処理は、350℃以上750℃以下の温度で行うことが好ましい。 The first heat treatment is preferably performed at a temperature of 350 ° C. or higher 750 ° C. or less.

上記構成において、第2の熱処理は、大気雰囲気、酸素雰囲気下で行うことが好ましい。 In the above structure, the second heat treatment is preferably performed air atmosphere, an oxygen atmosphere. また、第2の熱処理は、100℃以上第1の熱処理温度以下で行うことが好ましい。 The second heat treatment is preferably performed at 100 ° C. over the first heat treatment temperature less.

上記構成は、上記課題の少なくとも一つを解決する。 The above arrangement solves at least one of the above problems.

本明細書中で用いる酸化物半導体で、InMO (ZnO) (m>0)で表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。 An oxide semiconductor used in this specification, to form a thin film expressed by InMO 3 (ZnO) m (m > 0), and a thin film transistor using the thin film as an oxide semiconductor layer. ただし、mは必ずしも整数にはならない。 However, m is not necessarily an integer. なお、Mは、Ga、Fe、Ni、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。 Incidentally, M represents Ga, Fe, Ni, and one or more metal elements selected from Mn and Co. 例えばMとして、Gaの場合があることの他、GaとNiまたはGaとFeなど、Ga以外の上記金属元素が含まれる場合がある。 For example, as M, addition to a case where only Ga, such as Ga and Ni or Ga and Fe, there may include the above metal elements other than Ga. また、上記酸化物半導体において、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の遷移金属元素、または該遷移金属の酸化物が含まれている場合がある。 Further, in the above oxide semiconductor, in some cases in addition to the metal element contained as M, it contains Fe as an impurity element, Ni and other transition metal elements or oxides of the transition metals,. 本明細書においては、InMO (ZnO) (m>0)で表記される構造の酸化物半導体層のうち、MとしてGaを含む構造の酸化物半導体をIn−Ga−Zn−O系酸化物半導体とよび、その薄膜をIn−Ga−Zn−O系非単結晶膜とも呼ぶ。 In this specification, among the oxide semiconductor layer having a structure expressed by InMO 3 (ZnO) m (m > 0), an oxide semiconductor of an In-Ga-ZnO-based oxide structure containing Ga as M sEMICONDUCTOR and called, called also the thin film and the In-Ga-Zn-O based non-single-crystal film.

また、酸化物半導体層に適用する酸化物半導体として上記の他にも、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Zn−O系、In−Ga−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物半導体を適用することができる。 Further, in addition to the above as the oxide semiconductor which is applied to the oxide semiconductor layer may, In-Sn-Zn-O-based, In-Al-Zn-O-based, Sn-Ga-Zn-O-based, Al-Ga- Zn-O-based, Sn-Al-Zn-O-based, an In-Zn-O-based, In-Ga-O-based, Sn-Zn-O-based, Al-Zn-O-based, an In-O-based, Sn-O system, it is possible to apply the oxide semiconductor Zn-O-based. また上記酸化物半導体層に酸化珪素を含ませてもよい。 The may contain silicon oxide in the oxide semiconductor layer. 酸化物半導体層に結晶化を阻害する酸化珪素(SiOx(X>0))を含ませることで、製造プロセス中において酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。 By including silicon oxide which inhibits crystallization in the oxide semiconductor layer (SiOx (X> 0)), suppressed when heat treatment is performed after formation of the oxide semiconductor layer in the manufacturing process, from being crystallized can do. なお、酸化物半導体層は非晶質な状態であることが好ましく、一部結晶化していてもよい。 Incidentally, it is preferable that the oxide semiconductor layer is an amorphous state, or may be partially crystallized.

また、加熱処理の条件または酸化物半導体層の材料によっては、酸化物半導体層が非晶質な状態から微結晶膜または多結晶膜となる場合もある。 Also, depending on the material conditions or oxide semiconductor layer of the heat treatment, there is a case where the oxide semiconductor layer is a microcrystalline film or a polycrystalline film amorphous state. 微結晶膜または多結晶膜となる場合であっても、TFTとしてスイッチング特性を得ることができる。 Even when a microcrystalline film or a polycrystalline film, it is possible to obtain the switching characteristic as TFT.

オフ電流の変動幅が小さく、安定した電気特性を有する薄膜トランジスタを作製し、提供することができる。 Fluctuation width of the off current is small, and a thin film transistor having stable electric characteristics can be provided. よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。 Therefore, electric characteristics can be provided a semiconductor device having thin film transistor with favorable reliability.

半導体装置の作製工程を説明する図。 Illustrate a manufacturing process of a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 酸化物半導体層中の分析方法及び水素濃度を示す図。 It shows the analytical method and the hydrogen concentration in the oxide semiconductor layer. 実施例1の薄膜トランジスタのオフ電流特性を示すグラフ。 Graph showing the off-current characteristics of the thin film transistor in Example 1. 半導体装置の計算に用いた断面構造を示す図。 It shows a sectional structure used for the calculation of the semiconductor device. 半導体装置の計算で仮定した構造を説明する図。 Diagram for explaining the assumed structure calculation of a semiconductor device. 半導体装置のブロック図を説明する図。 Diagram illustrating a block diagram of a semiconductor device. 信号線駆動回路の構成及び動作を説明する図。 Diagram for explaining the structure and operation of the signal line driver circuit. シフトレジスタの構成を示す回路図。 Circuit diagram showing a configuration of a shift register. シフトレジスタの動作を説明する構成及びタイミングチャート。 Configuration and a timing chart for explaining the operation of the shift register. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置の画素等価回路を説明する図。 It illustrates a pixel equivalent circuit of a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置の構成を示す回路図。 Circuit diagram showing a structure of a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置を説明する図。 It illustrates a semiconductor device. 半導体装置の構成を示す回路図。 Circuit diagram showing a structure of a semiconductor device. 電子書籍の例を示す図。 It shows an example of an electronic book. テレビジョン装置およびデジタルフォトフレームの例を示す図。 It shows an example of a television device and a digital photo frame. 遊技機の例を示す図。 It shows an example of the gaming machine. 携帯型のコンピュータ及び携帯電話機の例を示す図。 It shows an example of a portable computer and a mobile phone. 半導体装置の計算結果を説明する図。 Diagram illustrating the calculation results of the semiconductor device. 半導体装置の計算結果を説明する図。 Diagram illustrating the calculation results of the semiconductor device. 半導体装置の計算結果を説明する図。 Diagram illustrating the calculation results of the semiconductor device.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。 In the following, it is described in detail with reference to the drawings, embodiments of the present invention. ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。 However, the present invention is not limited to the following description, it that modes and details can be variously changed, is easily understood by those skilled in the art. また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Further, the present invention is not to be construed as being limited to the description of the embodiments below.

(実施の形態1) (Embodiment 1)
本実施の形態では、図1(E)に示す薄膜トランジスタ150の作製方法の一形態について、薄膜トランジスタ作製工程の断面図である図1(A)乃至図1(E)を用いて説明する。 In this embodiment, one mode of a method for manufacturing a thin film transistor 150 shown in FIG. 1 (E), will be described with reference to FIG. 1 (A) through FIG. 1 is a cross sectional view of a thin film transistor manufacturing process (E). なお、図1(F)は、図1(E)に示す薄膜トランジスタ150の上面図である。 Incidentally, FIG. 1 (F) is a top view of the thin film transistor 150 shown in FIG. 1 (E). 薄膜トランジスタ150は、チャネルエッチ型と呼ばれるボトムゲート構造の一つである。 TFT 150 is a bottom-gate structure called a channel etch type.

まず、絶縁表面を有する基板である基板100上に、金属導電膜を形成し、所望の形状に加工するため、フォトマスクを用いてフォトリソグラフィ工程、及びエッチング工程を行いゲート電極層101を設ける。 First, on the substrate 100 is a substrate having an insulating surface, a metal conductive film is formed, for processing into a desired shape, a photolithography process, and providing a gate electrode layer 101 is etched process using a photomask. なお、レジストマスクをインクジェット法で形成してもよい。 Incidentally, the resist mask may be formed by an inkjet method. レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。 A photomask is not used when the resist mask is formed by an inkjet method, the manufacturing cost can be reduced.

基板100としては、ガラス基板を用いることが好ましい。 As the substrate 100, it is preferable to use a glass substrate. 基板100として用いるガラス基板は、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いると良い。 Glass substrate used as the substrate 100, when the temperature of the heat treatment to be performed later is high, the strain point is preferably used more than 730 ° C.. また、基板100には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。 In addition, the substrate 100, for example, aluminosilicate glass, aluminoborosilicate glass, a glass material such as barium borosilicate glass is used. ホウ酸と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な耐熱ガラスが得られる。 By containing a larger amount of barium oxide (BaO) than boric acid, more practical heat-resistant glass can be obtained. このため、B よりBaOを多く含むガラス基板を用いることが好ましい。 Therefore, it is preferred that from B 2 O 3 is used a glass substrate containing more BaO.

なお、上記の基板100に代えて、セラミック基板、石英ガラス基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。 Instead of the above-mentioned substrate 100, a ceramic substrate, a quartz glass substrate, a quartz substrate may be used a substrate formed of an insulator such as sapphire substrate. 他にも、結晶化ガラスなどを用いることができる。 Additional, it is possible to use a crystallized glass or the like.

また、下地膜となる絶縁膜を基板100とゲート電極層101の間に設けてもよい。 Further, an insulating film serving as a base film may be provided between the substrate 100 and the gate electrode layer 101. 下地膜は、基板100からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、または酸化窒化珪素膜から選ばれた一または複数の膜による積層構造により形成することができる。 The base film has a function of preventing diffusion of an impurity element from the substrate 100, a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or a stacked structure according to one or more films selected from a silicon oxynitride film it can be formed.

下地膜に、塩素、フッ素などのハロゲン元素を含ませることで、基板100からの不純物元素の拡散を防止する機能をさらに高めることができる。 The base film, chlorine, by containing a halogen element such as fluorine, it is possible to further enhance the function of preventing diffusion of an impurity element from the substrate 100. 下地膜中に含ませるハロゲン元素の濃度は、SIMS(二次イオン質量分析計)を用いた分析により得られる濃度ピークを1×10 15 atoms/cm 以上1×10 20 atoms/cm 以下とすればよい。 The concentration of the halogen element to be contained in the base film, SIMS (secondary ion mass spectrometry) the concentration peak obtained by analysis using 1 × 10 15 atoms / cm 3 or more 1 × 10 20 atoms / cm 3 or less and do it.

ゲート電極層101としては、金属導電膜を用いることができる。 The gate electrode layer 101 may be made of a metal conductive film. 金属導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いるのが好ましい。 As a material of the metal conductive film, Al, Cr, Cu, Ta, Ti, Mo, an element selected from W or an alloy containing any of these elements as a component, to use an alloy containing a combination of any of these elements preferable. 例えば、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。 For example, an aluminum layer on the titanium layer, a three-layer structure in the titanium layer is stacked over the aluminum layer and the aluminum layer or a molybdenum layer, a stack of three layers in which a molybdenum layer is stacked over the aluminum layer it is preferable that the structure. 勿論、金属導電膜として単層、または2層構造、または4層以上の積層構造としてもよい。 Of course, the metal conductive film may have a single-layer or two-layer structure or four or more layers of the laminated structure,,.

次いで、ゲート電極層101上にゲート絶縁層102を形成する。 Then, a gate insulating layer 102 over the gate electrode layer 101.

ゲート絶縁層102は、プラズマCVD法またはスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層または窒化酸化珪素層を単層でまたは積層して形成することができる。 The gate insulating layer 102 by a plasma CVD method, a sputtering method, layers of silicon oxide, silicon nitride layer, a silicon oxynitride layer or a silicon nitride oxide layer can be formed or laminated a single layer. 例えば、成膜ガスとして、SiH 、酸素及び窒素を用いてプラズマCVD法により酸化窒化珪素層を形成すればよい。 For example, as a deposition gas, SiH 4, may be formed a silicon oxynitride layer by oxygen and a plasma CVD method using nitrogen. ゲート絶縁層102の膜厚は、100nm以上500nm以下とし、積層の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上に膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とする。 The thickness of the gate insulating layer 102, and 100nm or 500nm or less, in the case of lamination, for example, a first gate insulating layer with a thickness of 50nm or more 200nm or less, the film thickness 5nm or more first gate insulating layer 300nm a stacked below the second gate insulating layer.

また、酸化物半導体膜の成膜前に、不活性ガス雰囲気(窒素、またはヘリウム、ネオン、アルゴン等)下において加熱処理(400℃以上基板の歪み点未満)を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層102としてもよい。 In addition, before formation of the oxide semiconductor film, subjected to an inert gas atmosphere (nitrogen or helium, neon, argon, etc.,) (lower than the strain point of the substrate 400 ° C. or higher) heat treatment in the lower, hydrogen contained in the layer and impurities may be used as the gate insulating layer 102 were removed, such as water.

次いで、ゲート絶縁層102上に、膜厚5nm以上200nm以下、好ましくは10nm以上50nm以下の酸化物半導体膜を形成する。 Then, over the gate insulating layer 102, a thickness of 5nm or 200nm or less, preferably to form a 50nm below the oxide semiconductor film over 10 nm. 酸化物半導体膜の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とするため、膜厚を50nm以下と薄くすることが好ましい。 Since an amorphous state of the oxide semiconductor film be subjected to heat treatment for dehydration or dehydrogenation after formation of the oxide semiconductor film, it is preferable as thin as 50nm or less thickness. 酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。 If the heat treatment is performed after the formation of the oxide semiconductor layer by reducing the thickness of the oxide semiconductor film can be prevented from being crystallized.

なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させて逆スパッタリングを行い、ゲート絶縁層102の表面に付着しているゴミを除去することが好ましい。 Note that before the oxide semiconductor film by a sputtering method, argon gas was introduced to generate plasma by reverse sputtering, it is preferable to remove dust attached to the surface of the gate insulating layer 102 . 逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板表面がプラズマに曝されて表面を改質する方法である。 The reverse sputtering, without application of voltage to a target side, a method of the substrate surface by applying a voltage using a RF power to the substrate side is to modify the exposed the surface to a plasma in an argon atmosphere. なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。 Incidentally, nitrogen, helium, or the like may be used instead of an argon atmosphere.

酸化物半導体膜は、In−Ga−Zn−O系非単結晶膜、In−Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系、In−Ga−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−O系、Sn−O系、Zn−O系の酸化物半導体膜を用いる。 The oxide semiconductor film, In-Ga-Zn-O based non-single-crystal film, In-Sn-Zn-O-based, In-Al-Zn-O-based, Sn-Ga-Zn-O-based, Al-Ga- Zn-O-based, Sn-Al-Zn-O-based, In-Ga-O-based, an In-Zn-O-based, Sn-Zn-O-based, Al-Zn-O-based, an In-O-based, Sn-O system, using an oxide semiconductor film of Zn-O-based. 本実施の形態では、例えば、In−Ga−Zn−O系金属酸化物ターゲットを用いてスパッタリング法により成膜する。 In this embodiment, for example, it is formed by a sputtering method using an In-Ga-Zn-O-based metal oxide target. また、酸化物半導体膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガス(代表的にはアルゴン)及び酸素雰囲気下においてスパッタリング法により酸化物半導体膜を形成することができる。 The oxide semiconductor film, a rare gas (typically argon) atmosphere, an oxygen atmosphere, or (typically argon) rare gas and forming the oxide semiconductor film by a sputtering method in an oxygen atmosphere can. また、スパッタリング法を用いる場合、SiO を2重量%以上10重量%以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するSiOx(X>0)を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。 In the case of using a sputtering method, deposition is performed using a target containing SiO 2 2 wt% to 10 wt% or less, moistened with SiOx (X> 0) which inhibits crystallization in the oxide semiconductor film, after it is preferred that during the heat treatment for dehydration or dehydrogenation in step prevented from being crystallized. なお、電源としてパルス直流(DC)電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。 Note that a pulse direct current (DC) power supply as a power supply, dust can be reduced and the film thickness can be uniform.

また、金属酸化物ターゲット中の金属酸化物の相対密度は好ましくは95%以上、更に好ましくは99%以上とする。 The relative density of the metal oxide in the metal oxide target is preferably 95% or more, more preferably 99% or more. これにより、形成された酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高い薄膜トランジスタを得ることができる。 Thus, it is possible to reduce the concentration of impurities in the formed oxide semiconductor film can be obtained electrical characteristics or highly reliable thin film transistor. 本実施の形態では、金属酸化物の相対密度が97%の金属酸化物ターゲットを用いる。 In this embodiment, the relative density of the metal oxide used 97% of the metal oxide target.

スパッタリング法にはスパッタリング用電源に高周波電源を用いるRFスパッタリング法と、直流電源を用いるDCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリング法もある。 An RF sputtering method in a sputtering method using a high frequency power to the sputtering power source, a DC sputtering method using a DC power supply, there is also a pulsed DC sputtering method in which a pulsed manner biasing. RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DCスパッタリング法は主に金属膜を成膜する場合に用いられる。 RF sputtering method used in the case of forming the main insulating film, DC sputtering method is mainly used in the case where a metal film is formed.

また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。 Further, there is also a multi-source sputtering apparatus capable of multiple installation targets of different materials. 多元スパッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。 Multi-source sputtering apparatus, laminating films of different materials in the same chamber, or may be deposited simultaneously to discharge a plurality of types of materials in the same chamber.

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタリング法を用いるスパッタ装置がある。 Further, there is a sputtering apparatus used for an ECR sputtering method in which plasma generated with the use of microwaves is used without using a sputtering apparatus and a glow discharge used for a magnetron sputtering method with a magnet system inside the chamber.

また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。 Furthermore, as a deposition method using a sputtering method, multiplying the target substance and a sputtering gas component are chemically reacted and reactive sputtering method to form a thin compound film thereof, a voltage to the substrate during deposition during deposition bias sputtering method is also there.

また、ゲート絶縁層102、及び酸化物半導体膜を大気に触れさせることなく連続的に形成してもよい。 Also, it may be formed successively without exposure gate insulating layer 102, and an oxide semiconductor film to the air. 大気に触れさせることなく成膜することで、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。 By forming without exposure to air, such as water or hydrocarbon, it is possible to form the respective lamination interface without being contaminated impurity element floating in the air component and the atmosphere, variations in characteristics of thin film transistors it is possible to reduce the.

次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層103に加工する(図1(A)参照)。 Then processed into the oxide semiconductor film island-shaped oxide semiconductor layer 103 by a photolithography step (see FIG. 1 (A)). また、島状の酸化物半導体層103を形成するためのレジストマスクをインクジェット法で形成してもよい。 Further, a resist mask for forming the island-shaped oxide semiconductor layer 103 may be formed by an inkjet method. レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。 A photomask is not used when the resist mask is formed by an inkjet method, the manufacturing cost can be reduced.

次いで、第1の熱処理を行って、酸化物半導体層103の脱水化または脱水素化を行う。 Then, by performing the first heat treatment, dehydration or dehydrogenation of the oxide semiconductor layer 103. 脱水化または脱水素化を行う第1の熱処理の温度は、350℃以上750℃以下、好ましくは425℃以上とする。 The temperature of the first heat treatment for dehydration or dehydrogenation is, 350 ° C. or higher 750 ° C. or less, preferably 425 ° C. or higher. なお、425℃以上であれば熱処理時間は1時間以下でよいが、425℃未満であれば加熱処理時間は、1時間よりも長時間行うこととする。 The heat treatment time as long as 425 ° C. or higher may be one hour or shorter, but the heat treatment time is less than 425 ° C., it is assumed that longer than one hour. 例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層103に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層103への水や水素の再混入を防ぎ、酸化物半導体層103を得ることができる。 For example, the substrate is introduced into an electric furnace which is one of heat treatment apparatuses, and heat treatment is performed in a nitrogen atmosphere the oxide semiconductor layer 103, without exposure to the air, the oxide semiconductor layer 103 preventing entry of water and hydrogen, can be obtained the oxide semiconductor layer 103. 本実施の形態では、酸化物半導体層103の脱水化または脱水素化を行う加熱温度Tから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。 In this embodiment, the heating temperature T for dehydration or dehydrogenation of the oxide semiconductor layer 103, the same furnace used to a sufficient temperature so as not again enter the water, in particular than the heating temperature T slow cooling under a nitrogen atmosphere to fall 100 ℃ or more. また、窒素雰囲気に限定されず、不活性ガス雰囲気(ヘリウム、ネオン、アルゴン等)下において脱水化または脱水素化を行う。 Without limitation to a nitrogen atmosphere, inert gas atmosphere (helium, neon, argon, etc.) dehydration or dehydrogenation at lower performed.

第1の熱処理により酸化物半導体層103を構成する酸化物半導体の原子レベルの再配列が行われる。 Rearrangement of the oxide semiconductor at the atomic level that the oxide semiconductor layer 103 is performed by the first heat treatment. 第1の熱処理は、酸化物半導体層103中におけるキャリアの移動を阻害する歪みを解放できる点で重要である。 The first heat treatment is important in that it can release the strain that inhibits the movement of carriers in the oxide semiconductor layer 103.

なお、第1の熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。 In the first heat treatment, nitrogen or helium, neon, a rare gas such as argon, it is preferable that water, hydrogen, and the like be not contained. または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。 Or, that nitrogen or helium, neon, a rare gas purity such as argon, 6N (99.9999%) or higher, preferably 7N (99.99999%) or more, 1 ppm (i.e. impurity concentration lower, preferably to 0.1ppm or less).

また、第1の熱処理の加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。 The heat treatment apparatus of the first heat treatment is not limited to an electric furnace, by heat conduction or heat radiation from a heating element such as a resistance heating element may be provided with a device for heating an object. 例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。 For example, GRTA (Gas Rapid Thermal Anneal) device, LRTA (Lamp Rapid Thermal Anneal) device such RTA (Rapid Thermal Anneal) apparatus can be used. LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。 LRTA apparatus, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, the radiation of light (an electromagnetic wave) emitted from a lamp such as a high pressure mercury lamp, a device for heating an object. GRTA装置は、高温のガスを用いて加熱処理を行う装置である。 GRTA apparatus is an apparatus for heat treatment using a high-temperature gas. 気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。 As the gas, such as nitrogen or a rare gas such as argon, an inert gas which does not react with a process object is used by the heat treatment.

また、第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶膜または多結晶膜となる場合もある。 The condition of the first heat treatment or the material of the oxide semiconductor layer, the oxide semiconductor layer is crystallized to be a microcrystalline film or a polycrystalline film. ここで、酸化物半導体層は、結晶化率が80%以上の微結晶膜となることがある。 Here, the oxide semiconductor layer, which may crystallization ratio is 80% or more of the microcrystalline film. また、酸化物半導体層の材料によっては、結晶を有さない酸化物半導体層となることもある。 Further, the material of the oxide semiconductor layer, so that an oxide semiconductor layer having no crystallinity.

また、酸化物半導体層の第1の熱処理は、島状の酸化物半導体層103に加工する前の酸化物半導体層に行うこともできる。 The first heat treatment of the oxide semiconductor layer can be performed on the oxide semiconductor layer before being processed into the island-shaped oxide semiconductor layer 103. その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。 In that case, after the first heat treatment, the substrate is taken out of the heating apparatus and a photolithography step is performed.

ここで、酸化物半導体層中の脱水素化を行った場合と、行わない場合の水素濃度分析結果について触れておく。 Here, a case of performing the dehydrogenation of the oxide semiconductor layer, worth mentioning for the hydrogen concentration analysis result of the case without. 図3(A)は、本分析で用いた試料の断面構造模式図である。 3 (A) is a cross-sectional schematic view of the structure of the sample used in this analysis. ガラス基板400上にプラズマCVD法で酸化窒化絶縁層401を形成し、酸化窒化絶縁層401上にIn−Ga−Zn−O系酸化物半導体層402を約40nm形成したものを用意した。 On a glass substrate 400 by plasma CVD method to form an oxynitride insulating layer 401 was prepared that an In-Ga-Zn-O-based oxide semiconductor layer 402 on the oxide nitride insulating layer 401 was about 40nm is formed. 用意した試料を分断し、一つは脱水素化を行わず、もう一つはGRTA法による窒素雰囲気中650℃、6分間の脱水素化を行なった。 Divided prepared sample, one without dehydrogenation and one 650 ° C. in a nitrogen atmosphere by GRTA method, was carried out dehydrogenation of 6 minutes. それぞれの試料について、酸化物半導体層中の水素濃度を測定することで、熱処理による脱水素化の効果について調査した。 For each sample, by measuring the concentration of hydrogen in the oxide semiconductor layer, it was investigated the effect of dehydrogenation heat treatment.

酸化物半導体層中の水素濃度測定は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectroscopy)で分析が行われた。 The hydrogen concentration measured in the oxide semiconductor layer, which is measured by secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectroscopy) analysis was performed. 図3(B)は、酸化物半導体層中の膜厚方向の水素濃度分布を示すSIMS分析結果である。 Figure 3 (B) is a SIMS analysis result showing the hydrogen concentration distribution in the thickness direction of the oxide semiconductor layer. 横軸は試料表面からの深さを示しており、左端の深さ0nmの位置が試料最表面(酸化物半導体層の最表面)に相当する。 The horizontal axis shows the depth from the sample surface, the position of the left end of the depth 0nm corresponds to sample the outermost surface (outermost surface of the oxide semiconductor layer). 図3(A)に示す分析方向403は、SIMS分析の分析方向を示している。 Analysis direction 403 shown in FIG. 3 (A) shows the analysis direction of the SIMS analysis. 分析は酸化物半導体層の最表面からガラス基板400に向かう方向で行った。 Analysis was performed in a direction toward the glass substrate 400 from the outermost surface of the oxide semiconductor layer. つまり、図3(B)の横軸において、左端から右端の方向に向かって行った。 In other words, the horizontal axis in FIG. 3 (B), was performed toward the left in the direction of the right end. 図3(B)の縦軸は、特定深さにおける試料中の水素濃度と、酸素イオン強度を対数軸で示している。 The vertical axis of FIG. 3 (B), the hydrogen concentration in the sample at a particular depth, indicates the oxygen ion strength in the logarithmic axis.

図3(B)において、水素濃度プロファイル412は、脱水素化を行っていない酸化物半導体層中の水素濃度プロファイルを示しており、水素濃度プロファイル413は、熱処理による脱水素化を行った後の酸化物半導体層中の水素濃度プロファイルを示している。 In FIG. 3 (B), the hydrogen concentration profile 412 shows the hydrogen concentration profile in the oxide semiconductor layer not subjected to dehydrogenation, the hydrogen concentration profile 413, after the dehydrogenation heat treatment It shows the hydrogen concentration profile in the oxide semiconductor layer. 酸素イオン強度プロファイル411は、水素濃度プロファイル412測定時に同時に取得した酸素イオン強度を示している。 Oxygen ion intensity profile 411 shows the oxygen ion strength obtained at the same time as the hydrogen concentration profile 412 measured. 酸素イオン強度プロファイル411に極端な変動が無く、ほぼ一定のイオン強度が得られていることから、SIMS分析が正確に行われていることがわかる。 It not greatly changed in the oxygen ion intensity profile 411, since it is substantially constant ionic strength can be obtained, it can be seen that the SIMS analysis is correct. なお、水素濃度プロファイル413測定時も同様に酸素イオン強度を測定しており、こちらもほぼ一定のイオン強度が得られている。 The hydrogen concentration profile 413 during the measurement are also measured oxygen ionic strength similarly, here are also obtained substantially constant ionic strength. 水素濃度プロファイル412及び水素濃度プロファイル413は、試料と同じIn−Ga−Zn−O系酸化物半導体層で作製した標準試料を用いて定量している。 The hydrogen concentration profile 412 and the hydrogen concentration profile 413 is determined using a standard sample prepared by the same In-Ga-Zn-O-based oxide semiconductor layer as a sample.

なお、SIMS分析は、その原理上、試料表面近傍や、材質が異なる積層膜界面近傍のデータを正確に得ることが困難であることが知られている。 Incidentally, SIMS analysis in principle, and the vicinity of the sample surface, the material that obtain accurate data in different laminated film near the interface is known to be difficult. 本分析においては、試料最表面から深さ約15nmまでは正確なデータが得られていないと考えられるため、深さ15nm以降のプロファイルを用いて評価した。 In the present analysis, since the depth of about 15nm from the sample top surface is considered not accurate data was obtained and evaluated using the depth 15nm later profile.

水素濃度プロファイル412から、脱水素化を行っていない酸化物半導体層中に、水素が約3×10 20 atoms/cm 以上、約5×10 20 atoms/cm 以下、平均水素濃度で約4×10 20 atoms/cm 含まれていることがわかる。 Hydrogen concentration profile 412, the oxide semiconductor layer not subjected to dehydrogenation, the hydrogen of about 3 × 10 20 atoms / cm 3 or more, about 5 × 10 20 atoms / cm 3 or less, about an average hydrogen concentration of 4 × 10 20 atoms / cm 3 included it can be seen that are. また、水素濃度プロファイル413から、脱水素化により、酸化物半導体層中の平均水素濃度を約2×10 19 atoms/cm に低減できていることがわかる。 Also, the hydrogen concentration profile 413, by dehydrogenation, it can be seen that it is possible to reduce the average concentration of hydrogen in the oxide semiconductor layer to approximately 2 × 10 19 atoms / cm 3 .

本分析により、GRTA法による窒素雰囲気中650℃、6分間の熱処理を行った試料をSIMS分析する事で水素濃度が低減できたので、この熱処理工程で酸化物半導体層からの脱水素化が確認できた。 By this analysis, a nitrogen atmosphere 650 ° C. by GRTA method, since a sample subjected to heat treatment for 6 minutes was reduced it at a hydrogen concentration of SIMS analysis, confirmed dehydrogenation of the oxide semiconductor layer in the heat treatment step did it.

次いで、第2の熱処理を行う。 Then, second heat treatment is performed. 第2の熱処理の温度は、100℃以上第1の熱処理の温度以下で行う。 The temperature of the second heat treatment is performed at 100 ° C. over the first heat treatment temperature less. 例えば、加熱処理装置の一つである電気炉に基板を導入し、大気雰囲気下、若しくは酸素雰囲気下において加熱処理を行う。 For example, the substrate is introduced into an electric furnace which is one of heat treatment apparatuses, heat treatment is performed under an air atmosphere or in an oxygen atmosphere.

次いで、ゲート絶縁層102、及び酸化物半導体層103上にソース電極層及びドレイン電極層を形成するための導電膜を成膜する。 Then, a conductive film for the gate insulating layer 102 and the oxide semiconductor layer 103 to form the source and drain electrode layers.

ソース電極層及びドレイン電極層を形成するための導電膜としては、ゲート電極層101と同様に、金属導電膜を用いることができる。 As the conductive film for forming the source and drain electrode layers, like the gate electrode layer 101 may be made of a metal conductive film. 金属導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いるのが好ましい。 As a material of the metal conductive film, Al, Cr, Cu, Ta, Ti, Mo, an element selected from W or an alloy containing any of these elements as a component, to use an alloy containing a combination of any of these elements preferable. 例えば、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。 For example, an aluminum layer on the titanium layer, a three-layer structure in the titanium layer is stacked over the aluminum layer and the aluminum layer or a molybdenum layer, a stack of three layers in which a molybdenum layer is stacked over the aluminum layer it is preferable that the structure. 勿論、金属導電膜として単層、または2層構造、または4層以上の積層構造としてもよい。 Of course, the metal conductive film may have a single-layer or two-layer structure or four or more layers of the laminated structure,,.

フォトマスクを用いてフォトリソグラフィ工程により、ソース電極層及びドレイン電極層を形成するための導電膜から、ソース電極層105a及びドレイン電極層105bを形成する(図1(B)参照)。 By a photolithography process using a photomask, a conductive film for forming the source and drain electrode layers, to form the source electrode layer 105a and the drain electrode layer 105b (see FIG. 1 (B)). また、このとき酸化物半導体層103も一部がエッチングされ、溝部(凹部)を有する酸化物半導体層103となる。 The oxide semiconductor layer 103 at this time is also partially etched, the oxide semiconductor layer 103 having a groove (recess).

なお、ソース電極層105a及びドレイン電極層105bを形成するためのレジストマスクをインクジェット法で形成してもよい。 It is also possible to form a resist mask for forming the source electrode layer 105a and the drain electrode layer 105b by an ink jet method. レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。 A photomask is not used when the resist mask is formed by an inkjet method, the manufacturing cost can be reduced.

また、酸化物半導体層103と、ソース電極層105a及びドレイン電極層105bの間に、酸化物半導体層103よりも抵抗が低い酸化物導電層を形成しても良い。 Further, the oxide semiconductor layer 103, between the source electrode layer 105a and the drain electrode layer 105b, may be formed low resistance oxide conductive layer than the oxide semiconductor layer 103. このような積層構成とすることで、薄膜トランジスタの耐圧を向上させることができる。 With such a multilayer structure, it is possible to improve the withstand voltage of the thin film transistor. 具体的には、抵抗が低い酸化物導電層のキャリア濃度は、例えば1×10 20 /cm 以上1×10 21 /cm 以下の範囲内であると好ましい。 Specifically, the carrier concentration of the low resistance conductive oxide layer, for example 1 × 10 20 / cm 3 or more 1 × 10 21 / cm 3 When it is within the range preferred.

次に、ゲート絶縁層102、酸化物半導体層103、ソース電極層105a及びドレイン電極層105bを覆い、酸化物半導体層103の一部と接する絶縁層107を形成する(図1(C)参照)。 Next, the gate insulating layer 102, the oxide semiconductor layer 103 covers the source electrode layer 105a and the drain electrode layer 105b, an insulating layer 107 in contact with part of the oxide semiconductor layer 103 (FIG. 1 (C) see) . 絶縁層107は、少なくとも1nm以上の膜厚とし、CVD法、スパッタリング法など、絶縁層107に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。 Insulating layer 107 is at least 1nm and thickness of at least, CVD method, a sputtering method, etc., can be formed using water insulating layer 107, the method does not enter the impurities such as hydrogen as appropriate. ここでは、絶縁層107は、スパッタリング法を用いて形成する。 Here, the insulating layer 107 is formed using a sputtering method. 酸化物半導体層103の一部と接して形成される絶縁層107は、水分や、水素イオンや、酸素イオンや、OH などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、窒化珪素膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜又は窒化アルミニウム膜、を用いることができる。 Insulating layer 107 is formed in part with contact of the oxide semiconductor layer 103, moisture, hydrogen ions, and oxygen ions, OH - does not include impurities such as inorganic they blocks entry from the outside an insulating film, can be typically used silicon oxide film, a silicon nitride oxide film, a silicon nitride film, a gallium oxide film, an aluminum oxide film, an aluminum oxynitride film, or an aluminum nitride film.

また、絶縁層107は、酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜又は酸化窒化アルミニウム膜の上に、窒化珪素膜又は窒化アルミニウム膜を積層する構造としてもよい。 Also, the insulating layer 107, a silicon oxide film, a silicon nitride oxide film, on the aluminum oxide film or an aluminum oxynitride film, may have a structure of laminating a silicon nitride film or an aluminum nitride film. 特に窒化珪素膜は水分や、水素イオンや、酸素イオンや、OH などの不純物を含まず、これらが外部から侵入することをブロックしやすいので好ましい。 Especially silicon nitride film or moisture, a hydrogen ion, and oxygen ions, OH - does not include impurities such as these are preferred because easy to blocks entry from the outside.

絶縁層107の成膜時の基板温度は、室温以上300℃以下とすればよく、酸化珪素膜のスパッタリング法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガス(代表的にはアルゴン)及び酸素雰囲気下において行うことができる。 The substrate temperature in film formation of the insulating layer 107 may be room temperature or higher 300 ° C. or less, it is formed by a sputtering method of the silicon oxide film, a rare gas (typically argon) atmosphere, an oxygen atmosphere, or (typically argon) rare gas can be carried out under and oxygen. また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。 Further, it is possible to use a silicon oxide target or a silicon target is used as a target. 例えば、珪素ターゲットを用いて、酸素雰囲気下でスパッタリング法により酸化珪素を形成することができる。 For example, using a silicon target by a sputtering method in an oxygen atmosphere can be formed of silicon oxide.

次いで、第3の熱処理を行う。 Then, a third heat treatment. 第3の熱処理は、100℃以上第1の熱処理の温度以下で行う。 The third heat treatment is performed at 100 ° C. over the first heat treatment temperature less. 例えば、加熱処理装置の一つである電気炉に基板を導入し、窒素雰囲気下において加熱処理を行う。 For example, the substrate is introduced into an electric furnace which is one of heat treatment apparatuses, heat treatment is performed in a nitrogen atmosphere. 第3の熱処理は、絶縁層107形成以降の工程であれば、いつ行ってもよい。 Third heat treatment, if after the insulating layer 107 forming step, always be carried out.

以上の工程より、絶縁表面を有する基板である基板100上にゲート電極層101が設けられ、ゲート電極層101の上にゲート絶縁層102が設けられ、ゲート絶縁層102の上に酸化物半導体層103が設けられ、酸化物半導体層103の上にソース電極層105a及びドレイン電極層105bが設けられ、ゲート絶縁層102、酸化物半導体層103、ソース電極層105a及びドレイン電極層105bを覆い、酸化物半導体層103の一部と接する絶縁層107が設けられている、チャネルエッチ型の薄膜トランジスタ150を形成することができる(図1(E)参照)。 The above steps, the gate electrode layer 101 is provided over a substrate 100 is a substrate having an insulating surface, the gate insulating layer 102 is provided over the gate electrode layer 101, an oxide semiconductor layer on the gate insulating layer 102 103 is provided, the source electrode layer 105a and the drain electrode layer 105b is provided over the oxide semiconductor layer 103 covers the gate insulating layer 102, the oxide semiconductor layer 103, the source electrode layer 105a and the drain electrode layer 105b, oxide insulating layer 107 a part in contact with the object semiconductor layer 103 is provided, it is possible to form a thin film transistor 150 of the channel-etched (see FIG. 1 (E)).

図1(F)は、本実施の形態で示した薄膜トランジスタ150の上面図である。 Figure 1 (F) is a top view of the thin film transistor 150 described in this embodiment. 図1(E)は、図1(F)のX1−X2部位の断面構成を示している。 Figure 1 (E) shows a sectional structure of the X1-X2 portion in FIG. 1 (F). 図1(F)において、Lはチャネル長を示しており、Wはチャネル幅を示している。 In FIG. 1 (F), L denotes a channel length, W is shows the channel width. また、Aはチャネル幅方向と平行な方向において、酸化物半導体層103がソース電極層105a及びドレイン電極層105bと重ならない領域の長さを示している。 Also, A is the channel width direction parallel to the direction, the oxide semiconductor layer 103 indicates the length of the region which does not overlap with the source electrode layer 105a and the drain electrode layer 105b. Lsはソース電極層105aとゲート電極層101が重なる長さを示しており、Ldはドレイン電極層105bとゲート電極層101が重なる長さを示している。 Ls denotes the length of the source electrode layer 105a and the gate electrode layer 101 overlap, Ld denotes the length of the drain electrode layer 105b and the gate electrode layer 101 overlap.

本実施の形態では、薄膜トランジスタ150をシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタや、絶縁層107上に第2のゲート電極層を有する構造の薄膜トランジスタとすることもできる。 In this embodiment, the thin film transistor 150 is described using a single-gate thin film transistor, as necessary, a thin film transistor or a multi-gate structure including a plurality of channel formation regions, a second gate electrode layer over the insulating layer 107 It may be a thin film transistor structure having.

また、本実施の形態では、チャネルエッチ型の薄膜トランジスタ150の作製方法について説明したが、本実施の形態の構成はこれに限られるものではない。 Further, in the present embodiment has been described a method for manufacturing a channel-etched thin film transistor 150, the structure of this embodiment is not limited thereto. 図2(A)に示すような、ボトムゲート構造のボトムコンタクト型(逆コプラナ型とも呼ぶ)の薄膜トランジスタ160や、図2(B)に示すような、チャネル保護層110を有するチャネル保護型(チャネルストップ型ともいう)の薄膜トランジスタ170等も同様の材料、方法を用いて形成することができる。 As shown in FIG. 2 (A), the thin film transistor 160 of and bottom contact type bottom gate structure (also referred to as an inverted coplanar type), as shown in FIG. 2 (B), a channel protective type having a channel protective layer 110 (channel similar materials are also the thin film transistor 170 and the like of the also called stop), the method can be formed using a. 図2(C)は、チャネルエッチ型薄膜トランジスタの他の例を示している。 FIG. 2 (C) shows another example of a channel-etched thin film transistor. 図2(C)に示す薄膜トランジスタ180のゲート電極層101の幅は、酸化物半導体層103の幅よりも大きい構造となっている。 The width of the gate electrode layer 101 of the thin film transistor 180 shown in FIG. 2 (C) has a larger structure than the width of the oxide semiconductor layer 103.

なお、薄膜トランジスタのチャネル長(図1(F)中のL)は、ソース電極層105aとドレイン電極層105bとの距離で定義されるが、チャネル保護型の薄膜トランジスタのチャネル長は、キャリアの流れる方向と平行な方向のチャネル保護層の幅で定義される。 Incidentally, (L in FIG. 1 (F)) the channel length of the thin film transistor is defined as a distance between the source electrode layer 105a and the drain electrode layer 105b, the channel length of the channel protective thin film transistor, the direction of flow of the carrier It is defined by the width of parallel direction of the channel protective layer and.

本実施の形態により、酸化物半導体層を有する薄膜トランジスタのチャネル幅が1μmあたりのオフ電流を1×10 −12 A以下にすることができる。 According to this embodiment, the channel width of the thin film transistor including an oxide semiconductor layer can be an off-current per 1μm below 1 × 10 -12 A.

また、薄膜トランジスタのチャネル長が3μm以上10μm以下の範囲、もしくは、1.5μm以上乃至100μm以下の範囲において、−25℃から150℃までの動作温度範囲における薄膜トランジスタのチャネル幅が1μmあたりのオフ電流を1×10 −12 A以下にすることができる。 Moreover, the range channel length less 10μm or 3μm of the thin film transistor, or, in to 100μm below the range of 1.5 [mu] m, the channel width of the TFT in the operating temperature range from -25 ° C. to 0.99 ° C. is the off-current per 1μm it can be below 1 × 10 -12 a. 薄膜トランジスタのチャネル長を1.5μm以上、または3μm以上とすることで、短チャネル効果を抑制できるため好ましい。 TFT channel length 1.5μm or more, or by a 3μm or more, preferably for the short-channel effect can be suppressed.

ここで、図4(A)に示す断面構造の薄膜トランジスタを用いた、−25℃から150℃までの環境下における薄膜トランジスタ特性の評価結果について説明しておく。 Here, using a thin film transistor of the cross-sectional structure shown in FIG. 4 (A), previously described evaluation results of the thin film transistor characteristics in an environment of from -25 ° C. to 0.99 ° C..

まず、ガラス基板801上に、ゲート電極層802としてタングステン層を100nmの厚さで形成し、ゲート電極層802上に、ゲート絶縁層803として、酸化窒化層を100nmの厚さで形成し、ゲート絶縁層803上に、In−Ga−Zn−O系の酸化物半導体層804を30nmの厚さで形成し、酸化物半導体層804上に、ソース電極層805及びドレイン電極層806としてチタン層を形成し、薄膜トランジスタを作製した。 First, on a glass substrate 801, a tungsten layer is formed to a thickness of 100nm as a gate electrode layer 802, over the gate electrode layer 802, the gate insulating layer 803, to form an oxynitride layer with a thickness of 100nm, the gate on the insulating layer 803, an in-Ga-Zn-O-based oxide semiconductor layer 804 is formed with a thickness of 30 nm, over the oxide semiconductor layer 804, a titanium layer as the source electrode layer 805 and the drain electrode layer 806 formed, to prepare a thin film transistor. なお、薄膜トランジスタのチャネル長Lを3μm、チャネル幅Wを20μmとした。 Incidentally, 3 [mu] m channel length L of the thin film transistor, the channel width W was set to 20 [mu] m.

次に、薄膜トランジスタに対して、測定時の基板温度を、−25℃、0℃、25℃、50℃、100℃、150℃と変化させ、それぞれの基板温度(動作温度)における薄膜トランジスタのオフ電流を測定した。 Next, the thin film transistor, the substrate temperature at the time of measurement, -25 ℃, 0 ℃, 25 ℃, 50 ℃, 100 ℃, is changed from 0.99 ° C., the thin film transistor off-current in each of the substrate temperature (operating temperature) It was measured. オフ電流特性の測定は、ソースとドレインの間の電圧(以下、ドレイン電圧もしくはVdという)を10Vとし、ソースとゲートの間の電圧(以下、ゲート電圧もしくはVgという)を−10Vにて行った。 Measurement of off-current characteristic, the voltage between the source and the drain (hereinafter, referred to as the drain voltage or Vd) was used as a 10V, the voltage between the source and the gate (hereinafter, referred to as gate voltage or Vg) was at -10V .

図4(B)に、本測定で得られたオフ電流測定結果を示す。 In FIG. 4 (B), shows the off current measurement results obtained in this measurement. 横軸の測定温度は、薄膜トランジスタのオフ電流測定時の基板温度(動作温度)をリニアスケールで示してあり、縦軸は、各基板温度におけるオフ電流(Ioff)をログスケールで示している。 Measured temperature on the horizontal axis, is shown a substrate temperature at the time of off-current measurement of thin film transistor (operating temperature) in a linear scale, and the vertical axis represents the off-state current (Ioff) at each substrate temperature on a log scale.

図4(B)に示す、図中「□」はアモルファスシリコン膜を半導体層として使用した場合のオフ電流を示してあり、図中「●」は酸化物半導体膜を半導体層として使用した場合のオフ電流を示している。 Figure 4 (B), the in FIG. "□" is is shown the off current in the case of using an amorphous silicon film as a semiconductor layer, in FIG. "●" in the case of using an oxide semiconductor film as a semiconductor layer It shows the off-current.

図4(B)より、アモルファスシリコン膜を半導体層として使用した場合のオフ電流は、測定時の基板温度が上昇するに従い、オフ電流が上昇していることがわかる。 4 from (B), the off current in the case of using an amorphous silicon film as a semiconductor layer in accordance with the substrate temperature at the time of measurement is increased, it can be seen that the off current is increased. 酸化物半導体膜を半導体層として使用した場合のオフ電流は、測定時の基板温度が上昇してもオフ電流を1pA、即ち1×10 −12 A以下になっていることがわかる。 Off current when using an oxide semiconductor film as a semiconductor layer, the off-current is also the substrate temperature is increased at the time of measurement 1 pA, i.e. it can be seen that equal to or less than 1 × 10 -12 A.

ここで、オフ電流(Ioff)の温度依存性について以下に考察する。 Here, discussed below the temperature dependence of the off current (Ioff).

薄膜トランジスタのオフ電流は電子と正孔の生成(以下、キャリアの生成という)、及び電子と正孔の再結合(以下、キャリアの再結合という)により電流が流れることが一般的に知られている。 Off current of the thin film transistor generation of electrons and holes (hereinafter, referred to as generation of carriers), and recombination of electrons and holes (hereinafter, referred to as recombination of carriers) current that flows generally known by . また、キャリアの再結合としては、電子が価電子帯(Ev)から伝導帯(Ec)へ励起される直接再結合と、バンドギャップ(Eg)内の局在準位(Et)を介して励起される間接再結合がある。 As the recombination of carriers, through the direct recombination of electrons are excited valence band from (Ev) to the conduction band (Ec), localized levels in the band gap (Eg) of (Et) excitation there is an indirect re-bond that is.

バンドギャップが狭い半導体の場合、電子が励起される熱エネルギーが少なくてすむため、直接再結合も間接再結合も起こりやすいが、酸化物半導体のようにバンドギャップ(Eg)が広い半導体の場合は、電子の励起には大きな熱エネルギーが必要なため、直接再結合も間接再結合も起こりにくいと仮定した。 If the band gap is narrow semiconductor, requires less heat energy electrons are excited, recombination also be prone indirect recombination directly, but if the band gap (Eg) is wider semiconductor as an oxide semiconductor since the excitation of electrons required a large heat energy, it was assumed that recombination also indirect recombination hardly occurs directly.

また、バンドギャップが広いと、半導体の真性キャリア濃度が極端に少なくなり、キャリア総数も極めて少なくなる。 In addition, if the wide band gap, the intrinsic carrier concentration of the semiconductor is extremely small, the total number of carriers is also very small. キャリア総数が少ない結果として、キャリアの生成、キャリアの再結合の確率も減少するため、オフ電流が小さくなると仮定した。 As a result the total number carrier is small, generation of carriers, since the reduced recombination probability of the carriers, it was assumed that the off-current decreases.

異なるバンドギャップ(Eg)を持つ半導体にて薄膜トランジスタのオフ電流の温度依存について計算することを試みた。 I attempted to calculate the temperature dependence of the thin film transistor off-state current at semiconductors with different band gaps (Eg).

計算で仮定した構造を図5に示す。 The assumed structure calculation shown in FIG. ゲート電極層701としてタングステン層を100nmの厚さで形成し、ゲート電極層701上に、ゲート絶縁層702として、酸化窒化層を100nmの厚さで形成し、ゲート絶縁層702上に、半導体層703を30nmの厚さで形成し、半導体層703上に、ソース電極層704及びドレイン電極層705を形成した薄膜トランジスタを仮定した。 The tungsten layer was formed to a thickness of 100nm as a gate electrode layer 701, over the gate electrode layer 701, the gate insulating layer 702, the oxynitride layer was formed to a thickness of 100nm, on the gate insulating layer 702, the semiconductor layer 703 was formed to a thickness of 30 nm, on the semiconductor layer 703 was assumed a thin film transistor to form a source electrode layer 704 and the drain electrode layer 705.

TFTのサイズはL/W=10/1μmとした。 The size of the TFT was set to L / W = 10 / 1μm. 半導体のバンドギャップEg=1.1eV、1.8eV、3.15eVの3種類とし、酸化物半導体はバンドギャップEg=3.15eVと想定している。 The semiconductor bandgap Eg = 1.1eV, 1.8eV, and three kinds of 3.15 eV, the oxide semiconductor is assumed to band gap Eg = 3.15 eV. また、電子親和力χ=4.3eVと仮定し、ソース電極層704及びドレイン電極層705に使用する金属の仕事関数は酸化物半導体の電子親和力と同じ4.3eVと仮定した。 Further, assume that the electron affinity chi = 4.3eV, the work function of the metal used for the source electrode layer 704 and the drain electrode layer 705 was assumed the same 4.3eV the electron affinity of the oxide semiconductor. また、温度T=25℃、100℃、150℃の3条件の温度にて計算を行った。 Further, the temperature T = 25 ° C., 100 ° C., was calculated at a temperature of 3 conditions 0.99 ° C.. なお、計算にはSilvaco社製デバイスシミュレーションソフトAtlasを使用した。 It should be noted, was using Silvaco, Inc. device simulation software Atlas in the calculation.

アモルファス半導体では欠陥準位が温度特性に強く影響すると考え、計算では、直接再結合のみを仮定した場合と、直接再結合と間接再結合の両方を仮定した場合について実施した。 Considered defect level in the amorphous semiconductor is strongly affects the temperature characteristic, calculation, and assuming only direct recombination was performed on assuming both direct recombination and indirect recombination. なお、間接再結合の準位はバンドギャップの中央に仮定した。 It should be noted that the level of indirect recombination were assumed in the middle of the band gap. 計算で仮定した構造を図6(A)、及び図6(B)に示す。 Figure 6 assumed structure calculation (A), and FIG. 6 (B). 直接再結合のみを仮定した図6(A)と、直接再結合と間接再結合の両方を仮定した図6(B)の2種類にて計算した。 Directly Figure 6 that recombination only assumed (A), was calculated by two 6 assuming both direct recombination and indirect recombination (B).

図6(A)、及び図6(B)の図中「Ev」は価電子帯、「Ec」は伝導体、「Et」は局在準位を示す。 FIG. 6 (A), the and the figure "Ev" valence band in FIG. 6 (B), "Ec" may conductor, "Et" indicates localized states. また、実線はキャリアの生成、破線はキャリアの再結合を想定している。 The solid line generation of carriers, the broken line is assumed to recombination of carriers.

計算結果を図29に示す。 The calculation results are shown in Figure 29. 図29は、バンドギャップ(Eg)=1.1eVと仮定した場合の計算結果であり、図29(A)は直接再結合のみを仮定した場合の計算結果、図29(B)は直接再結合と間接再結合の両方を仮定した場合の計算結果である。 Figure 29 is a calculation result on the assumption that the band gap (Eg) = 1.1 eV, 29 (A) is the calculation result of assuming only direct recombination, FIG 29 (B) is direct recombination a calculation result on the assumption both indirect recombination with.

なお、図29(A)中に示す、スペクトル201は25℃、スペクトル202は100℃、スペクトル203は150℃を仮定した場合の計算結果であり、図29(B)中に示す、スペクトル301は25℃、スペクトル302は100℃、スペクトル303は150℃を仮定した場合の計算結果である。 Incidentally, it is shown in FIG. 29 (A), the spectrum 201 is 25 ° C., the spectrum 202 is 100 ° C., the spectrum 203 is the calculation result of assuming a 0.99 ° C., shown in FIG. 29 (B), the spectrum 301 25 ° C., the spectrum 302 is 100 ° C., the spectrum 303 is the calculation result of assuming a 0.99 ° C..

計算結果を図30に示す。 The calculation results are shown in Figure 30. 図30は、バンドギャップ(Eg)=1.8eVと仮定した場合の計算結果であり、図30(A)は直接再結合のみを仮定した場合の計算結果、図30(B)は直接再結合と間接再結合の両方を仮定した場合の計算結果である。 Figure 30 is a calculation result on the assumption that the band gap (Eg) = 1.8 eV, 30 (A) is the calculation result of assuming only direct recombination, FIG. 30 (B) is direct recombination a calculation result on the assumption both indirect recombination with.

なお、図30(A)中に示す、スペクトル311は25℃、スペクトル312は100℃、スペクトル313は150℃を仮定した場合の計算結果であり、図30(B)中に示す、スペクトル321は25℃、スペクトル322は100℃、スペクトル323は150℃を仮定した場合の計算結果である。 Incidentally, it is shown in FIG. 30 (A), the spectrum 311 25 ° C., the spectrum 312 is 100 ° C., the spectrum 313 is the calculation result of assuming a 0.99 ° C., shown in FIG. 30 (B), the spectrum 321 25 ° C., the spectrum 322 is 100 ° C., the spectrum 323 is the calculation result of assuming a 0.99 ° C..

計算結果を図31に示す。 The calculation results are shown in Figure 31. 図31は、バンドギャップ(Eg)=3.15eVと仮定した場合の計算結果であり、図31(A)は直接再結合のみを仮定した場合の計算結果、図31(B)は直接再結合と間接再結合の両方を仮定した場合の計算結果である。 Figure 31 is a calculation result on the assumption that the band gap (Eg) = 3.15 eV, Fig. 31 (A) is the calculation result of assuming only direct recombination, FIG. 31 (B) is direct recombination a calculation result on the assumption both indirect recombination with.

なお、図31(A)中に示す、スペクトル451は25℃、スペクトル452は100℃、スペクトル453は150℃を仮定した場合の計算結果であり、図31(B)中に示す、スペクトル461は25℃、スペクトル462は100℃、スペクトル463は150℃を仮定した場合の計算結果である。 Incidentally, it is shown in FIG. 31 (A), the spectrum 451 25 ° C., the spectrum 452 100 ° C., the spectrum 453 is the calculation result of assuming a 0.99 ° C., shown in FIG. 31 (B), the spectrum 461 25 ° C., the spectrum 462 is 100 ° C., the spectrum 463 is the calculation result of assuming a 0.99 ° C..

図29(B)から、バンドギャップ(Eg)=1.1eVと仮定した場合、25℃時では、1×10 −13 A以上のオフ電流が確認され、150℃の時では1×10 −10 A以上のオフ電流が確認されており、温度依存性があることがわかる。 From Figure 29 (B), assuming that the band gap (Eg) = 1.1eV, at the time of 25 ℃, 1 × 10 -13 A or more off-current is confirmed, 1 × 10 -10 at the time of 0.99 ° C. a more off current have been identified, it can be seen that there is a temperature dependence.

図30(B)から、バンドギャップ(Eg)=1.8eVと仮定した場合、図29(B)のバンドギャップ(Eg)=1.1eVと比較し、25℃時のオフ電流は1×10 −16 A以下、150℃の時では1×10 −13 A以下のオフ電流が確認されており、温度依存性があることがわかる。 From Figure 30 (B), assuming that the band gap (Eg) = 1.8eV, compared to the band gap (Eg) = 1.1 eV in Fig. 29 (B), the off current is 1 × 10 during 25 ° C. -16 a or less, when the 0.99 ° C. and less off-current 1 × 10 -13 a was confirmed, it can be seen that there is a temperature dependence.

図31(B)から、バンドギャップ(Eg)=3.15eVと仮定した場合、図29(B)のバンドギャップ(Eg)=1.1eV、及び、図30(B)のバンドギャップ(Eg)=1.8eVと比較し、計算した3条件の温度25℃、100℃、150℃において、1×10 −16 A以下のオフ電流となっており、温度依存性はない結果が得られている。 Figure 31 (B), the band gap (Eg) = Assuming that 3.15 eV, the band gap of FIG. 29 (B) (Eg) = 1.1eV, and the band gap of FIG. 30 (B) (Eg) = as compared to 1.8 eV, the temperature 25 ° C. of the calculated three conditions, 100 ° C., at 0.99 ° C., has a less oFF current 1 × 10 -16 a, the temperature dependency is not the result is obtained .

以上のように、バンドギャップが狭い半導体の場合、電子が励起される熱エネルギーが少なくてすむため、直接再結合も間接再結合も起こりやすいが、酸化物半導体のようにバンドギャップ(Eg)が広い半導体の場合は、電子の励起には大きな熱エネルギーが必要なため、直接再結合も間接再結合も起こりにくい計算結果が得られている。 As described above, when the band gap is narrow semiconductor, requires less heat energy electrons are excited, recombination also be prone indirect recombination directly, bandgap as (Eg) of an oxide semiconductor for large semiconductor, because the excitation of electrons required a large thermal energy is recombined also indirect recombination also unlikely calculation result is obtained directly.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態2) (Embodiment 2)
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。 In this embodiment, the at least part of a driver circuit over the same substrate will be described below an example in which a thin film transistor provided in the pixel portion.

画素部に配置する薄膜トランジスタは、実施の形態1に従って形成する。 A thin film transistor provided in the pixel portion is formed according to the first embodiment. また、実施の形態1に示す薄膜トランジスタはnチャネル型TFTであるため、駆動回路のうち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。 Further, the thin film transistor described in Embodiment 1 for an n-channel type TFT, among driver circuits is formed in a pixel portion of a thin film transistor over the same substrate a portion of a driver circuit that can include an n-channel TFT .

アクティブマトリクス型表示装置のブロック図の一例を図7(A)に示す。 An example of a block diagram of an active matrix display device shown in FIG. 7 (A). 表示装置の基板上5300には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304を有する。 The substrate 5300 of the display device has a pixel portion 5301, a first scan line driver circuit 5302, the second scan line driver circuit 5303, the signal line driver circuit 5304. 画素部5301には、複数の信号線が信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路5302、及び走査線駆動回路5303から延伸して配置されている。 The pixel portion 5301 is arranged by extending a plurality of signal lines from the signal line driver circuit 5304 is disposed a plurality of scanning lines first scan line driver circuit 5302, and extended from a scan line driver circuit 5303 there. なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。 Note that in cross regions of the scan lines and the signal lines, pixels each having a display element are arranged in a matrix. また、表示装置の基板5300はFPC(Flexible Printed Circuit)等の接続部を介して、タイミング制御回路5305(コントローラ、制御ICともいう)に接続されている。 Further, the substrate 5300 of the display device through a connection portion such as a FPC (Flexible Printed Circuit), a timing control circuit 5305 is connected to the (controller, also referred to as control IC).

図7(A)では、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信号線駆動回路5304は、画素部5301と同じ基板5300上に形成される。 In FIG. 7 (A), the first scan line driver circuit 5302, the second scan line driver circuit 5303, the signal line driver circuit 5304 are formed over the same substrate 5300 as the pixel portion 5301. そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。 Accordingly, the number of components such as a driving circuit that are externally provided is reduced, it is possible to reduce the cost. また、基板5300外部に駆動回路を設けた場合の配線を延伸させることによる接続部での接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。 The wiring in the case where the driver circuit is provided outside the substrate 5300 can reduce the number of connections in the connection portion due to stretching the can be improved to improve the reliability or yield.

なお、タイミング制御回路5305は、第1の走査線駆動回路5302に対し、一例として、第1の走査線駆動回路用スタート信号(GSP1)(スタートパルス)、走査線駆動回路用クロック信号(GCK1)を供給する。 Note that the timing control circuit 5305 supplies a first scan line driver circuit 5302, as an example, the first scan line driver circuit start signal (GSP1) (start pulse), the scan line driver circuit clock signal (GCK1) and supplies. また、タイミング制御回路5305は、第2の走査線駆動回路5303に対し、一例として、第2の走査線駆動回路用スタート信号(GSP2)(スタートパルスともいう)、走査線駆動回路用クロック信号(GCK2)を供給する。 Further, the timing control circuit 5305 supplies the second scan line driver circuit 5303, as an example, the second scan line driver circuit start signal (GSP2) (also referred to as a start pulse), the scan line driver circuit clock signal ( GCK2) supplies a. 信号線駆動回路5304に対し、一例として、信号線駆動回路用スタート信号(SSP)、信号線駆動回路用クロック信号(SCK)、ビデオ信号用データ(DATA)(単にビデオ信号ともいう)、ラッチ信号(LAT)を供給するものとする。 To the signal line driver circuit 5304, as an example, the signal line driver circuit start signal (SSP), a signal line driver circuit clock signal (SCK), video signal data (DATA) (also simply referred to as a video signal), a latch signal the (LAT) shall be supplied. なお各クロック信号(GCK1、GCK2、SCK)は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号(CKB)とともに供給されるものであってもよい。 Note each clock signal (GCK1, GCK2, SCK) may be a plurality of clock signals with shifted cycles, or may be supplied together with a signal obtained by inverting the clock signal (CKB). なお、第1の走査線駆動回路5302と第2の走査線駆動回路5303の一方を省略することが可能である。 Incidentally, it is possible to omit the first scan line driver circuit 5302 one of the second scan line driver circuit 5303.

図7(B)では、駆動周波数が低い回路(例えば、第1の走査線駆動回路5302、第2の走査線駆動回路5303)を画素部5301と同じ基板5300に形成し、信号線駆動回路5304を画素部5301とは別の基板に形成する構成について示している。 In FIG. 7 (B), to form circuits with lower driving frequency (e.g., a first scan line driver circuit 5302, the second scan line driver circuit 5303) in the same substrate 5300 as the pixel portion 5301, signal line driver circuit 5304 It shows a configuration for forming a different substrate from the pixel portion 5301 a. 当該構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜トランジスタによって、基板5300に形成する駆動回路を構成することができる。 By this configuration, the field effect mobility is smaller TFT when compared with a transistor using a single crystal semiconductor, it is possible to constitute a driving circuit formed on the substrate 5300. したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。 Therefore, it is possible to achieve the size of the display device, reduction in the number of steps, reduction in cost, improvement in yield, or the like.

また、実施の形態1に示す薄膜トランジスタは、nチャネル型TFTである。 Further, the thin film transistor described in Embodiment 1, an n-channel TFT. 図8(A)、図8(B)ではnチャネル型TFTで構成する信号線駆動回路の構成、動作について一例を示し説明する。 FIG. 8 (A), the FIG. 8 (B) the structure of the signal line driver circuit including the n-channel type TFT, and shows an example operation will be described.

信号線駆動回路は、シフトレジスタ5601、及びスイッチング回路部5602を有する。 The signal line driver circuit includes a shift register 5601, and the switching circuit 5602. スイッチング回路部5602は、スイッチング回路5602_1〜5602_N(Nは自然数)という複数の回路を有する。 Switching circuit unit 5602 includes a plurality of circuits that switching circuit 5602_1~5602_N (N is a natural number). スイッチング回路5602_1〜5602_Nは、各々、薄膜トランジスタ5603_1〜5603_k(kは自然数)という複数のトランジスタを有する。 The switching circuit 5602_1~5602_N each include a plurality of thin film transistors 5603_1~5603_k (k is a natural number). 薄膜トランジスタ5603_1〜5603_kは、nチャネル型TFTである例を説明する。 TFT 5603_1~5603_k describes an example an n-channel TFT.

信号線駆動回路の接続関係について、スイッチング回路5602_1を例にして説明する。 A connection relation in the signal line driver circuit is described by using the switching circuit 5602_1 as an example. 薄膜トランジスタ5603_1〜5603_kの第1端子は、各々、配線5604_1〜5604_kと接続される。 First terminals of the thin film transistors 5603_1~5603_k are each connected to the wiring 5604 1 to 5604 &. 薄膜トランジスタ5603_1〜5603_kの第2端子は、各々、信号線S1〜Skと接続される。 Second terminals of the thin film transistors 5603_1~5603_k are each connected to a signal line S1-Sk. 薄膜トランジスタ5603_1〜5603_kのゲートは、配線5605_1と接続される。 Gates of the thin film transistors 5603_1~5603_k are connected to a wiring 5605_1.

シフトレジスタ5601は、配線5605_1〜5605_Nに順番にHレベル(H信号、高電源電位レベル、ともいう)の信号を出力し、スイッチング回路5602_1〜5602_Nを順番に選択する機能を有する。 Shift register 5601, H-level to turn on the wiring 5605_1~5605_N outputs a signal (H signal, the high power supply potential level, also referred to) has a function of selecting the switching circuits 5602_1~5602_N sequentially.

スイッチング回路5602_1は、配線5604_1〜5604_kと信号線S1〜Skとの導通状態(第1端子と第2端子との間の導通)を制御する機能、即ち配線5604_1〜5604_kの電位を信号線S1〜Skに供給するか否かを制御する機能を有する。 The switching circuit 5602, the wiring 5604 1 to 5604 & a function of controlling (conduction between the first terminal and the second terminal) electrical continuity between the signal lines S1-Sk, i.e. the signal line potentials of the wirings 5604 1 to 5604 & S1 to a function of controlling whether to supply to sk. このように、スイッチング回路5602_1は、セレクタとしての機能を有する。 Thus, the switching circuit 5602_1 functions as a selector. また薄膜トランジスタ5603_1〜5603_Nは、各々、配線5604_1〜5604_kと信号線S1〜Skとの導通状態を制御する機能、即ち配線5604_1〜5604_kの電位を信号線S1〜Skに供給する機能を有する。 The thin film transistor 5603_1~5603_N has respectively have functions of controlling conduction states between the wirings 5604_1~5604_k and the signal lines S1-Sk, i.e. functions of supplying potentials of the wirings 5604_1~5604_k to the signal lines S1-Sk. このように、薄膜トランジスタ5603_1〜5603_Nは、各々、スイッチとしての機能を有する。 Thus, the thin film transistor 5603_1~5603_N each have a function as a switch.

なお、配線5604_1〜5604_kには、各々、ビデオ信号用データ(DATA)が入力される。 Incidentally, the wiring 5604_1~5604_k are each video signal data (DATA) are input. ビデオ信号用データ(DATA)は、画像情報又は画像信号に応じたアナログ信号である場合が多い。 The video signal data (DATA) is often an analog signal corresponding to image data or image signals.

次に、図8(A)の信号線駆動回路の動作について、図8(B)のタイミングチャートを参照して説明する。 Next, operation of the signal line driver circuit in FIG. 8 (A), is described with reference to a timing chart of FIG. 8 (B). 図8(B)には、信号Sout_1〜Sout_N、及び信号Vdata_1〜Vdata_kの一例を示す。 In FIG. 8 (B) shows an example of signal Sout_1~Sout_N, and signal Vdata_1~Vdata_k. 信号Sout_1〜Sout_Nは、各々、シフトレジスタ5601の出力信号の一例であり、信号Vdata_1〜Vdata_kは、各々、配線5604_1〜5604_kに入力される信号の一例である。 Signal Sout_1~Sout_N are each an example of an output signal of the shift register 5601, signals Vdata_1~Vdata_k are each an example of a signal input to the wiring 5604 1 to 5604 &. なお、信号線駆動回路の1動作期間は、表示装置における1ゲート選択期間に対応する。 Note that one operation period of the signal line driver circuit corresponds to one gate selection period in a display device. 1ゲート選択期間は、一例として、期間T1〜期間TNに分割される。 One gate selection period, as an example, is divided into periods T1~ period TN. 期間T1〜TNは、各々、選択された行に属する画素にビデオ信号用データ(DATA)を書き込むための期間である。 Period T1~TN are periods for writing the video signal data (DATA) into a pixel in a selected row.

なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のために誇張して表記している場合がある。 Incidentally, in each structure illustrated in drawings and the like of the present embodiment, signal waveform distortion and the like, and may have exaggerated for clarity. よって、必ずしもそのスケールに限定されないものであることを付記する。 Thus, by appending it is intended not necessarily limited to such scales.

期間T1〜期間TNにおいて、シフトレジスタ5601は、Hレベルの信号を配線5605_1〜5605_Nに順番に出力する。 In the period T1~ period TN, the shift register 5601 sequentially outputs H-level signals to the wirings 5605_1~5605_N. 例えば、期間T1において、シフトレジスタ5601は、ハイレベルの信号を配線5605_1に出力する。 For example, in the period T1, the shift register 5601 outputs a high level signal to the wiring 5605_1. すると、薄膜トランジスタ5603_1〜5603_kはオンになるので、配線5604_1〜5604_kと、信号線S1〜Skとが導通状態になる。 Then, since the thin film transistor 5603_1~5603_k it is turned on, so that the wirings 5604 1 to 5604 &, and the signal line S1~Sk turned on. このとき、配線5604_1〜5604_kには、Data(S1)〜Data(Sk)が入力される。 At this time, the wiring 5604_1~5604_k is, Data (S1) ~Data (Sk) are input. Data(S1)〜Data(Sk)は、各々、薄膜トランジスタ5603_1〜5603_kを介して、選択される行に属する画素のうち、1列目〜k列目の画素に書き込まれる。 Data (S1) ~Data (Sk) are each via a thin film transistor 5603_1~5603_K, among the pixels belonging to a selected row is written to the pixel in the first column ~k th column. こうして、期間T1〜TNにおいて、選択された行に属する画素に、k列ずつ順番にビデオ信号用データ(DATA)が書き込まれる。 Thus, in the periods Tl to TN, the pixels in the selected row, video signal data (DATA) are sequentially written to by k columns.

以上のように、ビデオ信号用データ(DATA)が複数の列ずつ画素に書き込まれることによって、ビデオ信号用データ(DATA)の数、又は配線の数を減らすことができる。 As described above, by video signal data (DATA) are written into pixels by a plurality of columns, it is possible to reduce the number of numbers, or the wiring of the video signal data (DATA). よって、外部回路との接続数を減らすことができる。 Therefore, it is possible to reduce the number of connections to external circuits. また、ビデオ信号が複数の列ずつ画素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き込み不足を防止することができる。 Moreover, by writing video signals to pixels by a plurality of columns, it is possible to increase the write time, it is possible to prevent the shortage of writing of the video signal.

なお、シフトレジスタ5601及びスイッチング回路部5602としては、実施の形態1に示す薄膜トランジスタで構成される回路を用いることが可能である。 As the shift register 5601 and the switching circuit section 5602, it is possible to use a circuit including the thin film transistors described in Embodiment 1. この場合、シフトレジスタ5601が有する全てのトランジスタの極性をnチャネル型で構成することができる。 In this case, it is possible to configure the polarity of all transistors shift register 5601 has an n-channel type.

次に、走査線駆動回路の構成について説明する。 Next, description will be given of a configuration of a scan line driver circuit. 走査線駆動回路は、シフトレジスタ、バッファを有している。 Scan line driver circuit includes a shift register, a buffer. また場合によってはレベルシフタを有していても良い。 It may also have a level shifter in some cases. 走査線駆動回路において、シフトレジスタにクロック信号(CK)及びスタートパルス信号(SP)が入力されることによって、選択信号が生成される。 In the scan line driver circuit, when a clock signal to the shift register (CK) and a start pulse signal (SP) are input, a selection signal is generated. 生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。 The generated selection signal is buffered and amplified by the buffer, it is supplied to a corresponding scan line. 走査線には、1ライン分の画素のトランジスタのゲート電極が接続されている。 The scan line, the gate electrodes of transistors in pixels of one line are connected. そして、1ライン分の画素のトランジスタを一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。 Since must be turned ON simultaneously the transistors in the pixels of one line, a buffer which can feed a large current is used.

走査線駆動回路及び/または信号線駆動回路の一部に用いるシフトレジスタの一形態について図9及び図10を用いて説明する。 One mode of the shift register used for part of the scan line driver circuit and / or the signal line driver circuit is described with reference to FIGS.

走査線駆動回路、信号線駆動回路のシフトレジスタについて、図9及び図10を参照して説明する。 Scanning line drive circuit, the shift register of the signal line driver circuit is described with reference to FIGS. シフトレジスタは、第1のパルス出力回路10_1乃至第Nのパルス出力回路10_N(Nは3以上の自然数)を有している(図9(A)参照)。 Shift register, the pulse output circuit 10_N of the first pulse output circuit 10_1 to the N (N is a natural number of 3 or more) (see FIG. 9 (A)). 図9(A)に示すシフトレジスタの第1のパルス出力回路10_1乃至第Nのパルス出力回路10_Nには、第1の配線11より第1のクロック信号CK1、第2の配線12より第2のクロック信号CK2、第3の配線13より第3のクロック信号CK3、第4の配線14より第4のクロック信号CK4が供給される。 The pulse output circuit 10_N of the first pulse output circuit 10_1 through the N-th shift register shown in FIG. 9 (A), the first wiring 11 than the first clock signal CK1, from the second of the second wiring 12 clock signal CK2, a third wiring 13 of the clock signal CK3, the fourth clock signal CK4 are supplied from the fourth wiring 14. また第1のパルス出力回路10_1では、第5の配線15からのスタートパルスSP1(第1のスタートパルス)が入力される。 To the first pulse output circuit 10_1, a start pulse SP1 from a fifth wiring 15 (a first start pulse) is input. また2段目以降の第nのパルス出力回路10_n(nは、2以上N以下の自然数)では、一段前段のパルス出力回路からの信号(前段信号OUT(n−1)という)(nは2以上の自然数)が入力される。 The second stage pulse output circuit 10_n of the n subsequent (n is 2 or more N a natural number equal to or less than), the preceding stage of the signal from the pulse output circuit (referred to the previous stage signal OUT (n-1)) (n is 2 a natural number greater than or equal to) is input. また第1のパルス出力回路10_1では、2段後段の第3のパルス出力回路10_3からの信号、または2段目以降の第nのパルス出力回路10_nでは、2段後段の第(n+2)のパルス出力回路10_n+2からの信号(後段信号OUT(n+2)という)が入力される。 To the first pulse output circuit 10_1, a third signal from the pulse output circuit 10_3 of the stage following the next stage or the second stage and subsequent n-th pulse output circuit 10_n, pulses of the stage following the next stage the (n + 2), signal from the output circuit 10_n + 2 (that stage signal OUT (n + 2)) is input. また各段のパルス出力回路からは、前段及び/または後段のパルス出力回路に入力するための第1の出力信号OUT(1)(SR)、別の配線等に第2の出力信号OUT(1)が出力される。 Also from the pulse output circuit of each stage, previous and / or subsequent first to be input to the pulse output circuit of the output signal OUT (1) (SR), and the like to another wiring the second output signal OUT (1 ) is output. なお、図9(A)に示すように、シフトレジスタの最終段の2つの段には、後段信号OUT(n+2)が入力されないため、一例としては、別途第2のスタートパルスSP2、第3のスタートパルスSP3をそれぞれ入力する構成とすればよい。 Incidentally, as shown in FIG. 9 (A), the last two stages of the shift register, because the stage signal OUT (n + 2) is not input, as an example, a separate second start pulse SP2, third a start pulse SP3 may be input respectively.

なお、クロック信号(CK)は、一定の間隔でHレベルとLレベル(L信号、低電源電位レベル、ともいう)を繰り返す信号である。 Note that the clock signal (CK) is a signal that repeats H and L levels at regular intervals (L signal, the low power supply potential level, also referred to). ここで、第1のクロック信号(CK1)〜第4のクロック信号(CK4)は、順に1/4周期分遅延している。 Here, the first clock signal (CK1) ~ fourth clock signal (CK4) are delayed by 1/4 cycle sequentially. 本実施の形態では、第1のクロック信号(CK1)〜第4のクロック信号(CK4)を利用して、パルス出力回路の駆動の制御等を行う。 In the present embodiment, by utilizing the first clock signal (CK1) ~ fourth clock signal (CK4), control of the drive pulse output circuit. なお、クロック信号は、入力される駆動回路に応じて、GCK、SCKということもあるが、ここではCKとして説明を行う。 The clock signal in response to the drive circuit input, GCK, there is also the fact that SCK, a description as CK here.

第1の入力端子21、第2の入力端子22及び第3の入力端子23は、第1の配線11〜第4の配線14のいずれかと電気的に接続されている。 The first input terminal 21, a second input terminal 22 and the third input terminal 23 is electrically connected to any of the first wiring 11 to a fourth wiring 14. 例えば、図9(B)において、第1のパルス出力回路10_1は、第1の入力端子21が第1の配線11と電気的に接続され、第2の入力端子22が第2の配線12と電気的に接続され、第3の入力端子23が第3の配線13と電気的に接続されている。 For example, in FIG. 9 (B), the first pulse output circuit 10_1, the first input terminal 21 is connected to the first wiring 11 electrically, a second input terminal 22 and the second wiring 12 are electrically connected, a third input terminal 23 is electrically connected to the third wiring 13. また、第2のパルス出力回路10_2は、第1の入力端子21が第2の配線12と電気的に接続され、第2の入力端子22が第3の配線13と電気的に接続され、第3の入力端子23が第4の配線14と電気的に接続されている。 The second pulse output circuit 10_2, the first input terminal 21 is connected to the second wiring 12 electrically, a second input terminal 22 is connected to the third wiring 13 electrically, the third input terminal 23 is electrically connected to the fourth wiring 14.

第1のパルス出力回路10_1〜第Nのパルス出力回路10_Nの各々は、第1の入力端子21、第2の入力端子22、第3の入力端子23、第4の入力端子24、第5の入力端子25、第1の出力端子26、第2の出力端子27を有しているとする(図9(B)参照)。 Each of the pulse output circuit 10_N of the first pulse output circuit 10_1~ first N has a first input terminal 21, a second input terminal 22, a third input terminal 23, a fourth input terminal 24, the fifth input terminal 25, a first output terminal 26, and a second output terminal 27 (see FIG. 9 (B)). 第1のパルス出力回路10_1において、第1の入力端子21に第1のクロック信号CK1が入力され、第2の入力端子22に第2のクロック信号CK2が入力され、第3の入力端子23に第3のクロック信号CK3が入力され、第4の入力端子24にスタートパルスSP1が入力され、第5の入力端子25に後段信号OUT(3)が入力され、第1の出力端子26より第1の出力信号OUT(1)(SR)が出力され、第2の出力端子27より第2の出力信号OUT(1)が出力されていることとなる。 In the first pulse output circuit 10_1, the first clock signal CK1 is input to the first input terminal 21, the second clock signal CK2 is input to the second input terminal 22, to the third input terminal 23 the third clock signal CK3 is input, the start pulse SP1 is input to the fourth input terminal 24, a subsequent stage signal OUT (3) is input to the fifth input terminal 25, first from the first output terminal 26 output signal OUT (1) (SR) is output, so that the through the second output terminal 27 the second output signal OUT (1) is output.

なお第1のパルス出力回路10_1〜第Nのパルス出力回路10_Nは、3端子の薄膜トランジスタの他に、4端子の薄膜トランジスタを用いることができる。 Incidentally pulse output circuit 10_N of the first pulse output circuit 10_1~ the N, in addition to the 3 terminal thin film transistor, a thin film transistor can be used having four terminals. 図9(C)に示すトランジスタ28は、上記実施の形態1で説明した4端子の薄膜トランジスタを意味し、図面等で以下用いることとする。 Transistor 28 shown in FIG. 9 (C) means a thin film transistor having four terminals described in the first embodiment, will be used hereinafter in the drawings and the like. トランジスタ28は、第1のゲート電極に入力される第1の制御信号G1及び第2のゲート電極に入力される第2の制御信号G2によって、In端子とOut端子間の電気的な制御を行うことのできる素子である。 Transistor 28, the second control signal G2 inputted to the first control signal G1 and a second gate electrode which is input to the first gate electrode, for electrically control between In port and Out terminal is an element that can be.

図9(C)に示すトランジスタ28のしきい値電圧は、トランジスタ28のチャネル形成領域の上下にゲート絶縁膜を介してゲート電極を設け、上部及び/または下部のゲート電極の電位を制御することにより所望の値に制御することができる。 The threshold voltage of the transistor 28 shown in FIG. 9 (C), a gate electrode provided through a gate insulating film below a channel formation region of the transistor 28, to control the potential of the upper and / or lower part of the gate electrode the can be controlled to a desired value.

次に、パルス出力回路の具体的な回路構成の一例について、図9(D)で説明する。 Next, an example of a specific circuit configuration of the pulse output circuit is described in FIG. 9 (D).

第1のパルス出力回路10_1は、第1のトランジスタ31〜第13のトランジスタ43を有している(図9(D)参照)。 The first pulse output circuit 10_1 includes a transistor 43 of the first transistor 31 to 13 (see FIG. 9 (D)). また、上述した第1の入力端子21〜第5の入力端子25、及び第1の出力端子26、第2の出力端子27に加え、第1の高電源電位VDDが供給される電源線51、第2の高電源電位VCCが供給される電源線52、低電源電位VSSが供給される電源線53から、第1のトランジスタ31〜第13のトランジスタ43に信号、または電源電位が供給される。 The first input terminal 21 to a fifth input terminal 25 and the first output terminal 26, as described above, in addition to the second output terminal 27, a power supply line 51 to the first high power supply potential VDD is supplied, power line 52 to which the second high power supply potential VCC is supplied from the power supply line 53 to a low power supply potential VSS is supplied, the signal or power supply potential is supplied to the transistor 43 of the first transistor 31 to 13th. ここで図9(D)の各電源線の電源電位の大小関係は、第1の電源電位VDD>第2の電源電位VCC>第3の電源電位VSSとする。 The relation of the power supply potentials of the power supply line of FIG. 9 (D) is a first power supply potential VDD> second power supply potential VCC> the third power supply potential VSS. なお、第1のクロック信号(CK1)〜第4のクロック信号(CK4)は、一定の間隔でHレベルとLレベルを繰り返す信号であるが、HレベルのときVDD、LレベルのときVSSであるとする。 Note that the first clock signal (CK1) ~ fourth clock signal (CK4) is a signal that repeats H and L levels at regular intervals, is VSS when VDD, the L level when the H-level to. なお電源線52の電位VCCを、電源線51の電位VDDより低くすることにより、動作に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することができる。 Note the potential VCC of the power supply line 52, by lower than the potential VDD of the power supply line 51, without affecting the operation, it is possible to suppress the potential applied to the gate electrode of the transistor, the threshold of the transistor reducing the shift, it is possible to suppress the deterioration. なお図9(D)に図示するように、第1のトランジスタ31〜第13のトランジスタ43のうち、第1のトランジスタ31、第6のトランジスタ36乃至第9のトランジスタ39には、図9(C)で示した4端子のトランジスタ28を用いることが好ましい。 Incidentally, as shown in FIG. 9 (D), the transistors 43 of the first transistor 31 to 13, the first transistor 31, the transistor 36 through the ninth transistor 39 in the sixth, FIG 9 (C ) is preferably used 4 terminal of the transistor 28 shown in. 第1のトランジスタ31、第6のトランジスタ36乃至第9のトランジスタ39の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極に入力される制御信号に対する応答が速い(オン電流の立ち上がりが急峻)ことでよりパルス出力回路の誤動作を低減することができるトランジスタである。 The first transistor 31, the operation of the sixth transistor 36 through the ninth transistor 39, transistor the potential of the node which one electrode serving as a source or drain is connected, it is switched by a control signal of the gate electrode is determined and is a transistor that can respond to the control signal input to the gate electrode is fast (the rise of on-state current is steep) to reduce a malfunction of the pulse output circuit by. そのため、図9(C)で示した4端子のトランジスタ28を用いることによりしきい値電圧を制御することができ、誤動作がより低減できるパルス出力回路とすることができる。 Therefore, it is possible to control the threshold voltage by using a four-terminal of the transistor 28 shown in FIG. 9 (C), the can and a malfunction of the pulse output circuit can be further reduced. なお図9(C)では第1の制御信号G1及び第2の制御信号G2を同じ制御信号としたが、異なる制御信号が入力される構成としてもよい。 Note FIG. 9 (C) in was the first control signal G1 and the second same control signal a control signal G2, and may be configured to different control signals are input.

図9(D)において第1のトランジスタ31は、第1端子が電源線51に電気的に接続され、第2端子が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電極(第1のゲート電極及び第2のゲート電極)が第4の入力端子24に電気的に接続されている。 The first transistor 31 in FIG. 9 (D) has a first terminal electrically connected to the power supply line 51, a second terminal electrically connected to the first terminal of the ninth transistor 39, a gate electrode ( the first gate electrode and second gate electrode) is electrically connected to the fourth input terminal 24. 第2のトランジスタ32は、第1端子が電源線53に電気的に接続され、第2端子が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電極が第4のトランジスタ34のゲート電極に電気的に接続されている。 The second transistor 32 has a first terminal electrically connected to the power supply line 53, a second terminal electrically connected to the first terminal of the ninth transistor 39, a gate electrode of the fourth transistor 34 It is electrically connected to the gate electrode. 第3のトランジスタ33は、第1端子が第1の入力端子21に電気的に接続され、第2端子が第1の出力端子26に電気的に接続されている。 The third transistor 33 has a first terminal electrically connected to the first input terminal 21, second terminal is electrically connected to the first output terminal 26. 第4のトランジスタ34は、第1端子が電源線53に電気的に接続され、第2端子が第1の出力端子26に電気的に接続されている。 The fourth transistor 34 has a first terminal electrically connected to the power supply line 53, the second terminal is electrically connected to the first output terminal 26. 第5のトランジスタ35は、第1端子が電源線53に電気的に接続され、第2端子が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電気的に接続され、ゲート電極が第4の入力端子24に電気的に接続されている。 The fifth transistor 35 has a first terminal electrically connected to the power supply line 53, a second terminal electrically connected to the gate electrode and the gate electrode of the fourth transistor 34 of second transistor 32, the gate electrodes are electrically connected to the fourth input terminal 24. 第6のトランジスタ36は、第1端子が電源線52に電気的に接続され、第2端子が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電気的に接続され、ゲート電極(第1のゲート電極及び第2のゲート電極)が第5の入力端子25に電気的に接続されている。 Transistor 36 of the sixth, first terminal is electrically connected to the power supply line 52, a second terminal electrically connected to the gate electrode and the gate electrode of the fourth transistor 34 of second transistor 32, the gate electrode (first gate electrode and second gate electrode) is electrically connected to the fifth input terminal 25. 第7のトランジスタ37は、第1端子が電源線52に電気的に接続され、第2端子が第8のトランジスタ38の第2端子に電気的に接続され、ゲート電極(第1のゲート電極及び第2のゲート電極)が第3の入力端子23に電気的に接続されている。 The seventh transistor 37 has a first terminal electrically connected to the power supply line 52, a second terminal electrically connected to the second terminal of the eighth transistor 38, a gate electrode (and the first gate electrode a second gate electrode) is electrically connected to the third input terminal 23. 第8のトランジスタ38は、第1端子が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電気的に接続され、ゲート電極(第1のゲート電極及び第2のゲート電極)が第2の入力端子22に電気的に接続されている。 The eighth transistor 38 has a first terminal electrically connected to the gate electrode of the second gate electrode and the fourth transistor 32 of the transistor 34, a gate electrode (first gate electrode and second gate electrode) There has been electrically connected to the second input terminal 22. 第9のトランジスタ39は、第1端子が第1のトランジスタ31の第2端子及び第2のトランジスタ32の第2端子に電気的に接続され、第2端子が第3のトランジスタ33のゲート電極及び第10のトランジスタ40のゲート電極に電気的に接続され、ゲート電極(第1のゲート電極及び第2のゲート電極)が電源線52に電気的に接続されている。 Ninth transistor 39 has a first terminal electrically connected to the second terminal of the second terminal and the second transistor 32 of the first transistor 31, a second terminal and a gate electrode of the third transistor 33 is electrically connected to the gate electrode of the tenth transistor 40, the gate electrode (first gate electrode and second gate electrode) is electrically connected to the power supply line 52. 第10のトランジスタ40は、第1端子が第1の入力端子21に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され、ゲート電極が第9のトランジスタ39の第2端子に電気的に接続されている。 Transistor 40 of the 10 has a first terminal electrically connected to the first input terminal 21, a second terminal electrically connected to the second output terminal 27, the gate electrode of the ninth transistor 39 It is electrically connected to the second terminal. 第11のトランジスタ41は、第1端子が電源線53に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され、ゲート電極が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電気的に接続されている。 Transistor 41 of the first 11 has a first terminal electrically connected to the power supply line 53, a second terminal electrically connected to the second output terminal 27, the gate electrode and the gate electrode of the second transistor 32 It is electrically connected to the gate electrode of the fourth transistor 34. 第12のトランジスタ42は、第1端子が電源線53に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され、ゲート電極が第7のトランジスタ37のゲート電極(第1のゲート電極及び第2のゲート電極)に電気的に接続されている。 Transistor 42 of the first 12 has a first terminal electrically connected to the power supply line 53, a second terminal electrically connected to the second output terminal 27, the gate electrode of the gate electrode seventh transistor 37 ( It is electrically connected to the first gate electrode and second gate electrode). 第13のトランジスタ43は、第1端子が電源線53に電気的に接続され、第2端子が第1の出力端子26に電気的に接続され、ゲート電極が第7のトランジスタ37のゲート電極(第1のゲート電極及び第2のゲート電極)に電気的に接続されている。 Transistor 43 of the first 13, the first terminal is electrically connected to the power supply line 53, a second terminal electrically connected to the first output terminal 26, the gate electrode of the gate electrode seventh transistor 37 ( It is electrically connected to the first gate electrode and second gate electrode).

図9(D)において、第3のトランジスタ33のゲート電極、第10のトランジスタ40のゲート電極、及び第9のトランジスタ39の第2端子の接続箇所をノードAとする。 In FIG. 9 (D), the the third gate electrode of the transistor 33, the gate electrode of the tenth transistor 40, and a second node connecting portions of the terminals A of the ninth transistor 39. また、第2のトランジスタ32のゲート電極、第4のトランジスタ34のゲート電極、第5のトランジスタ35の第2端子、第6のトランジスタ36の第2端子、第8のトランジスタ38の第1端子、及び第11のトランジスタ41のゲート電極との接続箇所をノードBとする(図10(A)参照)。 The gate electrode of the second transistor 32, a gate electrode of the fourth transistor 34, the second terminal of the fifth transistor 35, the second terminal of the sixth transistor 36, the first terminal of the eighth transistor 38, and a connection point between the gate electrode of the eleventh transistor 41 and the node B (see FIG. 10 (a)).

なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。 Note that a thin film transistor has a gate and a drain and a is an element having at least three terminals of a source, has a channel region between the drain region and the source region, the drain region and the channel region and the source region and current can flow through the door. ここで、ソースとドレインとは、薄膜トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。 Here, since the source and the drain may change depending on the structure, the operating conditions such as a thin film transistor, it is difficult to define which is a source or a drain. そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。 Therefore, a region functioning as a source and a drain may not be called the source or the drain. その場合、一例としては、それぞれを第1端子、第2端子と表記する場合がある。 In that case, as an example, it may be referred to as a first terminal and a second terminal.

なお図9(D)、図10(A)において、ノードAを浮遊状態とすることによりブートストラップ動作を行うための、容量素子を別途設けても良い。 Note FIG. 9 (D), the in FIG. 10 (A), the for performing bootstrap operation by bringing the node A into a floating state may be additionally provided a capacitor. またノードBの電位を保持するため、一方の電極をノードBに電気的に接続した容量素子を別途設けてもよい。 Also in order to hold a potential of a Node B, it may be provided separately capacitive element electrically connected to the one electrode Node B.

ここで、図10(A)に示したパルス出力回路を複数具備するシフトレジスタのタイミングチャートについて図10(B)に示す。 Here, it is shown in FIG. 10 (B) a timing chart of a shift register including a plurality of pulse output circuits illustrated in FIG. 10 (A). なおシフトレジスタが走査線駆動回路である場合、図10(B)中の期間61は垂直帰線期間であり、期間62はゲート選択期間に相当する。 Note that when the shift register is a scan line driver circuit, a period 61 in FIG. 10 (B) is a vertical retrace period and a period 62 corresponds to a gate selection period.

なお、図10(A)に示すように、ゲートに第2の電源電位VCCが印加される第9のトランジスタ39を設けておくことにより、ブートストラップ動作の前後において、以下のような利点がある。 Incidentally, as shown in FIG. 10 (A), by providing the ninth transistor 39 in which the second power supply potential VCC is applied to the gate, before and after bootstrap operation are the following advantages .

ゲート電極に第2の電位VCCが印加される第9のトランジスタ39がない場合、ブートストラップ動作によりノードAの電位が上昇すると、第1のトランジスタ31の第2端子であるソースの電位が上昇していき、第1の電源電位VDDより大きくなる。 Without the ninth transistor 39 in which the second potential VCC is applied to the gate electrode, the potential of the node A by the bootstrap operation is increased, the potential of the source which is the second terminal of the first transistor 31 rises periodically, a value higher than the first power supply potential VDD. そして、第1のトランジスタ31のソースが第1端子側、即ち電源線51側に切り替わる。 The source of the first transistor 31 is the first terminal side, that is switched to the power supply line 51 side. そのため、第1のトランジスタ31においては、ゲートとソースの間、ゲートとドレインの間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタの劣化の要因となりうる。 Therefore, in the first transistor 31, between the gate and the source and between the gate and the drain, thus significant stress large bias voltage is applied, which might cause deterioration of the transistor. そこで、ゲート電極に第2の電源電位VCCが印加される第9のトランジスタ39を設けておくことにより、ブートストラップ動作によりノードAの電位は上昇するものの、第1のトランジスタ31の第2端子の電位の上昇を生じないようにすることができる。 By providing of the ninth transistor 39 in which the second power supply potential VCC is applied to the gate electrode, by the bootstrap operation although the potential of the node A rises, the second terminal of the first transistor 31 it can be prevented caused an increase in potential. つまり、第9のトランジスタ39を設けることにより、第1のトランジスタ31のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることができる。 That is, it is possible to ninth by providing transistor 39, decreasing the value of the negative bias voltage applied between the gate and the source of the first transistor 31. よって、本実施の形態の回路構成とすることにより、第1のトランジスタ31のゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる第1のトランジスタ31の劣化を抑制することができる。 Accordingly, with a circuit configuration of the present embodiment, it is possible to reduce a negative bias voltage applied between the gate and the source of the first transistor 31 to suppress the deterioration of the first transistor 31 due to stress be able to.

なお、第9のトランジスタ39を設ける箇所については、第1のトランジスタ31の第2端子と第3のトランジスタ33のゲートとの間に第1端子と第2端子を介して接続されるように設ける構成であればよい。 Note that the portion providing the ninth transistor 39 is provided so as to be connected via a first terminal and a second terminal between the gate of the second terminal and the third transistor 33 of the first transistor 31 it may be any configuration. なお、本実施形態でのパルス出力回路を複数具備するシフトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第9のトランジスタ39を省略してもよく、トランジスタ数を削減することが利点である。 In the case of a shift register including a plurality of pulse output circuits in this embodiment, the greater the signal line driver circuit number of stages than a scan line driver circuit, transistor 39 may be omitted in the ninth, the number of transistors is reduced it is an advantage.

なお第1のトランジスタ31乃至第13のトランジスタ43の半導体層として、酸化物半導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び電界効果移動度を高めることができ、劣化の度合いを低減することが出来るため、回路内の誤動作を低減することができる。 Incidentally as the semiconductor layer of the transistor 43 of the first transistor 31, second 13, by using an oxide semiconductor, while reducing the off-current of the thin film transistor, it is possible to increase the on-current and field-effect mobility, the degree of degradation since it is possible to reduce, it is possible to reduce the malfunction of the circuit. また酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによるトランジスタの劣化の程度が小さい。 The transistor including an oxide semiconductor, than that of a transistor using amorphous silicon, a small degree of deterioration of the transistor due to the high potential is applied to the gate electrode. そのため、第2の電源電位VCCを供給する電源線に、第1の電源電位VDDを供給しても同様の動作が得られ、且つ回路間を引き回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。 Therefore, the power supply line for supplying a second power supply potential VCC, same operation by supplying a first power supply potential VDD is obtained, and it is possible to reduce the number of power supply lines which between circuits, it is possible to reduce the size of the circuit.

なお、第7のトランジスタ37のゲート電極(第1のゲート電極及び第2のゲート電極)に第3の入力端子23によって供給されるクロック信号、第8のトランジスタ38のゲート電極(第1のゲート電極及び第2のゲート電極)に第2の入力端子22によって供給されるクロック信号は、第7のトランジスタ37のゲート電極(第1のゲート電極及び第2のゲート電極)に第2の入力端子22によって供給されるクロック信号、第8のトランジスタ38のゲート電極(第1のゲート電極及び第2のゲート電極)に第3の入力端子23によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏する。 The clock signal supplied by a third input terminal 23 to the gate electrode of the seventh transistor 37 (first gate electrode and second gate electrode), a gate electrode of the eighth transistor 38 (first gate electrodes and the clock signal supplied by the second input terminal 22 to the second gate electrode), a second input terminal to the gate electrode of the seventh transistor 37 (first gate electrode and second gate electrode) clock signal supplied by 22, so that the clock signal supplied to the gate electrode of the eighth transistor 38 (first gate electrode and second gate electrode) by a third input terminal 23, the connection relationship be exchanged achieves the same effect. なお、図10(A)に示すシフトレジスタにおいて、第7のトランジスタ37及び第8のトランジスタ38が共にオンの状態から、第7のトランジスタ37がオフ、第8のトランジスタ38がオンの状態、次いで第7のトランジスタ37がオフ、第8のトランジスタ38がオフの状態とすることによって、第2の入力端子22及び第3の入力端子23の電位が低下することで生じる、ノードBの電位の低下が第7のトランジスタ37のゲート電極の電位の低下、及び第8のトランジスタ38のゲート電極の電位の低下に起因して2回生じることとなる。 In the shift register illustrated in FIG. 10 (A), from the state of the seventh transistor 37 and the eighth transistor 38 are both turned on, the transistor 37 of the seventh off, the eighth transistor 38 is on, then the seventh transistor 37 is off, by the eighth transistor 38 are off, caused by the potential of the second input terminal 22 and the third input terminal 23 is lowered, lowering of the potential of the node B There so that the resulting 2 times due to the decrease in the potential of the gate electrode of the seventh reduction in the potential of the gate electrode of the transistor 37, and the eighth transistor 38. 一方、図10(A)に示すシフトレジスタを図10(B)の期間のように、第7のトランジスタ37及び第8のトランジスタ38が共にオンの状態から、第7のトランジスタ37がオン、第8のトランジスタ38がオフの状態、次いで、第7のトランジスタ37がオフ、第8のトランジスタ38がオフの状態とすることによって、第2の入力端子22及び第3の入力端子23の電位が低下することで生じるノードBの電位の低下を、第8のトランジスタ38のゲート電極の電位の低下による一回に低減することができる。 On the other hand, as in the period shown in FIG. 10 (B) the shift register shown in FIG. 10 (A), from the seventh transistor 37 and the eighth transistor 38 are both turned on in the seventh transistor 37 is on, the 8 the transistor 38 is off, and then, the transistor 37 of the seventh off by the eighth transistor 38 are off, the potential of the second input terminal 22 and the third input terminal 23 is lowered the reduction in the potential of the node B caused by can be reduced to one by lowering the potential of the gate electrode of the eighth transistor 38. そのため、第7のトランジスタ37のゲート電極(第1のゲート電極及び第2のゲート電極)に第3の入力端子によって供給されるクロック信号、第8のトランジスタ38のゲート電極(第1のゲート電極及び第2のゲート電極)に第2の入力端子によって供給されるクロック信号とすることによって、ノードBの電位の変動を小さくすることで、ノイズを低減することが出来るため好適である。 Therefore, the third clock signal supplied by the input terminal to the gate electrode of the seventh transistor 37 (first gate electrode and second gate electrode), a gate electrode of the eighth transistor 38 (first gate electrode and by a clock signal supplied by the second second input terminal to the gate electrode) of, by reducing the variation in the potential of the node B, and preferable because it is possible to reduce noise.

このように、第1の出力端子26及び第2の出力端子27の電位をLレベルに保持する期間に、ノードBに定期的にHレベルの信号が供給される構成とすることにより、パルス出力回路の誤動作を抑制することができる。 Thus, the period for holding the potential of the first output terminal 26 and a second output terminal 27 to the L level, by a regular structure H level signal is supplied to a Node B, pulse output it is possible to suppress the erroneous operation of the circuit.

実施の形態1に示す薄膜トランジスタの作製方法を用いて上記駆動回路の薄膜トランジスタを作製することにより、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。 By manufacturing the thin film transistor of the drive circuit by using a method for manufacturing the thin film transistor described in Embodiment 1, and high-speed operation of the thin film transistor in the driver circuit portion, it is possible to achieve power saving.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態3) (Embodiment 3)
本実施の形態では、薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置(表示装置ともいう)を作製する場合について説明する。 In this embodiment, a thin film transistor, a pixel portion the thin film transistor, further described case of manufacturing a semiconductor device having a display function using a driver circuit (also referred to as a display device). また、薄膜トランジスタを用いて、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。 Further, by using a thin film transistor, part or whole of a driver circuit can be formed over the same substrate as the pixel portion, it is possible to form a system-on-panel.

表示装置は表示素子を含む。 The display device includes a display element. 表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)を用いることができる。 As a display element (also referred to as a liquid crystal display device) The liquid crystal element (also referred to as a light-emitting display element) emitting element can be used. 発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electro Luminescence)、有機EL等が含まれる。 The light-emitting element includes an element whose luminance is controlled by current or voltage in its category, and specifically includes an inorganic EL (Electro Luminescence), an organic EL element, and the like. また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。 Also, electronic ink, a display medium whose contrast is changed by an electric effect can be applied.

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。 The display device includes a panel in which a display element is sealed, and a module in which is mounted an IC or the like including a controller on the panel. さらに表示装置において、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板が、電流を表示素子に供給するための手段を複数の各画素に備える。 In addition the display device, in a manufacturing process of the display device, an element substrate which is one embodiment before the display element is completed comprises means for supplying current to the display element in each of a plurality of pixels. 素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。 Device substrate, specifically, may be in a state after only a pixel electrode of the display element is formed, even after depositing the conductive film to be the pixel electrode, forming a pixel electrode by etching may be a previous state, any form is true.

なお、本明細書中における表示装置とは、画像表示デバイス、もしくは光源(照明装置含む)を指す。 Note that a display device in this specification refers to an image display device or a light source (including a lighting device). また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。 Also, a connector such as FPC (Flexible printed circuit) or TAB (Tape Automated Bonding) tape or a TCP (Tape Carrier Package) is attached modules, TAB tape or a TCP module with a printed wiring board is provided on or display, also module IC (integrated circuit) is directly mounted by COG (Chip on Glass) method in an element intended to include all display devices.

本実施の形態では、本発明の一形態である半導体装置として液晶表示装置の例を示す。 In this embodiment, an example of a liquid crystal display device as a semiconductor device which is an embodiment of the present invention. まず、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図11を用いて説明する。 First, the appearance and a cross section of a liquid crystal display panel which is one embodiment of a semiconductor device will be described with reference to FIG. 11. 図11は、第1の基板4001上に形成されたIn−Ga−Zn−O系非単結晶膜を半導体層として含む信頼性の高い薄膜トランジスタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図11(B)は、図11(A1)(A2)のM−Nにおける断面図に相当する。 Figure 11 is a highly reliable thin film transistor including a first 1 In-Ga-Zn-O-based formed on the substrate 4001 of the non-single-crystal film as a semiconductor layer 4010, and a liquid crystal element 4013, a second substrate sealed with a sealant 4005 between the 4006 is a top view of a panel, FIG. 11 (B) a cross-sectional view taken along line M-N in FIG. 11 (A1) (A2).

第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。 The pixel portion 4002 provided over the first substrate 4001, so as to surround the scanning line driver circuit 4004, the sealant 4005 is provided. また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。 The pixel portion 4002, a second substrate 4006 is provided on the scanning line driver circuit 4004. よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。 Thus, the pixel portion 4002 and the scan line driver circuit 4004, by the first substrate 4001, the sealant 4005 and the second substrate 4006 are sealed together with a liquid crystal layer 4008. また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。 Also a region different from the region surrounded by the sealant 4005 over the first substrate 4001, the signal line driver circuit 4003 which is formed using a single crystal semiconductor film or a polycrystalline semiconductor film is mounted on a substrate separately prepared It is.

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。 Note that a connection method of a driver circuit which is separately formed is not particularly limited, COG method, wire bonding method, or the like can be used TAB method. 図11(A1)は、COG方法により信号線駆動回路4003を実装する例であり、図11(A2)は、TAB方法により信号線駆動回路4003を実装する例である。 Figure 11 (A1) is an example of mounting the signal line driver circuit 4003 by a COG method and FIG 11 (A2) is an example of mounting the signal line driver circuit 4003 by a TAB method.

また、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図11(B)では、画素部4002に含まれる薄膜トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011とを例示している。 The pixel portion 4002 provided over the first substrate 4001, the scan line driver circuit 4004 has a plurality of thin film transistors, in FIG. 11 (B), the thin film transistor 4010 included in the pixel portion 4002, the scanning illustrates the thin film transistor 4011 included in the line driver circuit 4004. 薄膜トランジスタ4010、4011上には絶縁層4020、4021が設けられている。 Over the thin film transistors 4010 and 4011 Insulating layers 4020 and 4021 are provided.

薄膜トランジスタ4010、4011は、実施の形態1で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。 Thin film transistors 4010 and 4011 may apply a highly reliable thin film transistor including an oxide semiconductor layer described in Embodiment 1. 本実施の形態において、薄膜トランジスタ4010、4011はnチャネル型薄膜トランジスタである。 In this embodiment, the thin film transistors 4010 and 4011 are n-channel thin film transistors.

絶縁層4021上において、駆動回路用の薄膜トランジスタ4011の酸化物半導体層のチャネル形成領域と重なる位置に導電層4040が設けられている。 On the insulating layer 4021, the conductive layer 4040 is provided so as to overlap with the channel formation region of the oxide semiconductor layer of the thin film transistor 4011 for the driver circuit. 導電層4040を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後における薄膜トランジスタ4011のしきい値電圧の変化量を低減することができる。 The conductive layer 4040 is provided so as to overlap with the channel formation region of the oxide semiconductor layer, it is possible to reduce the variation in the threshold voltage of the thin film transistor 4011 before and after the BT test. また、導電層4040は、薄膜トランジスタ4011のゲート電極層と同じ電位でもよいし、異なる電位でも良く、第2のゲート電極層として機能させることもできる。 The conductive layer 4040 may be at the same potential as the gate electrode layer of the thin film transistor 4011, may be at different potentials, can function as a second gate electrode layer. また、導電層4040の電位がGND、0V、或いはフローティング状態であってもよい。 The potential of the conductive layer 4040 may be GND, 0V, or in a floating state.

また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。 Further, the pixel electrode layer 4030 included in the liquid crystal element 4013 is electrically connected to the thin film transistor 4010. そして液晶素子4013の対向電極層4031は第2の基板4006上に形成されている。 The counter electrode layer 4031 of the liquid crystal element 4013 is formed on the second substrate 4006. 画素電極層4030と対向電極層4031と液晶層4008とが重なっている部分が、液晶素子4013に相当する。 Portion that overlaps the pixel electrode layer 4030 and the counter electrode layer 4031 and the liquid crystal layer 4008 corresponds to the liquid crystal element 4013. なお、画素電極層4030、対向電極層4031はそれぞれ配向膜として機能する絶縁層4032、絶縁層4033が設けられ、絶縁層4032、絶縁層4033を介して液晶層4008を挟持している。 Note that the pixel electrode layer 4030, insulating layer 4032 functioning as a respective counter electrode layer 4031 alignment film, an insulating layer 4033 is formed, the insulating layer 4032, sandwiching the liquid crystal layer 4008 with the insulating layer 4033.

なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはステンレス)、セラミックス、プラスチックを用いることができる。 Note that the first substrate 4001 and the second substrate 4006, glass, metal (typically, stainless steel), ceramics, or plastics. プラスチックとしては、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。 The plastic can be used FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a polyester film, or an acrylic resin film. また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。 It is also possible to use a sheet in which aluminum foil is sandwiched by PVF films or polyester films.

また、スペーサ4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御するために設けられている。 The spacer 4035 is provided to control a distance (cell gap) between the selectively a columnar spacer obtained by etching, the pixel electrode layer 4030 and the counter electrode layer 4031 with the insulating film . なお球状のスペーサを用いても良い。 Incidentally it may be used spherical spacer. また、対向電極層4031は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続される。 The counter electrode layer 4031, a common potential line electrically connected provided the thin film transistor 4010 over the same substrate. 共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層4031と共通電位線とを電気的に接続することができる。 Using the common connection portion, the counter electrode layer 4031 and the common potential line can be electrically connected via the conductive particles arranged between a pair of substrates. なお、導電性粒子はシール材4005に含有させる。 Note that the conductive particles are contained in the sealant 4005.

また、配向膜を用いないブルー相を示す液晶を用いてもよい。 It is also possible to use a liquid crystal exhibiting a blue phase for which an alignment film. ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。 A blue phase is one of liquid crystal phases, which gradually heated a cholesteric liquid crystal, a phase which appears just before a cholesteric phase changes into an isotropic phase. ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量%以上のカイラル剤を混合させた液晶組成物を液晶層4008に用いる。 Since the blue phase appears only in a narrow temperature range, a liquid crystal composition obtained by mixing 5 wt% or more of a chiral material in order to improve the temperature range in the liquid crystal layer 4008. ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。 The liquid crystal composition including liquid crystal exhibiting a blue phase and a chiral agent has a short response time of 1msec or less, the alignment process has optical isotropy is not necessary and viewing angle dependence is small.

なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、液晶表示装置は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。 The liquid crystal display device shown in this embodiment is an example of a transmissive liquid crystal display device, a liquid crystal display device can also be applied to a transflective liquid crystal display device in the reflection type liquid crystal display device.

また、本実施の形態で示す液晶表示装置では、基板の外側(視認側)に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。 In the liquid crystal display device described in this embodiment, a polarizing plate is provided on the outer surface of the substrate (on the viewer side), the colored layer on the inside, which are arranged in that order electrode layers used for a display element of the substrate it may be provided on the inside. また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。 The stacked structure of the polarizing plate and the coloring layer is not limited to this embodiment and may be set as appropriate depending on materials and manufacturing process conditions of the polarizing plate and the coloring layer. また、必要に応じてブラックマトリクスとして機能する遮光膜を設けてもよい。 It is also possible to provide a light-blocking film serving as a black matrix as required.

また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層(絶縁層4020、絶縁層4021)で覆う構成となっている。 Further, in the present embodiment, in order to reduce the surface roughness of the thin film transistor and to improve reliability of the thin film transistor, an insulating layer functioning the thin film transistor as a protective film or a planarizing insulating film (insulating layer 4020, insulating layer 4021) and it has a configuration that covers at. なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。 Note that the protective film is an organic matter, a metal in the air, is used to prevent entry of contaminant impurities such as water vapor, and is preferably a dense film. 保護膜は、スパッタリング法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。 The protective film may be formed by a sputtering method, a silicon film, a silicon nitride film oxide, silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, an aluminum nitride film, an aluminum oxynitride film, or a single layer of aluminum nitride oxide film, or it may be formed by lamination. 本実施の形態では保護膜をスパッタリング法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。 In the present embodiment shows an example of forming a protective film by a sputtering method, it may be formed by various methods without particular limitation.

ここでは、保護膜として積層構造の絶縁層4020を形成する。 Here, the insulating layer 4020 having a stacked-layer structure as a protective film. ここでは、絶縁層4020の一層目として、スパッタリング法を用いて酸化シリコン膜を形成する。 Here, as a first layer of the insulating layer 4020, a silicon oxide film by a sputtering method. 保護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。 The use of a silicon oxide film as the protective film has an effect of preventing hillock of an aluminum film used for the source and drain electrode layers.

また、保護膜の二層目として絶縁層を形成する。 Further, an insulating layer as a second layer of the protective film. ここでは、絶縁層4020の二層目として、スパッタリング法を用いて窒化シリコン膜を形成する。 Here, as the second layer of the insulating layer 4020, a silicon nitride film is formed by sputtering. 保護膜として窒化シリコン膜を用いると、ナトリウム等のイオンが半導体領域中に侵入して、TFTの電気特性を変化させることを抑制することができる。 The use of the silicon nitride film as the protective film, it is possible to ions such as sodium from entering a semiconductor region, to suppress the changing electrical characteristics of the TFT.

また、保護膜を形成した後に、半導体層のアニール(300℃〜400℃)を行ってもよい。 Further, after forming the protective film may be annealed semiconductor layer (300 ℃ ~400 ℃).

また、平坦化絶縁膜として絶縁層4021を形成する。 The insulating layer 4021 is formed as the planarizing insulating film. 絶縁層4021としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。 The insulating layer 4021 can be formed using polyimide, acrylic, benzocyclobutene, polyamide, or epoxy, an organic material having heat resistance. また上記有機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。 Other than such organic materials, low dielectric constant material (low-k material), a siloxane-based resin, PSG (phosphosilicate glass), can be used BPSG (borophosphosilicate glass), or the like. なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層4021を形成してもよい。 Incidentally, the insulating films formed of these materials by stacking a plurality of the insulating layer may be formed 4021.

なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi−O−Si結合を含む樹脂に相当する。 Note that the siloxane-based resin corresponds to a resin including a Si-O-Si bond formed using a siloxane-based material as a starting material. シロキサン系樹脂は置換基としては有機基(例えばアルキル基やアリール基)やフルオロ基を用いても良い。 The siloxane-based resin may include as a substituent an organic group (e.g., an alkyl group or an aryl group) or a fluoro group. また、有機基はフルオロ基を有していても良い。 Further, the organic group may include a fluoro group.

絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタリング法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。 The method for forming the insulating layer 4021 is not particularly limited, depending on the material, by a sputtering method, SOG method, spin coating, dip coating, spray coating, droplet discharging (ink-jet method, screen printing, or offset printing), doctor knife, a roll coater, a curtain coater, a knife coater, or the like. 絶縁層4021として材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール(300℃〜400℃)を行ってもよい。 When formed using a material solution as the insulating layer 4021, at the same time as a baking step may be annealed semiconductor layer (300 ℃ ~400 ℃). 絶縁層4021の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。 It is possible to produce efficiently semiconductor device by also serves as annealing of the baking step and the semiconductor layer of the insulating layer 4021.

画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。 The pixel electrode layer 4030 and the counter electrode layer 4031, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium tin oxide ( hereinafter referred to as ITO.), indium zinc oxide, may be made of a conductive material having a light-transmitting property such as indium tin oxide to which silicon oxide is added.

また、画素電極層4030、対向電極層4031を、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。 Further, the pixel electrode layer 4030, the counter electrode layer 4031 (also referred to as a conductive polymer) polymer can be formed using a conductive composition including a. 導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。 Conductive composition pixel electrode formed using the can, the sheet resistance of 10000 ohms / □ or less and a transmittance at a wavelength of 550nm is 70% or more. また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。 Further, it is preferable that the resistivity of the conductive high molecule included in the conductive composition is less than 0.1 [Omega · cm.

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。 As the conductive high molecule can be a so-called π-electron conjugated conductive polymer used. 例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。 For example, polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more of these, and the like.

また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。 The signal line driver circuit 4003 which is separately formed, a variety of signals and potentials are supplied to the scan line driver circuit 4004 is supplied from the FPC 4018.

本実施の形態では、接続端子電極4015が、液晶素子4013が有する画素電極層4030と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。 In this embodiment, a connection terminal electrode 4015 is formed using the same conductive film as the pixel electrode layer 4030 included in the liquid crystal element 4013, and a terminal electrode 4016, the same conductive film as the source and drain electrode layers of the thin film transistors 4010 and 4011 in are formed.

接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。 The connection terminal electrode 4015, a terminal included FPC 4018, and is electrically connected via an anisotropic conductive film 4019.

また図11においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。 In Figure 11, the signal line driver circuit 4003 is formed separately, an example being mounted on the first substrate 4001, this embodiment is not limited to this structure. 走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。 The scan line driver circuit may be separately formed and then mounted, or may be separately formed and then mounted only a portion of the part or the scan line driver circuit in the signal line driver circuit.

図12は、半導体装置の一形態に相当する液晶表示モジュールにTFT基板2600を用いて構成する一例を示している。 Figure 12 shows an example configured by using a TFT substrate 2600 in a liquid crystal display module which is one embodiment of a semiconductor device.

図12は液晶表示モジュールの一例であり、TFT基板2600と対向基板2601がシール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む表示素子2604、着色層2605、偏光板2606が設けられ表示領域を形成している。 Figure 12 is an example of a liquid crystal display module, TFT substrate 2600 and a counter substrate 2601 are fixed to each other with a sealant 2602, a pixel portion 2603 including a TFT or the like, a display element 2604 including a liquid crystal layer, a colored layer 2605, a polarizing plate 2606 forms a display region provided. 着色層2605はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。 The coloring layer 2605 is necessary to perform color display. In the case of the RGB system, the red, green, colored layers corresponding to each color of blue are provided for respective pixels. TFT基板2600と対向基板2601の外側には偏光板2606、偏光板2607、拡散板2613が配設されている。 Outside the TFT substrate 2600 and a counter substrate 2601 Polarizing plates 2606 and 2607 and a diffusion plate 2613 are provided. 光源は冷陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配線基板2609によりTFT基板2600の配線回路部2608と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。 The light source is a reflective plate 2611 and cold cathode tube 2610, circuit board 2612 is connected to a wiring circuit portion 2608 of the TFT substrate 2600 through a flexible wiring board 2609, it is incorporated external circuit such as a control circuit and a power supply circuit there. また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。 The polarizing plate may be stacked with a retardation plate between the liquid crystal layer.

液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる The liquid crystal display module, TN (Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, MVA (Multi-domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment), ASM ( Axially Symmetric aligned Micro-cell) mode, OCB (Optical Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, or the like can be used AFLC (AntiFerroelectric Liquid Crystal) mode .

以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる。 Through the above process, it can be manufactured highly reliable liquid crystal display device as a semiconductor device.

実施の形態1に示す薄膜トランジスタを用いて液晶表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのオフ電流の変動に起因する消費電力増加を抑制することができる。 By manufacturing the thin film transistor in the pixel portion of the liquid crystal display device using the thin film transistor described in Embodiment 1, the increase in power consumption caused by the change of the off-current of the thin film transistor of each pixel can be suppressed.

また、実施の形態1に示す薄膜トランジスタの作製方法を用いて液晶表示装置の駆動回路の薄膜トランジスタを作製することにより、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。 Further, by manufacturing the thin film transistor in the driver circuit of the liquid crystal display device using the method for manufacturing a thin film transistor described in Embodiment 1, and high-speed operation of the thin film transistor in the driver circuit portion, it is possible to achieve power saving.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態4) (Embodiment 4)
半導体装置の一形態として電子ペーパーの例を示す。 An example of electronic paper will be described as an embodiment of a semiconductor device.

実施の形態1の薄膜トランジスタは、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。 The thin film transistor of the first embodiment may be used for electronic paper that drives electronic ink using an element electrically connected to a switching element. 電子ペーパーは、電気泳動表示装置(電気泳動ディスプレイ)とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。 The electronic paper is also referred to as an electrophoretic display device (electrophoretic display), have the same level of readability as plain paper, it has lower power consumption than other display devices, the advantage can be a thin and light form ing.

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。 Electrophoretic displays, those Various forms can be considered, in which the first particles which are positively charged, microcapsules and a second particles having a negative charge is more dispersed in a solvent or a solute There, by applying an electric field to the microcapsules, is to display only the color of the particles gathering on one side by the particles in the microcapsules move in opposite directions. なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。 Note that the first particles and the second particles each contain pigment and do not move without an electric field. また、第1の粒子の色と第2の粒子の色は異なるもの(無色を含む)とする。 The color of the first particles and the color of the second particles have different (including colorless).

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。 Thus, an electrophoretic display is a substance having a high dielectric constant moves to a high-electric field region is a display that utilizes a so-called dielectrophoretic effect.

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。 A solution in which the above microcapsules are dispersed in a solvent is referred to as electronic ink. This electronic ink can be printed glass, plastic, cloth, on the surface, such as paper. また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。 Color display is also possible by using a color filter or particles that have a pigment.

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。 Also, appropriate over an active matrix substrate, the active matrix display device can be completed if a plurality of the above microcapsules are arranged as to be interposed between two electrodes, is possible to display by applying an electric field to the microcapsules it can. 例えば、実施の形態1の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる。 For example, it is possible to use the active matrix substrate obtained by the embodiment 1 of the thin film transistor implementation.

なお、マイクロカプセル中の第1の粒子および第2の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。 Note that the first particles and the second particles in the microcapsules may be conductive material, an insulating material, a semiconductor material, a liquid crystal material, a ferroelectric material, an electroluminescent material, an electrochromic material, magnetophoresis one material selected from a material or a composite material thereof.

図13は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。 Figure 13 illustrates active matrix electronic paper as an example of a semiconductor device. 半導体装置に用いられる薄膜トランジスタ581は、実施の形態1で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。 Thin film transistor 581 used for the semiconductor device, similarly to the thin film transistor described in Embodiment 1 can be manufactured, is a highly reliable thin film transistor including an oxide semiconductor layer.

図13の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。 The electronic paper in FIG 13 is an example of a display device using a twisting ball display system. ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。 The twisting ball display system, arranged between the first electrode layer and a second electrode layer which are electrode layers used for which spherical particles each colored in black and white on the display device, layer first electrode and a by the second electrode layer a potential difference is generated between to control orientation of the spherical particles, so that display is performed.

薄膜トランジスタ581はボトムゲート構造の薄膜トランジスタであり、半導体層と接する絶縁膜583に覆われている。 TFT 581 is a bottom gate thin film transistor and is covered with an insulating film 583 in contact with the semiconductor layer. 薄膜トランジスタ581のソース電極層又はドレイン電極層は第1の電極層587と、絶縁層585に形成する開口で接しており電気的に接続している。 Source or drain electrode layer of the thin film transistor 581 are connected to the first electrode layer 587, electrically in contact with an opening formed in an insulating layer 585. 第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている(図13参照)。 A first electrode layer 587 is provided between the second electrode layer 588 includes a black region 590a and the white region 590b, spherical particles 589 includes a cavity 594 which is filled with liquid are provided around a space around the spherical particles 589 is filled with a filler 595 such as a resin (see FIG. 13). 第1の電極層587が画素電極に相当し、第2の電極層588が共通電極に相当する。 The first electrode layer 587 corresponds to a pixel electrode, the second electrode layer 588 corresponds to a common electrode. 第2の電極層588は、薄膜トランジスタ581と同一基板上に設けられる共通電位線と電気的に接続される。 The second electrode layer 588, a common potential line electrically connected provided the thin film transistor 581 over the same substrate. 共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第2の電極層588と共通電位線とを電気的に接続することができる。 Using the common connection portion can be electrically connected to the common potential line and the second electrode layer 588 through the conductive particles arranged between a pair of substrates.

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。 Further, instead of the twisting ball, it is possible to use an electrophoretic element. 透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜200μm程度のマイクロカプセルを用いる。 And transparent liquid, positively charged white microparticles and negatively charged black microparticles encapsulating having a diameter 10μm~200μm about microcapsule used. 第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。 Microcapsules provided between the first electrode layer and the second electrode layer, the first electrode layer and the second electrode layer, when an electric field is applied, the white particles and the direction black microparticles are opposite it is moved, so that white or black can be displayed that the. この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。 A display element using this principle is an electrophoretic display element and is called electronic paper in general. 電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。 The electrophoretic display element has reflectance than a liquid crystal display device is high, an auxiliary light is unnecessary, power consumption is low, it is possible to recognize the display portion even in a dim place. また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。 Moreover, even when power is not supplied to the display portion, since it is possible to hold an image which is displayed once, a semiconductor device with a display function from the radio wave source (simply display device, or provided with a display device semiconductor even when alienated device also referred to), it is possible to store the displayed image.

以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。 Through the above process, it can be manufactured highly reliable electronic paper as a semiconductor device.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態5) (Embodiment 5)
半導体装置として発光表示装置の例を示す。 An example of a light-emitting display device as a semiconductor device. 表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。 As a display element included in a display device, a light-emitting element utilizing electroluminescence is described here. エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。 Light-emitting elements utilizing electroluminescence are either light-emitting material is an organic compound, are distinguished by whether the inorganic compound, the former is an organic EL element and the latter is called an inorganic EL element.

有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。 The organic EL element, by application of voltage to a light-emitting element, electrons and holes are injected from a pair of electrodes into a layer containing a light-emitting organic compound, and thus current flows. そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。 Then, the carriers (electrons and holes) are recombined, and thus the light-emitting organic compound forms an excited state, and light is emitted when the excited state returns to a ground state. このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 Owing to such a mechanism, such a light-emitting element is called a current-excitation light-emitting element.

無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。 Inorganic EL element, depending on its element structure is classified into a dispersion type inorganic EL element and a thin-film inorganic EL element. 分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。 A dispersion-type inorganic EL element, the particles of the luminescent material are those having a light-emitting layer are dispersed in a binder, and its light emission mechanism is donor utilizes a donor level and an acceptor level - is an acceptor recombination type light emission. 薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。 Thin-film inorganic EL element has a light-emitting layer is sandwiched between dielectric layers, a structure sandwiched by further electrodes thereof, light emission mechanism is localized type light emission that utilizes inner-shell electron transition of metal ions. なお、ここでは、発光素子として有機EL素子を用いて説明する。 Note that description is made here using an organic EL element as a light-emitting element.

図14は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。 Figure 14 is a diagram showing an example of an pixel structure to which digital time grayscale driving, as an example of a semiconductor device.

デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。 Description will be given of a configuration and operation of a pixel of the possible pixel applied to digital time gray scale driving. ここでは酸化物半導体層をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。 Here, an example of using two n-channel transistors using an oxide semiconductor layer for a channel formation region in one pixel.

画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。 Pixel 6400 includes a switching transistor 6401, a driver transistor 6402, a light emitting element 6404 and a capacitor 6403. スイッチング用トランジスタ6401はゲートが走査線6406に接続され、第1電極(ソース電極及びドレイン電極の一方)が信号線6405に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ6402のゲートに接続されている。 The switching transistor 6401 has a gate connected to a scan line 6406, a first electrode (one of a source electrode and a drain electrode) is connected to the signal line 6405, a second electrode (the other of the source electrode and the drain electrode) of the driving transistor 6402 is connected to the gate of. 駆動用トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極(画素電極)に接続されている。 The driving transistor 6402 has a gate connected to the power supply line 6407 through the capacitor 6403, a first electrode connected to the power supply line 6407, a second electrode connected to the first electrode of the light-emitting element 6404 (the pixel electrode) ing. 発光素子6404の第2電極は共通電極6408に相当する。 The second electrode of the light-emitting element 6404 corresponds to a common electrode 6408. 共通電極6408は、同一基板上に形成される共通電位線と電気的に接続される。 The common electrode 6408, a common potential line electrically connected to be formed on the same substrate.

なお、発光素子6404の第2電極(共通電極6408)には低電源電位が設定されている。 The second electrode of the light-emitting element 6404 (the common electrode 6408) is set to a low power supply potential. なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。 Note that the low power supply potential, the high power supply potential set to the power supply line 6407 based on the potential satisfying the low power supply potential <a high power supply potential, as the low power supply potential for example GND, have such 0V is set it may be. この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。 The potential difference between the high power supply potential and the low power supply potential is applied to the light-emitting element 6404, to the light emitting elements 6404 by applying a current to the light emitting element 6404, the high power supply potential and the potential difference between the low power supply potential is the light-emitting element 6404 and setting the respective potentials so as to forward threshold voltage or more.

なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。 Note that the capacitor 6403 can be omitted by substituting the gate capacitance of the driving transistor 6402. 駆動用トランジスタ6402のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。 The gate capacitance of the driving transistor 6402 may be capacity between the channel region and the gate electrode is formed.

ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。 Here, in the case of voltage-input voltage driving method, the gate of the driving transistor 6402, or the driving transistor 6402 is turned sufficiently, a video signal is input such that the two states of or off. つまり、駆動用トランジスタ6402は線形領域で動作させる。 That is, the driver transistor 6402 operates in a linear region. 駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。 Driver transistor 6402 to operate in a linear region, voltage higher than the voltage of the power supply line 6407 to the gate of the driving transistor 6402. なお、信号線6405には、(電源線電圧+駆動用トランジスタ6402のVth)以上の電圧をかける。 Incidentally, it applied to the signal line 6405 or more voltage (Vth of the power supply line voltage + driving transistor 6402).

また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力方法を変えることで、図14と同じ画素構成を用いることができる。 Further, instead of digital time grayscale driving, the case of performing analog grayscale driving, by changing the input method of the signal, it is possible to use the same pixel structure as that in FIG 14.

アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404の順方向電圧+駆動用トランジスタ6402のVth以上の電圧をかける。 In the case of performing analog grayscale driving, applying a Vth or more forward voltage of + driver transistor 6402 of the light-emitting element 6404 to the gate of the driving transistor 6402. 発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。 The forward voltage of the light-emitting element 6404 indicates a voltage at which a desired luminance, and includes at least forward threshold voltage. なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。 Incidentally, the driving transistor 6402 by a video signal is input to operate in the saturation region, current can be supplied to the light emitting element 6404. 駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。 To operate the driving transistor 6402 in the saturation region, the potential of the power supply line 6407 is set higher than the gate potential of the driving transistor 6402. ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。 The video signal is an analog signal, a current according to the video signal to the light emitting element 6404 can perform analog grayscale driving.

なお、図14に示す画素構成は、これに限定されない。 Note that the pixel structure illustrated in FIG. 14 is not limited thereto. 例えば、図14に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。 For example, a switch, a resistor, a capacitor 14, a resistor, a capacitor, may be added, such as transistors or logic circuits.

次に、発光素子の構成について、図15を用いて説明する。 Next, structures of the light-emitting element will be described with reference to FIG. 15. ここでは、駆動用TFTがn型の場合を例に挙げて、画素の断面構造について説明する。 Here, driving TFT as an example the case of n-type, will be described cross-sectional structure of a pixel. 図15(A)(B)(C)の発光素子に用いられる駆動用TFTであるTFT7001、7011、7021は、実施の形態1で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。 To the driving TFT used for the light emitting device of FIG. 15 (A) (B) (C) TFT7001,7011,7021, like the thin film transistor described in Embodiment 1 can be manufactured, reliability including the oxide semiconductor layer it is a high thin film transistor.

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。 Emitting element, at least one of an anode and a cathode is transparent in order to take out luminescence. そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。 Then, a thin film transistor and a light-emitting element over the substrate, the surface opposite to the substrate top emission structure in which light is extracted through the surface opposite, and a bottom emission in which light is extracted through the surface on the substrate side, the substrate side and the substrate light is emitted from there are light-emitting element having a dual emission structure, the pixel configuration may be applied to a light-emitting element having any of these emission structures.

下面射出構造の発光素子について図15(A)を用いて説明する。 It will be described with reference FIG. 15 (A) light-emitting element having a bottom emission structure.

駆動用TFT7011がn型で、EL層7014から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。 Driving TFT7011 is an n-type and light is emitted from the EL layer 7014 in the case of injection to a cathode 7013 side, a cross-sectional view of a pixel. 図15(A)では、駆動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013が形成されており、陰極7013上にEL層7014、陽極7015が順に積層されている。 15 In (A), on the conductive film 7017 which is electrically connected to light-transmitting and driving the TFT 7011, the cathode 7013 of the light-emitting element 7012 and is formed, EL layer over the cathode 7013 7014, an anode 7015 They are stacked in order. なお、透光性を有する導電膜7017は、酸化物絶縁層7031に形成されたコンタクトホールを介して駆動用TFT7011のドレイン電極層と電気的に接続されている。 Note that the conductive film 7017 having a light-transmitting property is electrically connected to the drain electrode layer of the driving TFT7011 through a contact hole formed in the oxide insulating layer 7031.

透光性を有する導電膜7017としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。 The conductive film 7017 having a light-transmitting property, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium tin oxide ( hereinafter referred to as ITO.), indium zinc oxide, can be used a conductive film having a light transmitting property such as indium tin oxide to which silicon oxide is added.

また、陰極7013は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Liなど)の他、YbやEr等の希土類金属等が好ましい。 Although the cathode 7013 can be formed using a variety of materials, material having a low work function, for example, specifically, an alkali metal such as Li or Cs, Mg, Ca, alkaline earth metals such as Sr, and an alloy containing these (Mg: Ag, Al: Li, etc.) or a rare earth metal such as Yb or Er. 図15(A)では、陰極7013の膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。 15 In (A), thickness of the cathode 7013 is enough to transmit light (preferably, approximately 5 nm to 30 nm) to. 例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いる。 For example, an aluminum film having a thickness of 20 nm, is used as the cathode 7013.

なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜7017と陰極7013を形成してもよく、この場合、同じマスクを用いてエッチングすることができ、好ましい。 Note that after the conductive film and an aluminum film having a light-transmitting laminated film deposition, may form a conductive film 7017 and the cathode 7013 with a light-transmitting property is selectively etched, using the case, the same mask It can be etched Te, preferred.

また、陰極7013の周縁部は、隔壁7019で覆う。 Further, the peripheral portion of the cathode 7013 is covered with a partition 7019.. 隔壁7019は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。 Partition 7019 is formed using polyimide, acrylic, polyamide, an organic resin film such as an epoxy, an inorganic insulating film, or organic polysiloxane. 隔壁7019は、特に感光性の樹脂材料を用い、陰極7013上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。 Partition 7019, especially using a photosensitive resin material, an opening is formed on the cathode 7013 is preferably formed as sidewalls of the opening is an inclined surface which is formed with a continuous curvature. 隔壁7019として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。 If a photosensitive resin material is used for the partition wall 7019, it is possible to omit the step of forming a resist mask.

また、陰極7013及び隔壁7019上に形成するEL層7014は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。 Further, EL layer 7014 is formed over the cathode 7013 and the partition 7019 is be configured with a single layer or a plurality of layers may be either be configured to be stacked. EL層7014が複数の層で構成されている場合、陰極7013上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。 If EL layer 7014 is composed of a plurality of layers, an electron injection layer over the cathode 7013, an electron transport layer, light emitting layer, a hole transport layer, laminated in this order of the hole injection layer. なおこれらの層を全て設ける必要はない。 It is not necessary to form all of these layers.

また、上記積層順に限定されず、陰極7013上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。 Further, not limited to the above stacking order, a hole injection layer on the cathode 7013, a hole transport layer, light emitting layer, an electron transporting layer may be laminated in this order of the electron injection layer. ただし、消費電力を比較する場合、陰極7013上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。 However, when power consumption is compared, an electron injection layer over the cathode 7013, an electron transport layer, light emitting layer, hole transporting layer, preferable because less power consumption should be stacked in the order of the hole injection layer.

また、EL層7014上に形成する陽極7015としては、様々な材料を用いることができるが、仕事関数が大きい材料、例えば、窒化チタン、ZrN、Ti、W、Ni、Pt、Cr等や、ITO、IZO(酸化インジウム酸化亜鉛)、ZnOなどの透明導電性材料が好ましい。 As the anode 7015 formed over the EL layer 7014, can be used various materials, a material having a high work function, for example, titanium nitride, ZrN, Ti, W, Ni, Pt, and Cr or the like, ITO , IZO (indium zinc oxide), a transparent conductive material such as ZnO are preferable. また、陽極7015上に遮蔽膜7016、例えば光を遮光する金属、光を反射する金属等を形成する。 Moreover, the shielding film on the anode 7015 7016, formed, for example metal blocks light, a metal or the like that reflects light. 本実施の形態では、陽極7015としてITO膜を用い、遮蔽膜7016としてTi膜を用いる。 In this embodiment, an ITO film is used as an anode 7015, a Ti film as the shielding film 7016.

陰極7013及び陽極7015で、少なくともEL層7014を挟んでいる領域が発光素子7012に相当する。 The cathode 7013 and the anode 7015, a region sandwiching at least an EL layer 7014 corresponds to the light-emitting element 7012. 図15(A)に示した素子構造の場合、発光素子7012から発せられる光は、矢印で示すように陰極7013側に射出する。 Case of the element structure illustrated in FIG. 15 (A), light emitted from the light-emitting element 7012 to the cathode 7013 side as indicated by arrows.

なお、図15(A)ではゲート電極層として透光性を有する導電膜を用いる例を示しており、発光素子7012から発せられる光は、カラーフィルタ層7033を通過し、駆動用TFTであるTFT7011のゲート電極層やソース電極層を通過して射出させる。 Note that an example of using a conductive film having a light-transmitting as the gate electrode layer in FIG. 15 (A), the light emitted from the light-emitting element 7012 passes through the color filter layer 7033, a driving TFT the TFT 7011 through the gate electrode layer and the source electrode layer is emitted. TFT7011のゲート電極層やソース電極層として透光性を有する導電膜を用い、開口率を向上することができる。 Using a conductive film having a light-transmitting as the gate electrode layer and the source electrode layer of the TFT 7011, it is possible to improve the aperture ratio.

カラーフィルタ層7033はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。 The color filter layer 7033 is a droplet discharge method such as an inkjet method, a printing method, to form respectively an etching method using a photolithography technique.

また、カラーフィルタ層7033はオーバーコート層7034で覆われ、さらに絶縁層7035によって覆う。 The color filter layer 7033 is covered with an overcoat layer 7034, and also covered with the insulating layer 7035. なお、図15(A)ではオーバーコート層7034は薄い膜厚で図示したが、オーバーコート層7034は、カラーフィルタ層7033に起因する凹凸を平坦化する機能を有している。 Incidentally, the overcoat layer 7034 in FIG. 15 (A) has been shown with a thin film thickness, the overcoat layer 7034 has a function of planarizing unevenness caused by the color filter layer 7033.

また、絶縁層7035に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁7019と重なる位置に配置する。 Further, formed in the insulating layer 7035, and a contact hole which reaches the drain electrode layer is disposed at a position overlapping the barrier rib 7019. 図15(A)では、ドレイン電極層に達するコンタクトホールと、隔壁7019と、を重ねるレイアウトとすることで開口率の向上を図ることができる。 15 In (A), a contact hole reaching the drain electrode layer, a partition wall 7019, it is possible to improve the aperture ratio by the layout overlaying.

次に、両面射出構造の発光素子について、図15(B)を用いて説明する。 Next, a light-emitting element having a dual emission structure is described with reference to FIG. 15 (B).

図15(B)では、駆動用TFTであるTFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素子7022の陰極7023が形成されており、陰極7023上にEL層7024、陽極7025が順に積層されている。 In FIG. 15 (B), the on the conductive film 7027 which TFT7021 and electrically connected to the light-transmitting a driving TFT, and has a cathode 7023 of a light-emitting element 7022 is formed, EL layer over the cathode 7023 7024 and an anode 7025 are stacked in this order. なお、透光性を有する導電膜7027は酸化物絶縁層7041に形成されたコンタクトホールを介してTFT7021のドレイン電極層と電気的に接続されている。 Note that the conductive films having light-transmitting property 7027 is electrically connected to the drain electrode layer of the TFT7021 through a contact hole formed in the oxide insulating layer 7041.

透光性を有する導電膜7027としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。 The conductive film 7027 having a light-transmitting property, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium tin oxide ( hereinafter referred to as ITO.), indium zinc oxide, can be used a conductive film having a light transmitting property such as indium tin oxide to which silicon oxide is added.

また、陰極7023は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Liなど)の他、YbやEr等の希土類金属等が好ましい。 The cathode 7023 can be formed using a variety of materials, material having a low work function, for example, specifically, an alkali metal such as Li or Cs, Mg, Ca, Sr alkaline earth metals such as and an alloy containing these (Mg: Ag, Al: Li, etc.) or a rare earth metal such as Yb or Er. 本実施の形態では、陰極7023の膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。 In this embodiment, the thickness of the cathode 7023, enough to transmit light (preferably, approximately 5 nm to 30 nm) to. 例えば20nmの膜厚を有するアルミニウム膜を、陰極7023として用いる。 For example, an aluminum film having a thickness of 20 nm, is used as the cathode 7023.

なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜7027と陰極7023を形成してもよく、この場合、同じマスクを用いてエッチングすることができ、好ましい。 Note that after the conductive film and an aluminum film having a light-transmitting laminated film deposition, may form a conductive film 7027 and the cathode 7023 with a light-transmitting property is selectively etched, using the case, the same mask It can be etched Te, preferred.

また、陰極7023の周縁部は、隔壁7029で覆う。 Further, the peripheral portion of the cathode 7023 is covered with a partition 7029.. 隔壁7029は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。 Partition 7029 is formed using polyimide, acrylic, polyamide, an organic resin film such as an epoxy, an inorganic insulating film, or organic polysiloxane. 隔壁7029は、特に感光性の樹脂材料を用い、陰極7023上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。 Partition 7029, especially using a photosensitive resin material, an opening is formed on the cathode 7023 is preferably formed as sidewalls of the opening is an inclined surface which is formed with a continuous curvature. 隔壁7029として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。 If a photosensitive resin material is used for the partition wall 7029, it is possible to omit the step of forming a resist mask.

また、陰極7023及び隔壁7029上に形成するEL層7024は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。 Further, EL layer 7024 is formed over the cathode 7023 and the partition 7029 is be configured with a single layer or a plurality of layers may be either be configured to be stacked. EL層7024が複数の層で構成されている場合、陰極7023上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。 If EL layer 7024 is composed of a plurality of layers, an electron injection layer over the cathode 7023, an electron transport layer, light emitting layer, a hole transport layer, laminated in this order of the hole injection layer. なおこれらの層を全て設ける必要はない。 It is not necessary to form all of these layers.

また、上記積層順に限定されず、陰極7023上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。 Further, not limited to the above stacking order, a hole injection layer on the cathode 7023, a hole transport layer, light emitting layer, an electron transporting layer may be laminated in this order of the electron injection layer. ただし、消費電力を比較した場合、陰極7023上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。 However, when comparing power consumption, an electron injection layer over the cathode 7023, an electron transport layer, light emitting layer, hole transporting layer, preferable because less power consumption should be stacked in the order of the hole injection layer.

また、EL層7024上に形成する陽極7025としては、様々な材料を用いることができるが、仕事関数が大きい材料、例えば、ITO、IZO、ZnOなどの透明導電性材料が好ましい。 As the anode 7025 formed over the EL layer 7024, can be used various materials, a material having a high work function, e.g., ITO, IZO, the transparent conductive material such as ZnO are preferable. 本実施の形態では、陽極7026として酸化珪素を含むITO膜を用いる。 In this embodiment, an ITO film containing silicon oxide as the anode 7026.

陰極7023及び陽極7025で、EL層7024を挟んでいる領域が発光素子7022に相当する。 In the cathode 7023 and the anode 7025, a region sandwiching an EL layer 7024 corresponds to the light-emitting element 7022. 図15(B)に示した素子構造の場合、発光素子7022から発せられる光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。 Case of the element structure illustrated in FIG. 15 (B), light emitted from the light-emitting element 7022 to both the anode 7025 side and the cathode 7023 side as indicated by arrows.

なお、図15(B)ではゲート電極層として透光性を有する導電膜を用いる例を示しており、発光素子7022から陰極7023側に発せられる光は、カラーフィルタ層7043を通過し、TFT7021のゲート電極層やソース電極層を通過して射出させる。 Note that an example of using a conductive film having a light-transmitting as the gate electrode layer in FIG. 15 (B), the light emitted from the light-emitting element 7022 to the cathode 7023 side passes through the color filter layer 7043, the TFT7021 to be emitted through the gate electrode layer and the source electrode layer. TFT7021のゲート電極層やソース電極層として透光性を有する導電膜を用いることで、陽極7025側の開口率と陰極7023側の開口率をほぼ同一とすることができる。 By using a conductive film having a light-transmitting property as the gate electrode layer and the source electrode layer of the TFT 7021, it can be the aperture ratio and the cathode 7023 side numerical aperture of the anode 7025 side and substantially the same.

カラーフィルタ層7043はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。 The color filter layer 7043 is a droplet discharge method such as an inkjet method, a printing method, to form respectively an etching method using a photolithography technique.

また、カラーフィルタ層7043はオーバーコート層7044で覆われ、さらに絶縁層7045によって覆う。 The color filter layer 7043 is covered with the overcoat layer 7044, and also covered with the insulating layer 7045.

また、絶縁層7045に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁7029と重なる位置に配置する。 Further, formed in the insulating layer 7045, and a contact hole which reaches the drain electrode layer is disposed at a position overlapping the barrier rib 7029. ドレイン電極層に達するコンタクトホールと、隔壁7029とを重ねるレイアウトとすることで陽極7025側の開口率と陰極7023側の開口率をほぼ同一とすることができる。 A contact hole reaching the drain electrode layer may be substantially the same opening ratio and the cathode 7023 side numerical aperture of the anode 7025 side by the layout to overlap the partition 7029.

また、絶縁層7045に形成され、且つ、透光性を有する導電膜7027に達するコンタクトホールは、隔壁7029と重なる位置に配置する。 Further, formed in the insulating layer 7045, and a contact hole reaching the conductive film 7027 having a light-transmitting property is arranged so as to overlap with the partition wall 7029.

ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、陽極7025側からの光はカラーフィルタ層7043を通過しないため、別途カラーフィルタ層を備えた封止基板を陽極7025上方に設けることが好ましい。 However, using a light emitting element having a dual emission structure, in the case of the one of the display surface is also a full-color display, the light from the anode 7025 side does not pass through the color filter layer 7043, an anode sealing substrate separately provided with a color filter layer 7025 is preferably provided above.

次に、上面射出構造の発光素子について、図15(C)を用いて説明する。 Next, a light-emitting element having a top emission structure is described with reference to FIG. 15 (C).

図15(C)に、駆動用TFTであるTFT7001がn型で、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。 Figure 15 (C), in TFT7001 is n-type is a drive TFT, and light is emitted from a light-emitting element 7002 in the case to an anode 7005 side, a cross-sectional view of a pixel. 図15(C)では、TFT7001と接続電極層を介して電気的に接続された発光素子7002の陰極7003が形成されており、陰極7003上にEL層7004、陽極7005が順に積層されている。 In FIG. 15 (C), the TFT 7001 and has been the cathode 7003 is formed of the connection electrode layer via the electrically connected light emitting element 7002, EL layer 7004 and the anode 7005 are stacked in this order on the cathode 7003.

また、陰極7003は様々な材料を用いることができるが、仕事関数が小さい材料、例えば、具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Liなど)の他、YbやEr等の希土類金属等が好ましい。 Although the cathode 7003 can be formed using a variety of materials, material having a low work function, for example, specifically, an alkali metal such as Li or Cs, Mg, Ca, alkaline earth metals such as Sr, and an alloy containing these (Mg: Ag, Al: Li, etc.) or a rare earth metal such as Yb or Er.

また、陰極7003の周縁部は、隔壁7009で覆う。 Further, the peripheral portion of the cathode 7003 is covered with a partition 7009. 隔壁7009は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。 Partition 7009 is formed using polyimide, acrylic, polyamide, an organic resin film such as an epoxy, an inorganic insulating film, or organic polysiloxane. 隔壁7009は、特に感光性の樹脂材料を用い、陰極7003上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。 Partition 7009, especially using a photosensitive resin material, an opening is formed on the cathode 7003 is preferably formed as sidewalls of the opening is an inclined surface which is formed with a continuous curvature. 隔壁7009として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。 When a photosensitive resin material is used as a partition wall 7009, it is possible to omit the step of forming a resist mask.

また、陰極7003及び隔壁7009上に形成するEL層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。 Further, EL layer 7004 is formed over the cathode 7003 and the partition 7009 is be configured with a single layer or a plurality of layers may be either be configured to be stacked. EL層7004が複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。 If EL layer 7004 is composed of a plurality of layers, an electron injection layer over the cathode 7003, an electron transport layer, light emitting layer, a hole transport layer, laminated in this order of the hole injection layer. なおこれらの層を全て設ける必要はない。 It is not necessary to form all of these layers.

また、上記積層順に限定されず、陰極7003上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。 Further, not limited to the above stacking order, a hole injection layer on the cathode 7003, a hole transport layer, light emitting layer, an electron transporting layer may be laminated in this order of the electron injection layer. この順に積層する場合は、陰極7003は陽極として機能することとなる。 When laminating in this order, the cathode 7003 and thus functions as an anode.

図15(C)ではTi膜、アルミニウム膜、Ti膜の順に積層した積層膜上に、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にMg:Ag合金薄膜とITOとの積層を形成する。 Figure 15 (C) in a Ti film, an aluminum film, on the laminate film are sequentially stacked Ti film, a hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, stacked in this order of the electron injection layer, Mg thereon : forming a stack of a Ag alloy thin film and ITO.

ただし、消費電力を比較した場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。 However, when comparing power consumption, an electron injection layer over the cathode 7003, an electron transport layer, light emitting layer, hole transporting layer, preferable because less power consumption should be stacked in the order of the hole injection layer.

陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。 The anode 7005 is formed using a conductive material having a light-transmitting property for transmitting light, such as indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, titanium oxide indium tin oxide containing indium tin oxide, indium zinc oxide, may also be used a conductive film having a light transmitting property such as indium tin oxide to which silicon oxide is added.

陰極7003及び陽極7005でEL層7004を挟んでいる領域が発光素子7002に相当する。 Region sandwiching an EL layer 7004 in the cathode 7003 and the anode 7005 corresponds to the light-emitting element 7002. 図15(C)に示した画素の場合、発光素子7002から発せられる光は、矢印で示すように陽極7005側に射出する。 In the pixel illustrated in FIG. 15 (C), light emitted from the light-emitting element 7002 emits to the anode 7005 side as indicated by an arrow.

また、図15(C)において、TFT7001は薄膜トランジスタ150を用いる例を示しているが、特に限定されず、薄膜トランジスタ160、170、180を用いることができる。 Further, in FIG. 15 (C), the TFT 7001 is shows an example of using a thin film transistor 150 is not particularly limited, a thin film transistor can be used 160, 170, 180.

また、図15(C)において、TFT7001のドレイン電極層は、接続電極層と酸化物絶縁層7051を介して電気的に接続し、接続電極層は、絶縁層7052及び絶縁層7055を介して陰極7003と電気的に接続する。 Further, in FIG. 15 (C), the drain electrode layer of the TFT 7001, and electrically connected through the connection electrode layer and the oxide insulating layer 7051, the connection electrode layer, with the insulating layer 7052 and the insulating layer 7055 cathode 7003 and are electrically connected to each other. 平坦化絶縁層7053は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。 Planarization insulating layer 7053 can be formed using polyimide, acrylic, benzocyclobutene, polyamide, a resin material such as epoxy. また上記樹脂材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。 Other than such a resin material, a low dielectric constant material (low-k material), a siloxane-based resin, PSG (phosphosilicate glass), can be used BPSG (borophosphosilicate glass), or the like. なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層7053を形成してもよい。 Incidentally, the insulating films formed of these materials by stacking a plurality may be formed planarization insulating layer 7053. 平坦化絶縁層7053の形成法は、特に限定されず、その材料に応じて、スパッタリング法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。 The method for forming the planarization insulating layer 7053 is not particularly limited, depending on the material, by a sputtering method, SOG method, spin coating, dip coating, spray coating, droplet discharging (ink-jet method, screen printing, or offset printing) , a doctor knife, a roll coater, a curtain coater, a knife coater, or the like.

また、陰極7003と、隣り合う画素の陰極とを絶縁するために隔壁7009を設ける。 Further, a cathode 7003 is provided with a partition wall 7009 in order to insulate the cathode of an adjacent pixel. 隔壁7009は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。 Partition 7009 is formed using polyimide, acrylic, polyamide, an organic resin film such as an epoxy, an inorganic insulating film, or organic polysiloxane. 隔壁7009は、特に感光性の樹脂材料を用い、陰極7003上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。 Partition 7009, especially using a photosensitive resin material, an opening is formed on the cathode 7003 is preferably formed as sidewalls of the opening is an inclined surface which is formed with a continuous curvature.

また、図15(C)の構造においては、フルカラー表示を行う場合、例えば発光素子7002として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。 In the structure of FIG. 15 (C), the case of performing full color display, for example, a green light-emitting element as a light-emitting element 7002, one of the adjacent light-emitting elements and red light-emitting element, a blue light emitting element and the other of the light emitting element to. また、3種類の発光素子だけでなく白色素子を加えた4種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。 It is also possible to produce a light-emitting display device capable of full color display four light emitting elements plus white elements not only three types of light-emitting elements.

また、図15(C)の構造においては、配置する複数の発光素子を全て白色発光素子として、発光素子7002上方にカラーフィルタなどを有する封止基板を配置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。 In the structure of FIG. 15 (C), as all white light emitting device a plurality of light emitting elements arranged, and configured to place a sealing substrate having a color filter to the light-emitting element 7002 above, the light emitting display capable of full color display the apparatus may be made. 白色などの単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。 Forming a material emitting light of a single color such as white, full color display can be performed by combining a color filter or a color conversion layer.

もちろん単色発光の表示を行ってもよい。 Of course, it may be subjected to a display of monochromatic light emission. 例えば、白色発光を用いて照明装置を形成してもよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。 For example, a lighting device may be formed with the use of white light emission may form an area-color light-emitting device using a single color light emission.

また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。 Further, if necessary, it may be provided an optical film such as a polarizing film including a circularly polarizing plate.

なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。 Here, an organic EL element is described as a light-emitting element, it is also possible to provide an inorganic EL device as a light-emitting element.

なお、発光素子の駆動を制御する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。 Although a thin film transistor (driving TFT) and a light emitting device that controls driving of a light-emitting element is an example that is electrically connected, it is connected to the current control TFT between the driving TFT and the light emitting element it may be configured to have.

次に、半導体装置の一形態に相当する発光表示パネル(発光パネルともいう)の外観及び断面について、図16を用いて説明する。 Next, the appearance and a cross section of a light-emitting display panel (also referred to as a light-emitting panel) which is one embodiment of a semiconductor device will be described with reference to FIG. 16. 図16(A)は、第1の基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの平面図であり、図16(B)は、図16(A)のH−Iにおける断面図に相当する。 FIG. 16 (A) a thin film transistor and a light-emitting element formed over a first substrate are sealed with a sealant between the first substrate and a second substrate is a plan view of a panel in 16 (B) is a cross-sectional view along H-I of FIG. 16 (a).

第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。 The first substrate 4501 pixel portion 4502 provided over the signal line driver circuit 4503a, 4503b, and scan line driver circuits 4504a, so as to surround the 4504b, sealant 4505 is provided. また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。 The pixel portion 4502, signal line driver circuits 4503a, 4503b, and the scan line driver circuit 4504a, a second substrate 4506 on the 4504b is provided. よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封されている。 Accordingly, the pixel portion 4502, signal line driver circuits 4503a, 4503b, and scan line driver circuits 4504a, 4504b is, by the first substrate 4501, the sealant 4505 and the second substrate 4506 are sealed together with a filler 4507. このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。 Thus with high air-tightness so as not to be exposed to the outside air, less protective film (laminate film, ultraviolet curable resin film) degassing is preferably packaged (sealed) with a or a cover material.

また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有しており、図15(B)では、画素部4502に含まれる薄膜トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。 The first substrate 4501 pixel portion 4502 provided over the signal line driver circuit 4503a, 4503b, and scan line driver circuits 4504a, 4504b each include a plurality of thin film transistors, in FIG. 15 (B), the pixel portion a thin film transistor 4510 included in the 4502 illustrates a thin film transistor 4509 included in the signal line driver circuit 4503a.

薄膜トランジスタ4509、4510は、実施の形態1で示した酸化物半導体層を含む信頼性の高い薄膜トランジスタを適用することができる。 The thin film transistors 4509 and 4510 can be applied to the highly reliable thin film transistor including an oxide semiconductor layer described in Embodiment 1. 本実施の形態において、薄膜トランジスタ4509、4510はnチャネル型薄膜トランジスタである。 In this embodiment, the thin film transistors 4509 and 4510 are n-channel thin film transistors.

絶縁層4544上において駆動回路用の薄膜トランジスタ4509の酸化物半導体層のチャネル形成領域と重なる位置に導電層4540が設けられている。 Conductive layer 4540 is provided so as to overlap with the channel formation region of the oxide semiconductor layer of the thin film transistor 4509 for the driver circuit on the insulating layer 4544. 導電層4540を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後における薄膜トランジスタ4509のしきい値電圧の変化量を低減することができる。 The conductive layer 4540 is provided so as to overlap with the channel formation region of the oxide semiconductor layer, it is possible to reduce the variation in the threshold voltage of the thin film transistor 4509 before and after the BT test. また、導電層4540は、薄膜トランジスタ4509のゲート電極層と同じ電位でもよいし、異なる電位でも良く、第2のゲート電極層として機能させることもできる。 The conductive layer 4540 may be at the same potential as the gate electrode layer of the thin film transistor 4509, may be at different potentials, can function as a second gate electrode layer. また、導電層4540の電位がGND、0V、或いはフローティング状態であってもよい。 The potential of the conductive layer 4540 may be GND, 0V, or in a floating state.

薄膜トランジスタ4509には、絶縁膜としてチャネル形成領域を含む半導体層に接して絶縁層4541が形成されている。 The thin film transistor 4509, the insulating layer 4541 in contact with the semiconductor layer including a channel formation region is formed as an insulating film. 絶縁層4541は実施の形態1で示した絶縁層107と同様な材料及び方法で形成すればよい。 Insulating layer 4541 may be formed in the same material and method as the insulating layer 107 described in Embodiment 1. また、薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層4544で覆う構成となっている。 Also it is covered with the insulating layer 4544 functioning as a planarization insulating film to reduce the surface roughness of the thin film transistor. ここでは、絶縁層4541として、実施の形態1に示す絶縁層107と同様に、スパッタリング法により酸化珪素膜を形成する。 Here, as the insulating layer 4541, similarly to the insulating layer 107 described in Embodiment 1, a silicon oxide film is formed by sputtering.

また、平坦化絶縁膜として絶縁層4544を形成する。 Also, the insulating layer 4544 as a planarization insulating film. 絶縁層4544としては、実施の形態2で示した絶縁層4021と同様な材料及び方法で形成すればよい。 The insulating layer 4544 may be formed of the same material and method as the insulating layer 4021 shown in the second embodiment. ここでは、絶縁層4544としてアクリルを用いる。 Here, an acrylic as the insulating layer 4544.

また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。 The 4511 corresponds to the light-emitting element, the first electrode layer 4517 which is a pixel electrode included in the light-emitting element 4511 is the source or drain electrode layer electrically connected to the thin film transistor 4510. なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、示した構成に限定されない。 The structure of the light-emitting element 4511, a first electrode layer 4517, an electroluminescent layer 4512, and a stacked structure of the second electrode layer 4513 is not limited to the configuration shown. 発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。 The combined on the direction in which light is extracted from the light-emitting element 4511, the light emitting element 4511 can be changed as appropriate.

隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。 A partition 4520 is formed using an organic resin film, an inorganic insulating film, or organic polysiloxane. 特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。 Especially using a photosensitive material, an opening is formed on the first electrode layer 4517 is preferably formed so that the inclined surface sidewall of the opening is formed with a continuous curvature.

電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。 The electroluminescent layer 4512 may be composed by a single layer or a plurality of layers may be either be configured to be stacked.

発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護膜を形成してもよい。 Oxygen emitting element 4511, hydrogen, moisture, carbon dioxide, or the like do not penetrate, a protective film may be formed over the second electrode layer 4513 and the partition 4520. 保護膜としては、窒化珪素膜、窒化酸化珪素膜、DLC膜等を形成することができる。 As the protective film, it can be formed a silicon nitride film, a silicon nitride oxide film, a DLC film, or the like.

また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。 Further, the signal line driver circuit 4503a, 4503b, the scan line driver circuit 4504a, 4504b or variety of signals and potentials are supplied to the pixel portion 4502, FPC 4518a, is supplied from the 4518B.

接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。 A connection terminal electrode 4515 is formed using the same conductive film as the first electrode layer 4517 included in the light, and a terminal electrode 4516 is formed using the same conductive film as the source and drain electrode layers included in the thin film transistors 4509 and 4510 ing.

接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介して電気的に接続されている。 The connection terminal electrode 4515, a terminal included FPC 4518a, it is electrically connected through an anisotropic conductive film 4519.

発光素子4511からの光の取り出し方向に位置する基板は、透光性でなければならない。 Substrate located in the direction in which light is extracted from the light-emitting element 4511 should have a light-transmitting property. その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。 In that case, a glass plate, a plastic plate, a light-transmitting material such as a polyester film or an acrylic film is used.

また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 Further, in addition to an inert gas such as nitrogen or argon as the filler 4507, it is possible to use ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB it can be used (polyvinyl butyral), or EVA (ethylene vinyl acetate). 例えば充填材として窒素を用いればよい。 For example, nitrogen may be used for the filler.

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板(楕円偏光板を含む)、位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよい。 Further, if necessary, a polarizing surface of the light-emitting element, a circularly polarizing plate (including an elliptically polarizing plate), a retardation plate (lambda / 4 plate, lambda / 2 plate), an optical film such as a color filter it may be provided as appropriate. また、偏光板又は円偏光板に反射防止膜を設けてもよい。 Further, an anti-reflection film may be provided a polarizing plate or a circularly polarizing plate. 例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。 For example, by diffusing light reflected by unevenness of the surface can be subjected to anti-glare treatment may reduce the glare.

信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。 The signal line driver circuit 4503a, 4503b, and scan line driver circuits 4504a, 4504b may be mounted in a driver circuit formed using a single crystal semiconductor film or polycrystalline semiconductor film over a substrate separately prepared. また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図16の構成に限定されない。 In addition, only the signal line driver circuit or only part thereof, or only the scan line driver circuit, or may be separately formed and mounted. This part only, not limited to the configuration shown in FIG. 16.

以上の工程により、半導体装置として信頼性の高い発光表示装置(表示パネル)を作製することができる。 Through the above process, it can be manufactured highly reliable light-emitting display device (display panel) as a semiconductor device.

実施の形態1に示す薄膜トランジスタの作製方法を用いて発光表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのオフ電流の変動に起因する消費電力を低減することができる。 By manufacturing the thin film transistor in the pixel portion of a light-emitting display device using the method for manufacturing a thin film transistor described in Embodiment 1, it is possible to reduce the power consumption due to variations in the off-current of the thin film transistor of each pixel.

また、実施の形態1に示す薄膜トランジスタの作製方法を用いて発光表示装置の駆動回路の薄膜トランジスタを作製することにより、駆動回路部の薄膜トランジスタの高速動作を実現し、省電力化を図ることができる。 Further, by manufacturing the thin film transistor in the driver circuit of a light-emitting display device using the method for manufacturing a thin film transistor described in Embodiment 1, and high-speed operation of the thin film transistor in the driver circuit portion, it is possible to achieve power saving.

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。 This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.

(実施の形態6) (Embodiment 6)
本実施の形態では、半導体装置の一形態として、実施の形態1で示す薄膜トランジスタを有する液晶素子を用いた液晶表示装置の例を図17乃至図20を用いて説明する。 In this embodiment, as an embodiment of a semiconductor device, an example of a liquid crystal display device using a liquid crystal device including the thin film transistor described in Embodiment 1 will be described with reference to FIGS. 17 to 20. 図17乃至図20の液晶表示装置に用いられるTFT628、TFT629は、実施の形態1で示す薄膜トランジスタを適用することができ、実施の形態1で示す工程と同様に作製できる電気特性及び信頼性の高い薄膜トランジスタである。 The liquid crystal display device TFT 628, TFT 629 used in FIGS. 17 through 20 can be applied to the thin film transistor described in Embodiment 1, high electric characteristics and reliability can be manufactured in the same manner as the steps shown in Embodiment 1 a thin film transistor. TFT628及びTFT629は、酸化物半導体層をチャネル形成領域とする薄膜トランジスタである。 TFT628 and TFT629 is a thin film transistor to a channel formation region of the oxide semiconductor layer. 図17乃至図20では、薄膜トランジスタの一例として図2(C)に示す薄膜トランジスタを用いる場合について説明するが、これに限定されるものではない。 In FIGS. 17 to 20, there will be described a case of using the thin film transistor shown in FIG. 2 (C) as an example of a thin film transistor, but is not limited thereto.

以下、VA(Vertical Alignment)型の液晶表示装置について示す。 Hereinafter, the VA (Vertical Alignment) type liquid crystal display device. VA型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。 The VA liquid crystal display device, which is a method of controlling alignment of the liquid crystal molecules of the liquid crystal display panel. VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。 VA-type liquid crystal display device, liquid crystal molecules to a panel surface when no voltage is applied is a method directed to the vertical direction. 本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されている。 In this embodiment, it is devised that a particular pixel is divided into (pixels) several regions (subpixels), beat each molecule to another direction. これをマルチドメイン化あるいはマルチドメイン設計という。 This is referred to as multi-domain or multi-domain design. 以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。 In the following description, a liquid crystal display device with multi-domain design is described.

図18及び図19は、それぞれ画素電極及び対向電極を示している。 18 and 19 illustrate a pixel electrode and a counter electrode, respectively. なお、図18は画素電極が形成される基板側の平面図であり、図中に示す切断線E−Fに対応する断面構造を図17に表している。 Note that FIG. 18 is a plan view of a substrate on which pixel electrodes are formed, it represents a cross-sectional structure taken along line E-F shown in FIG. 17. また、図19は対向電極が形成される基板側の平面図である。 Further, FIG. 19 is a plan view of the substrate side where the counter electrode is formed. 以下の説明ではこれらの図を参照して説明する。 The following description is made with reference to these drawings.

図17は、TFT628とそれに接続する画素電極624、及び保持容量部630が形成された基板600と、対向電極640等が形成される対向基板601とが重ね合わせられ、液晶が注入された状態を示している。 Figure 17 includes a substrate 600 on which the pixel electrode 624, and the storage capacitor portion 630 are formed to be connected to it with the TFT 628, and a counter substrate 601 such as a counter electrode 640 is formed is superimposed, liquid crystals are injected shows.

対向基板601において柱状スペーサが形成される位置には、第1の着色膜636、第2の着色膜(図示せず)、第3着色膜(図示せず)、対向電極640が形成されている。 A position where the columnar spacers are formed in the counter substrate 601, a first colored layer 636 (not shown) the second colored layer, the third colored layer (not shown), the counter electrode 640 is formed . この構造により、液晶の配向を制御するための突起644とスペーサの高さを異ならせている。 This structure is made different from the protrusion 644 and the height of the spacer for controlling the orientation of liquid crystal. 画素電極624上には配向膜648が形成され、同様に対向電極640上にも配向膜646が形成されている。 On the pixel electrode 624 and an alignment film 648 is formed, similarly also on the counter electrode 640 is formed an alignment film 646. この間に液晶層650が形成されている。 Liquid crystal layer 650 is formed therebetween.

スペーサはここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。 The spacer is herein may be scattered bead spacers showed a columnar spacer is used. なお、ここで柱状スペーサとは、一方の基板上に形成した有機膜又は無機膜をフォトリソグラフィ工程で所定のサイズにパターニング、エッチングしたものや、ポジ型又はネガ型のパターング可能な有機膜などで作製されたものなどをいい、柱状スペーサは液晶層の厚さを制御できる。 Here, the columnar spacer, the organic film or inorganic film formed on one substrate patterned to a predetermined size in the photolithography step, those etched and, like a positive or negative Patangu possible organic film It refers to such as those produced, columnar spacers can control the thickness of the liquid crystal layer. さらには、スペーサを基板600上に形成される画素電極624上に形成してもよい。 Further, spacers may be formed on the pixel electrode 624 is formed on the substrate 600.

基板600上には、TFT628とそれに接続する画素電極624、及び保持容量部630が形成される。 On the substrate 600, the pixel electrode 624 connected thereto and TFT 628, and the storage capacitor portion 630 is formed. 画素電極624は、TFT628、配線616、及び保持容量部630を覆う絶縁膜620、絶縁膜620を覆う第3絶縁膜622をそれぞれ貫通するコンタクトホール623で、配線618と接続する。 Pixel electrodes 624, TFT 628, the insulating film 620 covering the wiring 616, and the storage capacitor portion 630, the third insulating film 622 covering the insulating film 620 in the contact hole 623 which penetrates respectively connected to the wiring 618. TFT628は実施の形態1で示す薄膜トランジスタを適宜用いることができる。 TFT628 may use thin film transistor described in Embodiment 1 as appropriate. また、保持容量部630は、TFT628のゲート配線602と同時に形成した第1の容量配線である容量配線604と、ゲート絶縁膜606と、配線616、618と同時に形成した第2の容量配線である容量配線617で構成される。 Also, the storage capacitor portion 630, the capacitor wiring 604 is a first capacitor wiring that the gate wiring 602 at the same time as the formation of the TFT 628, the gate insulating film 606, is the second capacitor wiring that the wiring 616, 618 formed at the same time composed of a capacitor wiring 617.

画素電極624と液晶層650と対向電極640が重なり合うことで、液晶素子が形成されている。 The pixel electrode 624, liquid crystal layer 650 and the counter electrode 640 overlap with each other, a liquid crystal element is formed.

図18に基板600上の構造を示す。 Figure 18 shows the structure on the substrate 600. 画素電極624は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。 Pixel electrode 624, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium tin oxide (hereinafter, referred to as ITO. ), indium zinc oxide, may be made of a conductive material having a light-transmitting property such as indium tin oxide to which silicon oxide is added.

また、画素電極624として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。 Alternatively, the pixel electrode 624 (also referred to as a conductive polymer) polymer can be formed using a conductive composition including a. 導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。 Conductive composition pixel electrode formed using the can, the sheet resistance of 10000 ohms / □ or less and a transmittance at a wavelength of 550nm is 70% or more. また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。 Further, it is preferable that the resistivity of the conductive high molecule included in the conductive composition is less than 0.1 [Omega · cm.

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。 As the conductive high molecule can be a so-called π-electron conjugated conductive polymer used. 例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。 For example, polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more of these, and the like.

画素電極624にはスリット625を設ける。 The slits 625 on the pixel electrode 624. スリット625は液晶の配向を制御するためのものである。 Slit 625 is for controlling the orientation of liquid crystal.

図18に示すTFT628とそれに接続する画素電極626及び保持容量部631は、それぞれTFT628、画素電極624及び保持容量部630と同様に形成することができる。 Pixel electrodes 626 and the storage capacitor portion 631 connected thereto and TFT 628 shown in FIG. 18, respectively TFT 628, can be formed in the same manner as the pixel electrode 624 and the storage capacitor portion 630. TFT628とTFT629は共に配線616と接続している。 TFT628 and TFT629 are both connected to the wiring 616. この液晶表示パネルの画素(ピクセル)は、画素電極624と画素電極626により構成されている。 Pixels of the liquid crystal display panel (pixel) is composed of a pixel electrode 624 and the pixel electrode 626. 画素電極624と画素電極626はサブピクセルを構成する。 Pixel electrodes 624 and 626 constitute a sub-pixel.

図19に対向基板側の構造を示す。 It shows the structure of the counter substrate side in FIG. 対向電極640は、画素電極624と同様の材料を用いて形成することが好ましい。 The counter electrode 640 is preferably formed using a material similar to the pixel electrode 624. 対向電極640上には液晶の配向を制御する突起644が形成されている。 On the counter electrode 640 projection 644 for controlling the orientation of liquid crystal is formed.

この画素構造の等価回路を図20に示す。 The equivalent circuit of this pixel structure shown in FIG. 20. TFT628とTFT629は、共にゲート配線602、配線616と接続している。 TFT628 and TFT629 are connected to the gate wiring 602 and the wiring 616. この場合、容量配線604と容量配線605の電位を異ならせることで、液晶素子651と液晶素子652の動作を異ならせることができる。 In this case, by varying the potentials of the capacitor wirings 604 and 605, it can be different operations of the liquid crystal elements 651 and 652. すなわち、容量配線604と容量配線605の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。 That is, a viewing angle is increased precisely control the alignment of the liquid crystal by controlling the potentials of the capacitor wirings 604 and 605 individually.

スリット625を設けた画素電極624に電圧を印加すると、スリット625の近傍には電界の歪み(斜め電界)が発生する。 When a voltage is applied to the pixel electrode 624 provided with the slits 625, in the vicinity of the slit 625 strain field (oblique electric field) is generated. このスリット625と、対向基板601側の突起644とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。 This slit 625, that are alternately arranged in an engaging manner and a counter substrate 601 side of the projection 644, by the oblique electric field is effectively generated to control alignment of the liquid crystal, where the direction in which the liquid crystal is aligned It is made different by. すなわち、マルチドメイン化して液晶表示パネルの視野角を広げている。 In other words, to expand the viewing angle of the liquid crystal display panel and multi-domain.

次に、上記とは異なるVA型の液晶表示装置について、図21乃至図24を用いて説明する。 Next, a VA liquid crystal display device which is different from the above will be explained with reference to FIGS. 21 to 24.

図21と図22は、VA型液晶表示パネルの画素構造を示している。 Figures 21 and 22 illustrate a pixel structure of a VA-type liquid crystal display panel. 図22は基板600の平面図であり、図中に示す切断線Y−Zに対応する断面構造を図21に表している。 Figure 22 is a plan view of the substrate 600 shows a cross sectional structure taken along a line Y-Z shown in Figure 21. 以下の説明ではこの両図を参照して説明する。 The following explanation will be made with reference to both FIG.

この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にTFTが接続されている。 In this pixel structure, a plurality of pixel electrodes in one pixel, TFT is connected to each pixel electrode. 各TFTは、異なるゲート信号で駆動されるように構成されている。 Each TFT is configured so as to be driven by different gate signal. すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。 That is, in the multi-domain pixel has a signal applied to each pixel electrode, a structure for controlling independently.

画素電極624はコンタクトホール623において、配線618でTFT628と接続している。 Pixel electrode 624 is connected to the contact hole 623, and the wiring 618 TFT 628. また、画素電極626はコンタクトホール627において、配線619でTFT629と接続している。 The pixel electrode 626 is connected to the contact hole 627, and the wiring 619 TFT 629. TFT628のゲート配線602と、TFT629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。 A gate wiring 602 of the TFT 628, the gate wiring 603 of the TFT629 are separated to be able to provide different gate signal. 一方、データ線として機能する配線616は、TFT628とTFT629で共通に用いられている。 Meanwhile, the wiring 616 functioning as a data line is used in common for the TFT628 and TFT 629. TFT628とTFT629は実施の形態1で示す薄膜トランジスタを適宜用いることができる。 TFT628 and TFT629 may use thin film transistor described in Embodiment 1 as appropriate. また、容量配線690が設けられている。 Further, the capacitor wiring 690 is provided.

画素電極624と画素電極626の形状は異なっており、スリット625によって分離されている。 The shape of the pixel electrode 624 and the pixel electrode 626 is different, are separated by a slit 625. V字型に広がる画素電極624の外側を囲むように画素電極626が形成されている。 Pixel electrodes 626 are formed so as to surround the outside of the pixel electrode 624 extending in a V-type. 画素電極624と画素電極626に印加する電圧のタイミングを、TFT628及びTFT629により異ならせることで、液晶の配向を制御している。 Timing of voltage application to the pixel electrodes 624 and 626, made to vary by TFT628 and TFT 629, in order to control alignment of liquid crystal. この画素構造の等価回路を図24に示す。 The equivalent circuit of this pixel structure shown in FIG. 24. TFT628はゲート配線602と接続し、TFT629はゲート配線603と接続している。 TFT628 is connected to the gate wiring 602, TFT 629 is connected to the gate wiring 603. ゲート配線602とゲート配線603には異なるゲート信号を与えることで、TFT628とTFT629の動作タイミングを異ならせることができる。 To the gate wirings 602 and 603 to provide a different gate signal, it is possible to vary the operation timing of the TFT628 and TFT 629.

対向基板601には、着色膜636、対向電極640が形成されている。 The counter substrate 601 is provided with the coloring film 636 and the counter electrode 640 are formed. また、着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。 Further, planarization layer 637 is formed between the coloring film 636 and the counter electrode 640 is formed to prevent alignment disorder of liquid crystal. 図23に対向基板側の構造を示す。 It shows the structure of the counter substrate side in FIG. 対向電極640は異なる画素間で共通化されている電極であるが、スリット641が形成されている。 Although the counter electrode 640 is an electrode shared by different pixels, a slit 641 is formed. このスリット641と、画素電極624及び画素電極626側のスリット625とを交互に咬み合うように配置することで、斜め電界を効果的に発生させて液晶の配向を制御することができる。 This slit 641, that are alternately arranged in an engaging manner with the slit 625 of the pixel electrode 624 and the pixel electrode 626 side, it is possible to control the orientation of the liquid crystal is effectively generated an oblique electric field. これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。 Thus, the liquid crystals can be varied depending on the location of the direction of orientation, a viewing angle is increased.

画素電極624と液晶層650と対向電極640が重なり合うことで、第1の液晶素子が形成されている。 The pixel electrode 624, liquid crystal layer 650 and the counter electrode 640 overlap with each other, the first liquid crystal element is formed. また、画素電極626と液晶層650と対向電極640が重なり合うことで、第2の液晶素子が形成されている。 Further, the pixel electrode 626 and the liquid crystal layer 650 and the counter electrode 640 overlap with each other, the second liquid crystal element is formed. また、一画素に第1の液晶素子と第2の液晶素子が設けられたマルチドメイン構造である。 Also, a multi-domain structure in which the first liquid crystal element and the second liquid crystal element are provided in one pixel.

本実施の形態では、実施の形態1で示す薄膜トランジスタを有する液晶表示装置としてVA型の液晶表示装置について説明したが、IPS型の液晶表示装置や、TN型の液晶表示装置などについても適用可能である。 In the present embodiment has been described VA type liquid crystal display device as a liquid crystal display device having a thin film transistor described in Embodiment 1, and IPS-type liquid crystal display device, also applicable for such TN-type liquid crystal display device is there.

実施の形態1に示す薄膜トランジスタの作製方法を用いて発光表示装置の画素部の薄膜トランジスタを作製することにより、各画素の薄膜トランジスタのオフ電流の変動に起因する消費電力を低減することができる。 By manufacturing the thin film transistor in the pixel portion of a light-emitting display device using the method for manufacturing a thin film transistor described in Embodiment 1, it is possible to reduce the power consumption due to variations in the off-current of the thin film transistor of each pixel.

(実施の形態7) (Embodiment 7)
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。 The semiconductor device disclosed in this specification can be applied to electronic paper. 電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。 Electronic paper can be used for electronic devices in all fields, which display information. 例えば、電子ペーパーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。 For example, using an electronic paper, an electronic book (e-book), a poster, an advertisement in a vehicle such as a train, can be applied to the display of various cards such as a credit card. 電子機器の一例を図25に示す。 FIG. 25 shows an example of an electronic apparatus.

図25は、電子書籍2700の一例を示している。 Figure 25 illustrates an example of an electronic book 2700. 例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。 For example, the electronic book reader 2700 includes two housings, a housing 2701 and a housing 2703. 筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。 Housing 2701 and the housing 2703 are combined with a hinge 2711 and can be opened and closed with the hinge 2711 as an axis. このような構成により、紙の書籍のような動作を行うことが可能となる。 With this configuration, it is possible to operate like a paper book.

筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。 The housing 2701 incorporates a display portion 2705, a display portion 2707 is incorporated in the housing 2703. 表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。 The display portion 2705 and the display portion 2707, may be configured to display a series of images, or may display different images. 異なる画面を表示する構成とすることで、例えば右側の表示部(図25では表示部2705)に文章を表示し、左側の表示部(図25では表示部2707)に画像を表示することができる。 In the structure of displaying different images, for example, can be a sentence is displayed on the right side of the display unit (FIG. 25, the display unit 2705), to display an image on the left display portion (the display portion 2707 in FIG. 25) .

また、図25では、筐体2701に操作部などを備えた例を示している。 Further, FIG. 25 shows an example in which the operation unit housing 2701. 例えば、筐体2701において、電源2721、操作キー2723、スピーカ2725などを備えている。 For example, the housing 2701, power supply 2721, an operation key 2723, a speaker 2725, and the like. 操作キー2723により、頁を送ることができる。 By the operation key 2723, pages can be turned. なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。 It may be configured to include a keyboard and a pointing device on the same surface as the display portion of the housing. また、筐体の裏面や側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成としてもよい。 Further, on the back surface or the side surface of the housing, an external connection terminal (an earphone terminal, a USB terminal or a variety of cables and connectable terminal such as an AC adapter and a USB cable), and the like may be provided a recording medium insertion portion . さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。 In addition, the e-book reader 2700 may have a function of an electronic dictionary.

また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。 The electronic book reader 2700 may send and receive information wirelessly. 無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。 By radio, from an electronic book server, to purchase desired book data or the like can also be configured to download.

(実施の形態8) (Embodiment 8)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。 The semiconductor device disclosed in this specification can be applied to a variety of electronic devices (including game machines). 電子機器としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。 Examples of electronic devices are (also referred to as a television or a television receiver) television device, a monitor of a computer or the like, a digital camera, a camera such as a digital video camera, a digital photo frame, a mobile phone (cellular phone apparatus also called), portable game machines, portable information terminals, audio reproducing devices, and large game machines such as pachinko machines.

図26(A)は、テレビジョン装置9600の一例を示している。 FIG. 26 (A) shows an example of a television set 9600. テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。 Television set 9600, a display portion 9603 is incorporated in a housing 9601. 表示部9603により、映像を表示することが可能である。 The display portion 9603 can display images. また、ここでは、スタンド9605により筐体9601を支持した構成を示している。 Also, here, a configuration in which the housing 9601 is supported by a stand 9605.

テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。 The television device 9600 can be performed with an operation switch of the housing 9601 is provided by separate remote controller 9610. リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。 The operation key 9609 of remote controller 9610 is provided, it is possible to operate the channel and volume, it is possible to operate the image displayed on the display portion 9603. また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。 Further, the remote controller 9610 may be provided with a display portion 9607 for displaying data output from the remote controller 9610.

なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。 Note that the television device 9600 is configured to include a receiver, a modem, and the like. 受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。 Reception of general television broadcast can be received. By connecting to a communication network by wired or wireless connection via the modem, one-way (from a sender to a receiver) or two-way (sender and recipient during, or it is also possible to perform information communication between the like) among recipients.

図26(B)は、デジタルフォトフレーム9700の一例を示している。 FIG. 26 (B) illustrates an example of a digital photo frame 9700. 例えば、デジタルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。 For example, the digital photo frame 9700, a display portion 9703 is incorporated in a housing 9701. 表示部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。 Display unit 9703 is capable of displaying various images, for example, by displaying the image data taken by a digital camera, can function like a normal photo frame.

なお、デジタルフォトフレーム9700は、操作部、外部接続用端子(USB端子、USBケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成とする。 Note that the digital photo frame 9700 is provided with an operation portion, an external connection terminal (USB terminal, etc. terminal that can be connected to various cables such as a USB cable), a configuration in which recording medium insertion portion, and the like. これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。 Although these components may be provided on the same surface as the display portion, it is preferable to the design of the provided on the side surface or the back surface. 例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部9703に表示させることができる。 For example, the recording medium insertion portion of the digital photo frame, captures the image data by inserting a memory storing image data taken by a digital camera, it is possible to display the image data on the display portion 9703.

また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい。 The digital photo frame 9700 may send and receive information wirelessly. 無線により、所望の画像データを取り込み、表示させる構成とすることもできる。 Through wireless communication, desired image data can also be configured to display.

図27(A)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成されており、連結部9893により、開閉可能に連結されている。 Figure 27 (A) illustrates a portable game machine, which includes two housings, a housing 9881 and a housing 9891 which are connected with a joint portion 9893 so as to be opened and closed linked. 筐体9881には表示部9882が組み込まれ、筐体9891には表示部9883が組み込まれている。 The housing 9881 incorporates a display portion 9882, a display portion 9883 is incorporated in the housing 9891. また、図27(A)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部9886、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備えている。 In addition, the portable game machine shown in FIG. 27 (A) is provided with a speaker portion 9884, a recording medium insertion portion 9886, LED lamp 9890, input means (an operation key 9885, a connection terminal 9887, a sensor 9888 (a force, displacement, position , speed, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, oscillation, odor, or infrared rays including functional to measure), a microphone 9889), and the like. もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。 Of course, the structure of the portable game machine is not limited to the above, may be a structure having a semiconductor device disclosed in at least herein, another accessory may be configured to provided appropriately. 図27(A)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。 The portable game machine shown in FIG. 27 (A) is, sharing information with function for displaying on the display unit reads the program or data stored in a recording medium, another portable game machine by wireless communication It has a function. なお、図27(A)に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。 Note that functions of the portable game machine shown in FIG. 27 (A) is not limited to this and can have various functions.

図27(B)は大型遊技機であるスロットマシン9900の一例を示している。 Figure 27 (B) shows an example of a slot machine 9900 which is a large-sized game machine. スロットマシン9900は、筐体9901に表示部9903が組み込まれている。 Slot machine 9900, a display portion 9903 is incorporated in a housing 9901. また、スロットマシン9900は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。 In addition, the slot machine 9900 includes an operation means such as a start lever or a stop switch, a coin slot, a speaker, and the like. もちろん、スロットマシン9900の構成は上述のものに限定されず、少なくとも本明細書に開示する半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。 Needless to say, the structure of the slot machine 9900 is not limited to the above, may be a structure having a semiconductor device disclosed in at least herein, another accessory may be configured to provided appropriately.

図28(A)は携帯型のコンピュータの一例を示す斜視図である。 Figure 28 (A) is a perspective view showing an example of a portable computer.

図28(A)の携帯型のコンピュータは、上部筐体9301と下部筐体9302とを接続するヒンジユニットを閉状態として表示部9303を有する上部筐体9301と、キーボード9304を有する下部筐体9302とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部9303を見て入力操作を行うことができる。 Portable computer of FIG. 28 (A) includes an upper housing 9301 having a display portion 9303 a hinge unit which connects the top housing 9301 and the lower housing 9302 in a closed state, the lower housing having a keyboard 9304 9302 It may be a state in which overlapping one another, with it is convenient to carry, in case of using the keyboard for input, the hinge unit is opened, it is possible to perform input looking at the display portion 9303.

また、下部筐体9302はキーボード9304の他に入力操作を行うポインティングデバイス9306を有する。 The bottom housing 9302 includes a pointing device 9306 with which input can be performed, in addition to the keyboard 9304. また、表示部9303をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。 Further, when the display portion 9303 is a touch input panel, input can be performed by touching part of the display unit. また、下部筐体9302はCPUやハードディスク等の演算機能部を有している。 The bottom housing 9302 includes an arithmetic function portion such as a CPU or hard disk. また、下部筐体9302は他の機器、例えばUSBの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート9305を有している。 The bottom housing 9302 includes an external connection port 9305 into which another device such as a communication cable conformable to communication standards of a USB is inserted.

上部筐体9301には更に上部筐体9301内部にスライドさせて収納可能な表示部9307を有しており、広い表示画面を実現することができる。 Is further slid toward the inside of the top housing 9301 in the upper housing 9301 has a display portion 9307, it is possible to realize a wide screen. また、収納可能な表示部9307の画面の向きを使用者は調節できる。 Furthermore, the orientation of the screen of the display portion 9307 the user can adjust. また、収納可能な表示部9307をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。 Further, if the display portion 9307 with a touch input panel, input can be performed by touching part of the storable display portion.

表示部9303または収納可能な表示部9307は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。 Display unit 9303 or the display portion 9307 includes a liquid crystal display panel, the image display device such as a light-emitting display panel such as an organic light emitting element or an inorganic light-emitting element is used.

また、図28(A)の携帯型のコンピュータは、受信機などを備えた構成として、テレビ放送を受信して映像を表示部または表示部に表示することができる。 In addition, the portable computer of FIG. 28 (A), as a configuration including a receiver and the like, can be displayed on the display unit or the display unit an image by receiving a television broadcast. また、上部筐体9301と下部筐体9302とを接続するヒンジユニットを閉状態としたまま、表示部9307をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。 Further, while the hinge unit which connects the top housing 9301 and the lower housing 9302 and closed, slide the display portion 9307 to expose the whole screen, the user to adjust the screen angles watch TV broadcasts it is also possible. この場合には、ヒンジユニットを開状態として表示部9303を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。 In this case, without displaying the display unit 9303 the hinge unit is opened and further for performing only activation of the circuit simply view a television broadcast, it is possible to minimize power consumption, limited battery capacity useful in portable computers are.

また、図28(B)は、腕時計のように使用者の腕に装着可能な形態を有している携帯電話の一例を示す斜視図である。 Further, FIG. 28 (B) is a perspective view showing an example of a mobile phone having a user can wear on the wrist like a wristwatch.

この携帯電話は、少なくとも電話機能を有する通信装置及びバッテリーを有する本体、本体を腕に装着するためのバンド部、腕に対するバンド部の固定状態を調節する調節部9205、表示部9201、スピーカ9207、及びマイク9208から構成されている。 This mobile phone includes a band portion for mounting the main body, the arm body having a communication device and a battery having at least a telephone function, adjusting unit 9205 for adjusting the fixed state of the band portion to the arm, a display unit 9201, speaker 9207, and and a microphone 9208.

また、本体は、操作スイッチ9203を有し、電源入力スイッチや、表示切り替えスイッチや、撮像開始指示スイッチの他、例えばボタンを押すとインタネット用のプログラムが起動される。 Further, the body has an operation switch 9203, and the power input switches, and display changeover switch, other imaging start instruction switch, for example, pressing the button program for Internet is activated.

この携帯電話の入力操作は、表示部9201に指や入力ペンなどで触れること、又は操作スイッチ9203の操作、またはマイク9208への音声入力により行われる。 The input operation of the mobile phone by touching with a finger or an input pen on the display unit 9201, or the operation of the operation switch 9203, or performed by the voice input to the microphone 9208. なお、図28(B)では、表示部9201に表示された表示ボタン9202を図示しており、指などで触れることにより入力を行うことができる。 Incidentally, it is possible to perform in FIG. 28 (B), the is shown a display button 9202 displayed on the display unit 9201, an input by touching a finger or the like.

また、本体は、撮影レンズを通して結像される被写体像を電子画像信号に変換する撮像手段を有するカメラ部9206を有する。 Further, the main body includes a camera portion 9206 including an image pick-up means for converting an object image formed through a camera lens, to an electronic image signal. なお、特にカメラ部は設けなくともよい。 Note that the camera portion is not necessarily provided.

また、図28(B)に示す携帯電話は、テレビ放送の受信機などを備えた構成として、テレビ放送を受信して映像を表示部9201に表示することができ、さらにメモリなどの記憶装置などを備えた構成として、テレビ放送をメモリに録画できる。 The mobile phone illustrated in FIG. 28 (B) as a configuration including a receiver and the like of a television broadcast, to receive a television broadcast can be displayed an image on the display unit 9201, further including a storage device such as a memory as a configuration with, you can record a television broadcast in the memory. また、図28(B)に示す携帯電話は、GPSなどの位置情報を収集できる機能を有していてもよい。 The mobile phone illustrated in FIG. 28 (B) may have a function of collecting location information such as GPS.

表示部9201は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。 Display unit 9201 a liquid crystal display panel, the image display device such as a light-emitting display panel such as an organic light emitting element or an inorganic light-emitting element is used. 図28(B)に示す携帯電話は、小型、且つ、軽量であるため、バッテリー容量が限られており、表示部9201に用いる表示装置は低消費電力で駆動できるパネルを用いることが好ましい。 Mobile phone shown in FIG. 28 (B) is a small, and, because it is lightweight, and battery capacity is limited, the display device used in the display portion 9201 is preferably used a panel can be driven with low power consumption.

なお、図28(B)では”腕”に装着するタイプの電子機器を図示したが、特に限定されず、携行できる形状を有しているものであればよい。 Although illustrating the electronic apparatus which is worn in FIG 28 (B) in "arm" is not particularly limited, as long as it has such a shape that it can carry.

本実施例では、実施の形態1に示した作製方法を用いて薄膜トランジスタを作製し、−25℃乃至150℃の環境下における薄膜トランジスタ特性のオフ電流を評価した結果を示す。 In this embodiment, a thin film transistor is manufactured using the manufacturing method shown in Embodiment 1, the results of evaluation of the off-current of the thin film transistor characteristics in an environment of -25 ° C. to 0.99 ° C..

本実施例では、ガラス基板上にチャネル長Lの長さを3μmとする複数の薄膜トランジスタを作製し、−25℃以上150℃以下の環境下における薄膜トランジスタ特性のオフ電流を評価した。 In this embodiment, the length of channel length L on a glass substrate to form a plurality of thin film transistors to be 3 [mu] m, were evaluated off-current of the thin film transistor characteristics under -25 ° C. or higher 0.99 ° C. or less of the environment. なお、チャネル幅Wは20μmとした。 It should be noted that the channel width W was set to 20μm. まず、薄膜トランジスタの作製方法について説明する。 First, a method for manufacturing a thin film transistor.

まず、ガラス基板上に下地膜として、CVD法により膜厚100nmの酸化窒化珪素膜を形成し、酸化窒化珪素膜上にゲート電極層としてスパッタリング法により膜厚100nmのタングステン膜を形成した。 First, as a base film on a glass substrate, a silicon oxynitride film with a thickness of 100nm was formed by the CVD method to form a tungsten film with a thickness of 100nm by sputtering as a gate electrode layer on the silicon oxynitride film. ここで、タングステン膜を選択的にエッチングしてゲート電極層を形成した。 Here, to form the gate electrode layer by selectively etching the tungsten film.

次に、ゲート電極層上にゲート絶縁層としてCVD法により膜厚100nmの酸化窒化珪素膜を形成した。 Next, a silicon oxynitride film with a thickness of 100nm by CVD as a gate insulating layer over the gate electrode layer.

次に、ゲート絶縁層上に、In−Ga−Zn−O系酸化物半導体ターゲット(In :Ga :ZnO=1:1:1)を用いて、基板とターゲットの間との距離を80mm、圧力0.4Pa、直流(DC)電源5kW、アルゴン及び酸素(アルゴン:酸素=50sccm:50sccm)雰囲気下、200℃で成膜を行い、膜厚30nmの酸化物半導体層を形成した。 Next, the gate insulating layer, an In-Ga-ZnO based oxide semiconductor target (In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1) using, as between the substrate and the target 80mm distance, pressure 0.4 Pa, direct current (DC) power 5 kW, argon and oxygen (argon: oxygen = 50 sccm: 50 sccm) under an atmosphere performs deposition at 200 ° C., forming an oxide semiconductor layer having a film thickness of 30nm did. ここで、酸化物半導体層を選択的にエッチングし、島状の酸化物半導体層を形成した。 Here, by selectively etching the oxide semiconductor layer to form the island-shaped oxide semiconductor layer.

次に、酸化物半導体層を窒素雰囲気下、650℃で6分の第1の熱処理を行ったあと、つづいて大気雰囲気下、450℃で1時間、第2の熱処理を行った。 Then, under a nitrogen atmosphere the oxide semiconductor layer, after performing the first heat treatment of 6 minutes at 650 ° C., under an air atmosphere followed, 1 hour at 450 ° C., was carried out the second heat treatment.

次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン膜(膜厚100nm)、アルミニウム膜(膜厚300nm)、及びチタン膜(膜厚100nm)の積層を、スパッタリング法により100℃で形成した。 Next, a titanium film (with a thickness of 100 nm) as the source electrode layer and a drain electrode layer over the oxide semiconductor layer, an aluminum film (thickness 300 nm), and a stack of a titanium film (thickness 100 nm), 100 ° C. by sputtering in was formed. ここで、ソース電極層及びドレイン電極層を選択的にエッチングし、薄膜トランジスタのチャネル長Lの長さが3μm、チャネル幅Wが20μmとなるようにした。 Here, by selectively etching the source and drain electrode layers, the channel length the length of L of the thin film transistor 3 [mu] m, the channel width W was set to be 20 [mu] m.

次に、酸化物半導体層に接するように絶縁層としてスパッタリング法により膜厚300nmの酸化珪素膜を200℃で形成した。 It was then formed at 200 ° C. The silicon oxide film having a thickness of 300nm by sputtering as the insulating layer in contact with the oxide semiconductor layer. ここで、保護層である酸化珪素膜を選択的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。 Here, a silicon oxide film which is a protective layer is selectively etched, the gate electrode layer to form an opening in the source electrode layer and a drain electrode layer. その後、窒素雰囲気下、250℃で1時間、第3の熱処理を行った。 Then, under nitrogen atmosphere, for 1 hour at 250 ° C., the third heat treatment was carried out.

以上の工程により、チャネル長Lの長さを3μm、チャネル幅Wの長さを20μmとする複数の薄膜トランジスタをガラス基板上に作製した。 Through the above process, it was prepared the length of the channel length L 3 [mu] m, a plurality of thin film transistors to 20μm the length of the channel width W on the glass substrate.

つづいて、薄膜トランジスタのオフ電流を測定した。 Subsequently, it was measured off-current of the thin film transistor. オフ電流特性の測定は、ソースとドレインの間の電圧(以下、ドレイン電圧もしくはVdという)を10Vとし、ソースとゲートの間の電圧(以下、ゲート電圧もしくはVgという)を−10Vにて行った。 Measurement of off-current characteristic, the voltage between the source and the drain (hereinafter, referred to as the drain voltage or Vd) was used as a 10V, the voltage between the source and the gate (hereinafter, referred to as gate voltage or Vg) was at -10V . 図4(B)に測定時の基板温度を、−25℃、0℃、25℃、50℃、100℃、150℃と変化させ、それぞれの基板温度(動作温度)における薄膜トランジスタのオフ電流を示す。 Figure 4 the substrate temperature at the time of measurement (B), -25 ℃, 0 ℃, 25 ℃, 50 ℃, 100 ℃, is changed from 0.99 ° C., showing the off-current of the thin film transistor at each substrate temperature (operating temperature) . 横軸の測定温度は、薄膜トランジスタのオフ電流測定時の基板温度(動作温度)をリニアスケールで示してあり、縦軸は、各基板温度におけるオフ電流(Ioff)をログスケールで示している。 Measured temperature on the horizontal axis, is shown a substrate temperature at the time of off-current measurement of thin film transistor (operating temperature) in a linear scale, and the vertical axis represents the off-state current (Ioff) at each substrate temperature on a log scale.

本実施例で作製した薄膜トランジスタは、−25℃以上150℃以下の環境下において、オフ電流の値が1×10 −12 A以下であることが確認できた。 Thin film transistor manufactured in this example, in the following environments 0.99 ° C. -25 ° C. or higher, it was confirmed that the value of the off current is less 1 × 10 -12 A.

10 パルス出力回路11 配線12 配線13 配線14 配線15 配線21 入力端子22 入力端子23 入力端子24 入力端子25 入力端子26 出力端子27 出力端子28 トランジスタ31 トランジスタ32 トランジスタ33 トランジスタ34 トランジスタ35 トランジスタ36 トランジスタ37 トランジスタ38 トランジスタ39 トランジスタ40 トランジスタ41 トランジスタ42 トランジスタ43 トランジスタ51 電源線52 電源線53 電源線61 期間62 期間100 基板101 ゲート電極層102 ゲート絶縁層103 酸化物半導体層107 絶縁層110 チャネル保護層150 薄膜トランジスタ160 薄膜トランジスタ170 薄膜トランジスタ180 薄膜トランジスタ201 スペクトル202 スペクトル203 10 pulse output circuit 11 wiring 12 wiring 13 wiring 14 wiring 15 wiring 21 input terminal 22 input terminal 23 input terminal 24 input terminal 25 input terminal 26 output terminal 27 an output terminal 28 transistor 31 transistor 32 transistor 33 transistor 34 transistor 35 transistor 36 transistor 37 transistor 38 transistor 39 transistor 40 transistor 41 transistor 42 transistor 43 transistor 51 power line 52 power line 53 power line 61 periods 62 periods 100 substrate 101 gate electrode layer 102 gate insulating layer 103 the oxide semiconductor layer 107 insulating layer 110 channel protective layer 150 thin film transistor 160 TFT 170 thin-film transistor 180 thin-film transistor 201 spectrum 202 spectrum 203 ペクトル301 スペクトル302 スペクトル303 スペクトル311 スペクトル312 スペクトル313 スペクトル321 スペクトル322 スペクトル323 スペクトル400 ガラス基板401 酸化窒化絶縁層402 In−Ga−Zn−O系酸化物半導体層403 分析方向411 酸素イオン強度プロファイル412 水素濃度プロファイル413 水素濃度プロファイル451 スペクトル452 スペクトル453 スペクトル461 スペクトル462 スペクトル463 スペクトル581 薄膜トランジスタ583 絶縁膜585 絶縁層587 電極層588 電極層589 球形粒子594 キャビティ595 充填材600 基板601 対向基板602 ゲート配線603 ゲート配線604 容量配線605 容量配線606 ゲート絶縁膜6 Spectrum 301 spectrum 302 spectrum 303 spectrum 311 spectrum 312 spectrum 313 spectrum 321 spectrum 322 spectrum 323 spectrum 400 glass substrate 401 oxynitride insulating layer 402 In-Ga-Zn-O-based oxide semiconductor layer 403 analyzes the direction 411 oxygen ion intensity profile 412 hydrogen concentration profile 413 hydrogen concentration profile 451 spectrum 452 spectrum 453 spectrum 461 spectrum 462 spectrum 463 spectrum 581 TFT 583 insulating film 585 insulating layer 587 electrode layer 588 electrode layer 589 spherical particles 594 cavity 595 filler 600 substrate 601 facing the substrate 602 gate wirings 603 gates wiring 604 capacitor wiring 605 capacitor wiring 606 a gate insulating film 6 6 配線617 容量配線618 配線619 配線620 絶縁膜622 絶縁膜623 コンタクトホール624 画素電極625 スリット626 画素電極627 コンタクトホール628 TFT 6 wires 617 capacity wire 618 wire 619 wire 620 insulating film 622 insulating film 623 a contact hole 624 pixel electrode 625 slit 626 pixel electrode 627 contact hole 628 TFT
629 TFT 629 TFT
630 保持容量部631 保持容量部636 着色膜637 平坦化膜640 対向電極641 スリット644 突起646 配向膜648 配向膜650 窒素雰囲気中650 液晶層651 液晶素子652 液晶素子690 容量配線701 ゲート電極層702 ゲート絶縁層703 半導体層704 ソース電極層705 ドレイン電極層801 ガラス基板802 ゲート電極層803 ゲート絶縁層804 酸化物半導体層805 ソース電極層806 ドレイン電極層105a ソース電極層105b ドレイン電極層2600 TFT基板2601 対向基板2602 シール材2603 画素部2604 表示素子2605 着色層2606 偏光板2607 偏光板2608 配線回路部2609 フレキシブル配線基板2610 冷陰極管2611 反射板2612 回 630 storage capacitor portion 631 holding capacitor 636 colored film 637 flattened film 640 counter electrode 641 slit 644 projection 646 oriented film 648 alignment layer 650 in a nitrogen atmosphere 650 liquid crystal layer 651 liquid crystal element 652 crystal element 690 capacitor wiring 701 gate electrode layer 702 gate insulating layer 703 semiconductor layer 704 source electrode layer 705 a drain electrode layer 801 a glass substrate 802 a gate electrode layer 803 gate insulating layer 804 the oxide semiconductor layer 805 a source electrode layer 806 a drain electrode layers 105a source electrode layer 105b drain electrode layer 2600 TFT substrate 2601 facing substrate 2602 sealant 2603 pixel portion 2604 display element 2605 colored layers 2606 2607 polarizer 2608 wiring circuit portion 2609 flexible wiring board 2610 CCFL 2611 reflector 2612 times 路基板2613 拡散板2700 電子書籍2701 筐体2703 筐体2705 表示部2707 表示部2711 軸部2721 電源2723 操作キー2725 スピーカ4001 基板4002 画素部4003 信号線駆動回路4004 走査線駆動回路4005 シール材4006 基板4008 液晶層4010 薄膜トランジスタ4011 薄膜トランジスタ4013 液晶素子4015 接続端子電極4016 端子電極4018 FPC Road substrate 2613 diffusion plate 2700 electronic book 2701 2703 housing 2705 display unit 2707 display unit 2711 shank 2721 power 2723 operation keys 2725 speaker 4001 substrate 4002 pixel portion 4003 signal line driver circuit 4004 scanning line driver circuit 4005 sealant 4006 substrate 4008 liquid crystal layer 4010 thin film transistors 4011 TFT 4013 liquid crystal element 4015 connection terminal electrode 4016 terminal electrodes 4018 FPC
4019 異方性導電膜4020 絶縁層4020 絶縁層(絶縁層4021 絶縁層4030 画素電極層4031 対向電極層4032 絶縁層4040 導電層4501 基板4502 画素部4505 シール材4506 基板4507 充填材4509 薄膜トランジスタ4510 薄膜トランジスタ4511 発光素子4512 電界発光層4513 電極層4515 接続端子電極4516 端子電極4517 電極層4519 異方性導電膜4520 隔壁4540 導電層4541 絶縁層4544 絶縁層5300 基板上5300 基板5301 画素部5302 走査線駆動回路5303 走査線駆動回路5304 信号線駆動回路5305 タイミング制御回路5601 シフトレジスタ5602 スイッチング回路部5602 スイッチング回路5603 薄膜トラ 4019 anisotropic conductive film 4020 the insulating layer 4020 insulating layer (insulating layer 4021 insulating layer 4030 pixel electrode layer 4031 counter electrode layer 4032 insulating layer 4040 a conductive layer 4501 substrate 4502 pixel portion 4505 sealant 4506 substrate 4507 filler 4509 TFT 4510 TFT 4511 emitting element 4512 electroluminescent layer 4513 electrode layer 4515 connection terminal electrode 4516 terminal electrode 4517 electrode layer 4519 anisotropic conductive film 4520 septum 4540 conductive layer 4541 insulating layer 4544 insulating layer 5300 on the substrate 5300 substrate 5301 pixel portion 5302 scanning line driver circuit 5303 scan line driver circuit 5304 the signal line driver circuit 5305 timing control circuit 5601 shift register 5602 switching circuit unit 5602 switching circuits 5603 film tiger ンジスタ5604 配線5605 配線590a 黒色領域590b 白色領域6400 画素6401 スイッチング用トランジスタ6402 駆動用トランジスタ6403 容量素子6404 発光素子6405 信号線6406 走査線6407 電源線6408 共通電極7001 TFT Njisuta 5604 lines 5605 lines 590a black area 590b white areas 6400 pixels 6401 switching transistor 6402 driving transistor 6403 capacitive element 6404 emitting element 6405 signal lines 6406 scanning lines 6407 supply line 6408 common electrode 7001 TFT
7002 発光素子7003 陰極7004 EL層7005 陽極7009 隔壁7011 TFT 7002 light-emitting element 7003 cathode 7004 EL layer 7005 anode 7009 bulkhead 7011 TFT
7012 発光素子7013 陰極7014 EL層7015 陽極7016 遮蔽膜7017 導電膜7019 隔壁7021 TFT 7012 light-emitting element 7013 cathode 7014 EL layer 7015 anode 7016 shielding film 7017 conductive 7019 bulkhead 7021 TFT
7022 発光素子7023 陰極7024 EL層7025 陽極7026 陽極7027 導電膜7029 隔壁7031 酸化物絶縁層7033 カラーフィルタ層7034 オーバーコート層7035 絶縁層7041 酸化物絶縁層7043 カラーフィルタ層7044 オーバーコート層7045 絶縁層704a ドレイン電極層704b ソース電極層7051 酸化物絶縁層7052 絶縁層7053 平坦化絶縁層7055 絶縁層9201 表示部9202 表示ボタン9203 操作スイッチ9205 調節部9206 カメラ部9207 スピーカ9208 マイク9301 上部筐体9302 下部筐体9303 表示部9304 キーボード9305 外部接続ポート9306 ポインティングデバイス9307 表示部9600 テレビジョン装置9601 筐 7022 light-emitting element 7023 cathode 7024 EL layer 7025 anode 7026 anode 7027 conductive film 7029 bulkhead 7031 oxide insulating layer 7033 color filter layer 7034 overcoat layer 7035 insulating layer 7041 oxide insulating layer 7043 color filter layer 7044 overcoat layer 7045 insulating layer 704a drain electrode layer 704b source electrode layer 7051 oxide insulating layer 7052 insulating layer 7053 planarization insulating layer 7055 insulating layer 9201 display unit 9202 display button 9203 operating switch 9205 adjustment unit 9206 camera unit 9207 speaker 9208 microphone 9301 upper housing 9302 lower housing 9303 display unit 9304 keyboard 9305 an external connection port 9306 pointing device 9307 display unit 9600 television device 9601 housing 体9603 表示部9605 スタンド9607 表示部9609 操作キー9610 リモコン操作機9700 デジタルフォトフレーム9701 筐体9703 表示部9881 筐体9882 表示部9883 表示部9884 スピーカ部9885 入力手段(操作キー9886 記録媒体挿入部9887 接続端子9888 センサ9889 マイクロフォン9890 LEDランプ9891 筐体9893 連結部9900 スロットマシン9901 筐体9903 表示部4503a 信号線駆動回路4504a 走査線駆動回路4518a FPC Body 9603 Display unit 9605 stand 9607 display unit 9609 operation keys 9610 remote controller 9700 digital photo frame 9701 housing 9703 display unit 9881 housing 9882 display unit 9883 display unit 9884 a speaker portion 9885 (an operation key 9886 a recording medium insertion portion 9887 connection terminal 9888 sensor 9889 microphone 9890 LED lamp 9891 housing 9893 connecting portion 9900 slot machine 9901 housing 9903 display unit 4503a signal line driver circuits 4504a scan line driver circuit 4518A FPC

Claims (2)

  1. 絶縁表面を有する基板上に、ゲート電極層を有し、 On a substrate having an insulating surface, a gate electrode layer,
    前記ゲート電極層上にゲート絶縁層を有し、 A gate insulating layer on the gate electrode layer,
    前記ゲート絶縁層上に酸化物半導体層を有し、 Having an oxide semiconductor layer on the gate insulating layer,
    前記酸化物半導体層上に、ソース電極層及びドレイン電極層を有し、 The oxide semiconductor layer, a source and drain electrode layers,
    前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層上に前記酸化物半導体層の一部と接する絶縁層を有し、 The gate insulating layer, the oxide semiconductor layer, an insulating layer portion in contact with the oxide semiconductor layer to the source electrode layer and the drain electrode layer,
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛と、を有し、 The oxide semiconductor layer includes indium, gallium, and zinc, and
    チャネル長が1.5μm以上100μm以下の範囲で、且つ測定温度が−25℃以上150℃以下の温度範囲において、チャネル幅が1μmあたりのオフ電流の値が1×10 −12 A以下であることを特徴とするトランジスタ。 Ranging channel length of 1.5μm or 100μm or less, and in the temperature range of the measurement temperature of -25 ° C. or higher 0.99 ° C. or less, that the channel width is the value of the off current per 1μm is not more than 1 × 10 -12 A transistor according to claim.
  2. 請求項1において、 According to claim 1,
    前記オフ電流は、ソースとドレインの間の電圧が10Vで、ソースとゲートの間の電圧が−10Vの時の値であることを特徴とするトランジスタ。 The off-current voltage is 10V between the source and the drain, the transistor, wherein the voltage between the source and the gate is a value when the -10 V.
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