JP5725240B2 - Electronic components and mounting structures - Google Patents

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Description

本発明は、電子部品及び実装構造体に関し、より特定的には、コンデンサを内蔵している電子部品及び実装構造体に関する。   The present invention relates to an electronic component and a mounting structure, and more particularly to an electronic component and a mounting structure in which a capacitor is built.

誘電体層とコンデンサ導体とが積層されてなる電子部品では、電子部品に交流電圧が印加されると、電圧によって誘電体層に電界誘起歪みが発生する。このような電界誘起歪みは、電子部品が実装されている基板を振動させ、「鳴き」と呼ばれる振動音を発生させる。このような「鳴き」を抑制するための従来の電子部品に関連する発明としては、例えば、特許文献１に記載の積層セラミックコンデンサの回路基板実装方法が知られている。   In an electronic component in which a dielectric layer and a capacitor conductor are laminated, when an AC voltage is applied to the electronic component, an electric field induced strain is generated in the dielectric layer due to the voltage. Such electric field induced distortion vibrates the substrate on which the electronic component is mounted, and generates a vibration sound called “squeal”. As an invention related to a conventional electronic component for suppressing such “squeal”, for example, a circuit board mounting method of a multilayer ceramic capacitor described in Patent Document 1 is known.

特許文献１に記載の積層セラミックコンデンサの回路基板実装方法では、回路基板の表面と裏面に同等仕様のコンデンサが配置されている。これにより、一方のコンデンサから回路基板に伝達した振動と他方のコンデンサから回路基板に伝達した振動とが打ち消し合う。その結果、「鳴き」が抑制される。   In the method of mounting a multilayer ceramic capacitor on a circuit board described in Patent Document 1, capacitors having equivalent specifications are arranged on the front and back surfaces of the circuit board. Thereby, the vibration transmitted from one capacitor to the circuit board and the vibration transmitted from the other capacitor to the circuit board cancel each other. As a result, “squeal” is suppressed.

しかしながら、特許文献１に記載の積層セラミックコンデンサの回路基板実装方法では、２つのコンデンサを回路基板の両面に実装する必要があるので、回路設計の自由度が低くなるという問題があった。   However, the circuit board mounting method of the multilayer ceramic capacitor described in Patent Document 1 has a problem that the degree of freedom in circuit design is low because two capacitors need to be mounted on both sides of the circuit board.

特開２０００−２３２０３０号公報JP 2000-23320 A

そこで、本発明の目的は、回路設計において高い自由度を得つつ、鳴きを抑制することができる電子部品及び実装構造体を提供することである。   Accordingly, an object of the present invention is to provide an electronic component and a mounting structure that can suppress noise while obtaining a high degree of freedom in circuit design.

本発明の一形態に係る電子部品は、複数の誘電体層が積層されてなる直方体状の積層体であって、積層方向の両端に位置する上面及び底面、互いに対向する第１の端面及び第２の端面、並びに、互いに対向している第１の側面及び第２の側面を有している積層体と、前記誘電体層と共に積層され、かつ、該誘電体層を介して互いに対向している第１のコンデンサ導体及び第２のコンデンサ導体と、前記第１の端面及び前記第１の側面のそれぞれに設けられ、かつ、前記第１のコンデンサ導体と接続されている第１の外部電極及び第２の外部電極と、前記第２の端面及び前記第２の側面のそれぞれに設けられ、かつ、前記第２のコンデンサ導体と接続されている第３の外部電極及び第４の外部電極と、を備えており、前記第１の端面と前記第２の端面との間の距離は、前記第１の側面と前記第２の側面との距離よりも長く、前記第１の端面及び前記第１の側面において、前記第１の外部電極と前記第２の外部電極との間には、該第１の外部電極及び該第２の外部電極と異なる電位に保たれる外部電極が設けられておらず、前記第２の端面及び前記第２の側面において、前記第３の外部電極と前記第４の外部電極との間には、該第３の外部電極及び該第４の外部電極と異なる電位に保たれる外部電極が設けられておらず、回路基板の実装の際に、鳴きの抑制のために、前記第１の外部電極又は前記第２の外部電極のいずれか一方を該回路基板のランド電極に接続し、かつ、前記第３の外部電極又は前記第４の外部電極のいずれか一方を該回路基板のランド電極に接続すること、を特徴とする。 An electronic component according to an aspect of the present invention is a rectangular parallelepiped laminate formed by laminating a plurality of dielectric layers, and includes an upper surface and a bottom surface located at both ends in the stacking direction, a first end surface facing each other, and a first end surface A laminated body having two end faces and a first side face and a second side face facing each other, and laminated together with the dielectric layer, and facing each other through the dielectric layer A first capacitor electrode and a second capacitor conductor, and a first external electrode provided on each of the first end face and the first side face and connected to the first capacitor conductor; A second external electrode, a third external electrode and a fourth external electrode provided on each of the second end surface and the second side surface and connected to the second capacitor conductor; The first end face and the second end face. A distance between the first end surface and the second side surface is longer than a distance between the first side surface and the second side surface. Between the external electrodes, there is no external electrode that is maintained at a different potential from the first external electrode and the second external electrode, and in the second end surface and the second side surface, Between the third external electrode and the fourth external electrode, there is no external electrode maintained at a potential different from that of the third external electrode and the fourth external electrode, and the circuit board In order to suppress squealing, one of the first external electrode and the second external electrode is connected to a land electrode of the circuit board, and the third external electrode or One of the fourth external electrodes is connected to a land electrode of the circuit board, That.

本発明の第１の形態に係る実装構造体は、前記電子部品と、基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、を備えており、前記第１の外部電極と前記第１のランド電極とが接続され、前記第３の外部電極と前記第３のランド電極とが接続され、前記第２の外部電極と前記第２のランド電極とが接続されず、前記第４の外部電極と前記第４のランド電極とが接続されないこと、を特徴とする。   A mounting structure according to a first aspect of the present invention is provided on the main surface of the electronic component, the substrate body, and the substrate body, and the first external electrode to the fourth external electrode. A circuit board having a first land electrode to a fourth land electrode corresponding to the first land electrode, wherein the first external electrode and the first land electrode are connected, and the third external electrode And the third land electrode are connected, the second external electrode and the second land electrode are not connected, and the fourth external electrode and the fourth land electrode are not connected, It is characterized by.

本発明の第２の形態に係る実装構造体は、前記電子部品と、基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、を備えており、前記第２の外部電極と前記第２のランド電極とが接続され、前記第４の外部電極と前記第４のランド電極とが接続され、前記第１の外部電極と前記第１のランド電極とが接続されず、前記第３の外部電極と前記第３のランド電極とが接続されないこと、を特徴とする。   A mounting structure according to a second aspect of the present invention is provided on the main surface of the electronic component, the substrate body, and the substrate body, and the first external electrode to the fourth external electrode. A circuit board having a first land electrode to a fourth land electrode corresponding to the second land electrode, wherein the second external electrode is connected to the second land electrode, and the fourth external electrode is connected to the circuit board. And the fourth land electrode are connected, the first external electrode and the first land electrode are not connected, and the third external electrode and the third land electrode are not connected, It is characterized by.

本発明によれば、回路設計において高い自由度を得つつ、鳴きを抑制することができる。   According to the present invention, it is possible to suppress noise while obtaining a high degree of freedom in circuit design.

一実施形態に係る電子部品の外観斜視図である。It is an external appearance perspective view of the electronic component which concerns on one Embodiment. 図１の電子部品の積層体の分解斜視図である。It is a disassembled perspective view of the laminated body of the electronic component of FIG. 回路基板の外観斜視図である。It is an external appearance perspective view of a circuit board. 図４（ａ）は、回路基板が第１の共振モードにより共振している様子を示した図である。図４（ｂ）は、回路基板が第２の共振モードにより共振している様子を示した図である。FIG. 4A is a diagram showing a state in which the circuit board is resonating in the first resonance mode. FIG. 4B is a diagram showing a state in which the circuit board is resonating in the second resonance mode. 電子部品が回路基板に実装された様子を平面視した図である。It is the figure which planarly saw a mode that the electronic component was mounted in the circuit board. その他の実施形態に係る電子部品が回路基板に実装された様子を平面視した図である。It is the figure which looked at a mode that the electronic component which concerns on other embodiment was mounted in the circuit board.

以下に、本発明の実施形態に係る電子部品及び実装構造体について図面を参照しながら説明する。   Hereinafter, an electronic component and a mounting structure according to an embodiment of the present invention will be described with reference to the drawings.

（電子部品の構成）
まず、一実施形態に係る電子部品の構成について図面を参照しながら説明する。図１は、一実施形態に係る電子部品１０の外観斜視図である。図２は、図１の電子部品１０の積層体１１の分解斜視図である。以下では、積層体１１の積層方向をｚ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の長辺が延在している方向をｘ軸方向と定義する。積層体１１をｚ軸方向から平面視したときに、積層体１１の短辺が延在している方向をｙ軸方向と定義する。 (Configuration of electronic parts)
First, the configuration of an electronic component according to an embodiment will be described with reference to the drawings. FIG. 1 is an external perspective view of an electronic component 10 according to an embodiment. FIG. 2 is an exploded perspective view of the multilayer body 11 of the electronic component 10 of FIG. Hereinafter, the stacking direction of the stacked body 11 is defined as the z-axis direction. When the stacked body 11 is viewed in plan from the z-axis direction, the direction in which the long side of the stacked body 11 extends is defined as the x-axis direction. The direction in which the short side of the multilayer body 11 extends when the multilayer body 11 is viewed in plan from the z-axis direction is defined as the y-axis direction.

電子部品１０は、チップコンデンサであり、図１に示すように、回路基板上に実装される。また、電子部品１０は、図１及び図２に示すように、積層体１１、外部電極１２（１２ａ〜１２ｄ）及びコンデンサ導体３０（３０ａ〜３０ｄ），３２（３２ａ〜３２ｄ）（図１には図示せず）を備えている。   The electronic component 10 is a chip capacitor, and is mounted on a circuit board as shown in FIG. 1 and 2, the electronic component 10 includes a multilayer body 11, external electrodes 12 (12a to 12d), and capacitor conductors 30 (30a to 30d) and 32 (32a to 32d) (see FIG. 1). (Not shown).

積層体１１は、図１に示すように、ｚ軸方向の両端に位置している上面Ｓ１及び底面Ｓ２、互いに対向している端面Ｓ３，Ｓ４、並びに、互いに対向している側面Ｓ５，Ｓ６を有する直方体状をなしている。ただし、積層体１１は、面取りが施されることにより角及び稜線において丸みを帯びた形状をなしている。以下では、積層体１１において、ｚ軸方向の正方向側の面を上面Ｓ１とし、ｚ軸方向の負方向側の面を底面Ｓ２とする。また、ｘ軸方向の負方向側の面を端面Ｓ３とし、ｘ軸方向の正方向側の面を端面Ｓ４とする。また、ｙ軸方向の負方向側の面を側面Ｓ５とし、ｙ軸方向の正方向側の面を側面Ｓ６とする。底面Ｓ２は、電子部品１０が回路基板に実装される際に、該回路基板と対向する実装面である。   As shown in FIG. 1, the multilayer body 11 includes an upper surface S1 and a bottom surface S2 located at both ends in the z-axis direction, end surfaces S3 and S4 facing each other, and side surfaces S5 and S6 facing each other. It has a rectangular parallelepiped shape. However, the laminated body 11 has a rounded shape at the corners and ridge lines by chamfering. Hereinafter, in the multilayer body 11, a surface on the positive direction side in the z-axis direction is referred to as an upper surface S1, and a surface on the negative direction side in the z-axis direction is referred to as a bottom surface S2. Further, the surface on the negative direction side in the x-axis direction is defined as an end surface S3, and the surface on the positive direction side in the x-axis direction is defined as an end surface S4. Further, the surface on the negative direction side in the y-axis direction is referred to as a side surface S5, and the surface on the positive direction side in the y-axis direction is referred to as a side surface S6. The bottom surface S2 is a mounting surface that faces the circuit board when the electronic component 10 is mounted on the circuit board.

積層体１１は、ｘ軸方向に長手方向を有している。よって、端面Ｓ３と端面Ｓ４との間の距離Ｌ１は、側面Ｓ５と側面Ｓ６との間の距離Ｌ２とは異なっている。具体的には、距離Ｌ１は、距離Ｌ２よりも長い。   The stacked body 11 has a longitudinal direction in the x-axis direction. Therefore, the distance L1 between the end surface S3 and the end surface S4 is different from the distance L2 between the side surface S5 and the side surface S6. Specifically, the distance L1 is longer than the distance L2.

積層体１１は、図２に示すように、複数のセラミック層（誘電体層）１７（１７ａ〜１７ｎ）がｚ軸方向の正方向側から負方向側へとこの順に並ぶように積層されることにより構成されている。セラミック層１７は、長方形状をなしており、誘電体セラミックにより作製されている。以下では、セラミック層１７のｚ軸方向の正方向側の主面を表面と称し、セラミック層１７のｚ軸方向の負方向側の主面を裏面と称す。   As shown in FIG. 2, the multilayer body 11 is laminated such that a plurality of ceramic layers (dielectric layers) 17 (17a to 17n) are arranged in this order from the positive direction side to the negative direction side in the z-axis direction. It is comprised by. The ceramic layer 17 has a rectangular shape and is made of a dielectric ceramic. Hereinafter, the main surface on the positive direction side in the z-axis direction of the ceramic layer 17 is referred to as a front surface, and the main surface on the negative direction side in the z-axis direction of the ceramic layer 17 is referred to as a back surface.

積層体１１の上面Ｓ１は、ｚ軸方向の最も正方向側に設けられているセラミック層１７ａの表面により構成されている。積層体１１の底面Ｓ２は、ｚ軸方向の最も負方向側に設けられているセラミック層１７ｎの裏面により構成されている。また、端面Ｓ３は、セラミック層１７ａ〜１７ｎのｘ軸方向の負方向側の短辺が連なることによって構成されている。端面Ｓ４は、セラミック層１７ａ〜１７ｎのｘ軸方向の正方向側の短辺が連なることによって構成されている。側面Ｓ５は、セラミック層１７ａ〜１７ｎのｙ軸方向の負方向側の長辺が連なることによって構成されている。側面Ｓ６は、セラミック層１７ａ〜１７ｎのｙ軸方向の正方向側の長辺が連なることによって構成されている。   The upper surface S1 of the multilayer body 11 is configured by the surface of the ceramic layer 17a provided on the most positive side in the z-axis direction. The bottom surface S2 of the multilayer body 11 is constituted by the back surface of the ceramic layer 17n provided on the most negative direction side in the z-axis direction. Further, the end surface S3 is configured by connecting the short sides of the ceramic layers 17a to 17n on the negative direction side in the x-axis direction. The end surface S4 is configured by connecting the short sides of the ceramic layers 17a to 17n on the positive side in the x-axis direction. The side surface S5 is configured by connecting long sides on the negative direction side in the y-axis direction of the ceramic layers 17a to 17n. The side surface S6 is configured by connecting the long sides of the ceramic layers 17a to 17n on the positive side in the y-axis direction.

コンデンサ導体３０ａ〜３０ｄ，３２ａ〜３２ｄは、セラミック層１７と共に積層されることによって、セラミック層１７を介して互いに対向している。これにより、コンデンサ導体３０ａ〜３０ｄ，３２ａ〜３２ｄは、コンデンサＣを構成している。   The capacitor conductors 30 a to 30 d and 32 a to 32 d are stacked together with the ceramic layer 17 so as to face each other through the ceramic layer 17. Thereby, the capacitor conductors 30a to 30d and 32a to 32d constitute a capacitor C.

コンデンサ導体３０ａ〜３０ｄはそれぞれ、図２に示すように、セラミック層１７ｄ，１７ｆ，１７ｈ，１７ｊの表面上に設けられており、積層体１１に内蔵されている。コンデンサ導体３０ａ〜３０ｄはそれぞれ、コンデンサ部４０ａ〜４０ｄ及び引き出し部５０ａ〜５０ｄ，５２ａ〜５２ｄを含んでいる。コンデンサ部４０ａ〜４０ｄは、長方形状をなしている。引き出し部５０ａ〜５０ｄは、コンデンサ部４０ａ〜４０ｄに接続されており、セラミック層１７ｄ，１７ｆ，１７ｈ，１７ｊのｘ軸方向の負方向側の短辺に引き出されている。これにより、引き出し部５０ａ〜５０ｄは、図１に示すように、端面Ｓ３（第１の端面）に引き出されている。引き出し部５２ａ〜５２ｄは、コンデンサ部４０ａ〜４０ｄに接続されており、セラミック層１７ｄ，１７ｆ，１７ｈ，１７ｊのｙ軸方向の負方向側の長辺に引き出されている。これにより、引き出し部５２ａ〜５２ｄは、図１に示すように、側面Ｓ５（第１の側面）に引き出されている   As shown in FIG. 2, each of the capacitor conductors 30 a to 30 d is provided on the surface of the ceramic layers 17 d, 17 f, 17 h, and 17 j and is built in the multilayer body 11. Capacitor conductors 30a to 30d include capacitor portions 40a to 40d and lead portions 50a to 50d and 52a to 52d, respectively. The capacitor parts 40a to 40d have a rectangular shape. The lead portions 50a to 50d are connected to the capacitor portions 40a to 40d, and are drawn to the short side of the ceramic layers 17d, 17f, 17h, and 17j on the negative direction side in the x-axis direction. Thereby, as shown in FIG. 1, the drawer | drawing-out parts 50a-50d are pulled out by end surface S3 (1st end surface). The lead portions 52a to 52d are connected to the capacitor portions 40a to 40d, and are drawn to the long side on the negative direction side in the y-axis direction of the ceramic layers 17d, 17f, 17h, and 17j. Thereby, the drawer | drawing-out parts 52a-52d are pulled out by the side surface S5 (1st side surface), as shown in FIG.

コンデンサ導体３２ａ〜３２ｄはそれぞれ、図２に示すように、セラミック層１７ｅ，１７ｇ，１７ｉ，１７ｋの表面上に設けられており、積層体１１に内蔵されている。コンデンサ導体３２ａ〜３２ｄはそれぞれ、コンデンサ部４２ａ〜４２ｄ及び引き出し部５４ａ〜５４ｄ，５６ａ〜５６ｄを含んでいる。コンデンサ部４２ａ〜４２ｄはそれぞれ、長方形状をなしており、セラミック層１７ｄ，１７ｆ，１７ｈ，１７ｊを介してコンデンサ部４０ａ〜４０ｄと対向している。引き出し部５４ａ〜５４ｄは、コンデンサ部４２ａ〜４２ｄに接続されており、セラミック層１７ｅ，１７ｇ，１７ｉ，１７ｋのｘ軸方向の正方向側の短辺に引き出されている。これにより、引き出し部５４ａ〜５４ｄは、図１に示すように、端面Ｓ４（第２の端面）に引き出されている。引き出し部５６ａ〜５６ｄは、コンデンサ部４２ａ〜４２ｄに接続されており、セラミック層１７ｅ，１７ｇ，１７ｉ，１７ｋのｙ軸方向の正方向側の長辺に引き出されている。これにより、引き出し部５６ａ〜５６ｄは、図１に示すように、端面Ｓ６（第２の側面）に引き出されている。   As shown in FIG. 2, each of the capacitor conductors 32 a to 32 d is provided on the surface of the ceramic layers 17 e, 17 g, 17 i, and 17 k and is built in the multilayer body 11. Capacitor conductors 32a to 32d include capacitor portions 42a to 42d and lead portions 54a to 54d and 56a to 56d, respectively. Capacitor portions 42a to 42d each have a rectangular shape, and face capacitor portions 40a to 40d through ceramic layers 17d, 17f, 17h, and 17j. The lead portions 54a to 54d are connected to the capacitor portions 42a to 42d, and are drawn to the short side of the ceramic layers 17e, 17g, 17i, and 17k on the positive side in the x-axis direction. Thereby, the drawer | drawing-out parts 54a-54d are pulled out by end surface S4 (2nd end surface), as shown in FIG. The lead-out portions 56a to 56d are connected to the capacitor portions 42a to 42d, and are drawn out to the long side on the positive direction side in the y-axis direction of the ceramic layers 17e, 17g, 17i, and 17k. Thereby, the drawer | drawing-out parts 56a-56d are pulled out by end surface S6 (2nd side surface), as shown in FIG.

外部電極１２ａ（第１の外部電極）は、端面Ｓ３に設けられていると共に、上面Ｓ１、底面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。外部電極１２ａは、引き出し部５０ａ〜５０ｄが端面Ｓ３から露出している部分を覆うように、積層体１１の端面Ｓ３の全面を覆っている。これにより、外部電極１２ａは、コンデンサ導体３０ａ〜３０ｄに接続されている。   The external electrode 12a (first external electrode) is provided on the end surface S3, and is folded back to the top surface S1, the bottom surface S2, and the side surfaces S5 and S6. The external electrode 12a covers the entire end surface S3 of the multilayer body 11 so as to cover the portions where the lead portions 50a to 50d are exposed from the end surface S3. Thereby, the external electrode 12a is connected to the capacitor conductors 30a to 30d.

外部電極１２ｂ（第３の外部電極）は、端面Ｓ４に設けられていると共に、上面Ｓ１、底面Ｓ２及び側面Ｓ５，Ｓ６に折り返されている。外部電極１２ｂは、引き出し部５４ａ〜５４ｄが端面Ｓ４から露出している部分を覆うように、積層体１１の端面Ｓ４の全面を覆っている。これにより、外部電極１２ｂは、コンデンサ導体３２ａ〜３２ｄに接続されている。   The external electrode 12b (third external electrode) is provided on the end surface S4 and is folded back to the top surface S1, the bottom surface S2, and the side surfaces S5 and S6. The external electrode 12b covers the entire end surface S4 of the multilayer body 11 so as to cover the portions where the lead portions 54a to 54d are exposed from the end surface S4. Thereby, the external electrode 12b is connected to the capacitor conductors 32a to 32d.

外部電極１２ｃ（第２の外部電極）は、側面Ｓ５に設けられていると共に、上面Ｓ１及び底面Ｓ２に折り返されている。外部電極１２ｃは、引き出し部５２ａ〜５２ｄが側面Ｓ５から露出している部分を覆っている。これにより、外部電極１２ｃは、コンデンサ導体３０ａ〜３０ｄに接続されている。   The external electrode 12c (second external electrode) is provided on the side surface S5 and is folded back to the top surface S1 and the bottom surface S2. The external electrode 12c covers portions where the lead portions 52a to 52d are exposed from the side surface S5. Thereby, the external electrode 12c is connected to the capacitor conductors 30a to 30d.

外部電極１２ｄ（第４の外部電極）は、側面Ｓ６に設けられていると共に、上面Ｓ１及び底面Ｓ２に折り返されている。外部電極１２ｄは、引き出し部５６ａ〜５６ｄが側面Ｓ６から露出している部分を覆っている。これにより、外部電極１２ｄは、コンデンサ導体３２ａ〜３２ｄに接続されている。   The external electrode 12d (fourth external electrode) is provided on the side surface S6 and is folded back to the top surface S1 and the bottom surface S2. The external electrode 12d covers a portion where the lead portions 56a to 56d are exposed from the side surface S6. Thereby, the external electrode 12d is connected to the capacitor conductors 32a to 32d.

以上のように構成された外部電極１２ａ〜１２ｄでは、外部電極１２ａ及び外部電極１２ｃは、同じ電位に保たれ、外部電極１２ｂ及び外部電極１２ｄは、同じ電位に保たれる。更に、端面Ｓ３及び側面Ｓ５において、外部電極１２ａと外部電極１２ｃとの間には、外部電極１２ａ，１２ｃと異なる電位に保たれる外部電極が設けられていない。また、端面Ｓ４及び側面Ｓ６において、外部電極１２ｂと外部電極１２ｄとの間には、外部電極１２ｂ及び外部電極１２ｄと異なる電位に保たれる外部電極が設けられていない。本実施形態では、端面Ｓ３，Ｓ４及び側面Ｓ５，Ｓ６には、外部電極１２ａ〜１２ｄ以外の外部電極は設けられていない。   In the external electrodes 12a to 12d configured as described above, the external electrode 12a and the external electrode 12c are kept at the same potential, and the external electrode 12b and the external electrode 12d are kept at the same potential. Furthermore, on the end surface S3 and the side surface S5, no external electrode that is maintained at a potential different from that of the external electrodes 12a and 12c is not provided between the external electrode 12a and the external electrode 12c. Further, on the end surface S4 and the side surface S6, no external electrode that is maintained at a different potential from the external electrode 12b and the external electrode 12d is not provided between the external electrode 12b and the external electrode 12d. In the present embodiment, no external electrodes other than the external electrodes 12a to 12d are provided on the end surfaces S3 and S4 and the side surfaces S5 and S6.

次に、電子部品１０が実装される回路基板の構成について図面を参照しながら説明する。図３は、回路基板１００の外観斜視図である。   Next, the configuration of the circuit board on which the electronic component 10 is mounted will be described with reference to the drawings. FIG. 3 is an external perspective view of the circuit board 100.

回路基板１００は、表面及び内部に回路を有している多層基板であり、図３に示すように、基板本体１０２及びランド電極１０４（１０４ａ〜１０４ｄ）を備えている。基板本体１０２は、複数の絶縁体層が積層されて構成されており、長方形状をなしている。基板本体１０２の長辺はｘ軸方向に平行であり、基板本体１０２の短辺はｙ軸方向に平行である。   The circuit board 100 is a multilayer board having a circuit on its surface and inside, and includes a board body 102 and land electrodes 104 (104a to 104d) as shown in FIG. The substrate body 102 is formed by laminating a plurality of insulator layers, and has a rectangular shape. The long side of the substrate body 102 is parallel to the x-axis direction, and the short side of the substrate body 102 is parallel to the y-axis direction.

ランド電極１０４ａ〜１０４ｄはそれぞれ、基板本体１０２上に設けられている。より詳細には、ランド電極１０４ａ，１０４ｂは、ｚ軸方向から平面視したときに、図３に示すように、長方形状をなしており、ｘ軸方向の負方向側から正方向側へとこの順に並んでいる。ランド電極１０４ｃ，１０４ｄは、ｚ軸方向から平面視したときに、図３に示すように、長方形状をなしており、ｙ軸方向の負方向側から正方向側へとこの順に並んでいる。そして、ランド電極１０４ａ〜１０４ｄはそれぞれ、外部電極１２ａ〜１２ｄとはんだにより接続される。ただし、後述するように、全ての外部電極１２ａ〜１２ｄが、対応するランド電極１０４ａ〜１０４ｄと接続されるのではなく、外部電極１２ａ〜１２ｄの内のいずれか選択された外部電極１２ａ〜１２ｄが、対応するランド電極１０４ａ〜１０４ｄと接続される。   Each of the land electrodes 104 a to 104 d is provided on the substrate body 102. More specifically, when viewed in plan from the z-axis direction, the land electrodes 104a and 104b have a rectangular shape as shown in FIG. 3, and this is from the negative direction side to the positive direction side in the x-axis direction. They are in order. When viewed in plan from the z-axis direction, the land electrodes 104c and 104d have a rectangular shape as shown in FIG. 3, and are arranged in this order from the negative direction side to the positive direction side in the y-axis direction. The land electrodes 104a to 104d are connected to the external electrodes 12a to 12d by solder, respectively. However, as will be described later, not all the external electrodes 12a to 12d are connected to the corresponding land electrodes 104a to 104d, but any one of the external electrodes 12a to 12d selected from the external electrodes 12a to 12d is used. Are connected to corresponding land electrodes 104a to 104d.

ところで、回路基板１００は、複数の共振モードを有している。図４（ａ）は、回路基板１００が第１の共振モードにより共振している様子を示した図である。図４（ｂ）は、回路基板１００が第２の共振モードにより共振している様子を示した図である。   By the way, the circuit board 100 has a plurality of resonance modes. FIG. 4A is a diagram showing a state in which the circuit board 100 is resonating in the first resonance mode. FIG. 4B is a diagram illustrating a state in which the circuit board 100 is resonating in the second resonance mode.

第１の共振モード及び第２の共振モードを説明するにあたって、回路基板１００の具体的構成について説明する。回路基板１００のサイズは、１００ｍｍ×４０ｍｍ×１．６ｍｍである。また、回路基板１００のヤング率及びポアソン比はそれぞれ、１７ＧＰａ及び０．２である。   In describing the first resonance mode and the second resonance mode, a specific configuration of the circuit board 100 will be described. The size of the circuit board 100 is 100 mm × 40 mm × 1.6 mm. The Young's modulus and Poisson's ratio of the circuit board 100 are 17 GPa and 0.2, respectively.

第１の共振モードとは、図４（ａ）に示すように、ｘ軸方向に延在している長辺が撓むように回路基板１００が共振するモードである。第１の共振モードでは、回路基板１００のｘ軸方向の両端が振動の節となり、回路基板１００のｘ軸方向の中央が腹となっている。そして、回路基板１００のｘ軸方向の長さは、回路基板１００を伝搬する波の半波長に相当する。第１の共振モードにおける共振周波数は、５００Ｈｚである。以上のような第１の共振モードは、外部電極１２ａ，１２ｂがそれぞれ、はんだによりランド電極１０４ａ，１０４ｂと接続され、かつ、電子部品１０に５００Ｈｚに近い周波数を有する交流電圧が印加されると発生する。   As shown in FIG. 4A, the first resonance mode is a mode in which the circuit board 100 resonates so that the long side extending in the x-axis direction is bent. In the first resonance mode, both ends of the circuit board 100 in the x-axis direction are nodes of vibration, and the center of the circuit board 100 in the x-axis direction is antinode. The length of the circuit board 100 in the x-axis direction corresponds to a half wavelength of a wave propagating through the circuit board 100. The resonance frequency in the first resonance mode is 500 Hz. The first resonance mode as described above occurs when the external electrodes 12a and 12b are connected to the land electrodes 104a and 104b by solder and an AC voltage having a frequency close to 500 Hz is applied to the electronic component 10. To do.

第２の共振モードとは、図４（ｂ）に示すように、ｙ軸方向に延在している短辺が撓むように回路基板１００が共振するモードである。第２の共振モードでは、回路基板１００のｙ軸方向の両端が振動の節となり、回路基板１００のｙ軸方向の中央が腹となっている。そして、回路基板１００のｙ軸方向の長さは、回路基板１００を伝搬する波の半波長に相当する。第２の共振モードにおける共振周波数は、３.２ｋＨｚである。以上のような
第２の共振モードは、外部電極１２ｃ，１２ｄがそれぞれ、はんだによりランド電極１０４ｃ，１０４ｄと接続され、かつ、電子部品１０に３．２ｋＨｚに近い周波数を有する交流電圧が印加されると発生する。 As shown in FIG. 4B, the second resonance mode is a mode in which the circuit board 100 resonates so that the short side extending in the y-axis direction is bent. In the second resonance mode, both ends of the circuit board 100 in the y-axis direction are nodes of vibration, and the center of the circuit board 100 in the y-axis direction is antinode. The length of the circuit board 100 in the y-axis direction corresponds to a half wavelength of a wave propagating through the circuit board 100. The resonance frequency in the second resonance mode is 3.2 kHz. In the second resonance mode as described above, the external electrodes 12c and 12d are connected to the land electrodes 104c and 104d by solder, respectively, and an AC voltage having a frequency close to 3.2 kHz is applied to the electronic component 10. Occurs.

ここで、第１の共振モード又は第２の共振モードが発生すると、鳴きが発生する。そこで、電子部品１０及び選択方法では、回路基板１００に電子部品１０を実装する際に、外部電極１２ａ〜１２ｄのいずれを用いるのかを選択することによって、鳴きの抑制を図っている。図５は、電子部品１０が回路基板１００に実装された様子を平面視した図である。図５（ａ）では、外部電極１２ａ，１２ｂがランド電極１０４ａ，１０４ｂと接続されている。図５（ｂ）では、外部電極１２ｃ，１２ｄがランド電極１０４ｃ，１０４ｄと接続されている。   Here, when the first resonance mode or the second resonance mode occurs, a squeal occurs. Therefore, in the electronic component 10 and the selection method, when the electronic component 10 is mounted on the circuit board 100, it is intended to suppress squeal by selecting which of the external electrodes 12a to 12d is used. FIG. 5 is a plan view of the electronic component 10 mounted on the circuit board 100. In FIG. 5A, the external electrodes 12a and 12b are connected to the land electrodes 104a and 104b. In FIG. 5B, the external electrodes 12c and 12d are connected to the land electrodes 104c and 104d.

外部電極１２ａ及び外部電極１２ｂのそれぞれをランド電極１０４ａ及びランド電極１０４ｂに接続したときに回路基板１００の振動により発生する音（鳴き）の大きさが、外部電極１２ｃ及び外部電極１２ｄのそれぞれをランド電極１０４ｃ及びランド電極１０４ｄに接続したときに回路基板１００の振動により発生する音（鳴き）の大きさよりも小さい場合には、外部電極１２ａ及び外部電極１２ｂのそれぞれをランド電極１０４ａ及びランド電極１０４ｂに接続する。一方、外部電極１２ｃ及び外部電極１２ｄのそれぞれをランド電極１０４ｃ及びランド電極１０４ｄに接続したときに回路基板１００の振動により発生する音（鳴き）の大きさが、外部電極１２ａ及び外部電極１２ｂのそれぞれをランド電極１０４ａ及びランド電極１０４ｂに接続したときに回路基板１００の振動により発生する音（鳴き）の大きさよりも小さい場合には、外部電極１２ｃ及び外部電極１２ｄのそれぞれをランド電極１０４ｃ及びランド電極１０４ｄに接続する。   When the external electrode 12a and the external electrode 12b are connected to the land electrode 104a and the land electrode 104b, the magnitude of the sound (squeal) generated by the vibration of the circuit board 100 is different from that of the external electrode 12c and the external electrode 12d. If the volume of the sound (squeal) generated by the vibration of the circuit board 100 is smaller when connected to the electrode 104c and the land electrode 104d, the external electrode 12a and the external electrode 12b are respectively connected to the land electrode 104a and the land electrode 104b. Connecting. On the other hand, when each of the external electrode 12c and the external electrode 12d is connected to the land electrode 104c and the land electrode 104d, the magnitude of sound (squeal) generated by the vibration of the circuit board 100 is different from that of the external electrode 12a and the external electrode 12b. Are connected to the land electrode 104a and the land electrode 104b, and the external electrode 12c and the external electrode 12d are respectively connected to the land electrode 104c and the land electrode 104c. Connect to 104d.

例えば、電子部品１０に印加される交流電圧の周波数ｆ１とランド電極１０４ａとランド電極１０４ｂとが並んでいるｘ軸方向における回路基板１００の共振周波数（すなわち、第１の共振モードの共振周波数：５００Ｈｚ）との差の絶対値が、交流電圧の周波数ｆ１とランド電極１０４ｃとランド電極１０４ｄとが並んでいるｙ軸方向における回路基板１００の共振周波数（すなわち、第２の共振モードの共振周波数：３．２ｋＨｚ）との差の絶対値よりも大きい場合には、図５（ａ）に示すように、外部電極１２ａ，１２ｂをはんだ１１０ａ，１１０ｂによりランド電極１０４ａ，１０４ｂに接続する。本実施形態では、交流電圧の周波数ｆ１が１．８５ｋＨｚよりも高い場合には、外部電極１２ａ，１２ｂをはんだ１１０ａ，１１０ｂによりランド電極１０４ａ，１０４ｂに接続する。   For example, the resonance frequency of the circuit board 100 in the x-axis direction in which the frequency f1 of the alternating voltage applied to the electronic component 10 and the land electrode 104a and the land electrode 104b are arranged (that is, the resonance frequency of the first resonance mode: 500 Hz). ) Is the resonance frequency of the circuit board 100 in the y-axis direction where the frequency f1 of the AC voltage, the land electrode 104c and the land electrode 104d are arranged (that is, the resonance frequency of the second resonance mode: 3). .2 kHz), the external electrodes 12a and 12b are connected to the land electrodes 104a and 104b by solders 110a and 110b, as shown in FIG. In the present embodiment, when the frequency f1 of the AC voltage is higher than 1.85 kHz, the external electrodes 12a and 12b are connected to the land electrodes 104a and 104b by the solders 110a and 110b.

一方、交流電圧の周波数ｆ１と第１の共振モードの共振周波数との差の絶対値が、交流電圧の周波数ｆ１と第２の共振モードの共振周波数との差の絶対値よりも小さい場合には、図５（ｂ）に示すように、外部電極１２ｃ，１２ｄをはんだ１１０ｃ，１１０ｄによりランド電極１０４ｃ，１０４ｄに接続する。本実施形態では、交流電圧の周波数ｆ１が１．８５ｋＨｚよりも低い場合には、外部電極１２ｃ，１２ｄをはんだ１１０ｃ，１１０ｄによりランド電極１０４ｃ，１０４ｄに接続する。   On the other hand, when the absolute value of the difference between the frequency f1 of the AC voltage and the resonance frequency of the first resonance mode is smaller than the absolute value of the difference between the frequency f1 of the AC voltage and the resonance frequency of the second resonance mode. As shown in FIG. 5B, the external electrodes 12c and 12d are connected to the land electrodes 104c and 104d by solders 110c and 110d. In the present embodiment, when the frequency f1 of the AC voltage is lower than 1.85 kHz, the external electrodes 12c and 12d are connected to the land electrodes 104c and 104d by the solders 110c and 110d.

（電子部品の製造方法）
次に、電子部品１０の製造方法について説明する。なお、図面は、図１及び図２を援用する。 (Method for manufacturing electronic parts)
Next, a method for manufacturing the electronic component 10 will be described. In addition, drawing uses FIG.1 and FIG.2.

まず、ＢａＴｉＯ3等のセラミック粉末に対して、バインダ及び有機溶剤を加えてボー
ルミルに投入し、湿式調合を行って、セラミックスラリーを得る。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミック層１７となるべきセラミックグリーンシートを作製する。セラミック層１７となるべきセラミックグリーンシートの厚さは、焼成後のセラミック層の厚さが０．５μｍ以上１０μｍ以下となる厚さであることが好ましい。なお、セラミック粉末の主成分は、ＣａＴｉＯ3，ＳｒＴｉＯ3，ＣａＺｒＯ3等であってもよい。また、セラミック粉末の副
成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等が添加されていてもよい。 First, a binder and an organic solvent are added to a ceramic powder such as BaTiO 3 and put into a ball mill, and wet blending is performed to obtain a ceramic slurry. The obtained ceramic slurry is formed into a sheet shape on a carrier sheet by a doctor blade method and dried to produce a ceramic green sheet to be the ceramic layer 17. The thickness of the ceramic green sheet to be the ceramic layer 17 is preferably such that the thickness of the ceramic layer after firing is not less than 0.5 μm and not more than 10 μm. The main component of the ceramic powder may be CaTiO 3 , SrTiO 3 , CaZrO 3 or the like. Further, a Mn compound, Mg compound, Si compound, Co compound, Ni compound, rare earth compound, or the like may be added as a subcomponent of the ceramic powder.

次に、セラミック層１７となるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法で塗布することにより、コンデンサ導体３０，３２を形成する。導電性材料からなるペーストは、金属粉末に、有機バインダ及び有機溶剤が加えられたものである。金属粉末は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等である。焼成後のコンデンサ導体３０，３２の厚さは、０．３μｍ以上２．０μｍ以下であることが好ましい。   Next, the capacitor conductors 30 and 32 are formed by applying a paste made of a conductive material on the ceramic green sheet to be the ceramic layer 17 by a screen printing method. The paste made of a conductive material is obtained by adding an organic binder and an organic solvent to metal powder. The metal powder is, for example, Ni, Cu, Ag, Pd, an Ag—Pd alloy, Au, or the like. The thickness of the capacitor conductors 30 and 32 after firing is preferably 0.3 μm or more and 2.0 μm or less.

次に、セラミック層１７となるべきセラミックグリーンシートを積層して未焼成のマザー積層体を得る。この後、未焼成のマザー積層体に対して、プレスを施す。   Next, ceramic green sheets to be the ceramic layer 17 are laminated to obtain an unfired mother laminate. Thereafter, pressing is performed on the unfired mother laminate.

次に、未焼成のマザー積層体を所定寸法にカットして、複数の未焼成の積層体１１を得る。この後、積層体１１の表面に、バレル研磨加工等の研磨加工を施す。   Next, the unfired mother laminate is cut into a predetermined size to obtain a plurality of unfired laminates 11. Thereafter, the surface of the laminate 11 is subjected to polishing such as barrel polishing.

次に、未焼成の積層体１１を焼成する。焼成温度は、例えば、１２００〜１３００℃である。   Next, the unfired laminate 11 is fired. The firing temperature is, for example, 1200 to 1300 ° C.

次に、積層体１１に外部電極１２を形成する。具体的には、公知のディップ法やスリット工法等により、積層体１１の表面にＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等を含有する導電性ペーストを塗布する。そして、下地電極を焼付け、下地電極を形成する。下地電極上には、Ｎｉめっき及びＳｎめっきを施す。これにより、外部電極１２が形成される。以上の工程により、電子部品１０が完成する。   Next, the external electrode 12 is formed on the multilayer body 11. Specifically, a conductive paste containing Cu, Ni, Ag, Pd, Ag—Pd alloy, Au, or the like is applied to the surface of the laminate 11 by a known dipping method, slitting method, or the like. Then, the base electrode is baked to form the base electrode. Ni plating and Sn plating are performed on the base electrode. Thereby, the external electrode 12 is formed. Through the above steps, the electronic component 10 is completed.

以上のように構成された電子部品１０は、回路基板１００上に実装される。回路基板１００の基板本体１０２は、例えば、ガラスエポキシ等からなる絶縁体層が複数積層されて構成されている。また、ランド電極１０４は、Ｃｕからなる下地電極にめっきが施されて構成されている。まず、実装に用いる外部電極１２を選択する。次に、選択した外部電極１２に対応するランド電極１０４にはんだペーストを塗布する。次に、底面Ｓ２が基板本体１０２のｚ軸方向の正方向側の主面と対向するように、ランド電極１０４上に外部電極１２をセットする。この後、リフロー工程を行ってはんだペーストを溶融させた後、はんだペーストを固化させる。これにより、電子部品１０が回路基板１００上に実装される。   The electronic component 10 configured as described above is mounted on the circuit board 100. The board body 102 of the circuit board 100 is configured by laminating a plurality of insulator layers made of, for example, glass epoxy. The land electrode 104 is configured by plating a base electrode made of Cu. First, the external electrode 12 used for mounting is selected. Next, a solder paste is applied to the land electrode 104 corresponding to the selected external electrode 12. Next, the external electrode 12 is set on the land electrode 104 so that the bottom surface S2 faces the main surface of the substrate body 102 on the positive side in the z-axis direction. Then, after performing a reflow process to melt the solder paste, the solder paste is solidified. Thereby, the electronic component 10 is mounted on the circuit board 100.

なお、はんだペーストには、例えば、Ｓｎ−Ｐｂ共晶はんだや、Ｓｎ−Ａｇ−Ｃｕ等の鉛フリーはんだを用いることが可能である。また、はんだ１１０の代わりに導電性接着剤が用いられてもよい。   As the solder paste, for example, Sn-Pb eutectic solder or lead-free solder such as Sn-Ag-Cu can be used. Further, a conductive adhesive may be used instead of the solder 110.

（効果）
以上の電子部品１０及び選択方法によれば、以下に説明するように、鳴きを抑制することができる。より詳細には、電子部品１０が実装された回路基板１００では、第１の共振モードと第２の共振モードとが発生し得る。具体的には、第１の共振モードとは、図４（ａ）に示すように、ｘ軸方向に延在している長辺が撓むように回路基板１００が共振するモードである。第１の共振モードの共振周波数は、例えば、５００Ｈｚである。第２の共振モードとは、図４（ｂ）に示すように、ｙ軸方向に延在している短辺が撓むように回路基板１００が共振するモードである。第２の共振モードの共振周波数は、例えば、３．２ｋＨｚである。 (effect)
According to the electronic component 10 and the selection method described above, it is possible to suppress squeal as described below. More specifically, in the circuit board 100 on which the electronic component 10 is mounted, the first resonance mode and the second resonance mode can occur. Specifically, the first resonance mode is a mode in which the circuit board 100 resonates so that the long side extending in the x-axis direction is bent, as shown in FIG. The resonance frequency of the first resonance mode is, for example, 500 Hz. As shown in FIG. 4B, the second resonance mode is a mode in which the circuit board 100 resonates so that the short side extending in the y-axis direction is bent. The resonance frequency of the second resonance mode is, for example, 3.2 kHz.

そこで、電子部品１０では、外部電極１２ａ，１２ｃは、端面Ｓ３及び側面Ｓ５に設けられ、コンデンサ導体３０ａ〜３０ｄに接続されている。また、外部電極１２ｂ，１２ｄは、端面Ｓ４及び側面Ｓ６に設けられ、コンデンサ導体３２ａ〜３２ｄに接続されている。これにより、外部電極１２ａ，１２ｂを用いて電子部品１０を回路基板１００に実装すること、又は、外部電極１２ｃ，１２ｄを用いて電子部品１０を回路基板１００に実装することを選択できる。よって、電子部品１０に印加される交流電圧の周波数ｆ１と第１の共振モードの共振周波数（５００Ｈｚ）との差の絶対値が、交流電圧の周波数ｆ１と第２の共振モードの共振周波数（３．２ｋＨｚ）との差の絶対値よりも大きい場合には、図５（ａ）に示すように、外部電極１２ａ，１２ｂをはんだ１１０ａ，１１０ｂによりランド電極１０４ａ，１０４ｂに接続すればよい。これにより、電子部品１０に交流電圧が印加されることによって、第２の共振モードが発生することが抑制される。また、交流電圧の周波数ｆ１と第１の共振モードの共振周波数との差の絶対値が、交流電圧の周波数ｆ１と第２の共振モードの共振周波数との差の絶対値よりも小さい場合には、図５（ｂ）に示すように、外部電極１２ｃ，１２ｄをはんだ１１０ｃ，１１０ｄによりランド電極１０４ｃ，１０４ｄに接続すればよい。これにより、電子部品１０に交流電圧が印加されることによって、第１の共振モードが発生することが抑制される。以上より、電子部品１０及び選択方法によれば、第１の共振モード及び第２の共振モードの発生が抑制され、鳴きが発生することが抑制される。   Therefore, in the electronic component 10, the external electrodes 12a and 12c are provided on the end surface S3 and the side surface S5, and are connected to the capacitor conductors 30a to 30d. The external electrodes 12b and 12d are provided on the end surface S4 and the side surface S6, and are connected to the capacitor conductors 32a to 32d. Accordingly, it is possible to select mounting the electronic component 10 on the circuit board 100 using the external electrodes 12a and 12b, or mounting the electronic component 10 on the circuit board 100 using the external electrodes 12c and 12d. Therefore, the absolute value of the difference between the frequency f1 of the AC voltage applied to the electronic component 10 and the resonance frequency (500 Hz) of the first resonance mode is equal to the frequency f1 of the AC voltage and the resonance frequency (3 of the second resonance mode). .2 kHz), the external electrodes 12a and 12b may be connected to the land electrodes 104a and 104b by solders 110a and 110b, as shown in FIG. Thereby, when an alternating voltage is applied to the electronic component 10, occurrence of the second resonance mode is suppressed. When the absolute value of the difference between the frequency f1 of the AC voltage and the resonance frequency of the first resonance mode is smaller than the absolute value of the difference between the frequency f1 of the AC voltage and the resonance frequency of the second resonance mode. As shown in FIG. 5B, the external electrodes 12c and 12d may be connected to the land electrodes 104c and 104d by solders 110c and 110d. Thereby, when an alternating voltage is applied to the electronic component 10, occurrence of the first resonance mode is suppressed. As described above, according to the electronic component 10 and the selection method, generation of the first resonance mode and the second resonance mode is suppressed, and generation of noise is suppressed.

また、電子部品１０及び選択方法によれば、特許文献１に記載の積層セラミックコンデンサの回路基板実装方法のように、２つのコンデンサを用いる必要がないので、回路設計において高い自由度を得ることができる。   Also, according to the electronic component 10 and the selection method, unlike the multilayer ceramic capacitor circuit board mounting method described in Patent Document 1, it is not necessary to use two capacitors, so that a high degree of freedom can be obtained in circuit design. it can.

（その他の実施形態）
なお、本発明に係る電子部品１０及び選択方法は、前記実施形態に係る電子部品１０及び選択方法に限らずその要旨の範囲内において変更可能である。 (Other embodiments)
The electronic component 10 and the selection method according to the present invention are not limited to the electronic component 10 and the selection method according to the above-described embodiment, and can be changed within the scope of the gist.

電子部品１０及び選択方法では、図５（ａ）に示すように、外部電極１２ａ，１２ｂがランド電極１０４ａ，１０４ｂに接続されるか、又は、図５（ｂ）に示すように、外部電極１２ｃ，１２ｄがランド電極１０４ｃ，１０４ｄに接続されるかのいずれかが選択されていた。しかしながら、外部電極１２ａ〜１２ｄとランド電極１０４ａ〜１０４ｄとの接続の組み合わせはこれに限らない。図６は、その他の実施形態に係る電子部品１０が回路基板１００に実装された様子を平面視した図である。   In the electronic component 10 and the selection method, the external electrodes 12a and 12b are connected to the land electrodes 104a and 104b as shown in FIG. 5A, or the external electrodes 12c as shown in FIG. 5B. , 12d are connected to the land electrodes 104c, 104d. However, the combination of connection between the external electrodes 12a to 12d and the land electrodes 104a to 104d is not limited to this. FIG. 6 is a plan view of the electronic component 10 according to another embodiment mounted on the circuit board 100.

図６（ａ）では、外部電極１２ａ，１２ｄがランド電極１０４ａ，１０４ｄと接続されている。図６（ｂ）では、外部電極１２ｂ，１２ｃがランド電極１０４ｂ，１０４ｃと接続されている。交流電圧の周波数ｆ１が第１の共振モードの共振周波数及び第２の共振モードの共振周波数のいずれにも近い場合には、このような接続形態もあり得る。   In FIG. 6A, the external electrodes 12a and 12d are connected to the land electrodes 104a and 104d. In FIG. 6B, the external electrodes 12b and 12c are connected to the land electrodes 104b and 104c. In the case where the frequency f1 of the AC voltage is close to both the resonance frequency of the first resonance mode and the resonance frequency of the second resonance mode, such a connection form is also possible.

なお、前記選択方法は、電子部品１０及び回路基板１００の設計段階において行われてもよい。より詳細には、設計段階において、第１の共振モード及び第２の共振モードの発生が抑制される外部電極１２ａ〜１２ｄを選択し、製造時の回路基板１００には、選択した外部電極１２ａ〜１２ｄに対応するランド電極１０４ａ〜１０４ｄのみを形成してもよい。   The selection method may be performed at the design stage of the electronic component 10 and the circuit board 100. More specifically, in the design stage, the external electrodes 12a to 12d that suppress the occurrence of the first resonance mode and the second resonance mode are selected, and the circuit board 100 at the time of manufacture includes the selected external electrodes 12a to 12d. Only the land electrodes 104a to 104d corresponding to 12d may be formed.

以上のように、本発明は、電子部品及び実装構造体に有用であり、特に、回路設計において高い自由度を得つつ、鳴きを抑制することができる点で優れている。   As described above, the present invention is useful for electronic components and mounting structures, and is particularly excellent in that noise can be suppressed while obtaining a high degree of freedom in circuit design.

Ｃ コンデンサ
Ｓ１ 上面
Ｓ２ 底面
Ｓ３，Ｓ４ 端面
Ｓ５，Ｓ６ 側面
１０ 電子部品
１１ 積層体
１２ａ〜１２ｄ 外部電極
１７ａ〜１７ｎ セラミック層
３０ａ〜３０ｄ，３２ａ〜３２ｄ コンデンサ導体
４０ａ〜４０ｄ，４２ａ〜４２ｄ コンデンサ部
５０ａ〜５０ｄ，５２ａ〜５２ｄ，５４ａ〜５４ｄ，５６ａ〜５６ｄ 引き出し部
１００ 回路基板
１０２ 基板本体
１０４ａ〜１０４ｄ ランド電極
１１０ａ〜１１０ｄ はんだ C Capacitor S1 Upper surface S2 Bottom surface S3, S4 End surface S5, S6 Side surface 10 Electronic component 11 Laminated bodies 12a-12d External electrodes 17a-17n Ceramic layers 30a-30d, 32a-32d Capacitor conductors 40a-40d, 42a-42d Capacitor portions 50a- 50d, 52a to 52d, 54a to 54d, 56a to 56d Drawer 100 Circuit board 102 Substrate body 104a to 104d Land electrodes 110a to 110d Solder

Claims (5)

複数の誘電体層が積層されてなる直方体状の積層体であって、積層方向の両端に位置する上面及び底面、互いに対向する第１の端面及び第２の端面、並びに、互いに対向している第１の側面及び第２の側面を有している積層体と、
前記誘電体層と共に積層され、かつ、該誘電体層を介して互いに対向している第１のコンデンサ導体及び第２のコンデンサ導体と、
前記第１の端面及び前記第１の側面のそれぞれに設けられ、かつ、前記第１のコンデンサ導体と接続されている第１の外部電極及び第２の外部電極と、
前記第２の端面及び前記第２の側面のそれぞれに設けられ、かつ、前記第２のコンデンサ導体と接続されている第３の外部電極及び第４の外部電極と、
を備えており、
前記第１の端面と前記第２の端面との間の距離は、前記第１の側面と前記第２の側面との距離よりも長く、
前記第１の端面及び前記第１の側面において、前記第１の外部電極と前記第２の外部電極との間には、該第１の外部電極及び該第２の外部電極と異なる電位に保たれる外部電極が設けられておらず、
前記第２の端面及び前記第２の側面において、前記第３の外部電極と前記第４の外部電極との間には、該第３の外部電極及び該第４の外部電極と異なる電位に保たれる外部電極が設けられておらず、
回路基板の実装の際に、鳴きの抑制のために、前記第１の外部電極又は前記第２の外部電極のいずれか一方を該回路基板のランド電極に接続し、かつ、前記第３の外部電極又は前記第４の外部電極のいずれか一方を該回路基板のランド電極に接続すること、
を特徴とする電子部品。 A rectangular parallelepiped laminate in which a plurality of dielectric layers are laminated, the top and bottom surfaces located at both ends in the laminating direction, the first end surface and the second end surface facing each other, and the other. A laminate having a first side and a second side;
A first capacitor conductor and a second capacitor conductor laminated together with the dielectric layer and facing each other via the dielectric layer;
A first external electrode and a second external electrode provided on each of the first end surface and the first side surface and connected to the first capacitor conductor;
A third external electrode and a fourth external electrode provided on each of the second end surface and the second side surface and connected to the second capacitor conductor;
With
The distance between the first end surface and the second end surface is longer than the distance between the first side surface and the second side surface,
On the first end face and the first side face, a potential different from that of the first external electrode and the second external electrode is maintained between the first external electrode and the second external electrode. There are no external electrodes
On the second end surface and the second side surface, a potential different from that of the third external electrode and the fourth external electrode is maintained between the third external electrode and the fourth external electrode. There are no external electrodes
When mounting the circuit board, to suppress noise, either the first external electrode or the second external electrode is connected to the land electrode of the circuit board, and the third external electrode Connecting either the electrode or the fourth external electrode to the land electrode of the circuit board;
Electronic parts characterized by 請求項１に記載の電子部品と、
基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、
を備えており、
前記第１の外部電極と前記第１のランド電極とが接続され、
前記第３の外部電極と前記第３のランド電極とが接続され、
前記第２の外部電極と前記第２のランド電極とが接続されず、
前記第４の外部電極と前記第４のランド電極とが接続されないこと、
を特徴とする実装構造体。 An electronic component according to claim 1,
A circuit board having a substrate main body and first land electrodes to fourth land electrodes provided on a main surface of the substrate main body and corresponding to the first external electrodes to the fourth external electrodes When,
With
The first external electrode and the first land electrode are connected;
The third external electrode and the third land electrode are connected;
The second external electrode and the second land electrode are not connected,
The fourth external electrode and the fourth land electrode are not connected;
Mounting structure characterized by 請求項１に記載の電子部品と、
基板本体、及び、該基板本体の主面上に設けられ、かつ、前記第１の外部電極ないし前記第４の外部電極に対応する第１のランド電極ないし第４のランド電極を、有する回路基板と、
を備えており、
前記第２の外部電極と前記第２のランド電極とが接続され、
前記第４の外部電極と前記第４のランド電極とが接続され、
前記第１の外部電極と前記第１のランド電極とが接続されず、
前記第３の外部電極と前記第３のランド電極とが接続されないこと、
を特徴とする実装構造体。 An electronic component according to claim 1,
A circuit board having a substrate main body and first land electrodes to fourth land electrodes provided on a main surface of the substrate main body and corresponding to the first external electrodes to the fourth external electrodes When,
With
The second external electrode and the second land electrode are connected;
The fourth external electrode and the fourth land electrode are connected;
The first external electrode and the first land electrode are not connected,
The third external electrode and the third land electrode are not connected;
Mounting structure characterized by 前記基板本体は、該基板本体の主面の法線方向から平面視したときに、長方形状をなしており、
前記第１のランド電極と前記第３のランド電極とは、前記基板本体の主面の法線方向から平面視したときに、該基板本体の長辺が延在する方向に並んでおり、
前記第２のランド電極と前記第４のランド電極とは、前記基板本体の主面の法線方向から平面視したときに、該基板本体の短辺が延在する方向に並んでいること、
を特徴とする請求項２又は請求項３のいずれかに記載の実装構造体。 The substrate body has a rectangular shape when viewed from the normal direction of the main surface of the substrate body,
The first land electrode and the third land electrode are arranged in a direction in which the long side of the substrate body extends when viewed in plan from the normal direction of the main surface of the substrate body,
The second land electrode and the fourth land electrode are arranged in a direction in which the short side of the substrate body extends when viewed in plan from the normal direction of the main surface of the substrate body;
The mounting structure according to any one of claims 2 and 3, wherein 前記第１のランド電極ないし前記第４のランド電極は、前記基板本体の主面の法線方向から平面視したときに、該基板本体の主面の中央に設けられていること、
を特徴とする請求項４に記載の実装構造体。 The first land electrode to the fourth land electrode are provided in the center of the main surface of the substrate body when viewed in plan from the normal direction of the main surface of the substrate body;
The mounting structure according to claim 4.
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