JP5720245B2 - Multilayer wafer, resin sealing method, and semiconductor device manufacturing method - Google Patents

Multilayer wafer, resin sealing method, and semiconductor device manufacturing method Download PDF

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Description

本発明は、2枚以上のウエハが積層された積層ウエハ、積層ウエハ間の樹脂封止方法、及び半導体装置の製造方法に関する。   The present invention relates to a laminated wafer in which two or more wafers are laminated, a resin sealing method between the laminated wafers, and a semiconductor device manufacturing method.

電子機器の高速化、高機能化にともない、半導体デバイスのさらなる高集積化が求められている。これを達成するため、半導体チップの微細化技術とともに半導体チップの3次元積層技術の開発が進められている。半導体チップの3次元積層では、半導体ウエハの形態で3次元に積層していくWafer−to−Wafer(以下、WtoWと表記する)接続への要求が高まってきている。WtoW接続においても、従来の半導体チップ同士の接続、又は半導体チップとそれを搭載する回路基板との間の接続と同様に、樹脂封止によって回路面及び接続電極を保護する必要がある。   As electronic devices become faster and have higher functions, higher integration of semiconductor devices is required. In order to achieve this, development of a semiconductor chip miniaturization technique and a three-dimensional stacking technique of semiconductor chips is underway. In the three-dimensional stacking of semiconductor chips, there is an increasing demand for wafer-to-wafer (hereinafter referred to as WtoW) connection in which a semiconductor wafer is three-dimensionally stacked. Also in the WtoW connection, it is necessary to protect the circuit surface and the connection electrode by resin sealing, similarly to the connection between the conventional semiconductor chips or the connection between the semiconductor chip and the circuit board on which the semiconductor chip is mounted.

WtoW接続された積層ウエハ間で接続電極などを封止する一手法として、一方のウエハに予め封止樹脂層を形成した後にウエハを積層して接続する方法がある。この手法は、電極接続と樹脂封止とを同時に行うことになるが、これら双方を確実に行って信頼性の高いWtoW接続を得ることは容易でない。   As one method for sealing connection electrodes and the like between laminated wafers connected by WtoW, there is a method in which a sealing resin layer is formed in advance on one wafer and then the wafers are laminated and connected. In this method, electrode connection and resin sealing are performed at the same time, but it is not easy to reliably perform both of these to obtain a reliable WtoW connection.

WtoW接続された積層ウエハ間で樹脂封止を行う他の一手法として、電極接続を終えたウエハ間の空隙に封止樹脂(アンダーフィル;UF)を注入する手法がある。しかしながら、ウエハのような大面積(例えば、300mmΦ)の積層体においては、従来のチップレベル(例えば、20mm□)でのキャピラリフィルと同様にしてアンダーフィルを注入することは困難である。例えば、大面積のウエハ間の空隙を充填するとき、アンダーフィルの流れが複雑となり、ボイドが発生しやすくなる。   As another method for performing resin sealing between laminated wafers connected by WtoW, there is a method of injecting a sealing resin (underfill; UF) into a gap between wafers after electrode connection is completed. However, in a laminate having a large area (for example, 300 mmΦ) such as a wafer, it is difficult to inject an underfill in the same manner as a capillary fill at a conventional chip level (for example, 20 mm □). For example, when filling a gap between wafers of a large area, the flow of underfill becomes complicated and voids are likely to occur.

ボイドの発生を抑制するために、例えば、真空チャンバー内で、接続されたウエハ間の空隙を真空状態にし、これらウエハを樹脂に浸すように搬送し、その後チャンバー内を大気圧に戻す過程で上記空隙に樹脂を注入する手法が提案されている。しかしながら、この手法は、搬送システムを収容した真空チャンバーが必要であるなど、装置コスト及び生産性の観点から問題がある。また、アンダーフィルを行うべき部分以外のウエハ部分にも樹脂が付着するため、不所望な樹脂を除去するプロセスが追加で必要になるなど、製造コストの点から問題がある。   In order to suppress the generation of voids, for example, in the vacuum chamber, the gap between the connected wafers is evacuated, the wafers are transported so as to be immersed in resin, and then the chamber is returned to atmospheric pressure in the process described above. A technique for injecting resin into the gap has been proposed. However, this method has a problem from the viewpoints of apparatus cost and productivity, such as the need for a vacuum chamber that houses the transfer system. Further, since the resin adheres to the wafer portion other than the portion to be underfilled, there is a problem from the viewpoint of manufacturing cost such that an additional process for removing the undesired resin is required.

アンダーフィル充填時に不所望な樹脂が付着する問題は、ウエハレベルでアンダーフィルを注入する場合に一般的に生じ得る問題である。半導体チップと回路基板との間にアンダーフィルを注入する場合には、通常、半導体チップは回路基板より小さいので、チップの下から溢れ出したアンダーフィルは、回路基板側上を濡れ広がり、半導体チップの外縁部にフィレットと呼ばれる裾広がり形状の樹脂を形成する。フィレットは必ずしも除去する必要はなく、また、回路基板上にチップを取り囲むように枠材を設けることにより、溢れ出した樹脂を堰き止めることができる。しかしながら、WtoW接続されたウエハ間へのアンダーフィル充填の場合、ウエハの外縁から溢れ出した樹脂はウエハのエッジ及び反対側の露出面を汚染することになる。アンダーフィルの流れを大面積のウエハ間の空隙で揃えることは難しく、ウエハ外縁への樹脂の到達時間は場所によって異なるので、樹脂の溢れ出しをウエハの全周で防止することは困難である。   The problem of undesired resin adhesion during underfill filling is generally a problem that can occur when underfill is injected at the wafer level. When injecting an underfill between a semiconductor chip and a circuit board, the semiconductor chip is usually smaller than the circuit board. Therefore, the underfill that overflows from the bottom of the chip wets and spreads on the circuit board side. A hem-spreading resin called a fillet is formed on the outer edge of each. The fillet is not necessarily removed, and the overflowing resin can be blocked by providing a frame material on the circuit board so as to surround the chip. However, in the case of underfill filling between WtoW-connected wafers, the resin overflowing from the outer edge of the wafer contaminates the edge of the wafer and the exposed surface on the opposite side. It is difficult to align the flow of the underfill with the gap between the wafers of a large area, and the arrival time of the resin to the outer edge of the wafer varies depending on the location, so it is difficult to prevent the resin from overflowing all around the wafer.

特開2003−249620号公報JP 2003-249620 A 特開平11−261000号公報JP 11-261000 A 特開2007−324403号公報JP 2007-324403 A 特開2008−21915号公報JP 2008-21915 A

開示の技術は、ボイドの発生及びウエハの汚染を抑制あるいは防止しながら、WtoW接続されたウエハ間にアンダーフィルを充填し得る技術を提供することを目的とする。   An object of the disclosed technique is to provide a technique capable of filling an underfill between WtoW-connected wafers while suppressing or preventing generation of voids and wafer contamination.

一観点によれば、第1のウエハ及び第2のウエハのうちの少なくとも一方上に、枠状の第1の構造体、及び該枠状の第1の構造体の内部に配置される1つ以上の第2の構造体が形成される。そして、第1及び第2の構造体を挟むように第1のウエハと第2のウエハとが積み重ねられた後に、第1の構造体によって囲まれた第1のウエハと第2のウエハとの間の空隙に樹脂が充填される。各ウエハは、半導体チップが形成されたチップ形成領域を有し、枠状の第1の構造体は、チップ形成領域を取り囲み且つ樹脂の注入口及び流出口を有するように形成される。第2の構造体は、樹脂の注入口と流出口との間に並列配置された複数の樹脂流路を形成するように設けられる。   According to one aspect, on at least one of the first wafer and the second wafer, a frame-shaped first structure and one disposed inside the frame-shaped first structure The second structure described above is formed. Then, after the first wafer and the second wafer are stacked so as to sandwich the first and second structures, the first wafer and the second wafer surrounded by the first structure are The space is filled with resin. Each wafer has a chip formation region in which semiconductor chips are formed, and the frame-shaped first structure is formed so as to surround the chip formation region and to have a resin inlet and an outlet. The second structure is provided so as to form a plurality of resin flow paths arranged in parallel between the resin inlet and the outlet.

チップ形成領域を囲む枠状の構造体により、樹脂がウエハの外縁から溢れ出してウエハを汚染することが防止され得る。また、注入口から流出口までの樹脂流路を並列に分割して樹脂流のガイドとなる構造体を設けたことにより、樹脂流の流れ方向が揃えられ、ボイドの発生が抑制され得る。   The frame-shaped structure surrounding the chip formation region can prevent the resin from overflowing from the outer edge of the wafer and contaminating the wafer. In addition, by providing the resin flow guide from the inlet to the outlet in parallel to provide a structure that serves as a guide for the resin flow, the flow direction of the resin flow is aligned, and the generation of voids can be suppressed.

第1実施形態に係る積層ウエハ及び樹脂封止方法などを説明するための図である。It is a figure for demonstrating the laminated wafer which concerns on 1st Embodiment, the resin sealing method, etc. FIG. 第2実施形態に係る積層ウエハ及び樹脂封止方法などを説明するための図である。It is a figure for demonstrating the laminated wafer which concerns on 2nd Embodiment, the resin sealing method, etc. FIG. 図2の流速調整構造体の一例を示す上面図である。It is a top view which shows an example of the flow-rate adjustment structure of FIG. 流速調整されたアンダーフィルの充填の様子を模式的に示す平面図である。It is a top view which shows typically the mode of filling of the underfill in which the flow rate was adjusted. 流速調整構造体の他の一例を示す上面図である。It is a top view which shows another example of the flow-rate adjustment structure. WtoW接続を用いて形成され得る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which can be formed using WtoW connection.

以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。   Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. In the drawings, various components are not necessarily drawn to the same scale. Throughout the drawings, the same or corresponding components are denoted by the same or similar reference numerals.

(第1実施形態)
図1を参照して、第1実施形態に係る積層ウエハ、樹脂封止方法、及び半導体装置の製造方法を説明する。
(First embodiment)
With reference to FIG. 1, the laminated wafer, the resin sealing method, and the manufacturing method of a semiconductor device which concern on 1st Embodiment are demonstrated.

図1(a)は、積層される複数の半導体ウエハのうちの1枚の上面図を示している。この面は、積層される他のウエハに対向する面である。図示したウエハ100は、半導体チップが形成されたチップ形成領域110を有している。チップ形成領域110は典型的に、各ユニットが1つの半導体チップに対応する複数のユニット領域111を有し、これらユニット領域111は格子状のダイシングライン112によって区画化されている。なお、ウエハ100に積層される他のウエハについても、積層後にウエハ100とともにダイシングされるため、ウエハ100と同じパターンに構成されたチップ形成領域を有する。   FIG. 1A shows a top view of one of a plurality of stacked semiconductor wafers. This surface is a surface facing another wafer to be laminated. The illustrated wafer 100 has a chip formation region 110 in which semiconductor chips are formed. The chip formation region 110 typically has a plurality of unit regions 111 each unit corresponding to one semiconductor chip, and these unit regions 111 are partitioned by a grid-like dicing line 112. Note that other wafers stacked on the wafer 100 are also diced together with the wafer 100 after stacking, and thus have chip formation regions configured in the same pattern as the wafer 100.

ウエハ100上には、その外縁部付近に、チップ形成領域110を取り囲むように、枠状の構造体120が形成されている。枠状の構造体120は、積層されたウエハ間、特にチップ形成領域110間、に樹脂(アンダーフィル;UF)を充填するときに、ウエハ外縁からアンダーフィルが溢れ出すこと防止する作用を有し、以下では流出防止構造体とも称する。流出防止構造体120には、積層されたウエハ間の空隙にアンダーフィルを充填するための注入口121及び流出口122としての開口部が設けられている。アンダーフィルの流出口122は、アンダーフィルの注入時の気抜き孔としても作用する。注入口121及び流出口122の幅は例えば3〜10mm程度とし得る。   A frame-like structure 120 is formed on the wafer 100 so as to surround the chip formation region 110 in the vicinity of the outer edge thereof. The frame-shaped structure 120 has an action of preventing the underfill from overflowing from the outer edge of the wafer when the resin (underfill; UF) is filled between the stacked wafers, particularly between the chip formation regions 110. Hereinafter, it is also referred to as an outflow prevention structure. The outflow prevention structure 120 is provided with an opening as an inlet 121 and an outlet 122 for filling the gap between the stacked wafers with an underfill. The underfill outlet 122 also acts as a vent hole during underfill injection. The widths of the inlet 121 and the outlet 122 may be about 3 to 10 mm, for example.

ウエハ100上には更に、チップ形成領域110内に、1つ以上の構造体130、この例では4つの構造体131−134、が形成されている。構造体130は、積層されたウエハ間の空隙にアンダーフィルを充填するときに、アンダーフィルを注入口121から流出口122へと導く作用を有し、以下ではガイド構造体とも称する。ガイド構造体130は、アンダーフィルの注入口121から流出口122までの樹脂流路140が複数の並列配置された流路として構成されるように、チップ形成領域110を複数のブロックに分割している。好ましくは、各ガイド構造体130は、アンダーフィルの流れの方向に対して且つ互いに対して平行に配置される。また、ガイド構造体130は、チップ形成領域110の外縁上又はその付近に形成された更なる構造体135及び136を含んでいてもよい。図示の例では、ガイド構造体131−136によって、隣接し合う2つのガイド構造体の間に1つ、合計5つの樹脂流路141−145が形成されている。樹脂流路141−145は、注入口121から注入されたアンダーフィルを分岐させ、流出口122の手前で再び合流させるよう配置されている。   Further, one or more structures 130, in this example, four structures 131 to 134 are formed in the chip formation region 110 on the wafer 100. The structure 130 has a function of guiding the underfill from the inlet 121 to the outlet 122 when filling the gap between the stacked wafers with the underfill, and is also referred to as a guide structure below. The guide structure 130 divides the chip formation region 110 into a plurality of blocks so that the resin flow path 140 from the underfill inlet 121 to the outlet 122 is configured as a plurality of parallel-arranged flow paths. Yes. Preferably, each guide structure 130 is arranged parallel to the direction of underfill flow and to each other. The guide structure 130 may also include additional structures 135 and 136 formed on or near the outer edge of the chip formation region 110. In the illustrated example, a total of five resin flow paths 141 to 145 are formed between the two adjacent guide structures by the guide structures 131 to 136. The resin flow paths 141-145 are arranged so as to branch the underfill injected from the injection port 121 and join again before the outlet 122.

図1(a)中の領域B1を図1(b)に拡大して示す。また、図1(b)のC1−C1’断面を図1(c)に示す。領域B1は、チップ形成領域の1つのユニット領域111とその近傍の領域を含んでおり、且つガイド構造体132の一部を含んでいる。ユニット領域111には、半導体チップのデバイス構造が形成されており、半導体チップの例えばバンプなどの突起状又は表面パッド状の接続電極113がウエハ表面に設けられている。接続電極113は、例えば、直径15〜30μm程度の円形の電極とし得る。なお、接続電極113は、図1(b)では繁雑さを避けるためにユニット領域111の外周部に一重に配置されているが、典型的に、ユニット領域111の外周部又は全体にアレイ状に形成される。   Region B1 in FIG. 1 (a) is shown enlarged in FIG. 1 (b). Further, FIG. 1C shows a cross section taken along line C1-C1 ′ of FIG. The region B1 includes one unit region 111 in the chip formation region and a region in the vicinity thereof, and includes a part of the guide structure 132. In the unit region 111, a device structure of a semiconductor chip is formed, and a projection electrode such as a bump or a surface pad-like connection electrode 113 of the semiconductor chip is provided on the wafer surface. For example, the connection electrode 113 may be a circular electrode having a diameter of about 15 to 30 μm. In FIG. 1B, the connection electrode 113 is arranged in a single layer on the outer periphery of the unit region 111 in order to avoid complication, but typically, the connection electrode 113 is arrayed on the outer periphery of the unit region 111 or on the whole. It is formed.

ガイド構造体132などの構造体130は、好ましくは、ダイシングにより個片化された後に作成される半導体装置では残存しないよう、ダイシングライン112上に形成される。ダイシングライン112の幅は例えば100μm程度とすることができ、そのとき、ガイド構造体130の幅は例えば10〜50μm程度とし得る。   The structure 130 such as the guide structure 132 is preferably formed on the dicing line 112 so as not to remain in a semiconductor device formed after being separated into pieces by dicing. The width of the dicing line 112 can be set to, for example, about 100 μm, and the width of the guide structure 130 can be set to, for example, about 10 to 50 μm.

図1(c)に示すように、2枚のウエハ100及び100’が積層されたとき、これらウエハ上の半導体チップの接続電極113と113’とが接触して電気的な接続が行われる。このとき、突起状の接続電極113及び113’によって、ウエハ100とウエハ100’との間に空隙が形成される。また、これらのウエハの積層時、ガイド構造体130及び130’も互いに接触する。故に、空隙内に形成された樹脂流路141−145間でのガイド構造体130及び130’を介してのアンダーフィルの往来は実質的に阻止される。空隙の高さ、すなわち、接続電極113及び113’の総厚(ガイド構造体130及び130’の総厚)は、ガイド構造体の存在によって制約されるものでなく、例えば、10〜150μmの範囲内にされ得る。   As shown in FIG. 1C, when two wafers 100 and 100 'are stacked, the connection electrodes 113 and 113' of the semiconductor chips on these wafers come into contact with each other to make electrical connection. At this time, a gap is formed between the wafer 100 and the wafer 100 ′ by the protruding connection electrodes 113 and 113 ′. Further, when these wafers are stacked, the guide structures 130 and 130 'also come into contact with each other. Therefore, the passage of the underfill between the resin flow paths 141-145 formed in the gap via the guide structures 130 and 130 'is substantially prevented. The height of the gap, that is, the total thickness of the connection electrodes 113 and 113 ′ (the total thickness of the guide structures 130 and 130 ′) is not limited by the presence of the guide structure, and is, for example, in the range of 10 to 150 μm. Can be done within.

図1(c)と同様の断面図にて、流出防止構造体120を含む図1(a)のD1−D1’断面を図1(d)に示す。2枚のウエハ100及び100’が積層されたとき、これらウエハの流出防止構造体120及び120’も互いに接触し、当該構造体120及び120’を介してのアンダーフィルの流出が実質的に阻止される。   FIG. 1 (d) shows a D1-D1 ′ section of FIG. 1 (a) including the outflow prevention structure 120 in the same sectional view as FIG. 1 (c). When the two wafers 100 and 100 ′ are stacked, the outflow prevention structures 120 and 120 ′ of the wafers also come into contact with each other, and the outflow of the underfill through the structures 120 and 120 ′ is substantially prevented. Is done.

なお、図1(c)及び(d)においては、積層される2枚のウエハ100及び100’の双方に、互いに対応するパターンで、ガイド構造体130、130’及び流出防止構造体120、120’が形成される場合が示されている。しかしながら、ガイド構造体及び流出防止構造体は、一方のウエハ100又は100’上に、積層時に他方のウエハに接触する高さで形成されてもよい。   In FIG. 1C and FIG. 1D, the guide structures 130 and 130 ′ and the outflow prevention structures 120 and 120 are formed in patterns corresponding to each other on both of the two wafers 100 and 100 ′ to be stacked. The case where 'is formed is shown. However, the guide structure and the outflow prevention structure may be formed on one wafer 100 or 100 'so as to be in contact with the other wafer when stacked.

ウエハ100を含むウエハ積層体の樹脂封止において、例えばエポキシ樹脂又はシアネートエステル系樹脂などのアンダーフィルがウエハ間(特に、双方のチップ形成領域間)の空隙に充填される。このとき、アンダーフィルの流動性を高めるため、基板は例えば100〜120℃程度の温度に維持される。アンダーフィルの注入方法自体は、構造体120及び130の存在によって制約されるものではなく、例えばディスペンサなどの従来からの装置を用いて行うことができる。   In the resin sealing of the wafer laminate including the wafer 100, for example, an underfill such as an epoxy resin or a cyanate ester resin is filled in a gap between the wafers (particularly, between both chip forming regions). At this time, in order to improve the fluidity of the underfill, the substrate is maintained at a temperature of about 100 to 120 ° C., for example. The underfill injection method itself is not limited by the presence of the structures 120 and 130 and can be performed using a conventional device such as a dispenser, for example.

注入口121から注入されたアンダーフィルは、ガイド構造体130(131−136)によって複数の樹脂流路140(141−145)へと分岐される。各流路内において、隣接する流路からのガイド構造体130を介してのアンダーフィルの往来が阻止され、アンダーフィルの流れ方向が均整化される。故に、大面積のウエハであっても、アンダーフィルの流れの乱れ、ひいては、ボイドの発生が抑制され得る。また、流出防止構造体120により、ウエハ外縁からアンダーフィルが溢れ出してウエハエッジやウエハの非接合面側を汚染することが防止され得る。   The underfill injected from the injection port 121 is branched into a plurality of resin flow paths 140 (141-145) by the guide structure 130 (131-136). In each flow path, the underfill flow from the adjacent flow path through the guide structure 130 is prevented, and the flow direction of the underfill is made uniform. Therefore, even in a large-area wafer, the underfill flow turbulence and consequently the generation of voids can be suppressed. Further, the outflow prevention structure 120 can prevent the underfill from overflowing from the outer edge of the wafer and contaminating the wafer edge or the non-bonded surface side of the wafer.

続いて、流出防止構造体120及びガイド構造体130の形成方法を説明する。これらの構造体の形成は、典型的に、ウエハ内及び/又は表面上への半導体デバイスの形成後に行われる。   Next, a method for forming the outflow prevention structure 120 and the guide structure 130 will be described. Formation of these structures is typically performed after the formation of semiconductor devices in and / or on the wafer.

構造体120及び130の材料は、該構造体を介してのアンダーフィルの往来を阻止できれば特に限定されない。例えば、ウエハ内の半導体チップの接続電極(例えば、バンプ)113を形成する際のパターンニングおよびめっきプロセスを用いることで、追加工程なく、流出防止構造体120及びガイド構造体130を接続電極113と形成することができる。一例として、ウエハ全面にスパッタリング法によってシード層を形成し、接続電極113及び構造体120、130に対応する開口部を有するレジスト層を形成し、電解めっき法によって銅(Cu)めっき膜を形成し得る。その後、レジスト層の除去とそれにより露出されたシード層の除去とを行うことにより、接続電極113及び構造体120、130が形成される。ガイド構造体130がダイシングライン112上に設けられる場合、個片化後に作成される半導体装置に該構造体を残存させない且つ/或いはダイシング工程への影響を低減するよう、構造体130の幅をダイシングブレードの幅(例えば、30μm)より小さくしてもよい。   The material of the structures 120 and 130 is not particularly limited as long as the underfill can be prevented from passing through the structures. For example, by using a patterning and plating process for forming the connection electrodes (for example, bumps) 113 of the semiconductor chip in the wafer, the outflow prevention structure 120 and the guide structure 130 can be connected to the connection electrodes 113 without additional steps. Can be formed. As an example, a seed layer is formed on the entire surface of the wafer by a sputtering method, a resist layer having openings corresponding to the connection electrodes 113 and the structures 120 and 130 is formed, and a copper (Cu) plating film is formed by an electrolytic plating method. obtain. Thereafter, the connection layer 113 and the structures 120 and 130 are formed by removing the resist layer and the seed layer exposed thereby. When the guide structure 130 is provided on the dicing line 112, the width of the structure 130 is diced so that the structure does not remain in the semiconductor device formed after the separation and / or the influence on the dicing process is reduced. You may make smaller than the width | variety (for example, 30 micrometers) of a braid | blade.

構造体120及び130はまた、ペースト状の樹脂などを印刷することによって形成されてもよい。一例として、熱硬化性樹脂を印刷し、ウエハ積層の前又は後に熱硬化させ、その後、アンダーフィルを充填し得る。あるいは、テープ状の樹脂シートを貼り付けるなどのその他の方法によって、構造体120及び130を形成することも可能である。さらには、流出防止構造体120とガイド構造体130とを異なる材料及び/又は方法で形成してもよい。   The structures 120 and 130 may also be formed by printing a paste-like resin or the like. As an example, a thermosetting resin can be printed and thermoset before or after wafer lamination and then filled with an underfill. Alternatively, the structures 120 and 130 can be formed by other methods such as attaching a tape-shaped resin sheet. Furthermore, the outflow prevention structure 120 and the guide structure 130 may be formed of different materials and / or methods.

半導体装置の製造においては、上述のようにして構造体120及び130を形成した後、複数枚のウエハを積み重ねてウエハ間の電気的な接続が行われる。この段階では、封止樹脂はウエハ間に挿入されておらず、接続端子の接続性を確保することができる。その後、上述のようにアンダーフィルを注入口121から注入してウエハ間の空隙を充填し、例えば150〜170℃程度に加熱してアンダーフィルを完全に硬化させる。このとき、積層ウエハの外側へのアンダーフィルの付着が抑制あるいは防止され、そのような不所望のアンダーフィルを除去する工程が容易化あるいは排除され得る。そして、樹脂封止された積層ウエハをダイシングすることで、1ユニット領域ごとに個片化し、更に必要に応じて回路基板等に接続してパッケージ化することで、半導体装置が完成される。この半導体装置は、積層された半導体チップ間の封止樹脂中にボイドを含まず、これらチップ間の接続信頼性の高いものとなり得る。最終的に、この半導体装置は、パーソナルコンピュータ(PC)、携帯電話又はサーバーといった電子機器に組み込まれ、これらの電子機器の信頼性を高め得る。   In manufacturing a semiconductor device, after the structures 120 and 130 are formed as described above, a plurality of wafers are stacked and electrical connection between the wafers is performed. At this stage, the sealing resin is not inserted between the wafers, and the connectivity of the connection terminals can be ensured. Thereafter, as described above, underfill is injected from the injection port 121 to fill the gaps between the wafers, and heated to, for example, about 150 to 170 ° C. to completely cure the underfill. At this time, adhesion of underfill to the outside of the laminated wafer is suppressed or prevented, and the step of removing such an undesired underfill can be facilitated or eliminated. Then, the laminated wafer sealed with resin is diced into individual units, and further connected to a circuit board or the like and packaged as necessary to complete a semiconductor device. This semiconductor device does not contain voids in the sealing resin between the stacked semiconductor chips, and can have high connection reliability between these chips. Finally, this semiconductor device can be incorporated into an electronic device such as a personal computer (PC), a mobile phone, or a server, and the reliability of these electronic devices can be improved.

(第2実施形態)
図2を参照して、第2実施形態に係る積層ウエハ、樹脂封止方法、及び半導体装置の製造方法を説明する。なお、第1実施形態と共通する事項については、説明を簡略化あるいは省略することとする。
(Second Embodiment)
With reference to FIG. 2, a laminated wafer, a resin sealing method, and a semiconductor device manufacturing method according to the second embodiment will be described. Note that the description common to the first embodiment is simplified or omitted.

図2(a)は、図1(a)と同様に、積層される複数の半導体ウエハのうちの1枚の上面図を示している。図示したウエハ200は、半導体チップが形成されたチップ形成領域210を有しており、チップ形成領域210は、格子状のダイシングライン212によって区分けされた複数のユニット領域211を有している。   FIG. 2A shows a top view of one of a plurality of stacked semiconductor wafers, as in FIG. The illustrated wafer 200 has a chip forming area 210 on which semiconductor chips are formed, and the chip forming area 210 has a plurality of unit areas 211 separated by a grid-like dicing line 212.

ウエハ200上には、その外縁部付近に、枠状の流出防止構造体220が形成されている。流出防止構造体220には、アンダーフィルの注入口221及び流出口222が設けられている。ウエハ200上にはまた、チップ形成領域210内に、1つ以上のガイド構造体230、この例では4つのガイド構造体231−234、が形成されている。ガイド構造体230は、アンダーフィルの注入口221から流出口222までの樹脂流路240が複数の並列配置された流路として構成されるように、チップ形成領域210を複数のブロックに分割している。ガイド構造体230はまた、チップ形成領域210の外縁上又はその付近に形成された更なる構造体235及び236を含んでいてもよい。図示の例では、ガイド構造体231−236によって5つの樹脂流路241−245が形成されている。樹脂流路241−245は、注入口221から注入されたアンダーフィルを分岐させ、流出口222の手前でアンダーフィルを再び合流させる。   On the wafer 200, a frame-like outflow prevention structure 220 is formed in the vicinity of the outer edge thereof. The outflow prevention structure 220 is provided with an underfill inlet 221 and an outlet 222. Also on the wafer 200, one or more guide structures 230, in this example, four guide structures 231-234 are formed in the chip formation region 210. The guide structure 230 divides the chip formation region 210 into a plurality of blocks so that the resin channel 240 from the underfill inlet 221 to the outlet 222 is configured as a plurality of channels arranged in parallel. Yes. The guide structure 230 may also include additional structures 235 and 236 formed on or near the outer edge of the chip formation region 210. In the illustrated example, five resin flow paths 241-245 are formed by the guide structures 231-236. The resin flow paths 241 to 245 branch the underfill injected from the injection port 221 and merge the underfill again before the outflow port 222.

図2(a)中の領域B2を図2(b)に拡大して示す。また、図2(b)のC2−C2’断面を図2(c)に示す。C2−C2’断面は、図1中のC1−C1’断面と異なりダイシングライン212の部分として選択されている。なお、ウエハ200においても、図1中のC1−C1’断面に相当する部分の構造は、図1(c)に示したものと同様とし得る。   Region B2 in FIG. 2 (a) is shown enlarged in FIG. 2 (b). Further, FIG. 2C shows a cross section taken along line C2-C2 'of FIG. The C2-C2 'cross section is selected as a part of the dicing line 212 unlike the C1-C1' cross section in FIG. Also in the wafer 200, the structure corresponding to the C1-C1 'cross section in FIG. 1 can be the same as that shown in FIG.

図2(a)に示すように、領域B2は、チップ形成領域の1つのユニット領域211とその近傍の領域を含んでおり、且つダイシングライン212上に形成されたガイド構造体232の一部を含んでいる。ユニット領域211には、半導体チップのデバイス構造が形成されており、半導体チップの接続電極213がウエハ表面に設けられている。   As shown in FIG. 2A, the region B2 includes one unit region 211 in the chip formation region and a region near the unit region 211, and a part of the guide structure 232 formed on the dicing line 212. Contains. In the unit region 211, a device structure of a semiconductor chip is formed, and a connection electrode 213 of the semiconductor chip is provided on the wafer surface.

また、ウエハ200は更に、樹脂流路241−245のうちの少なくとも1つに形成された構造体250を有している。構造体250は、自身が存在する樹脂流路内を流れるアンダーフィルに対し、その流速を調整するよう作用し、以下では流速調整構造体とも称する。   The wafer 200 further has a structure 250 formed in at least one of the resin flow paths 241-245. The structure 250 acts to adjust the flow rate of the underfill flowing in the resin flow path in which the structure 250 exists, and is also referred to as a flow rate adjusting structure below.

図2に示した例では、流速調整構造体250は、島状の複数の構造物として形成されている。複数の流速調整構造体250は、アンダーフィルの流れ方向に対して交わる方向に配列される。例えば、流速調整構造体250は、ガイド構造体230が形成されたダイシングライン212と直交するダイシングライン212上に形成される。   In the example shown in FIG. 2, the flow velocity adjusting structure 250 is formed as a plurality of island-shaped structures. The plurality of flow rate adjusting structures 250 are arranged in a direction intersecting with the flow direction of the underfill. For example, the flow rate adjusting structure 250 is formed on the dicing line 212 orthogonal to the dicing line 212 on which the guide structure 230 is formed.

島状の流速調整構造体250は、好ましくは、アンダーフィルの流れ方向に対して流線形となる形状を有する。流線形とは、流れの中に置かれたとき周りに渦を発生させにくく且つ流れから受ける抵抗が小さくなる曲線で構成される形であり、典型的に、細長く、流れに対する先端が丸く、後端が先端よりとがった形状を有する。しかしながら、島状の流速調整構造体250は、楕円形、円形又は菱形など、流れを受ける面側に流れ方向に対して直交する平面を持たない種々の形状を有していてもよい。   The island-shaped flow rate adjusting structure 250 preferably has a shape that is streamlined with respect to the flow direction of the underfill. A streamline is a shape composed of curves that are less likely to generate vortices when placed in a flow and that receive less resistance from the flow, and are typically elongated, with a rounded tip to the flow, The end has a shape that is pointed from the tip. However, the island-shaped flow rate adjusting structure 250 may have various shapes such as an ellipse, a circle, or a rhombus that do not have a plane orthogonal to the flow direction on the flow receiving surface side.

流速調整構造体250は、例えば樹脂流路241−245といった複数の樹脂流路240ごとに異なるように形成され得る。   The flow rate adjusting structure 250 may be formed differently for each of a plurality of resin flow paths 240 such as resin flow paths 241 to 245, for example.

図3は、一例として、2つの異なる樹脂流路243(領域E1)及び245(領域F1)に配置された島状の流速調整構造体253及び255を示している。この例において、樹脂流路243は、アンダーフィルの注入口221と流出口222とを直線的に結ぶ流路であり、樹脂流路245は、ウエハ200の外周部を通って注入口221と流出口222とを結ぶ流路であり、樹脂流路243より長い経路を有している。樹脂流路243内に配置された流速調整構造体253は、樹脂流路245内に配置された流速調整構造体255より高い設置密度を有している。換言するに、構造体253は構造体255より小さく且つ/或いは少なく形成されている。特に、隣接し合う構造体253の間の間隙(一例として、10〜30μm程度)は、隣接し合う構造体255の間の間隙(一例として、100〜200μm程度)より狭くされている。   FIG. 3 shows, as an example, island-shaped flow rate adjusting structures 253 and 255 arranged in two different resin flow paths 243 (region E1) and 245 (region F1). In this example, the resin channel 243 is a channel that linearly connects the underfill inlet 221 and the outlet 222, and the resin channel 245 flows through the outer periphery of the wafer 200 and the inlet 221. It is a flow path connecting the outlet 222 and has a longer path than the resin flow path 243. The flow rate adjusting structure 253 disposed in the resin flow path 243 has a higher installation density than the flow rate adjusting structure 255 disposed in the resin flow path 245. In other words, the structure body 253 is formed smaller and / or less than the structure body 255. In particular, the gap between adjacent structures 253 (for example, about 10 to 30 μm) is narrower than the gap between adjacent structures 255 (for example, about 100 to 200 μm).

より高い密度で設置された構造体群253は、より低い密度で設置された構造体群255と比較して、アンダーフィルの流速をより小さくさせるように作用する。このことは、より短い樹脂流路243を流れるアンダーフィルと、より長い樹脂流路245を流れるアンダーフィルとに関し、流出口222への到達時間の差を縮め得ることを意味する。好ましくは、図4(a)−(e)に順に示すように、注入口221から注入されたアンダーフィル260が、複数の樹脂流路241−245のそれぞれを通って略同時に流出口222に到達するよう、各樹脂流路内の流速調整構造体250が設計される。   The structure group 253 installed at a higher density acts to make the underfill flow rate smaller than the structure group 255 installed at a lower density. This means that the difference in the arrival time at the outlet 222 can be reduced with respect to the underfill flowing through the shorter resin flow path 243 and the underfill flowing through the longer resin flow path 245. Preferably, as shown in order in FIGS. 4A to 4E, the underfill 260 injected from the injection port 221 reaches the outlet 222 almost simultaneously through each of the plurality of resin flow paths 241 to 245. Thus, the flow rate adjusting structure 250 in each resin flow path is designed.

一例として、全ての樹脂流路(例えば、流路241−245)内に流速調整構造体250が形成され、経路長が大きい流路ほど、構造体250の設置密度(例えば、間隙)が小さくされる。他の一例として、経路長が最も大きい樹脂流路(例えば、流路241及び245)には流速調整構造体250は形成されず、その他の流路(例えば、流路242−244)間で構造体250の設置密度が変化される。また、流速調整構造体250の設置密度は、個々の構造体250の大きさや隣接する構造体250間の間隙だけでなく、例えば構造体250が設けられるダイシングラインの数などのその他のパラメータによって変化されてもよい。島状の流速調整構造体250がダイシングライン212上に設けられる場合、個々の構造体250の大きさは、ダイシングライン212の幅(例えば、100μm程度)の範囲内(例えば、100μm□程度の範囲内)で設計され得る。   As an example, the flow rate adjusting structure 250 is formed in all the resin flow paths (for example, the flow paths 241 to 245), and the installation density (for example, the gap) of the structures 250 is reduced as the flow path has a longer path length. The As another example, the flow rate adjusting structure 250 is not formed in the resin flow path (for example, the flow paths 241 and 245) having the longest path length, and the structure is formed between the other flow paths (for example, the flow paths 242-244). The installation density of the body 250 is changed. In addition, the installation density of the flow rate adjusting structures 250 varies depending not only on the size of each structure 250 and the gap between adjacent structures 250 but also on other parameters such as the number of dicing lines provided with the structures 250. May be. When the island-shaped flow rate adjusting structure 250 is provided on the dicing line 212, the size of each structure 250 is within the range of the width (for example, about 100 μm) of the dicing line 212 (for example, a range of about 100 μm □). Within).

図2(c)に示すように、2枚のウエハ200及び200’が積層されたとき、これらウエハ上のガイド構造体230と230’とが互いに接触する。このとき、流速調整構造体250及び250’は、アンダーフィルの流速を調整可能であれば、図示のように互いに接触してもよいし、接触しなくてもよい。また、ウエハ200及び200’のうちの一方のみに流速調整構造体250又は250’が形成されてもよい。   As shown in FIG. 2C, when two wafers 200 and 200 'are stacked, the guide structures 230 and 230' on the wafers are in contact with each other. At this time, the flow rate adjusting structures 250 and 250 ′ may or may not contact each other as illustrated as long as the underfill flow rate can be adjusted. Further, the flow rate adjusting structure 250 or 250 ′ may be formed on only one of the wafers 200 and 200 ′.

ウエハ200を含むウエハ積層体は、図1に示したウエハ100を含むウエハ積層体に関連して説明したのと同様にして樹脂封止され得る。そのとき、ガイド構造体230(231−236)によってアンダーフィルの流れ方向が均整化されるとともに、図4に示したように、流速調整構造体250によって、各樹脂流路241−245を通るアンダーフィルの流出口222への到達時間が均等化される。故に、大面積のウエハであっても、流出口222付近を含めてアンダーフィル流の乱れが抑制され、ボイドの発生が更に抑制され得る。また、流出防止構造体220により、ウエハ外縁からアンダーフィルが溢れ出してウエハエッジやウエハの非接合面側を汚染することが防止され得る。   The wafer stack including the wafer 200 can be resin-sealed in the same manner as described in relation to the wafer stack including the wafer 100 shown in FIG. At that time, the flow direction of the underfill is leveled by the guide structure 230 (231-236), and as shown in FIG. 4, the underflow passing through the resin flow paths 241-245 by the flow rate adjusting structure 250. The arrival time of the fill at the outlet 222 is equalized. Therefore, even in the case of a large-area wafer, the disturbance of the underfill flow including the vicinity of the outlet 222 can be suppressed, and the generation of voids can be further suppressed. Further, the outflow prevention structure 220 can prevent the underfill from overflowing from the outer edge of the wafer and contaminating the wafer edge or the non-bonded surface side of the wafer.

なお、図4においては、流出防止構造体220とガイド構造235及び236のそれぞれとが接触あるいは連通するように形成されているとして、これらの間にはアンダーフィルが充填されていない。しかしながら、ガイド構造235及び236を設けないこと、又は流出防止構造体220とガイド構造235及び236との接触又は連通を排除することにより、積層されたウエハ間の空隙全体をアンダーフィルで充填してもよい。   In FIG. 4, the outflow prevention structure 220 and the guide structures 235 and 236 are formed so as to contact or communicate with each other, and no underfill is filled between them. However, by not providing the guide structures 235 and 236, or eliminating contact or communication between the outflow prevention structure 220 and the guide structures 235 and 236, the entire gap between the stacked wafers is filled with an underfill. Also good.

流出防止構造体220、ガイド構造体230及び流速調整構造体250の形成は、例えば、流出防止構造体120及びガイド構造体130に関連して説明した方法の何れかを用いて行い得る。一例として、これらの構造体220、230及び250はともに、ウエハ内の半導体チップの接続電極213を形成するためのめっき工程を用いて同時に形成され得る。他の一例として、これらの構造体220、230及び250はともに、ペースト状の樹脂などを印刷することによって形成されてもよい。更なる他の一例として、構造体220及び230がめっきプロセスを用いて形成された後に、流速調整構造体250が印刷法によって形成されてもよい。   The formation of the outflow prevention structure 220, the guide structure 230, and the flow rate adjustment structure 250 can be performed using any of the methods described in relation to the outflow prevention structure 120 and the guide structure 130, for example. As an example, both of these structures 220, 230, and 250 can be simultaneously formed using a plating process for forming the connection electrodes 213 of the semiconductor chips in the wafer. As another example, both of these structures 220, 230, and 250 may be formed by printing a paste-like resin or the like. As yet another example, the flow rate regulating structure 250 may be formed by a printing method after the structures 220 and 230 are formed using a plating process.

流出防止構造体220、ガイド構造体230及び流速調整構造体250が形成されたウエハ200は、第1実施形態に関連して説明したのと同様に、更なる処理を経て個片化され、半導体装置が作成され、更には電子機器に搭載される。   The wafer 200 on which the outflow prevention structure 220, the guide structure 230, and the flow velocity adjustment structure 250 are formed is separated into pieces through further processing in the same manner as described in connection with the first embodiment. A device is created and further mounted on an electronic device.

(変形例)
図2及び3においては、流速調整構造体250として島状の構造物を用いた例を示した。しかしながら、流速調整構造体250としてその他の構成を用いてもよい。
(Modification)
2 and 3, an example in which an island-shaped structure is used as the flow rate adjusting structure 250 is shown. However, other configurations may be used as the flow rate adjusting structure 250.

例えば、ガイド構造体230が配置されたダイシングライン212と直交するダイシングライン212上に、流速調整構造体250としてポーラス材料を配置してもよい。その場合、ポーラス材料の気孔径及び/又は気孔率を樹脂流路241−245間で異なるように選定することで、各樹脂流路中のアンダーフィルの流速を調整することができる。   For example, a porous material may be disposed as the flow rate adjusting structure 250 on the dicing line 212 orthogonal to the dicing line 212 where the guide structure 230 is disposed. In that case, the flow rate of the underfill in each resin flow path can be adjusted by selecting the pore diameter and / or the porosity of the porous material so as to be different between the resin flow paths 241-245.

また、図5に示すようなポーラス構造体253’及び255’を用いてもよい。図5(a)、(b)はそれぞれ、図3に示した領域E1、F1にそれぞれ一致する領域とし得る樹脂流路243、245内の領域E2、F2の上面図を示している。   Further, porous structures 253 'and 255' as shown in FIG. 5 may be used. FIGS. 5A and 5B are top views of regions E2 and F2 in the resin flow paths 243 and 245, respectively, which can be regions corresponding to the regions E1 and F1 shown in FIG. 3, respectively.

ポーラス構造体253’及び255’は、フィラー257を含有する半硬化状態の樹脂258として形成されている。樹脂258は、アンダーフィルと一体化しやすい樹脂群から選択される。例えば、シリカフィラー257とエポキシ樹脂258を混ぜ合わせ、ディスペンサによってダイシングライン212上に塗布し、熱処理を加えて溶剤を飛ばして半硬化状態とする。経路長が短い樹脂流路243のポーラス構造体253’は、経路長が長い樹脂流路245のポーラス構造体255’より高い含有率でシリカフィラー257を含んでいる。例えば、ポーラス構造体253’における含有量を50%程度、ポーラス構造体255’における含有量を20%程度とし得る。   The porous structures 253 ′ and 255 ′ are formed as a semi-cured resin 258 containing a filler 257. The resin 258 is selected from a resin group that can be easily integrated with the underfill. For example, the silica filler 257 and the epoxy resin 258 are mixed and applied onto the dicing line 212 by a dispenser, and heat treatment is performed so that the solvent is blown to obtain a semi-cured state. The porous structure 253 ′ of the resin flow path 243 with a short path length includes the silica filler 257 at a higher content than the porous structure 255 ′ of the resin flow path 245 with a long path length. For example, the content in the porous structure 253 'can be about 50%, and the content in the porous structure 255' can be about 20%.

ポーラス構造体253’及び255’を樹脂流路中に配置した状態で、100℃〜120℃の熱処理を加えながらアンダーフィルを注入する。樹脂258は、この熱処理により軟化し、アンダーフィルが流れる際に一体化していく。このとき、樹脂流路243では、シリカフィラー含有量が高いために粘度が上昇してアンダーフィルの流速が低下する。一方、樹脂流路245では、シリカフィラー含有量を低くしたことにより、アンダーフィルの粘度の上昇ひいては流速の低下を、樹脂流路243においてより小さくすることができる。故に、ポーラス構造体253’及び255’は、図3に示した設置密度の異なる島状の流速調整構造体253及び255と同様に、樹脂流路ごとにアンダーフィルの流速を変化させ、図4に示したような一様な速度での樹脂充填を可能とし得る。   In the state where the porous structures 253 'and 255' are arranged in the resin flow path, underfill is injected while performing heat treatment at 100 ° C to 120 ° C. The resin 258 is softened by this heat treatment and is integrated when the underfill flows. At this time, in the resin flow path 243, since the silica filler content is high, the viscosity increases and the flow rate of the underfill decreases. On the other hand, in the resin flow path 245, by lowering the silica filler content, the increase in the viscosity of the underfill and the decrease in the flow velocity can be made smaller in the resin flow path 243. Therefore, the porous structures 253 ′ and 255 ′ change the flow rate of the underfill for each resin flow path in the same manner as the island-shaped flow rate adjustment structures 253 and 255 having different installation densities shown in FIG. The resin filling at a uniform speed as shown in FIG.

さらに、このようなシリカフィラー257を含有したポーラス構造体253’及び255’を用いた場合、積層ウエハ間に、シリカフィラー257を含有したアンダーフィルが充填されることになる。含有されたシリカフィラーは、アンダーフィルの熱膨張係数をシリコン(Si)チップの熱膨張係数に近付けることで、製造時及びデバイス使用時の熱サイクルにて応力を緩和するよう作用し得る。なお、Siチップ同士を積層した半導体装置においては、アンダーフィルとの熱膨張係数のミスマッチはクリティカルな問題とはなっておらず、この応力緩和作用は、信頼性を更に高め得る補助的な作用と考え得る。故に、ポーラス構造体253’及び255’中のシリカフィラー含有率の相違に起因して、異なる樹脂流路に属するユニット領域において完成後のアンダーフィル中のシリカフィラー含有率にも相違が生じることは、仕様外の半導体装置をもたらすものではない。   Further, when the porous structures 253 ′ and 255 ′ containing the silica filler 257 are used, the underfill containing the silica filler 257 is filled between the laminated wafers. The contained silica filler can act to relieve stress in the thermal cycle during manufacturing and device use by bringing the thermal expansion coefficient of the underfill closer to that of the silicon (Si) chip. In a semiconductor device in which Si chips are stacked, mismatch of thermal expansion coefficient with underfill is not a critical problem, and this stress relaxation action is an auxiliary action that can further improve reliability. I can think. Therefore, due to the difference in the silica filler content in the porous structures 253 ′ and 255 ′, there is a difference in the silica filler content in the underfill after completion in the unit regions belonging to different resin flow paths. This does not lead to out-of-specification semiconductor devices.

以上の第1及び第2の実施形態の説明では、主として2枚のウエハの積層に関連して説明を行った。しかしながら、これらの実施形態は3枚以上のウエハ積層にも同様に適用され得る。   In the above description of the first and second embodiments, the description has been made mainly in relation to the lamination of two wafers. However, these embodiments can be applied to a stack of three or more wafers as well.

3枚以上のウエハを積層する場合、隣接して積層される2枚のウエハ間のそれぞれに流出防止構造体、ガイド構造体、及び必要に応じて流速調整構造体を設けることができる。アンダーフィルの充填による樹脂封止は、好ましくは、アンダーフィルの注入口及び流出口それぞれの位置を積層体全体で揃え、全てのウエハを積み重ねて電気接続を行った後に、一括して実行される。それにより、製造工程数が削減され、製造コストが低減され得る。しかしながら、順次1枚ずつ、ウエハの積層及び樹脂封止を実行してもよい。また、例えば、複数の汎用チップを有する部分を、樹脂封止まで完了させた汎用積層ウエハとして製造しておき、後に、カスタマイズされたチップを有する1枚以上の更なるウエハの積層及び樹脂封止を実行してもよい。   When three or more wafers are stacked, an outflow prevention structure, a guide structure, and, if necessary, a flow rate adjustment structure can be provided between two adjacent wafers stacked. The resin sealing by filling the underfill is preferably executed in a lump after aligning the positions of the underfill inlet and outlet and the entire laminated body and stacking all the wafers for electrical connection. . Thereby, the number of manufacturing steps can be reduced and the manufacturing cost can be reduced. However, wafer stacking and resin sealing may be executed one by one. In addition, for example, a part having a plurality of general-purpose chips is manufactured as a general-purpose laminated wafer in which resin sealing is completed, and then, one or more additional wafers having customized chips are stacked and resin-sealed. May be executed.

図6は、WtoW接続を用いて形成され得る半導体装置の一例として、3つの半導体チップ310−1、2、3の積層体310を含む半導体装置300を示している。上層の半導体チップ310−1は、中間層の半導体チップ310−2上に搭載され、それらの接続電極313によって電気的に接続されている。中間層の半導体チップ310−2は、下層の半導体チップ310−3上に搭載され、それらの接続電極313によって電気的に接続されている。また、下層の半導体チップ310−3は、積層体310の外部に露出した電極314を有しており、電極314の表面に、例えば半田ボール/バンプなどの接続電極315が形成されている。さらに、中間層及び下層の半導体チップ310−2及び310−3は、それぞれの半導体基板(ウエハ)を貫通する貫通電極316を有している。   FIG. 6 shows a semiconductor device 300 including a stacked body 310 of three semiconductor chips 310-1, 3 and 3 as an example of a semiconductor device that can be formed using WtoW connection. The upper semiconductor chip 310-1 is mounted on the intermediate semiconductor chip 310-2 and is electrically connected by the connection electrodes 313. The intermediate layer semiconductor chip 310-2 is mounted on the lower layer semiconductor chip 310-3 and is electrically connected by the connection electrodes 313. The lower semiconductor chip 310-3 has an electrode 314 exposed to the outside of the stacked body 310, and a connection electrode 315 such as a solder ball / bump is formed on the surface of the electrode 314. Furthermore, the semiconductor chips 310-2 and 310-3 in the intermediate layer and the lower layer have through electrodes 316 that penetrate the respective semiconductor substrates (wafers).

上層と中間層との間、及び中間層と下層との間で、半導体チップ間にアンダーフィル360が充填されている。アンダーフィル360は、ウエハレベルで充填されたものである。   Underfill 360 is filled between the semiconductor chips between the upper layer and the intermediate layer and between the intermediate layer and the lower layer. The underfill 360 is filled at the wafer level.

図6に示した例において、半導体装置300は更に、半導体チップの積層体310を電子機器のシステムボードなどに搭載するための、インターポーザなどの回路基板380を有している。回路基板380は、半導体チップの積層体310側に、チップ積層体310の接続電極(半田バンプ)315を受ける電極パッド381を有している。さらに、チップの積層体310側とは反対側(システムボード側)に、例えば半田ボールなどの外部接続電極382を有している。半導体チップの積層体310と回路基板380との間に、更なるアンダーフィル365が充填されている。該アンダーフィル365は、個片化された積層体310を回路基板380に搭載した後に充填されたものとし得る。アンダーフィル365は、積層体310の外縁部に裾広がり形状のフィレットを形成している。   In the example shown in FIG. 6, the semiconductor device 300 further includes a circuit board 380 such as an interposer for mounting the semiconductor chip stack 310 on a system board of an electronic device. The circuit board 380 has electrode pads 381 that receive connection electrodes (solder bumps) 315 of the chip stack 310 on the semiconductor chip stack 310 side. Further, an external connection electrode 382 such as a solder ball is provided on the side opposite to the chip laminate 310 side (system board side). A further underfill 365 is filled between the semiconductor chip stack 310 and the circuit board 380. The underfill 365 may be filled after the separated laminated body 310 is mounted on the circuit board 380. The underfill 365 forms a fillet having a hem shape at the outer edge of the laminate 310.

以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, the present invention is not limited to the specific embodiment, and various modifications and changes can be made within the scope of the gist described in the claims.

以上の説明に関し、更に以下の付記を開示する。
(付記1)
半導体チップが形成されたチップ形成領域を有する第1のウエハ及び第2のウエハのうちの少なくとも一方上に、枠状の第1の構造体を形成する工程と、
前記第1及び第2のウエハのうちの少なくとも一方上に、1つ以上の第2の構造体を形成する工程と、
前記第1及び第2の構造体を挟むように前記第1のウエハと前記第2のウエハとを積み重ね、前記第1のウエハと前記第2のウエハとの間の電気的な接続を行う積層工程と、
前記第1の構造体によって囲まれた前記第1のウエハと前記第2のウエハとの間の空隙を樹脂で充填する封止工程と、
その後、前記半導体チップを個片化する工程と
を有し、
前記第1の構造体は、前記チップ形成領域を囲み、且つ前記樹脂の注入口及び流出口を有し、
前記1つ以上の第2の構造体は、前記第1の構造体の内部に配置され、前記注入口と前記流出口との間に並列配置された複数の樹脂流路を形成する、
ことを特徴とする半導体装置の製造方法。
(付記2)
前記第1の構造体は前記第1のウエハ及び/又は前記第2のウエハの外縁部に形成される、ことを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)
前記第2の構造体は前記第1のウエハ及び/又は前記第2のウエハのダイシングライン上に形成される、ことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)
前記積層工程に先立って、前記第1及び第2のウエハのうちの少なくとも一方上に、前記複数の樹脂流路のうちの少なくとも1つ内に配置される第3の構造体を形成する工程、を更に有することを特徴とする付記1乃至3の何れか一に記載の半導体装置の製造方法。
(付記5)
前記第3の構造体は前記第1のウエハ及び/又は前記第2のウエハのダイシングライン上に形成される、ことを特徴とする付記4に記載の半導体装置の製造方法。
(付記6)
前記第3の構造体は、当該第3の構造体が形成される各樹脂流路内で、前記樹脂の流れの方向に対して流線形をした複数の構造物として形成される、ことを特徴とする付記4又は5に記載の半導体装置の製造方法。
(付記7)
前記複数の樹脂流路のうちの2つ以上に前記第3の構造体が設けられ、前記第3の構造体の設置密度は、前記注入口から前記流出口までの経路長が大きい樹脂流路ほど小さくされる、ことを特徴とする付記4乃至6の何れか一に記載の半導体装置の製造方法。
(付記8)
前記第3の構造体は、フィラーを含有する半硬化状態の樹脂として形成され、前記封止工程において、該樹脂が加熱により軟化されて、前記フィラーが前記充填のための樹脂内に分散される、ことを特徴とする付記4又は5に記載の半導体装置の製造方法。
(付記9)
前記複数の樹脂流路のうちの2つ以上に前記第3の構造体が設けられ、前記第3の構造体中の前記フィラーの含有率が、前記注入口から前記流出口までの経路長が大きい樹脂流路ほど小さくされる、ことを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)
前記第1、第2及び第3の構造体は、金属膜であり、前記第1のウエハと前記第2のウエハとを電気的に接続するための接続電極を形成するめっき工程によって形成される、ことを特徴とする付記4乃至7の何れか一に記載の半導体装置の製造方法。
(付記11)
前記第1、第2及び第3の構造体は、印刷法によって形成された樹脂膜である、ことを特徴とする付記4乃至7の何れか一に記載の半導体装置の製造方法。
(付記12)
第1のウエハと第2のウエハとを積層する工程と、
積層された前記第1のウエハと前記第2のウエハとの間に樹脂を充填する工程と、
を含み、
前記積層する工程は、前記第1及び第2のウエハのうちの少なくとも一方に形成された複数の構造体によって樹脂流路を形成し、
前記樹脂流路は、前記第1及び第2のウエハのチップ形成領域を囲む枠状の構造体により囲まれ、且つ該枠状の構造体に設けられた前記樹脂の注入口と流出口とを接続するように並列に配置された、複数の流路を有し、
前記充填する工程は、前記注入口から前記樹脂を注入して前記樹脂流路を充填する、
ことを特徴とする樹脂封止方法。
(付記13)
半導体チップが形成されたチップ形成領域を有する第1のウエハ及び第2のウエハと、
前記第1のウエハと前記第2のウエハとの間に設けられ、前記チップ形成領域を囲み且つ樹脂の注入口及び流出口を有する枠状の第1の構造体と、
前記第1のウエハと前記第2のウエハとの間且つ前記枠状の第1の構造体の内部に設けられ、且つ前記注入口と前記流出口との間に並列の複数の経路を形成するように配置された第2の構造体と、
前記第1のウエハと前記第2のウエハとの間に設けられ、前記枠状の第1の構造体の内部に充填された樹脂と、
を有する積層ウエハ。
Regarding the above description, the following additional notes are disclosed.
(Appendix 1)
Forming a frame-shaped first structure on at least one of a first wafer and a second wafer having a chip formation region in which semiconductor chips are formed;
Forming one or more second structures on at least one of the first and second wafers;
A stack for stacking the first wafer and the second wafer so as to sandwich the first and second structures, and making electrical connection between the first wafer and the second wafer. Process,
A sealing step of filling a gap between the first wafer and the second wafer surrounded by the first structure with a resin;
Thereafter, the step of dividing the semiconductor chip into pieces,
The first structure surrounds the chip formation region, and has an inlet and an outlet for the resin,
The one or more second structures are arranged inside the first structure to form a plurality of resin flow paths arranged in parallel between the inlet and the outlet.
A method for manufacturing a semiconductor device.
(Appendix 2)
2. The method of manufacturing a semiconductor device according to appendix 1, wherein the first structure is formed on an outer edge portion of the first wafer and / or the second wafer.
(Appendix 3)
The method of manufacturing a semiconductor device according to appendix 1 or 2, wherein the second structure is formed on a dicing line of the first wafer and / or the second wafer.
(Appendix 4)
Prior to the stacking step, forming a third structure disposed in at least one of the plurality of resin flow paths on at least one of the first and second wafers; The method for manufacturing a semiconductor device according to any one of appendices 1 to 3, further comprising:
(Appendix 5)
The method of manufacturing a semiconductor device according to appendix 4, wherein the third structure is formed on a dicing line of the first wafer and / or the second wafer.
(Appendix 6)
The third structure is formed as a plurality of structures that are streamlined with respect to the flow direction of the resin in each resin flow path in which the third structure is formed. The method for manufacturing a semiconductor device according to appendix 4 or 5, wherein
(Appendix 7)
The third structure is provided in two or more of the plurality of resin flow paths, and the installation density of the third structures is a resin flow path having a large path length from the inlet to the outlet. The method of manufacturing a semiconductor device according to any one of appendices 4 to 6, wherein the semiconductor device is made smaller.
(Appendix 8)
The third structure is formed as a semi-cured resin containing a filler. In the sealing step, the resin is softened by heating, and the filler is dispersed in the resin for filling. The manufacturing method of a semiconductor device according to appendix 4 or 5, characterized by the above-mentioned.
(Appendix 9)
The third structure is provided in two or more of the plurality of resin flow paths, and the content of the filler in the third structure is such that the path length from the inlet to the outlet is 9. The method of manufacturing a semiconductor device according to appendix 8, wherein a larger resin flow path is made smaller.
(Appendix 10)
The first, second, and third structures are metal films, and are formed by a plating process that forms connection electrodes for electrically connecting the first wafer and the second wafer. The method for manufacturing a semiconductor device according to any one of appendices 4 to 7, characterized in that:
(Appendix 11)
8. The method of manufacturing a semiconductor device according to any one of appendices 4 to 7, wherein the first, second, and third structures are resin films formed by a printing method.
(Appendix 12)
Laminating a first wafer and a second wafer;
Filling a resin between the laminated first wafer and the second wafer;
Including
The laminating step forms a resin flow path by a plurality of structures formed on at least one of the first and second wafers,
The resin flow path is surrounded by a frame-like structure surrounding the chip formation regions of the first and second wafers, and the resin inlet and outlet provided in the frame-like structure are provided. Having a plurality of flow paths arranged in parallel to connect,
In the filling step, the resin flow path is filled by injecting the resin from the injection port.
The resin sealing method characterized by the above-mentioned.
(Appendix 13)
A first wafer and a second wafer each having a chip formation region in which semiconductor chips are formed;
A frame-shaped first structure provided between the first wafer and the second wafer, surrounding the chip formation region and having a resin inlet and outlet;
A plurality of parallel paths are formed between the first wafer and the second wafer and inside the frame-shaped first structure, and between the inlet and the outlet. A second structure arranged as follows:
A resin provided between the first wafer and the second wafer and filled in the frame-shaped first structure;
A laminated wafer.

100、100’、200、200’ ウエハ
110、210 チップ形成領域
111、211 ユニット領域(半導体チップ)
112、212 ダイシングライン
113、213 接続電極
120、220 流出防止構造体
121、221 注入口
122、222 流出口
130(131−136) ガイド構造体
140(141−145) 樹脂流路
250(253、255) 流速調整構造体(島状構造体)
253’、255’ 流速調整構造体(ポーラス構造体)
257 フィラー
258 樹脂
260 封止樹脂(アンダーフィル)
300 半導体装置
310 半導体チップ積層体
313、314、315 接続電極
316 貫通電極
360、365 封止樹脂(アンダーフィル)
380 回路基板
100, 100 ′, 200, 200 ′ Wafer 110, 210 Chip formation region 111, 211 Unit region (semiconductor chip)
112, 212 Dicing line 113, 213 Connecting electrode 120, 220 Outflow prevention structure 121, 221 Inlet 122, 222 Outlet 130 (131-136) Guide structure 140 (141-145) Resin flow path 250 (253, 255) ) Flow rate adjustment structure (island structure)
253 ′, 255 ′ Flow rate adjusting structure (porous structure)
257 Filler 258 Resin 260 Sealing resin (underfill)
300 Semiconductor Device 310 Semiconductor Chip Stack 313, 314, 315 Connection Electrode 316 Through Electrode 360, 365 Sealing Resin (Underfill)
380 circuit board

Claims (7)

半導体チップが形成されたチップ形成領域を有する第1のウエハ及び第2のウエハのうちの少なくとも一方上に、枠状の第1の構造体を形成する工程と、
前記第1及び第2のウエハのうちの少なくとも一方上に、1つ以上の第2の構造体を形成する工程と、
前記第1及び第2の構造体を挟むように前記第1のウエハと前記第2のウエハとを積み重ね、前記第1のウエハと前記第2のウエハとの間の電気的な接続を行う積層工程であり、前記第1の構造体が前記第1及び第2のウエハの双方に接触する、積層工程と、
前記第1の構造体によって囲まれた前記第1のウエハと前記第2のウエハとの間の空隙を樹脂で充填する封止工程と、
その後、前記半導体チップを個片化する工程と
を有し、
前記第1の構造体は、前記チップ形成領域を囲み、且つ前記樹脂の注入口及び流出口を有し、
前記1つ以上の第2の構造体は、前記第1の構造体の内部に配置され、前記注入口と前記流出口との間に並列配置された複数の樹脂流路を形成する、
ことを特徴とする半導体装置の製造方法。
Forming a frame-shaped first structure on at least one of a first wafer and a second wafer having a chip formation region in which semiconductor chips are formed;
Forming one or more second structures on at least one of the first and second wafers;
A stack for stacking the first wafer and the second wafer so as to sandwich the first and second structures, and making electrical connection between the first wafer and the second wafer. A laminating step in which the first structure contacts both the first and second wafers ;
A sealing step of filling a gap between the first wafer and the second wafer surrounded by the first structure with a resin;
Thereafter, the step of dividing the semiconductor chip into pieces,
The first structure surrounds the chip formation region, and has an inlet and an outlet for the resin,
The one or more second structures are arranged inside the first structure to form a plurality of resin flow paths arranged in parallel between the inlet and the outlet.
A method for manufacturing a semiconductor device.
前記第2の構造体は前記第1のウエハ及び/又は前記第2のウエハのダイシングライン上に形成される、ことを特徴とする請求項1に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the second structure is formed on a dicing line of the first wafer and / or the second wafer. 前記積層工程に先立って、前記第1及び第2のウエハのうちの少なくとも一方上に、前記複数の樹脂流路のうちの少なくとも1つ内に配置される第3の構造体を形成する工程、を更に有し、
前記第3の構造体は前記第1のウエハ及び/又は前記第2のウエハのダイシングライン上に形成される、
ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
Prior to the stacking step, forming a third structure disposed in at least one of the plurality of resin flow paths on at least one of the first and second wafers; Further comprising
The third structure is formed on a dicing line of the first wafer and / or the second wafer.
The method for manufacturing a semiconductor device according to claim 1, wherein:
前記第3の構造体は、当該第3の構造体が形成される各樹脂流路内で、前記樹脂の流れの方向に対して流線形をした複数の構造物として形成される、ことを特徴とする請求項3に記載の半導体装置の製造方法。   The third structure is formed as a plurality of structures that are streamlined with respect to the flow direction of the resin in each resin flow path in which the third structure is formed. A method for manufacturing a semiconductor device according to claim 3. 前記複数の樹脂流路のうちの2つ以上に前記第3の構造体が設けられ、前記第3の構造体の設置密度は、前記注入口から前記流出口までの経路長が大きい樹脂流路ほど小さくされる、ことを特徴とする請求項3又は4に記載の半導体装置の製造方法。   The third structure is provided in two or more of the plurality of resin flow paths, and the installation density of the third structures is a resin flow path having a large path length from the inlet to the outlet. 5. The method of manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is made smaller. 第1のウエハと第2のウエハとを積層する工程と、
積層された前記第1のウエハと前記第2のウエハとの間に樹脂を充填する工程と、
を含み、
前記積層する工程は、前記第1及び第2のウエハのうちの少なくとも一方に形成された複数の構造体によって樹脂流路を形成し、
前記樹脂流路は、前記第1及び第2のウエハのチップ形成領域を囲み且つ前記第1及び第2のウエハの双方と接触する枠状の構造体により囲まれ、且つ該枠状の構造体に設けられた前記樹脂の注入口と流出口とを接続するように並列に配置された、複数の流路を有し、
前記充填する工程は、前記注入口から前記樹脂を注入して前記樹脂流路を充填する、
ことを特徴とする樹脂封止方法。
Laminating a first wafer and a second wafer;
Filling a resin between the laminated first wafer and the second wafer;
Including
The laminating step forms a resin flow path by a plurality of structures formed on at least one of the first and second wafers,
The resin flow path is surrounded by a frame-like structure in contact with both of the first and and enclose the chip formation region of the second wafer and the first and second wafers, and the frame-like structure A plurality of flow paths arranged in parallel to connect the resin inlet and outlet provided in the body,
In the filling step, the resin flow path is filled by injecting the resin from the injection port.
The resin sealing method characterized by the above-mentioned.
半導体チップが形成されたチップ形成領域を有する第1のウエハ及び第2のウエハと、
前記第1のウエハと前記第2のウエハとの間に前記第1のウエハ及び前記第2のウエハの双方に接触して設けられ、前記チップ形成領域を囲み且つ樹脂の注入口及び流出口を有する枠状の第1の構造体と、
前記第1のウエハと前記第2のウエハとの間且つ前記枠状の第1の構造体の内部に設けられ、且つ前記注入口と前記流出口との間に並列の複数の経路を形成するように配置された第2の構造体と、
前記第1のウエハと前記第2のウエハとの間に設けられ、前記枠状の第1の構造体の内部に充填された樹脂と、
を有する積層ウエハ。
A first wafer and a second wafer each having a chip formation region in which semiconductor chips are formed;
Provided between the first wafer and the second wafer in contact with both the first wafer and the second wafer, encloses the chip formation region , and has a resin inlet and outlet. A frame-shaped first structure having:
A plurality of parallel paths are formed between the first wafer and the second wafer and inside the frame-shaped first structure, and between the inlet and the outlet. A second structure arranged as follows:
A resin provided between the first wafer and the second wafer and filled in the frame-shaped first structure;
A laminated wafer.
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