JP5713150B2 - 可変容量素子および通信装置 - Google Patents

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Description

本発明は、制御電圧値により容量値が変化する可変容量素子およびそれを備える通信装置に関するものである。
これまで、制御電圧値に応じて容量値が変化する可変容量素子が様々提案されている。例えば、特許文献１に記載の可変容量素子は、小型でありながら大きな容量値を得るために、誘電体膜の両面にキャパシタ電極が配置された積層構造を有している。
特開平１１−２６０６６７号公報
可変容量素子を使用する際、可変容量素子に制御電圧を印加するために、可変容量素子の制御端子に制御電圧印加回路を接続する。しかし、ＥＳＤ（Electro-Static Discharge）により、その制御電圧印加回路に高い電圧が印加されてしまうと、大きなサージ電流が可変容量素子に流れて、可変容量素子が破壊されるおそれがある。
特に、高い電圧が得られない携帯電話等の電子機器に可変容量素子を用いる場合、大きな容量変化量を得るために、可変容量素子に用いる誘電体膜を薄くする必要がある。また小型化のために、誘電体膜を挟み込むキャパシタ電極の面積を小さくする必要がある。しかし、これらの制約は可変容量素子のＥＳＤ耐性を低下させる。
本発明の目的は、ＥＳＤ耐性が高い可変容量素子およびそれを備える通信装置を提供することにある。
本発明の可変容量素子は以下のように構成される。
（１）入出力端子間を接続する信号ラインと、
強誘電体膜および前記強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化し、前記信号ラインに挿入される強誘電体キャパシタと、
前記強誘電体キャパシタの第１端に接続される制御端子と、
前記強誘電体キャパシタの第２端に接続されるグランド端子と、
前記強誘電体キャパシタの第１端側における前記信号ラインに第１端が接続され、前記グランド端子に前記信号ラインを介さず第２端が接続され、前記強誘電体キャパシタに比べて大きい容量を有し、容量値が変化しないキャパシタと、
前記強誘電体キャパシタの第１端と前記制御端子との間に接続される第１の抵抗と、
前記強誘電体キャパシタの第２端と、前記容量値が変化しないキャパシタの第２端と前記グランド端子との接続点との間に接続される第２の抵抗と、
前記強誘電体キャパシタの第１端と前記グランド端子との間に、前記容量値が変化しないキャパシタと直列に接続される第３の抵抗と、を備え、
前記第１の抵抗、前記第２の抵抗および前記第３の抵抗の抵抗値は、前記入出力端子間に印加される高周波信号の周波数における前記強誘電体キャパシタのインピーダンスの大きさに比べて大きい。
この構成では、ＥＳＤにより制御端子に高電圧が印加されると、ＥＳＤにより生じるサージ電流のほとんどはキャパシタを通ってグランド端子へ流れる。すなわち、サージ電流がキャパシタにより分流されるため、強誘電体キャパシタに流れるサージ電流は抑制される。このため、強誘電体キャパシタが破壊されることを防止することができる。また、強誘電体キャパシタの設計を変更することなく、ＥＳＤ耐性を向上させることができる。また、可変容量素子に印加される高周波信号が制御端子およびグランド端子へ漏れることを抑制できる。
特に、強誘電体キャパシタに使用する強誘電体薄膜をキャパシタの容量としても使用する場合、キャパシタの電極面積を強誘電体キャパシタのものに対して広くなるように設計する。これにより、キャパシタにかかる単位面積当たりの電界が減少するため、十分なＥＳＤ耐性をキャパシタに持たせることができる。また、この場合、強誘電体薄膜の厚みを同じにすることによって、積層技術を用いて、強誘電体キャパシタとキャパシタとを同時に形成できるメリットがある。
（２）前記強誘電体キャパシタの第１端と前記制御端子とを接続する第１のバイアスラインと、
前記強誘電体キャパシタの第２端と前記グランド端子とを接続する第２のバイアスラインと、を備え、
複数の前記強誘電体キャパシタが直列接続され、
前記第１のバイアスラインと前記第２のバイアスラインとは前記強誘電体キャパシタを介して交互に接続されることが好ましい。
この構成により、制御電圧を印加するバイアスラインの本数を少なく抑えつつ、可変容量素子の入出力端子間の耐電圧を向上させることができる。
（３）前記容量値が変化しないキャパシタは前記強誘電体キャパシタを介して前記入出力端子に接続されることが好ましい。
この構成により、ＥＳＤにより生じるサージ電流が入出力端子に流れ込むことを抑制することができる。
（４）本発明の通信装置は、アンテナコイルと、前記アンテナコイルに接続される本発明の可変容量素子と、前記可変容量素子に接続されるＲＦＩＣと、を有する。
この構成により、ＥＳＤ耐性が高い通信装置を得ることができる。
本発明によれば、ＥＳＤ耐性が高い可変容量素子および通信装置を実現することができる。
第１の実施形態に係る可変容量素子１０の内部を示す回路図である。 第１の実施形態に係る可変容量素子２０の内部を示す回路図である。 第２の実施形態に係る可変容量素子３０の内部を示す回路図である。 ＥＳＤ電圧を印加したときの電圧値の変化を示す図である。 第３の実施形態に係る通信装置１０１を示す回路図である。 第４の実施形態に係る可変容量素子４０の内部を示す回路図である。
《第１の実施形態》
本発明の第１の実施形態に係る可変容量素子１０について説明する。図１は可変容量素子１０の内部を示す回路図である。可変容量素子１０は、強誘電体キャパシタＣ１、キャパシタＣ２、抵抗Ｒ１〜Ｒ３、入出力端子Ｐ１１，Ｐ１２、制御端子Ｐ１３およびグランド端子Ｐ１４を備える。抵抗Ｒ１は本発明の第１の抵抗に相当する。抵抗Ｒ２は本発明の第２の抵抗に相当する。抵抗Ｒ３は本発明の第３の抵抗に相当する。
強誘電体キャパシタＣ１の第１端は、抵抗Ｒ１を介して制御端子Ｐ１３に接続されるとともに、キャパシタＣ２の第１端および入出力端子Ｐ１１に接続されている。強誘電体キャパシタＣ１の第２端は抵抗Ｒ２の第１端および入出力端子Ｐ１２に接続されている。キャパシタＣ２の第２端は抵抗Ｒ２の第２端に接続され、その接続点は抵抗Ｒ３を介してグランド端子Ｐ１４に接続されている。可変容量素子１０を使用する際、制御端子Ｐ１３には制御電圧Ｖｉｎが印加され、グランド端子Ｐ１４はグランドに接続される。
強誘電体キャパシタは、強誘電体膜および強誘電体膜を挟み込むキャパシタ電極を有する。強誘電体膜では、印加される電界の強度に応じて分極量が変化して、見かけ上の誘電率が変化するので、制御電圧値によって強誘電体キャパシタの容量値を定めることができる。このため、可変容量素子１０では、制御端子Ｐ１３に印加する電圧を変化させることにより、入出力端子Ｐ１１−１２間の容量値を変化させることができる。
抵抗Ｒ１〜Ｒ３の素子値は強誘電体キャパシタＣ１のインピーダンスの大きさに比べて十分大きく設定される。これにより、抵抗Ｒ１〜Ｒ３は、入出力端子Ｐ１１−Ｐ１２間に印加される高周波信号が制御端子Ｐ１３およびグランド端子Ｐ１４へ漏れるのを抑制する。
キャパシタＣ２の容量は強誘電体キャパシタＣ１の容量に比べて大きく設定される。このため、ＥＳＤによる高電圧（以下、ＥＳＤ電圧と称する）が制御端子Ｐ１３に印加されると、ＥＳＤにより生じる電流（以下、サージ電流と称する）のほとんどはキャパシタＣ２を通ってグランド端子へ流れる。すなわち、サージ電流がキャパシタＣ２により分流されるため、強誘電体キャパシタＣ１に流れるサージ電流は抑制される。このため、強誘電体キャパシタＣ１が破壊されるのを防止することができる。
このように、第１の実施形態によれば、高いＥＳＤ耐性を有する可変容量素子を実現することができる。
なお、可変容量素子を図２のように構成してもよい。図２は可変容量素子２０の内部を示す回路図である。強誘電体キャパシタＣ１の第１端は直列接続された抵抗Ｒ３およびキャパシタＣ２を介してグランド端子に接続されている。強誘電体キャパシタＣ１の第２端は抵抗Ｒ２を介してグランド端子に接続されている。その他の構成は可変容量素子１０の構成と同様である。このように抵抗Ｒ３を挿入した場合でも、可変容量素子１０の場合と同様の効果を得ることができる。
また、キャパシタに用いる誘電体膜を薄くすると、キャパシタにかかる単位厚さ当たりの電界が大きくなるため、キャパシタのＥＳＤ耐性が低下する。一方、誘電体膜を挟み込むキャパシタ電極の対向面積を広くすると、キャパシタにかかる単位面積当たりの電界が小さくなるため、キャパシタのＥＳＤ耐性が向上する。そこで、キャパシタＣ２に係るキャパシタ電極の対向面積を広くして、キャパシタＣ２の容量を大きくすることが好ましい。これにより、ＥＳＤ耐性が高く、容量が大きいキャパシタＣ２を得ることができる。
また、可変容量素子１０は、例えば、電極パターンと強誘電体薄膜とを積層した積層構造を有する。強誘電体キャパシタＣ１およびキャパシタＣ２はこの積層構造内の同一層に形成される。すなわち、強誘電体キャパシタＣ１に用いる強誘電体膜をキャパシタＣ２にも使用する。そして、キャパシタＣ２に係るキャパシタ電極の対向面積は、強誘電体キャパシタＣ１に係るキャパシタ電極の対向面積に比べて広い。
この構造では、キャパシタＣ２に係る誘電体膜の厚さと強誘電体キャパシタＣ１に係る誘電体膜の厚さとが等しくなる。また、キャパシタＣ２に係るキャパシタ電極の対向面積が強誘電体キャパシタＣ１に係るキャパシタ電極の対向面積に比べて広くなる。このため、上述のように、ＥＳＤ耐性が高く、容量が大きいキャパシタＣ２を得ることができる。また、強誘電体キャパシタＣ１およびキャパシタＣ２を積層工程により同時に形成することができる。
《第２の実施形態》
本発明の第２の実施形態に係る可変容量素子３０について説明する。図３は可変容量素子３０の内部を示す回路図である。可変容量素子３０は、強誘電体キャパシタＣ１１〜Ｃ１６、キャパシタＣ２、抵抗Ｒ１１〜Ｒ１９、入出力端子Ｐ１１，Ｐ１２、制御端子Ｐ１３およびグランド端子Ｐ１４を備える。
強誘電体キャパシタＣ１１〜Ｃ１６は、入出力端子Ｐ１１−Ｐ１２間に、この順で直列接続されている。強誘電体キャパシタＣ１１と強誘電体キャパシタＣ１２との接続点は、抵抗Ｒ１２を介して抵抗Ｒ１９の第１端に接続されるとともに、キャパシタＣ２を介して抵抗Ｒ１８の第１端に接続されている。強誘電体キャパシタＣ１３と強誘電体キャパシタＣ１４との接続点は抵抗Ｒ１４を介して抵抗Ｒ１９の第１端に接続されている。強誘電体キャパシタＣ１５と強誘電体キャパシタＣ１６との接続点は抵抗Ｒ１６を介して抵抗Ｒ１９の第１端に接続されている。
入出力端子Ｐ１１と強誘電体キャパシタＣ１１との接続点は抵抗Ｒ１１を介して抵抗Ｒ１８の第１端に接続されている。強誘電体キャパシタＣ１２と強誘電体キャパシタＣ１３との接続点は抵抗Ｒ１３を介して抵抗Ｒ１８の第１端に接続されている。強誘電体キャパシタＣ１４と強誘電体キャパシタＣ１５との接続点は抵抗Ｒ１５を介して抵抗Ｒ１８の第１端に接続されている。入出力端子Ｐ１２と強誘電体キャパシタＣ１６との接続点は抵抗Ｒ１７を介して抵抗Ｒ１８の第１端に接続されている。
抵抗Ｒ１８の第２端はグランド端子Ｐ１４に接続されている。抵抗Ｒ１９の第２端は制御端子Ｐ１３に接続されている。
抵抗Ｒ１２，Ｒ１４，Ｒ１６を含むラインは本発明の「第１のバイアスライン」に相当する。抵抗Ｒ１１，Ｒ１３，Ｒ１５，Ｒ１７を含むラインは本発明の「第２のバイアスライン」に相当する。
第１の実施形態と同様に、可変容量素子３０では、制御端子Ｐ１３とグランド端子Ｐ１４との間への印加電圧に応じて入出力端子Ｐ１１−Ｐ１２間の容量値が定まる。また、抵抗Ｒ１１〜Ｒ１９は、入出力端子Ｐ１１−Ｐ１２間に印加される高周波信号が制御端子Ｐ１３およびグランド端子Ｐ１４へ漏れるのを抑制する。また、キャパシタＣ２はサージ電流を分流し、強誘電体キャパシタＣ１１〜Ｃ１６がＥＳＤにより破壊されることを防止する。
第２実施形態によれば、第１の実施形態と同様に、高いＥＳＤ耐性を有する可変容量素子を実現することができる。
また、キャパシタＣ２は直列接続された強誘電体キャパシタの間に接続されている。これにより、キャパシタＣ２が強誘電体キャパシタと入出力端子との間に接続される場合に比べて、サージ電流が入出力端子Ｐ１１，Ｐ１２に流れることを抑制することができる。
なお、第２の実施形態では、抵抗Ｒ１２と抵抗Ｒ１８との間にキャパシタＣ２を付加しているが、キャパシタＣ２の接続位置はこれに限られない。抵抗Ｒ１４と抵抗Ｒ１８との間にあってもよいし、抵抗Ｒ１６と抵抗Ｒ１８との間にあってもよい。また、キャパシタの接続位置は一箇所でなくてもよく、キャパシタを複数箇所に設けてもよい。
図４は、ＥＳＤ電圧を印加したときの電圧値の変化を示す図である。ここで、ＨＢＭ（Human Body Model）での計算結果を示している。制御端子Ｐ１３とグランド端子Ｐ１４との間にＥＳＤ電圧１ｋＶを印加している。抵抗Ｒ１１〜Ｒ１９をそれぞれ５０ｋΩに設定している。
条件１では、キャパシタＣ２を可変容量素子３０の構成から除いている。強誘電体キャパシタＣ１１〜Ｃ１６の容量をそれぞれ３６０ｐＦに設定している。条件２では、キャパシタＣ２を可変容量素子３０の構成から除いている。強誘電体キャパシタＣ１１〜Ｃ１６の容量をそれぞれ１８０ｐＦに設定している。条件３では、キャパシタＣ２の容量を１０００ｐＦに設定し、強誘電体キャパシタＣ１１〜Ｃ１６の容量をそれぞれ１８０ｐＦに設定している。なお、条件１〜３では、強誘電体キャパシタを構成する強誘電体膜の厚みを固定し、強誘電体膜を挟み込むキャパシタ電極の対向面積を変えて、強誘電体キャパシタの容量を変えている。
縦軸は抵抗Ｒ１２とキャパシタＣ２との接続点Ｎ１での電圧値である（図３参照）。横軸はＥＳＤ電圧を印加した時からの経過時間である。
条件１での電圧値は、ＥＳＤ電圧を印加した後、減衰し、２００μｓｅｃで約４０Ｖになっている。条件２での電圧値は、計算結果１に比べて緩やかに減衰し、２００μｓｅｃで約８０Ｖになっている。条件３での電圧値は、条件１，２の場合に比べて素早く減衰し、２００μｓｅｃで約４０Ｖになっている。
すなわち、条件２では、可変容量素子のＥＳＤ耐性が条件１に比べて低下する。一方、条件３では、キャパシタ電極の対向面積を小さくしたにもかかわらず、可変容量素子のＥＳＤ耐性が条件１の場合と同程度またはそれ以上となる。
《第３の実施形態》
本発明の第３の実施形態に係る通信装置１０１について説明する。図５は、通信装置１０１を示す回路図である。通信装置１０１は、ＲＦＩＣ１１、制御ＩＣ１２、アンテナコイル１３、制御電圧印加回路１４および第２の実施形態に係る可変容量素子３０を備えている。
ＲＦＩＣ１１はＧＰＩＯ（GeneralPurpose Input/Output）のＩＯ端子１１Ｐを備えている。同様に、制御ＩＣ１２はＧＰＩＯのＩＯ端子１２Ｐを備えている。
ＲＦＩＣ１１はベースバンド信号と高周波信号との間の変換を行う。制御ＩＣ１２は、ＲＦＩＣ１１を制御し、通信データを含むデータを入出力する。
制御電圧印加回路１４は、入力端子１４Ｐに入力される電圧を分圧して制御電圧を発生させ、この制御電圧を可変容量素子３０に印加する。
ＲＦＩＣ１１の二つのＲＸ端子（受信信号端子）に可変容量素子３０およびアンテナコイル１３の並列回路が接続されている。
ＲＦＩＣ１１のＩＯ端子１１Ｐおよび制御ＩＣ１２のＩＯ端子１２Ｐは信号ライン１５Ａで接続され、制御電圧印加回路１４の入力端子１４Ｐは信号ライン１５Ａ，１５Ｂに接続されている。
ＲＦＩＣ１１と制御ＩＣ１２とはデータ伝送ライン１６を介して通信信号の入出力を行う。制御ＩＣ１２は信号ライン１５Ａを介してＲＦＩＣ１１の各種設定などの制御を行う。また、ＲＦＩＣ１１または制御ＩＣ１２は信号ライン１５Ａ，１５Ｂおよび制御電圧印加回路１４を介して可変容量素子３０に対して制御データを与える。
可変容量素子３０はアンテナコイル１３とともにＬＣ並列共振回路であるアンテナ回路を構成し、アンテナ回路の共振周波数を所定周波数に定める。アンテナコイル１３は通信相手のアンテナと電磁界結合して近距離通信のための送受信を行う。
第３の実施形態によれば、ＥＳＤ耐性が高い可変容量素子を用いることより、ＥＳＤ耐性が高い通信装置を実現することができる。
《第４の実施形態》
本発明の第４の実施形態に係る可変容量素子４０について説明する。図６は、可変容量素子４０の内部を示す回路図である。強誘電体キャパシタＣ１２の容量は強誘電体キャパシタＣ１１，Ｃ１３〜Ｃ１６に比べて大きい。例えば、強誘電体キャパシタＣ１２を構成する強誘電体膜の厚みを固定し、強誘電体膜を挟み込むキャパシタ電極の対向面積を広くして、強誘電体キャパシタＣ１２の容量を大きくする。また、可変容量素子４０は第２の実施形態に係るキャパシタＣ２を備えない。その他の構成は第２の実施形態と同様である。
第４の実施形態によれば、強誘電体キャパシタＣ１２が第２の実施形態に係るキャパシタＣ２の役割を果たす。すなわち、サージ電流は、強誘電体キャパシタＣ１２により分流されるため、強誘電体キャパシタＣ１１，Ｃ１３〜Ｃ１６にほとんど流れ込まない。このため、強誘電体キャパシタＣ１１，Ｃ１３〜Ｃ１６がＥＳＤにより破壊されるのを防止することができる。これにより、高いＥＳＤ耐性を有する可変容量素子を実現することができる。また、第２の実施形態と同様の効果を得ることができる。
Ｃ１，Ｃ１１〜Ｃ１６…強誘電体キャパシタ
Ｃ２…キャパシタ
Ｎ１…接続点
Ｐ１１，Ｐ１２…入出力端子
Ｐ１３…制御端子
Ｐ１４…グランド端子
Ｒ１…抵抗（第１の抵抗）
Ｒ２…抵抗（第２の抵抗）
Ｒ３…抵抗（第３の抵抗）
Ｒ１１〜Ｒ１９…抵抗
Ｖｉｎ…制御電圧
１０，２０，３０，４０…可変容量素子
１１…ＲＦＩＣ
１１Ｐ，１２Ｐ…ＩＯ端子
１２…制御ＩＣ
１３…アンテナコイル
１４…制御電圧印加回路
１４Ｐ…入力端子
１５Ａ，１５Ｂ…信号ライン
１６…データ伝送ライン
１０１…通信装置

Claims (4)

  1. 入出力端子間を接続する信号ラインと、
    強誘電体膜および前記強誘電体膜を挟み込むキャパシタ電極を有し、前記キャパシタ電極間に印加される制御電圧値に応じて容量値が変化し、前記信号ラインに挿入される強誘電体キャパシタと、
    前記強誘電体キャパシタの第１端に接続される制御端子と、
    前記強誘電体キャパシタの第２端に接続されるグランド端子と、
    前記強誘電体キャパシタの第１端側における前記信号ラインに第１端が接続され、前記グランド端子に前記信号ラインを介さず第２端が接続され、前記強誘電体キャパシタに比べて大きい容量を有し、容量値が変化しないキャパシタと、
    前記強誘電体キャパシタの第１端と前記制御端子との間に接続される第１の抵抗と、
    前記強誘電体キャパシタの第２端と、前記容量値が変化しないキャパシタの第２端と前記グランド端子との接続点との間に接続される第２の抵抗と、
    前記強誘電体キャパシタの第１端と前記グランド端子との間に、前記容量値が変化しないキャパシタと直列に接続される第３の抵抗と、を備え、
    前記第１の抵抗、前記第２の抵抗および前記第３の抵抗の抵抗値は、前記入出力端子間に印加される高周波信号の周波数における前記強誘電体キャパシタのインピーダンスの大きさに比べて大きい、可変容量素子。
  2. 前記強誘電体キャパシタの第１端と前記制御端子とを接続する第１のバイアスラインと、
    前記強誘電体キャパシタの第２端と前記グランド端子とを接続する第２のバイアスラインと、を備え、
    複数の前記強誘電体キャパシタが直列接続され、
    前記第１のバイアスラインと前記第２のバイアスラインとは前記強誘電体キャパシタを介して交互に接続される、請求項１に記載の可変容量素子。
  3. 前記容量値が変化しないキャパシタは前記強誘電体キャパシタを介して前記入出力端子に接続される、請求項２に記載の可変容量素子。
  4. アンテナコイルと、前記アンテナコイルに接続される可変容量素子と、前記可変容量素子に接続されるＲＦＩＣと、を有する通信装置であって、
    前記可変容量素子は請求項１〜３のいずれかに記載の可変容量素子である、通信装置。
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