JP5700868B2 - 発光装置 - Google Patents

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Description

本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トラ
ンジスタ(TFT)を有するアクティブマトリクス型電子装置の駆動方法およびそれを用
いる電子装置に関する。

近年、LCD(液晶ディスプレイ)に替わるフラットパネルディスプレイとして、エレ
クトロルミネッセンス(EL)素子を画素部に用いたELディスプレイが注目を集めてお
り、活発な研究が行われている。

LCDには、駆動方式として大きく分けて2つのタイプがあった。1つは、STN−L
CDなどに用いられているパッシブマトリクス型であり、もう1つは、TFT−LCDな
どに用いられているアクティブマトリクス型であった。ELディスプレイにおいても、同
様に、大きく分けて2種類の駆動方式がある。1つはパッシブマトリクス型、もう1つが
アクティブマトリクス型である。

パッシブマトリクス型の場合は、EL素子の上部と下部とに、電極となる配線が配置さ
れている。そして、その配線に電圧を順に加えて、EL素子に電流を流すことによって点
灯させている。一方、アクティブマトリクス型の場合は、各画素にTFTを有し、各画素
内で信号を保持出来るようになっている。

ELディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図14
に示す。図14(A)は全体回路構成図であり、基板1450の中央に画素部1453を
有している。画素部の左右には、ゲート信号線を制御するためのゲート信号線側駆動回路
1452が配置されている。ゲート信号線駆動回路1452は、片側配置でも良いが、回
路動作の効率や信頼性を考慮すると、両側配置とするのが望ましい。画素部1453の上
側には、ソース信号線を制御するためのソース信号線側駆動回路1451が配置されてい
る。1画素分の拡大図を図14(B)に示す。1401は、画素に信号を書き込む時のス
イッチング素子として機能するTFT(以下、スイッチング用TFTという)である。1
402はEL素子1403に供給する電流を制御するための素子(電流制御素子)として
機能するTFT(以下、エレクトロルミネッセンス駆動用TFTといい、EL駆動用TF
Tと表記する)である。TFTの動作としてソース接地が良いこと、EL素子1403の
製造上の制約などから、EL駆動用TFTにはPチャネル型を用い、EL素子1403の
陽極と電流供給線1407との間にEL駆動用TFT1402を配置する方式が一般的で
あり、多く採用されている。1404は、ソース信号線1406から入力される信号(電
圧)を保持するための保持容量である。図14(B)での保持容量1404の一方の端子
は、電流供給線1407に接続されているが、専用の配線を用いることもある。スイッチ
ング用TFT1401のゲート端子は、ゲート信号線1405に、ソース端子は、ソース
信号線1406に接続されている。また、EL駆動用TFT1402のドレイン端子はE
L素子1403の陽極もしくは陰極に、ソース端子は電流供給線1407に接続されてい
る。

EL素子は、エレクトロルミネッセンス(Electro Luminescence:電場を加えることで発
生するルミネッセンス)が得られる有機化合物を含む層(以下、EL層と記す)と、陽極
と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)と
があるが、本発明はどちらの発光を用いた発光装置にも適用可能である。

なお、本明細書では、陽極と陰極の間に設けられた全ての層をEL層と定義する。EL
層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれ
る。基本的にEL素子は、陽極/発光層/陰極が順に積層された構造を有しており、この
構造に加えて、陽極/正孔注入層/発光層/陰極や、陽極/正孔注入層/発光層/電子輸
送層/陰極等の順に積層した構造を有していることもある。

また、本明細書中では、陽極、EL層及び陰極で形成される素子をEL素子と呼ぶ。

次に、同図14を参照して、アクティブマトリクス型電子装置の回路の動作について説
明する。まず、ゲート信号線1405が選択されると、スイッチング用TFT1401の
ゲート電極に電圧が印加され、スイッチング用TFT1401が導通状態になる。すると
、ソース信号線1406の信号(電圧)が保持容量1404に蓄積される。保持容量14
04の電圧は、EL駆動用TFT1402のゲート・ソース間電圧VGSとなるため、保持
容量1404の電圧に応じた電流がEL駆動用TFT1402とEL素子1403に流れ
る。その結果、EL素子1403が点灯する。

EL素子1403の輝度、つまりEL素子1403を流れる電流量は、EL駆動用TFT
1402のVGSによって制御出来る。VGSは、保持容量1404の電圧であり、それはソ
ース信号線1406に入力される信号(電圧)である。つまり、ソース信号線1406に
入力される信号(電圧)を制御することによって、EL素子1403の輝度を制御する。
最後に、ゲート信号線1405を非選択状態にして、スイッチング用TFT1401のゲ
ートを閉じ、スイッチング用TFT1401を非導通状態にする。その時、保持容量14
04に蓄積された電荷は保持される。よって、EL駆動用TFT1402のVGSは、その
まま保持され、VGSに応じた電流が、EL駆動用TFT1402を経由してEL素子14
03に流れ続ける。

以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Ligh
t-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“Hig
h Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilico
n Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27
:“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。

ところで、ELディスプレイの階調表現の方法には、アナログ階調方式とデジタル階調
方式とがある。前者のアナログ階調方式の場合、EL駆動用TFT1402のゲート・ソ
ース間電圧VGSを変化させて,EL素子1403に流れる電流を制御し、アナログ的に輝
度を変化させる方法である。対して、後者のデジタル階調方式では、EL駆動用TFTの
ゲート・ソース間電圧VGSは、EL素子に全く電流が流れない範囲(点灯開始電圧以下)
か、あるいは最大電流が流れる範囲(輝度飽和電圧以上)の2段階でのみ動作する。すな
わちEL素子は、点灯状態と消灯状態のみをとる。

ELディスプレイにおいては、TFTのしきい値等の特性のばらつきが表示に影響しに
くいデジタル階調方式が主に用いられる。しかし、デジタル階調方式の場合、そのままで
は2階調表示しか出来ないため、別の方式と組み合わせて、多階調化を図る技術が複数提
案されている。

そのうちの1つは、面積階調方式とデジタル階調方式を組み合わせる方式である。面積
階調方式とは、点灯している部分の面積を制御して、階調を出す方式である。つまり、1
つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調
を表現している。この方式の欠点としては、サブ画素の数を多くすることが出来ないため
、高解像度化や、多階調化が難しいことである。面積階調方式については、Euro Display
99 Late News : P71 :“TFT-LEPD with Image Uniformity by Area Ratio Gray Scale”
、IEDM 99 : P107 :“Technology for Active Matrix Light Emitting Polymer Displays
”、などに報告がされている。

もう1つの多階調化を図る方式として、時間階調方式とデジタル階調方式を組み合わせ
る方式がある。時間階調方式とは、点灯している時間の差を利用して、階調を出す方式で
ある。つまり、1フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブ
フレーム期間の数や長さを制御して、階調を表現している。

デジタル階調方式と面積階調方式と時間階調方式を組み合わせた場合については、IDW'
99 : P171 :“Low-Temperature Poly-Si TFT Driven Light-Emitting-Polymer Displays
and Digital Gray Scale for Uniformity”に報告されている。

図15は、デジタル階調と時間階調とをくみあわせた駆動方法におけるタイミングチャ
ートである。図15(A)はアドレス(書き込み)期間とサステイン(点灯)期間とが、
サブフレーム期間内で完全に分離しているのに対し、図15(B)では分離していない。

通常,時間階調を利用した駆動方法では,各ビット毎にアドレス(書き込み)期間とサ
ステイン(点灯)期間とを設ける必要がある。アドレス(書き込み)期間とサステイン(
点灯)期間とが完全に分離した駆動方法(各サブフレーム期間において、1画面分のアド
レス(書き込み)期間が完全に終了してからサステイン(点灯)期間に入る方法)では,
1フレーム期間内でアドレス(書き込み)期間の占める割合が大きくなり,またアドレス
(書き込み)期間内でも、ある行のゲート信号線が選択されている期間は、図15(A)
に示すように、他の行は書き込みも点灯も行われない状態にある期間1501が生ずるた
め、デューティー比(1フレーム期間内におけるサステイン(点灯)期間の長さの割合)
が大きく低下する。アドレス(書き込み)期間を短くするには動作クロックを上げる以外
になく、回路の動作マージン等を考えると、多階調化には限界がある。対して、アドレス
(書き込み)期間とサステイン(点灯)期間とを分離しない駆動方法では、たとえばk行
目のゲート信号線選択期間の終了後、直ちにk行目のEL素子はサステイン(点灯)期間
に入るため、他の行のゲート信号線選択期間の間にも、いずれかの画素は点灯しているこ
とになる。よって、よりデューティー比を高くするのには有利な駆動方法といえる。

しかし、アドレス(書き込み)期間とサステイン(点灯)期間とが分離していない場合
、以下のような問題が生ずる。1つのアドレス(書き込み)期間の長さは、1行目のゲー
ト信号線選択期間の開始から、最終行のゲート信号線選択期間の終了までである。ある時
点では、異なる2つのゲート信号線の選択は行うことが出来ないため、アドレス(書き込
み)期間とサステイン(点灯)期間とが分離していない駆動方法においては、サステイン
(点灯)期間は、少なくともアドレス(書き込み)期間と同じ(正確には、『ゲート信号
線1行目にて信号の書き込みが終了してから最終行での信号の書き込みが終了するまで』
の長さ)かそれ以上の長さを必要とする。よって、多階調化を図る際には、サステイン(
点灯)期間の最小単位が限られてしまう。図15(B)において、最小ビット分のサブフ
レーム期間SF4でのアドレス(書き込み)期間Ta4が終了するまでの期間と、次のフレ
ーム期間での最初のアドレス(書き込み)期間が開始してからの期間が重複しないだけの
、1502で示される部分の長さが、この最小単位となり、これよりも短いサステイン(
点灯)期間を有する場合は、正常に表示を行うことが出来ない。よって、デジタル階調方
式と時間階調方式を組み合わせた場合、サステイン(点灯)期間は2のべき乗の比をもっ
て長さが決まることから、1フレーム期間の長さを考えると、多階調化が困難になる。

本発明は、主にデジタル階調と時間階調とを組み合わせた駆動方法において、高いデュ
ーティー比を確保し、かつアドレス(書き込み)期間よりも短いサステイン(点灯)期間
を有する場合にも正常に画像(映像)の表示を可能とする新規の駆動方法を提供すること
を課題とする。

上述した課題を解決するために、本発明においては以下の手段を講じた。

本発明の電子装置の駆動方法は、アドレス(書き込み)期間よりも短いサステイン(点
灯)期間を有するサブフレーム期間において、サステイン(点灯)期間の終了後、次のサ
ブフレーム期間のアドレス(書き込み)期間が開始されるまでの期間、強制的にEL素子
の非表示期間を設けてアドレス(書き込み)期間の重複を回避することにより、サステイ
ン(点灯)期間の長さを、アドレス(書き込み)期間の長さとは無関係に設定することを
可能とする。これにより、多階調化によって下位ビットのサステイン(点灯)期間が短く
なった場合にも、アドレス(書き込み)期間の重複を回避し、正常な画像(映像)に表示
が可能となる。

以下に、本発明の電子装置の構成について記載する。

請求項1に記載の本発明の電子装置の駆動方法は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有する電子装置の
駆動方法において、
前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記
アドレス(書き込み)期間と前記サステイン(点灯)期間が重複している期間を有し、
サブフレーム期間SFm(1≦m≦n)でのアドレス(書き込み)期間Tamと、サブフ
レーム期間SFm+1でのアドレス(書き込み)期間Tam+1とが重複する場合に、前記サブ
フレーム期間SFmでのサステイン(点灯)期間SFmの終了後、前記アドレス(書き込み
)期間Tam+1の開始までの期間にクリア期間Tcmを有することを特徴としている。

請求項2に記載の本発明の電子装置の駆動方法は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有する電子装置の
駆動方法において、
前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記
アドレス(書き込み)期間と前記サステイン(点灯)期間が重複している期間を有し、
j(0<j)フレーム目のサブフレーム期間SFnでのアドレス(書き込み)期間Tan
と、j+1フレーム目のサブフレーム期間SF1でのアドレス(書き込み)期間Ta1とが
重複する場合に、jフレーム目のサブフレーム期間SFnでのサステイン(点灯)期間S
nの終了後、前記j+1フレーム目のサブフレーム期間SF1でのアドレス(書き込み)
期間Ta1の開始までの期間にクリア期間Tcnを有することを特徴としている。

請求項3に記載の本発明の電子装置の駆動方法は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有する電子装置の
駆動方法において、
あるサブフレーム期間SFk(1≦k≦n)において、アドレス(書き込み)期間の長
さをtak、サステイン(点灯)期間の長さをtsk、1ゲート信号線選択期間の長さをt
g(tak、tsk、tg>0)として、tak>tskが成立するとき、
SFkの有するクリア期間の長さをtck(tck>0)とすると、
常に、tck≧tak−(tsk+tg)が成立することを特徴としている。

請求項4に記載の本発明の電子装置の駆動方法は、
請求項1乃至請求項3のいずれか1項に記載の電子装置の駆動方法において、
前記クリア期間において入力されるクリア信号は、保持容量線駆動回路からの信号の入
力によって、保持容量線の電位を上げる、もしくは保持容量線の電位を下げることによっ
て与えられることを特徴としている。

請求項5に記載の本発明の電子装置の駆動方法は、
請求項4に記載の電子装置の駆動方法において、
前記クリア期間中は、画像信号に関わらずEL素子が消灯することを特徴としている。

請求項6に記載の本発明の電子装置は、
ソース信号線側駆動回路と、ゲート信号線側駆動回路と、保持容量線駆動回路と、画素
部とを有し、
前記画素部は、複数のソース信号線と、複数のゲート信号線と、複数の電流供給線と、
複数の保持容量線と、複数の画素とを有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、EL駆動用トランジスタ
と、リセット用トランジスタと、保持容量と、EL素子とを有し、
前記スイッチング用トランジスタのゲート電極は、ゲート信号線と電気的に接続され、
前記スイッチング用トランジスタのソース領域とドレイン領域は、一方はソース信号線
と電気的に接続され、残る一方は前記EL駆動用トランジスタのゲート電極と電気的に接
続され、
前記リセット用トランジスタのゲート電極は、保持容量線と電気的に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記ゲート信号線
と電気的に接続され、残る一方は前記EL駆動用トランジスタのゲート電極と電気的に接
続され、
前記保持容量は、一方の電極は前記電流供給線と電気的に接続され、残る一方の電極は
前記EL駆動用トランジスタのゲート電極と電気的に接続され、
前記EL駆動用トランジスタのソース領域とドレイン領域は、一方は電流供給線と電気
的に接続され、残る一方は、前記EL素子の一方の電極と電気的に接続されていることを
特徴としている。

請求項7に記載の本発明の電子装置は、
請求項6に記載の電子装置において、
前記保持容量線は、前記保持容量線駆動回路と電気的に接続され、前記保持容量線駆動
回路から、振幅を持った信号が入力されることを特徴としている。

請求項8に記載の本発明の電子装置は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有し、
前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記
アドレス(書き込み)期間と前記サステイン(点灯)期間が重複している期間を有し、
サブフレーム期間SFm(1≦m≦n)でのアドレス(書き込み)期間Tamと、サブフ
レーム期間SFm+1でのアドレス(書き込み)期間Tam+1とが重複する場合に、前記サブ
フレーム期間SFmでのサステイン(点灯)期間SFmの終了後、前記アドレス(書き込み
)期間Tam+1の開始までの期間にクリア期間Tcmを有する駆動方法によって動作するこ
とを特徴としている。

請求項9に記載の本発明の電子装置は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有し、
前記n個のサブフレーム期間のうち少なくとも1個のサブフレーム期間において、前記
アドレス(書き込み)期間と前記サステイン(点灯)期間が重複している期間を有し、
j(0<j)フレーム目のサブフレーム期間SFnでのアドレス(書き込み)期間Tan
と、j+1フレーム目のサブフレーム期間SF1でのアドレス(書き込み)期間Ta1とが
重複する場合に、jフレーム目のサブフレーム期間SFnでのサステイン(点灯)期間S
nの終了後、前記j+1フレーム目のサブフレーム期間SF1でのアドレス(書き込み)
期間Ta1の開始までの期間にクリア期間Tcnを有する駆動方法によって動作することを
特徴している。

請求項10に記載の本発明の電子装置は、
1フレーム期間はn個のサブフレーム期間SF1、SF2、・・・、SFnを有し、
前記n個のサブフレーム期間はそれぞれアドレス(書き込み)期間Ta1、Ta2、・・
・、Tanと、サステイン(点灯)期間Ts1、Ts2、・・・Tsnとを有し、
あるサブフレーム期間SFk(1≦k≦n)において、アドレス(書き込み)期間の長
さをtak、サステイン(点灯)期間の長さをtsk、1ゲート信号線選択期間の長さをt
g(tak、tsk、tg>0)として、tak>tskが成立するとき、
SFkの有するクリア期間の長さをtck(tck>0)とすると、
常に、tck≧tak−(tsk+tg)が成立することを特徴としている。

請求項11に記載の本発明の電子装置は、
請求項8乃至請求項10のいずれか1項に記載の電子装置において、
前記クリア期間において入力されるクリア信号は、保持容量線駆動回路からの信号の入
力によって、保持容量線の電位を上げる、もしくは保持容量線の電位を下げることによっ
て与えられることを特徴としている。

請求項12に記載の本発明の電子装置は、
請求項11に記載の電子装置において、
前記クリア期間中は、画像信号に関わらずEL素子が消灯することを特徴としている。

本発明の効果について述べる。まず、本発明では、ある行の画素に信号を入力している
期間にも、別の行の画素を非表示状態にすることが出来る。それにより、各々の行の画素
において、アドレス(書き込み)期間よりも短いサステイン(点灯)期間でも自由に設定
することが出来るため、多階調化が可能となる。

また、本発明の駆動方法においては、EL素子を非表示にする操作は、保持容量線の電
位を変化させることにより行われるので、陰極配線には、常に一定の電位が与えられる。
従来のようにパルス状の信号ではないため、陰極線の電圧波形のなまりによって生じる様
々な問題点を回避することが出来る。

また、画素部の構成は、トランジスタや容量、配線などを新たに追加する必要がない。
そのため、開口率を下げることなく、画質の向上が見込める。

実施例1に記載の、本発明の駆動方法を説明するタイミングチャート。 実施例1に記載の、本発明の駆動方法を説明するタイミングチャート。 実施例2に記載の、本発明の駆動方法を説明するタイミングチャート。 実施例3に記載の、電子装置の作成工程例を示す図。 実施例3に記載の、電子装置の作成工程例を示す図。 実施例3に記載の、電子装置の作成工程例を示す図。 実施例4に記載の、電子装置の上面図および断面図。 実施例5に記載の、電子装置の画素部の断面図。 実施例5に記載の、電子装置の作成工程例を示す図。 実施例6に記載の、電子装置の画素部の断面図。 実施例7に記載の、電子装置の回路構成例。 実施例7に記載の、本発明の駆動方法を説明するタイミングチャート。 実施例7に記載の、本発明の駆動方法を説明するタイミングチャート。 電子装置の回路構成例。 時間階調における、フレーム期間の分割を説明するタイミングチャート。 電子装置の回路構成例。 電子装置の回路構成例。 本発明の駆動方法における、各部の信号電位を説明する図。 本発明の駆動方法における、各部の信号電位を説明する図。 実施例1に記載の、電子装置の回路構成例。 実施例8に記載の、電子装置の回路構成例。 実施例10に記載の、本発明の電子装置の駆動方法を適用した電子機器の例。 実施例10に記載の、本発明の電子装置の駆動方法を適用した電子機器の例。

本発明の構成について説明する。

通常の画素部の構成は、図16に示すように、保持容量1604の一方の端子は、電流
供給線1607に接続されており、この電流供給線は通常、一定電位に保たれている。あ
るいは、図17に示すように、保持容量線1711を配置して、保持容量1704の一方
の端子はこの保持容量線に接続される方法もある。この場合、保持容量線1711の電位
は一定に保たれている。

本発明においては、回路構成は図17に示すものを用いるので、特別な構造は必要ない
。ただし、その保持容量線1711の電位は一定ではなく、回路を用いて信号を入力でき
るようにしている点に特徴がある。

アドレス(書き込み)期間およびサステイン(点灯)期間においては、この保持容量線
1711の電位は一定電位に保っておく。そして、EL駆動用TFT1703のゲート電
圧に関わらず、強制的に非表示期間を設ける場合には、保持容量線1711の電位を上げ
る。(EL駆動用TFT1702がPチャネル型の場合。Nチャネル型を用いている場合
には逆の動作をする。)これを、以後はクリア信号と表記し、クリア信号が入力されてい
る期間をクリア期間と表記する。この動作により、保持容量1704と電気的に接続され
ているEL駆動用TFT1702のゲート・ソース間電圧VGSも同時に引き上げられ、強
制的にOFF状態となるため、この期間は、書き込まれている信号に関わらず、EL素子
1703への電流の供給は停止し、クリア期間とすることが出来る。

なお、アドレス(書き込み)期間およびサステイン(点灯)期間において、保持容量線
1711を一定電位に保つ際には、ある程度低い電位にしておくのが望ましい。これは、
保持容量線を1711を一定電位に保つ期間をA期間とすると、クリア信号を入力する際
には、保持容量線の電位をA期間の状態からさらに上げるため、A期間における電位が高
い場合は、それよりもさらに電位を高くする必要があるためである。(EL駆動用TFT
1702がPチャネル型の場合。Nチャネル型を用いている場合には逆の動作をするので
、A期間では電位を高めに保つのが望ましい。)

本発明の駆動方法では、保持容量線1711にクリア信号を入力することで、強制的に
クリア期間を設けることが可能であるため、アドレス(書き込み)期間よりも短いサステ
イン(点灯)期間を設けたい場合にも、このクリア期間の長さを変えることで容易に実現
出来る。よって前述の、デューティー比を高く出来る効果と相まって、多階調化に大いに
有効といえる。

信号線から入力される信号に関係なく、EL素子1703を強制的に点灯しないように
するには、EL素子1703の陽極1709と陰極1710の間の電位差を0にする方法
、EL駆動用TFT1702とEL素子1703との間に電流遮断用TFTを追加し、こ
の電流遮断用TFTを非導通状態とすることでEL素子1703への電流供給を遮断する
方法などが挙げられるが、これらの方法によると、入力する信号の波形になまり(パルス
の立ち上がり時あるいは立下り時に信号遅延や鈍化が生ずる現象)が生じた場合に、各期
間のタイミングにズレが生ずるため、期間が短くなるにつれて影響が大きくなる点や、追
加するTFT等によって、画素の開口率が低下するといった短所もある。これに対して本
発明の駆動方法では、保持容量線の電位を変えて、保持容量の電荷を開放することにより
、EL素子が点灯しないようにしている。よって、この非表示区間に伴う、画像(映像)
信号に関係した信号線の電位の操作は行う必要がないため、前述の信号波形のなまりが影
響することはなく、TFT等を追加する必要もないので、開口率を低下させることもない

次に、各部の電位パターンについて説明する。図18を参照する。また、回路は引き続
き図17を参照する。

図18において、1801はソース信号線1706の電位、1802はEL駆動用TF
T1703のゲート電極の電位、1803はゲート信号線1705の電位、1804は保
持容量線1711の電位を示している。なお、図18はスイッチング用TFT1701の
極性がNチャネル型、EL駆動用TFT1702の極性がPチャネル型の場合を示してい
る。まず、保持容量線1711の電位1804は、ある一定電位に保っておく。この電位
は、後で引き上げる操作があるため、低めに保つのが望ましい。その後、ソース信号線1
706、ゲート信号線1705には信号が入力され、各画素への書き込みが行われる。

ここで、図18(A)は、EL駆動用TFT1702のゲート電極にLO信号が入力さ
れた場合、図18(B)は、EL駆動用TFT1702のゲート電極にHi信号が入力さ
れた場合を示している。図18(A)では、ゲート信号線1705の選択に伴い、EL駆
動用TFT1702のゲート電極にLO信号が入力されて電位が下がり、導通状態となり
、EL素子1703の点灯が開始する。対して、図18(B)では、ゲート信号線170
5の選択に伴い、EL駆動用TFT1702のゲート電極にHi信号が入力され、非導通
状態をとるので、EL素子1703は点灯しない。続いて、ゲート信号線1705の選択
期間が終了し、ゲート信号線1705の電位が下がった後も、保持容量1704によって
EL駆動用TFT1702のゲート電極に印加される電位が保たれ、図18(A)の場合
はEL素子1703が点灯し続け、図18(B)の場合は消灯状態が続く。

次に、本発明におけるクリア期間前後での各部の動作について説明する。図18中、X
−X'の点線で示されるタイミングで、保持容量線1711の電位1804を引き上げる
。ここでは、保持容量線1711の電位1804の振幅は、ソース信号線1706の振幅
よりも大きく取るのが望ましい。このとき、ゲート信号線1705の選択期間は終了し、
スイッチング用TFT1701は既に非導通状態となっており、保持容量1704の両端
子間の電圧はそのまま保存されるため、一方の端子に接続されている保持容量線1711
の電位1804が上がると、もう一方の端子における電位、すなわちEL駆動用TFT1
702のゲート電圧1802が上がることになる。よって、図18(A)において、X−
X'の点線で示されるタイミングで、EL駆動用TFT1702のゲート電極の電位18
02が上がる。これにより、EL駆動用TFT1702は非導通状態となり、EL素子1
703への電流供給が停止し、消灯状態となる。図18(B)においても同様に、保持容
量線1711の電位1804を上げるに伴い、EL駆動用TFT1702のゲート電極の
電位1802も上がるが、この場合は非表示状態のまま、変化は無い。

このような操作により、別の行の画素部で、ゲート信号線1705が選択され、ソース
信号線1706から信号の書き込みが行われている期間であっても、EL素子1703を
強制的に非表示状態とすることが出来る。したがって、このクリア期間の長さを変えるこ
とで、サステイン(点灯)期間を自由に設定することが出来る。

ところで、図18においては、スイッチング用TFT1701がNチャネル型の場合に
ついて説明したが、Pチャネル型を用いた場合にも問題なく正常に本発明の駆動方法での
動作が可能である。以下に、図19を参照して説明する。また、回路は引き続き図17を
参照する。

まず、保持容量線1711の電位1904は、ある一定に保っておく。前述の場合と同
様の理由により、低めに保つのが望ましい。その後、ソース信号線1706、ゲート信号
線1705には信号が入力され、各画素への書き込みが行われる。

ここで、図19(A)は、EL駆動用TFT1702のゲート電極にLO信号が入力さ
れた場合、図19(B)は、EL駆動用TFT1702のゲート電極にHi信号が入力さ
れた場合を示している。図19(A)では、ゲート信号線1705の選択に伴い、EL駆
動用TFT1702のゲート電極にLO信号が入力されて電位が下がり、導通状態となり
、EL素子1703の点灯が開始する。対して、図19(B)では、ゲート信号線170
5の選択に伴い、EL駆動用TFT1702のゲート電極にHi信号が入力され、非導通
状態をとるので、EL素子1703は点灯しない。続いて、ゲート信号線1705の選択
期間が終了し、ゲート信号線1705の電位が下がった後も、保持容量によってEL駆動
用TFT1702のゲート電極に印加される電位が保たれ、図19(A)の場合はEL素
子1703が点灯し続け、図19(B)の場合は消灯状態が続く。

次に、本発明におけるクリア期間前後での各部の動作について説明する。図19中、Y
−Y'の点線で示されるタイミングで、保持容量線1711の電位1904を引き上げる
。このとき、図19(A)においては、ゲート信号線1705の選択期間が終了し、スイ
ッチング用TFT1701は既に非導通状態となっているため、保持容量1704の両端
子間の電圧はそのまま保存され、一方の端子に接続されている保持容量線1711の電位
1904が上がると、同時にEL駆動用TFT1702のゲート電圧1902が上がるこ
とになる。よって、図19(A)において、Y−Y'の点線で示されるタイミングで、E
L駆動用TFT1702のゲート電極の電位1902が上がる。これにより、EL駆動用
TFT1702は非導通状態となり、EL素子1703への電流供給が停止し、消灯状態
となる。図19(B)においては、保持容量線1711の電位を上げるのと同時に、EL
駆動用TFT1702のゲート電極の電位1902も上がる。このとき、スイッチング用
TFT1701のソース側の電位も高くなることになる。スイッチング用TFT1701
の極性はPチャネル型であるから、ソース側電位が上がったことにより、スイッチング用
TFT1701が、一時導通状態となる。そのため、スイッチング用TFT1701のソ
ース・ドレイン間の電位が等しくなる方向に動く。すなわち、EL駆動用TFT1702
のゲート電極電位1902が下がる。このとき、ゲート信号線1705の電位1903は
一定であるから、EL駆動用TFT1702のゲート電極電位1902が下がると、同時
にスイッチング用TFT1701のソース側電位が下がることになり、スイッチング用T
FT1701のゲート・ソース間電圧が減少する方向に動く。そして、スイッチング用T
FT1701のしきい値電圧を下回ると、スイッチング用TFT1701は非導通状態に
戻る。スイッチング用TFT1701がPチャネル型の場合には、各部は以上のような動
作をするが、いずれの場合にも、保持容量線1711の電位を上げると、EL駆動用TF
T1702は非導通状態をとる。

以上より、スイッチング用TFT1701の極性は、Nチャネル型であってもPチャネ
ル型であっても、正常に動作が可能である。

なお、本実施形態においては、時間階調方式とデジタル階調方式とを組み合わせた場合
を例にとって、本発明の説明を行ってきたが、さらに面積階調方式を組み合わせた場合に
おいても、同様の方法でEL素子を非表示にすることが可能である。

以下に本発明の実施例について記述する。

図20(A)に、全体の回路構成の一例を示す。中央に画素部が配置されている。点線枠
2000で囲まれた1画素分の回路図を図20(B)に示す。画素部の上側には、ソース
信号線側駆動回路が配置されている。画素部の左側には、ゲート信号線側駆動回路が配置
されている。画素部の右側には、保持容量線駆動回路が配置されている。

タイミングチャートを用いて、実際の駆動方法について説明する。ここでは、デジタル
階調と時間階調とを組み合わせた方法で、nビットの階調表現を行う場合において、簡単
のため、n=3として、23=8階調の表現について述べる。なお、回路図は引き続き図
20を参照する。

図1は、そのときの各行のゲート信号線と保持容量線の電位のタイミングチャートであ
る。本実施例にて用いる回路においては、スイッチング用TFT2001にはNチャネル
型を用いている。よって、ゲート信号線選択期間においては、ゲート信号線2005の電
位は高くなり、スイッチング用TFT2001が導通状態となる。

順を追って説明する。まず、nビットの階調を表現するためには、1フレーム期間をn
個のサブフレーム期間に分割する必要がある。本実施例においては、3ビットであるから
、SF1〜SF3の3つのサブフレーム期間に分割している。各サブフレーム期間はそれぞ
れ、アドレス(書き込み)期間Ta1〜Ta3、サステイン(点灯)期間Ts1〜Ts3を有
している。アドレス(書き込み)期間は、1画面分の書き込みを行うのに要する期間であ
るから、全て長さは等しい。また、サステイン(点灯)期間の長さは、2のべき乗で変わ
るようにする。すなわち、図1の場合は、Ts1:Ts2:Ts3=4:2:1となる。

ただし、必ずしもサステイン(点灯)期間の長さを2のべき乗の比としなくとも、階調
表示は可能である。

本実施例のタイミングチャートは、アドレス(書き込み)期間とサステイン(点灯)期
間が完全に分離しておらず、かつアドレス(書き込み)期間よりも短いサステイン(点灯
)期間を有している。まず、SF1にて、1行づつゲート信号線2005が選択され、そ
の間に画素に信号の書き込みが行われる。1行分の書き込みが終了する(ゲート信号線選
択期間が終了する)と、その行はサステイン(点灯)期間Ts1に入る。

SF1でのサステイン(点灯)期間Ts1の終了後、SF2に入り、同様にゲート信号線
2005が1行づつ選択され、画素へ信号の書き込みが行われる。この間は、保持容量線
2011の電位は一定に保たれている。

その後、SF3に入る。SF3においては、図1に示すように、アドレス(書き込み)期
間Ta3よりも、サステイン(点灯)期間Ts3が短い。よって、これまでのサブフレーム
期間と同様、アドレス(書き込み)期間の終了後にサステイン(点灯)期間に入り、サス
テイン(点灯)期間の終了後に、直ちに次のサブフレーム期間に入った場合、図2(A)
に示すように、SF3のアドレス(書き込み)期間Ta3が終了する前に、次のフレーム期
間でのSF1のアドレス(書き込み)期間Ta1が開始するため、異なるサブフレーム期間
のアドレス(書き込み)期間が重複する部分が現れる。この期間は、同時に異なる2列の
ゲート信号線が選択されることを意味しており、そのようなタイミングでは、正常に画像
(映像)の表示を行うことは出来ない。

そこで、図2(B)に示すように、Ts3の終了後からの一定期間(サステイン(点灯
)期間が終了した後、次のアドレス(書き込み)期間が開始されるまでの期間)に、保持
容量線2011の電位を上げることで、EL素子2003が点灯しない期間を強制的に設
ける。この、EL素子2003のクリア期間を、クリア期間(Tcn n:サブフレーム
の番号)と表記する。図2(B)において、Ts3の終了後にTc3が設けられていること
で、Ta3と次のTa1の重複が回避出来るため、画像(映像)を正常に表示することが出
来る。

なお、このクリア期間は、あるサブフレーム期間SFk(1≦k≦n)において、アド
レス(書き込み)期間Takよりも短いサステイン(点灯)期間Tskを有するときは、ア
ドレス(書き込み)期間の長さをtak、サステイン(点灯)期間の長さをtsk、1ゲー
ト信号線選択期間の長さをtg(tak、tsk、tg>0)として、SFkの有するクリア
期間の長さをtck(tck>0)とすると、常に、tck≧tak−(tsk+tg)が成立
するだけの長さを最低限必要とする。

本実施例においては、実施例1よりも階調数が多く、かつアドレス(書き込み)期間より
も短いサステイン(点灯)期間を複数有する場合の例について述べる。回路は実施例1と
同様であるので、引き続き図20を参照する。

本実施例では、5ビット(25=32)階調の表現について述べる。3ビット階調表現
の場合と同様、アドレス(書き込み)期間Ta1〜Ta5は、全て同じ長さであり、サステ
イン(点灯)期間Ts1〜Ts5は、Ts1:Ts2:Ts3:Ts4:Ts5=16:8:4
:2:1としている。うち、Ts3、Ts4、Ts5の長さは、アドレス(書き込み)期間
よりも短い。

信号の書き込みが終了した後、直ちにEL素子2003の点灯が開始される駆動方法で
は、サステイン(点灯)期間が終了した後に、次のアドレス(書き込み)期間に入ると、
図3(A)に示すように、異なるサブフレーム期間のアドレス(書き込み)期間が重複す
る部分が現れる。図中、aで示される範囲においては、Ta3とTa4の2つが重複し、b
で示される範囲においては、Ta4とTa5の2つが重複し、cで示される範囲においては
、Ta4とTa5と、次のサブフレーム期間におけるTa1(Ta1'と表記)の3つが重複
し、dで示される範囲においては、Ta5とTa1'の2つが重複する。このように、階調
数が増加するほど、最小単位のサステイン(点灯)期間が短くなるため、3つ以上のアド
レス(書き込み)期間が重複する場合も生ずる。よって、実施例1と同様に、サステイン
(点灯)期間が終了した後、次のアドレス(書き込み)期間が開始されるまでの間に、図
3(B)に示すようにそれぞれクリア期間Tc3、Tc4、Tc5を設ける。これにより、
アドレス(書き込み)期間の重複を回避し、正常な画像(映像)の表示が出来る。

本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のT
FT(Nチャネル型TFTおよびPチャネル型TFT)を同時に作製する方法について詳
細に説明する。

まず、図4(A)に示すように、コーニング社の#7059ガラスや#1737ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH
4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10〜200[nm](好
ましくは50〜100[nm])形成し、同様にSiH4、N2Oから作製される酸化窒化水素
化シリコン膜5002bを50〜200[nm](好ましくは100〜150[nm])の厚さに
積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単
層膜または2層以上積層させた構造として形成しても良い。

島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層50
03〜5006の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する
。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウ
ム(SiGe)合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密
度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAG
レーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、
レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])
とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレ
ーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバー
ラップ率)を80〜98[%]として行う。

次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲ
ート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Ort
hosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、
高周波(13.56[MHz])電力密度0.5〜0.8[W/cm2]で放電させて形成することが
できる。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱ア
ニールによりゲート絶縁膜として良好な特性を得ることができる。

そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008
と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで5
0〜100[nm]の厚さに形成し、第2の導電膜5009をWで100〜300[nm]の厚さ
に形成する。

Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することができる。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することができるが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート
電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構
造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相の
Ta膜を容易に得ることができる。

W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フ
ッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[
μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを
用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成す
ることにより、抵抗率9〜20[μΩcm]を実現することができる。

なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとした
が、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい
。本実施例以外の他の組み合わせの一例は、第1の導電膜を窒化タンタル(TaN)で形
成し、第2の導電膜をWとする組み合わせ、第1の導電膜を窒化タンタル(TaN)で形
成し、第2の導電膜をAlとする組み合わせ、第1の導電膜を窒化タンタル(TaN)で
形成し、第2の導電膜をCuとする組み合わせで形成することが好ましい。

次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1の
エッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧
力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生
成して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投
入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜
及びTa膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、10〜20[%]程度の割合でエッチング時間を増加
させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であ
るので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50
[nm]程度エッチングされることになる。こうして、第1のエッチング処理により第1の導
電層と第2の導電層から成る第1の形状の導電層5011〜5016(第1の導電層50
11a〜5016aと第2の導電層5011b〜5016b)を形成する。このとき、ゲ
ート絶縁膜5007においては、第1の形状の導電層5011〜5016で覆われない領
域は20〜50[nm]程度エッチングされ薄くなった領域が形成される(図4(A))。

そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する(図4(B
))。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンド
ープ法の条件はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜
100[keV]として行う。N型を付与する不純物元素として15族に属する元素、典型的
にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合
、導電層5011〜5015がN型を付与する不純物元素に対するマスクとなり、自己整
合的に第1の不純物領域5017〜5025が形成される。第1の不純物領域5017〜
5025には1×1020〜1×1021[atoms/cm3]の濃度範囲でN型を付与する不純物元
素を添加する。

次に、図4(C)に示すように第2のエッチング処理を行う。同様にICPエッチング
法を用い、エッチングガスにCF4とCl2とO2を混合して、1[Pa]の圧力でコイル型の
電極に500[W]のRF(13.56[MHz])電力を供給し、プラズマを生成して行う。基板
側(試料ステージ)には50[W]のRF(13.56[MHz])電力を投入し、第1のエッチン
グ処理に比べ低い自己バイアス電圧を印加する。このような条件によりW膜を異方性エッ
チングし、かつ、それより遅いエッチング速度で第1の導電層であるTaを異方性エッチ
ングして第2の形状の導電層5026〜5031(第1の導電層5026a〜5031a
と第2の導電層5026b〜5031b)を形成する。このとき、ゲート絶縁膜5007
においては、第2の形状の導電層5026〜5031で覆われない領域はさらに20〜5
0[nm]程度エッチングされ薄くなった領域が形成される。

W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することができる。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5
、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びT
a膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2
が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相
対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、
2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しな
いためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング
速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが
可能となる。

そして、図5(A)に示すように第2のドーピング処理を行う。この場合、第1のドー
ピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元素
をドーピングする。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm2]
のドーズ量で行い、図4(B)で島状半導体層に形成された第1の不純物領域の内側に新
たな不純物領域を形成する。ドーピングは、第2の形状の導電層5026〜5030を不
純物元素に対するマスクとして用い、第2の導電層5026a〜5030aの下側の領域
にも不純物元素が添加されるようにドーピングする。こうして、第2の導電層5026a
〜5030aと重なる第3の不純物領域5032〜5041と、第1の不純物領域と第3
の不純物領域との間の第2の不純物領域5042〜5051とを形成する。N型を付与す
る不純物元素は、第2の不純物領域で1×1017〜1×1019[atoms/cm3]の濃度となる
ようにし、第3の不純物領域で1×1016〜1×1018[atoms/cm3]の濃度となるように
する。

そして、図5(B)に示すように、Pチャネル型TFTを形成する島状半導体層500
4、5006に第1の導電型とは逆の導電型の第4の不純物領域5052〜5063を形
成する。第2の導電層5027b、5030bを不純物元素に対するマスクとして用い、
自己整合的に不純物領域を形成する。このとき、Nチャネル型TFTを形成する島状半導
体層5003、5005はレジストマスク5200で全面を被覆しておく。不純物領域5
052〜5063にはそれぞれ異なる濃度でリンが添加されているが、ジボラン(B26
)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×10
20〜2×1021[atoms/cm3]となるようにする。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第2の導電層5026〜5030がゲート電極として機能する。また、5031は
島状のソース信号線として機能する。

こうして導電型の制御を目的として図5(C)に示すように、それぞれの島状半導体層
に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニ
ール法(RTA法)を適用することができる。熱アニール法では酸素濃度が1[ppm]以下
、好ましくは0.1[ppm]以下の窒素雰囲気中で400〜700[℃]、代表的には500
〜600[℃]で行うものであり、本実施例では500[℃]で4時間の熱処理を行う。ただ
し、5026〜5031に用いた配線材料が熱に弱い場合には、配線等を保護するため層
間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。

さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。

次いで、図6(A)に示すように、第1の層間絶縁膜5064を酸化窒化シリコン膜か
ら100〜200[nm]の厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶
縁膜5065を形成した後、第1の層間絶縁膜5064、第2の層間絶縁膜5065、お
よびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線(接続配線、信号
線を含む)5066〜5071、5073をパターニング形成した後、接続配線5071
に接する画素電極5072をパターニング形成する。

第2の層間絶縁膜5065としては、有機樹脂を材料とする膜を用い、その有機樹脂と
してはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用する
ことが出来る。特に、第2の層間絶縁膜5065は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦
化しうる膜厚でアクリル膜を形成する。好ましくは1〜5[μm](さらに好ましくは2〜
4[μm])とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、N型
の不純物領域5017〜5021および5023〜5025またはP型の不純物領域50
52〜5063に達するコンタクトホール、配線5031に達するコンタクトホール、電
流供給線に達するコンタクトホール(図示せず)、およびゲート電極に達するコンタクト
ホール(図示せず)をそれぞれ形成する。

また、配線(接続配線、信号線を含む)5066〜5071、5073として、Ti膜
を100[nm]、Tiを含むアルミニウム膜を300[nm]、Ti膜150[nm]をスパッタ法
で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、
他の導電膜を用いても良い。

また、本実施例では、画素電極5072としてITO膜を110[nm]の厚さに形成し、
パターニングを行った。画素電極5072を接続配線5071と接して重なるように配置
することでコンタクトを取っている。また、酸化インジウムに2〜20[%]の酸化亜鉛(
ZnO)を混合した透明導電膜を用いても良い。この画素電極5072がEL素子の陽極
となる(図6(A))。

次に、図6(B)に示すように、珪素を含む絶縁膜(本実施例では酸化珪素膜)を50
0[nm]の厚さに形成し、画素電極5072に対応する位置に開口部を形成して第3の層間
絶縁膜5074を形成する。開口部を形成する際、ウエットエッチング法を用いることで
容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと
段差に起因するEL層の劣化が顕著な問題となってしまう。

次に、EL層5075および陰極(MgAg電極)5076を、真空蒸着法を用いて大
気解放しないで連続形成する。なお、EL層5075の膜厚は80〜200[nm](典型的
には100〜120[nm])、陰極5076の厚さは180〜300[nm](典型的には20
0〜250[nm])とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に
対して順次、EL層および陰極を形成する。但し、EL層は溶液に対する耐性に乏しいた
めフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタル
マスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層および陰極を形成す
るのが好ましい。

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のEL層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全
て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層および陰極を選択的に形
成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマス
クを用いて青色発光のEL層および陰極を選択的に形成する。なお、ここでは全て異なる
マスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全
画素にEL層および陰極を形成するまで真空を破らずに処理することが好ましい。

ここではRGBに対応した3種類のEL素子を形成する方式を用いたが、白色発光のE
L素子とカラーフィルタを組み合わせた方式、青色または青緑発光のEL素子と蛍光体(
蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極)に透明電極を利用
してRGBに対応したEL素子を重ねる方式などを用いても良い。

なお、EL層5075としては公知の材料を用いることが出来る。公知の材料としては
、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層
、発光層および電子注入層でなる4層構造をEL層とすれば良い。また、本実施例ではE
L素子の陰極としてMgAg電極を用いた例を示すが、公知の他の材料であっても良い。

次いで、EL層および陰極を覆って保護電極5077を形成する。この保護電極507
7としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極5077はEL
層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また
、EL層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。

最後に、窒化珪素膜でなるパッシベーション膜5078を300[nm]の厚さに形成する
。実際には保護電極5088がEL層を水分等から保護する役割を果たすが、さらにパッ
シベーション膜5078を形成しておくことで、EL素子の信頼性をさらに高めることが
出来る。

こうして図6(B)に示すような構造のアクティブマトリクス型電子装置が完成する。
なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の
構成および工程の関係上、ゲート電極を形成している材料であるTa、Wによってソース
信号線を形成し、ソース、ドレイン電極を形成している配線材料であるAlによってゲー
ト信号線を形成しているが、異なる材料を用いても良い。

ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも
最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上し
うる。また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波数を10[MHz]以上にすることが
可能である。

まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有する
TFTを、駆動回路部を形成するCMOS回路のNチャネル型TFTとして用いる。なお
、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。

本実施例の場合、Nチャネル型TFTの活性層は、ソース領域、ドレイン領域、GOL
D領域、LDD領域およびチャネル形成領域を含み、GOLD領域はゲート絶縁膜を介し
てゲート電極と重なっている。

また、CMOS回路のPチャネル型TFTは、ホットキャリア注入による劣化が殆ど気
にならないので、特にLDD領域を設けなくても良い。勿論、Nチャネル型TFTと同様
にLDD領域を設け、ホットキャリア対策を講じることも可能である。

その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS
回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いら
れる場合、CMOS回路を形成するNチャネル型TFTは、チャネル形成領域の両サイド
にチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例とし
ては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回
路において、オフ電流値を極力低く抑える必要のあるCMOS回路が用いられる場合、C
MOS回路を形成するNチャネル型TFTは、LDD領域の一部がゲート絶縁膜を介して
ゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなどが挙げられる。

なお、実際には図6(B)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、
シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)
を配置したりするとEL素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプ
リントサーキット:FPC)を取り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では電子装置という。

また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を5枚(島状半導体層パターン、第1配線パターン(ゲート配線、島状のソー
ス配線、容量配線)、nチャネル領域のマスクパターン、コンタクトホールパターン、第
2配線パターン(画素電極、接続電極含む))とすることができる。その結果、工程を短
縮し、製造コストの低減及び歩留まりの向上に寄与することができる。

本実施例においては、本発明の電子装置を作製した例について説明する。

図7(A)は本発明を用いた電子装置の上面図であり、図7(A)をX−X'面で切断
した断面図を図7(B)に示す。図7(A)において、4001は基板、4002は画素
部、4003はソース信号線側駆動回路、4004はゲート信号線側駆動回路であり、そ
れぞれの駆動回路は配線4005、4006、4007を経てFPC4008に至り、外
部機器へと接続される。

このとき、画素部においては、好ましくは駆動回路および画素部を囲むようにしてカバ
ー材4009、密封材4010、シーリング材(ハウジング材ともいう)4011(図7
(B)に図示)が設けられている。

また、図7(B)は本実施例の電子装置の断面構造であり、基板4001、下地膜40
12の上に駆動回路用TFT(但し、ここではNチャネル型TFTとPチャネル型TFT
を組み合わせたCMOS回路を図示している)4013および画素部用TFT4014(
但し、ここではEL素子への電流を制御するEL駆動用TFTだけ図示している)が形成
されている。これらのTFTは公知の構造(トップゲート構造あるいはボトムゲート構造
)を用いれば良い。

公知の作製方法を用いて駆動回路用TFT4013、画素部用TFT4014が完成し
たら、樹脂材料でなる層間絶縁膜(平坦化膜)4015の上に画素部用TFT4014の
ドレインと電気的に接続する透明導電膜でなる画素電極4016を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4016を形成した
ら、絶縁膜4017を形成し、画素電極4016上に開口部を形成する。

次に、EL層4018を形成する。EL層4018は公知のEL材料(正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、E
L材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。

本実施例では、シャドウマスクを用いて蒸着法によりEL層を形成する。シャドウマス
クを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層および青
色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM
)とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方
式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる

EL層4018を形成したら、その上に陰極4019を形成する。陰極4019とEL
層4018の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でEL層4018と陰極4019を連続成膜するか、EL層4018を不活性雰囲気
で形成し、大気解放しないで陰極4019を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述の
ような成膜を可能とする。

なお、本実施例では陰極4019として、LiF(フッ化リチウム)膜とAl(アルミ
ニウム)膜の積層構造を用いる。具体的にはEL層4018上に蒸着法で1[nm]厚のL
iF(フッ化リチウム)膜を形成し、その上に300[nm]厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4019は4
020で示される領域において配線4007に接続される。配線4007は陰極4019
に所定の電圧を与えるための電源線であり、導電性ペースト材料4021を介してFPC
4008に接続される。

4020に示された領域において陰極4019と配線4007とを電気的に接続するた
めに、層間絶縁膜4015および絶縁膜4017にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜4015のエッチング時(画素電極用コンタクトホールの形成時
)や絶縁膜4017のエッチング時(EL層形成前の開口部の形成時)に形成しておけば
良い。また、絶縁膜4017をエッチングする際に、層間絶縁膜4015まで一括でエッ
チングしても良い。この場合、層間絶縁膜4015と絶縁膜4017が同じ樹脂材料であ
れば、コンタクトホールの形状を良好なものとすることができる。

このようにして形成されたEL素子の表面を覆って、パッシベーション膜4022、充
填材4023、カバー材4009が形成される。

さらに、EL素子部を囲むようにして、カバー材4009と基板4001の内側にシーリ
ング材4011が設けられ、さらにシーリング材4011の外側には密封材(第2のシー
リング材)4010が形成される。

このとき、この充填材4023は、カバー材4009を接着するための接着剤としても
機能する。充填材4023としては、PVC(ポリビニルクロライド)、エポキシ樹脂、
シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート
)を用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果
を保持できるので好ましい。また充填材4023の内部に、酸素を捕捉する効果を有する
酸化防止剤等を配置することで、EL層の劣化を抑えても良い。

また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーを
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。

スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。

また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRP
(Fiberglass-Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる
。なお、充填材4023としてPVBやEVAを用いる場合、数十[μm]のアルミニウ
ムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ま
しい。

但し、EL素子からの発光方向(光の放射方向)によっては、カバー材4009が透光
性を有する必要がある。

また、配線4007はシーリング材4011および密封材4010と基板4001との
隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007につい
て説明したが、他の配線4005、4006も同様にしてシーリング材4011および密
封材4010の下を通ってFPC4008に電気的に接続される。

なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4
023の側面(露呈面)を覆うようにシーリング材4011を取り付けているが、カバー
材4009およびシーリング材4011を取り付けてから、充填材4023を設けても良
い。この場合、基板4001、カバー材4009およびシーリング材4011で形成され
ている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2[Torr
]以下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の
中の気圧よりも高くして、充填材を空隙の中に充填する。

ここで本発明の電子装置における画素部のさらに詳細な断面構造を図8に示す。

図8において、基板4501上に設けられたスイッチング用TFT4502は本実施例
ではNチャネル型TFTを用いる。本実施例ではダブルゲート構造としているが、構造お
よび作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とす
ることで実質的に2つのTFTが直列された構造となり、オフ電流値を低減することがで
きるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲ
ート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲー
ト構造でも構わない。また、Pチャネル型TFTを用いて形成しても構わない。

また、EL駆動用TFT4503はNチャネル型TFTを用いる。スイッチング用TF
T4502のドレイン配線4504は配線(図示せず)によってEL駆動用TFT450
3のゲート電極4506に電気的に接続されている。

ところで、電子装置の駆動電圧が高い(10[V]以上)場合には、駆動回路を構成する
TFTが、特にNチャネル型においてホットキャリア等による劣化の危険性が高いため、
実施例3の図6(B)に示すように、Nチャネル型TFTのドレイン側、あるいはソース
側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極に重なる位置にLDD領域
(GOLD領域)を設ける構造が極めて有効となる。対して、駆動電圧が低い(10[V]
以下)場合には、ホットキャリアによる劣化の心配はほとんど無いため、本実施例の図8
にて示すように、特にGOLD領域を設ける必要はない。ただし、画素部におけるスイッ
チング用TFT4502には、OFF電流を低く抑えるために、Nチャネル型TFTのド
レイン側、あるいはソース側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極
に重ならない位置にLDD領域を設ける構造が極めて有効となる。このとき、EL駆動用
TFT4503に関しては、特にLDD領域を設ける必要性は無いが、スイッチング用T
FT4502にLDD領域を形成する際に、EL駆動用TFT4503の部分をレジスト
で覆うためには専用のマスクが必要となる。よって、本実施例においては、マスク枚数の
増加を避けるため、EL駆動用TFT4503を、スイッチング用TFT4502と同じ
構造(LDD領域を有する構造)で形成した。

ここで、本実施例にて示す構造を有するTFTの作成工程について述べる。説明には図
9を参照する。

実施例3にしたがって、図4(B)の状態まで終了したものを図9(A)に示す。ここ
までの工程で、第1の不純物領域4701〜4705が形成される。続いて、Ta膜から
なる第1の導電膜、W膜からなる第2の導電膜を、図9(B)に示すようにエッチングし
、図9(A)で島状半導体層に形成された第1の不純物領域の内側に、第1の不純物領域
よりも低濃度である第2の不純物領域4706〜4711を形成する。ここで形成された
第2の不純物領域4706〜4711は前述のLDD領域となる。

以後は、再び実施例3にしたがって、図5(B)以降で示される工程を経て、アクティ
ブマトリクス基板を完成させれば良い。

また、本実施例ではEL駆動用TFT4503をシングルゲート構造で図示しているが
、複数のTFTを直列に接続したマルチゲート構造としても良い。さらに、複数のTFT
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。

また、EL駆動用TFT4503のゲート電極4506を含む配線(図示せず)は、E
L駆動用TFT4503のドレイン配線4512と絶縁膜を介して一部で重なり、その領
域では保持容量が形成される。この保持容量はEL駆動用TFT4503のゲート電極4
506にかかる電圧を保持する機能を有する。

スイッチング用TFT4502およびEL駆動用TFT4503の上には第1の層間絶
縁膜4514が設けられ、その上に樹脂絶縁膜でなる第2の層間絶縁膜4515が形成さ
れる。

4517は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、EL駆動用
TFT4503のドレイン領域に一部が覆い被さるように形成され、電気的に接続される
。画素電極4517としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な
導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。

次に有機樹脂膜4516を画素電極4517上に形成し、画素電極4517に面する部
分をパターニングした後、EL層4519が形成される。なおここでは図示していないが
、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層と
する有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料とし
ては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系
、ポリフルオレン系などが挙げられる。

なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H.Shenk, H.B
ecker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitti
ng Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公
報に記載されたような材料を用いれば良い。

具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150[
nm](好ましくは40〜100[nm])とすれば良い。

但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてEL層(発光およびそのためのキャリアの移動を行わせるための層)を形成すれば良
い。

例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有
機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いること
ができる。

陽極4523まで形成された時点でEL素子4510が完成する。なお、ここでいうE
L素子4510とは、画素電極(陰極)4517と、発光層4519と、正孔注入層45
22および陽極4523で形成された保持容量とを指す。

ところで、本実施例では、陽極4523の上にさらにパッシベーション膜4524を設
けている。パッシベーション膜4524としては窒化珪素膜または窒化酸化珪素膜が好ま
しい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による
劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これに
より電子装置の信頼性が高められる。

以上のように本実施例において説明してきた電子装置は図8のような構造の画素からな
る画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入
に強いEL駆動用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示
が可能な電子装置が得られる。

本実施例において説明した構造を有するEL素子の場合、発光層4519で発生した光
は、矢印で示されるようにTFTが形成された基板の逆方向に向かって放射される。

本実施例においては、実施例5の図8に示した画素部において、EL素子4510の構
造を反転させた構造について説明する。説明には図10を用いる。なお、図8の構造と異
なる点はEL素子の部分とTFT部分だけであるので、その他の説明は省略することとす
る。

図10において、スイッチング用TFT4502は実施例5にて記述した方法で形成さ
れたNチャネル型TFTを用いる。EL駆動用TFT4503は公知の方法で形成された
Pチャネル型TFTを用いる。ここで、スイッチング用TFTとEL駆動用TFTとは、
その極性の同じ物を用いることが望ましい。

本実施例では、画素電極(陽極)4525として透明導電膜を用いる。具体的には酸化
インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化ス
ズとの化合物でなる導電膜を用いても良い。

そして、樹脂膜でなる第3の層間絶縁膜4526が形成された後、発光層4528が形
成される。その上にはカリウムアセチルアセトネート(acacKと表記される)でなる
電子注入層4529、アルミニウム合金でなる陰極4530が形成される。

その後、実施例5と同様に、有機EL材料の酸化を防止するためのパッシベーション膜
4532が形成され、こうしてEL素子4531が形成される。

本実施例において説明した構造を有するEL素子の場合、発光層4528で発生した光
は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。

本発明の駆動方法を実施するには、図17に示したように、画素部に保持容量線171
1を配置する必要がある。このような構造では、図16に示したような、保持容量160
4の一方の端子を電流供給線1607に接続した構造の画素部と比べて、配線数が増加す
るため、開口率の面で不利となる。よって本実施例においては、電流供給線をゲート信号
線で共用することにより、画素部の配線数を減らした構造の画素を用いて、本発明の駆動
方法を実施する例について述べる。なお、本実施例にて示す、電流供給線とゲート信号線
との共用構造を有する画素に関しては、特願2000−087683に記載されているも
のを用いる。

図11を参照する。図11は、電流供給線とゲート信号線との共用構造を有する画素を
用いて、本発明の駆動方法を実施するための回路構成例である。基板1150の中央部に
画素部1154が配置されている。画素部1154の上側には、ソース信号線側駆動回路
1151が配置されている。画素部1154の左側には、ゲート信号線側駆動回路115
1152が配置されている。画素部の右側には、保持容量線駆動回路1153が配置され
ている。図11(B)は、この1画素分の回路図である。1101はスイッチング用TF
T、1102はEL駆動用TFT、1103はEL素子、1104は保持容量、1105
はゲート信号線、1106はゲート信号線1105の1行前のゲート信号線、1107は
ソース信号線、1108は保持容量線である。

構造上の特徴は、EL駆動用TFT1102のソース領域とドレイン領域のうちの一方
が、1行前のゲート信号線1106に接続されている点である。図110(B)において
、ゲート信号線1106がk−1行目、ゲート信号線1105がk行目に走査されるとす
ると、まずk−1行目のゲート信号線1106の走査があり、それが終了したのち、直ち
にk行目のゲート信号線1105の走査が行われるが、k行目のゲート信号線1105の
走査中は、k−1行目のゲート信号線1106は既に走査は終了し、一定電位となってい
る。この点に着目し、k行目のゲート信号線1105によって制御されるEL素子110
3への電流の供給を、k−1行目のゲート信号線1106を利用して行うというものであ
る。

ところで、EL駆動用TFT1102は、Nチャネル型、Pチャネル型のいずれの極性
のものを用いても良い。ただし前述のように、ソース接地のよいこと、EL素子の構造上
の制約などの点を考慮すると、Pチャネル型を用いることが望ましい。本実施例では、E
L駆動用TFT1102はPチャネル型を用いるものとして説明する。

また、理由は後述するが、スイッチング用TFT1101は、この場合EL駆動用TF
T1102と同じ極性のTFTを用いる必要がある。

以下に、実際の駆動に関する説明を行う。図12、図13にタイミングチャートを示す
。例は3ビット階調の表示であり、サステイン(点灯)期間Ts3は、アドレス(書き込
み)期間よりも短い。実施例1の回路と、本実施例の回路では、画素部の構造に相違があ
るが、アドレス(書き込み)期間の重複を回避するため、保持容量線1108の電位を上
げることでクリア期間(クリア期間)を設けるというように、実施例1にて説明した通り
の駆動が可能である。k−1行目のゲート信号線1106は、選択期間終了後に一定電位
となり、次の選択期間が来るまでの期間、k行目のゲート信号線1105によって制御さ
れるEL素子1103に電流の供給を行う。

ここで、先のTFTの極性に関して述べる。前に、スイッチング用TFT1101とE
L駆動用TFT1102の極性は同じくする必要があると述べた。つまり本実施例の場合
では、EL駆動用TFT1102はPチャネル型を用いているから、スイッチング用TF
T1101もPチャネル型とする必要があるということである。仮にスイッチング用TF
T1101がここでNチャネル型であったとすると、このスイッチング用TFT1101
を導通させるには、スイッチング用TFT1101のゲート電極にHi信号が入力されな
ければならない。つまり、ゲート信号線1105、1106は、選択状態のときHi電位
、非選択状態のときLO電位となる。EL駆動用TFT1102はPチャネル型であるか
ら、EL素子1103に電流を供給するには、EL素子の陽極1110よりも、EL駆動
用TFT1102のソース側、つまりゲート信号線1106の電位が高くなっていなけれ
ばならない。よって、前述のように、スイッチング用TFT1101がNチャネル型の場
合、それを駆動するようなゲート信号線の電位の取り方では、非選択期間においてLO電
位を取るため、EL素子1103に電流の供給を行うことが出来なくなる。よってEL駆
動用TFT1102がPチャネル型の場合は、スイッチング用TFT1101もPチャネ
ル型とする必要がある。

なお、本実施例の回路構成において、k行目のゲート信号線1105によって制御され
る画素のEL素子1103への電流の供給は、k−1行目のゲート信号線1106に接続
することで行っているが、非選択状態にあるゲート信号線であれば、どのゲート信号線を
用いても同様の駆動は可能である。ゲート信号線の信号波形のなまりが生ずる場合等を考
えると、隣接しているゲート信号線ではなく、1列以上の間を空けたゲート信号線によっ
て電流供給を行うのが望ましいが、接続用の配線が増加することで開口率の低下を招くた
め、これらは回路構成、TFT素子の特性等により、最良の方法を選択すれば良い。

本発明において、保持容量線の電位を制御する保持容量線駆動回路は、実施例1の例で
は独立した回路を配置する構成をとっているが、図21(A)に示すように、1つの回路
として構成しても良い。ところで、ゲート信号線側駆動回路は、画素部の両側に配置する
のが駆動する上では望ましい。よって、図21(B)に示すように、ゲート信号線側駆動
回路と保持容量線駆動回路とを1つの回路として構成し、両側配置としても良い。

本発明において、三重項励起子からの燐光を発光に利用できるEL材料を用いることで、
外部発光量子効率を飛躍的に向上させることができる。これにより、EL素子の低消費電
力化、長寿命化、および軽量化が可能になる。

ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda,(Elsevier Sci.Pub., Tokyo,1991)p.437.)
上記の論文により報告されたEL材料(クマリン色素)の分子式を以下に示す。

(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forre
st, Nature 395(1998)p.151.)
上記の論文により報告されたEL材料(Pt錯体)の分子式を以下に示す。

(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett
.,75(1999)p.4.)
(T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.W
akimoto, S.Mayaguchi, Jpn.Appl.Phys., 38(12B)(1999)L1502.)
上記の論文により報告されたEL材料(Ir錯体)の分子式を以下に示す。

以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの
蛍光発光を用いる場合より3〜4倍の高い外部発光量子効率の実現が可能となる。なお、
本実施例の構成は、実施例1〜実施例8のいずれの構成とも自由に組みあせて実施するこ
とが可能である。

本発明の電子装置の駆動方法を応用したELディスプレイは、自発光型であるため液晶
ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々
な電子機器の表示部として用いることが出来る。例えば、TV放送等を大画面で鑑賞する
には対角30インチ以上(典型的には40インチ以上)のELディスプレイの表示部にお
いて本発明の電子装置の駆動方法を用いると良い。

なお、ELディスプレイには、パソコン用表示装置、TV放送受信用表示装置、広告表
示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機
器の表示部に本発明の電子装置の駆動方法を用いることが出来る。

その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示
装置(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオ
ーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯
情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録
媒体を備えた画像再生装置(具体的にはデジタルビデオディスク(DVD)等の記録媒体
を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、
斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ELディ
スプレイを用いることが望ましい。それら電子機器の具体例を図22および図23に示す

図22(A)はELディスプレイであり、筐体3301、支持台3302、表示部33
03等を含む。本発明の電子装置および駆動方法は表示部3303にて用いることが出来
る。ELディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイ
よりも薄い表示部とすることが出来る。

図22(B)はビデオカメラであり、本体3311、表示部3312、音声入力部33
13、操作スイッチ3314、バッテリー3315、受像部3316等を含む。本発明の
電子装置および駆動方法は表示部3312にて用いることが出来る。

図22(C)はヘッドマウントELディスプレイの一部(右片側)であり、本体332
1、信号ケーブル3322、頭部固定バンド3323、表示部3324、光学系3325
、表示装置3326等を含む。本発明の電子装置および駆動方法は表示装置3326にて
用いることが出来る。

図22(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、
本体3331、記録媒体(DVD等)3332、操作スイッチ3333、表示部(a)3
334、表示部(b)3335等を含む。表示部(a)3334は主として画像情報を表
示し、表示部(b)3335は主として文字情報を表示するが、本発明の電子装置および
駆動方法はこれら表示部(a)3334、表示部(b)3335にて用いることが出来る
。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図22(E)はゴーグル型表示装置(ヘッドマウントディスプレイ)であり、本体33
41、表示部3342、アーム部3343を含む。本発明の電子装置および駆動方法は表
示部3342にて用いることが出来る。

図22(F)はパーソナルコンピュータであり、本体3351、筐体3352、表示部
3353、キーボード3354等を含む。本発明の電子装置および駆動方法は表示部33
53にて用いることが出来る。

なお、将来的にEL材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ
等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる

また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。EL材料の応答速度は非常に高いため、ELディスプレイは動画表示に好
ましい。

また、ELディスプレイは発光している部分が電力を消費するため、省消費電力化のた
めには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情
報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にELディスプ
レイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆
動することが望ましい。

図23(A)は携帯電話であり、本体3401、音声出力部3402、音声入力部34
03、表示部3404、操作スイッチ3405、アンテナ3406を含む。本発明の電子
装置および駆動方法は表示部3404にて用いることが出来る。なお、表示部3404は
黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。

図23(B)は音響再生装置、具体的にはカーオーディオであり、本体3411、表示
部3412、操作スイッチ3413、3414を含む。本発明の電子装置および駆動方法
は表示部3412にて用いることが出来る。また、本実施例では車載用オーディオを示す
が、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部3414は黒色の背景
に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置にお
いて特に有効である。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例1〜実施例9に示したいずれの構成を適
用しても良い。

Claims (2)

  1. 画素と、第1の駆動回路と、第2の駆動回路と、第1及び第2の材と、第1及び第2の基板と、FPCと、を有し、
    前記画素と、前記第1の駆動回路と、前記第2の駆動回路と、は、前記第1の基板の上に設けられ、
    前記画素は、前記第1の駆動回路と前記第2の駆動回路との間に設けられ、
    前記画素は、トランジスタと、発光素子とを有し、
    前記トランジスタは、
    ゲート電極と、
    半導体層と、
    ゲート絶縁膜と、を有し、
    第1の配線は、前記半導体層と電気的に接続され、
    平坦化膜は、前記第1の配線の上に設けられ、
    前記発光素子は、
    画素電極と、
    前記画素電極上のEL層と、
    前記EL層上の陰極と、を有し、
    前記画素電極は、前記平坦化膜の上に設けられ、
    有機樹脂膜は、前記平坦化膜の上に設けられ、
    前記有機樹脂膜は、前記画素電極の端部を覆うように設けられ、
    前記陰極は、第2の配線と電気的に接続され、
    前記第2の配線は、前記第1の配線と同じ膜をパターニングして得られたものであり、
    前記第1及び第2の材は、シーリングすることができる機能を有し、
    前記画素と、前記第1の駆動回路と、前記第2の駆動回路と、は、前記第1及び第2の材によって囲われた領域の中に設けられ、
    前記第1の材は、前記第1の基板と、前記第2の基板との間に設けられている領域を有し、
    前記第1の材は、前記第2の配線と接する領域を有し、
    前記第1の材は、前記有機樹脂膜と接せず、
    前記第1の材は、前記平坦化膜と接せず、
    前記第1の材は、前記第2の材と接する領域を有し、
    前記第2の材は、前記第1の基板と、前記第2の基板との間に設けられている領域を有し、
    前記第2の材は、前記第2の基板の端部と接する領域を有し、
    前記第2の配線は、導電性ペースト材料と接する領域を有し、
    前記導電性ペースト材料は、FPCと電気的に接続されていることを特徴とする発光装置。
  2. 画素と、第1の駆動回路と、第2の駆動回路と、第1及び第2の材と、第1及び第2の基板と、FPCと、を有し、
    前記画素と、前記第1の駆動回路と、前記第2の駆動回路と、は、前記第1の基板の上に設けられ、
    前記画素は、前記第1の駆動回路と前記第2の駆動回路との間に設けられ、
    前記画素は、トランジスタと、発光素子とを有し、
    前記トランジスタは、
    ゲート電極と、
    半導体層と、
    ゲート絶縁膜と、を有し、
    第1の配線は、前記半導体層と電気的に接続され、
    平坦化膜は、前記第1の配線の上に設けられ、
    前記発光素子は、
    画素電極と、
    前記画素電極上のEL層と、
    前記EL層上の陰極と、を有し、
    前記画素電極は、前記平坦化膜の上に設けられ、
    有機樹脂膜は、前記平坦化膜の上に設けられ、
    前記有機樹脂膜は、前記画素電極の端部を覆うように設けられ、
    前記陰極は、第2の配線と電気的に接続され、
    前記第2の配線は、前記第1の配線と同じ膜をパターニングして得られたものであり、
    前記第1及び第2の材は、シーリングすることができる機能を有し、
    前記画素と、前記第1の駆動回路と、前記第2の駆動回路と、は、前記第1及び第2の材によって囲われた領域の中に設けられ、
    前記第1の材は、前記第1の基板と、前記第2の基板との間に設けられている領域を有し、
    前記第1の材は、前記第2の配線と接する領域を有し、
    前記第1の材は、前記有機樹脂膜と接せず、
    前記第1の材は、前記平坦化膜と接せず、
    前記第1の材は、前記第2の材と接する領域を有し、
    前記第2の材は、前記第1の基板と、前記第2の基板との間に設けられている領域を有し、
    前記第2の材は、前記第2の基板の端部と接する領域を有し、
    前記第2の配線は、導電性ペースト材料と接する領域を有し、
    前記導電性ペースト材料は、FPCと電気的に接続され、
    前記FPCの上面は、前記第2の材と接する領域を有し、
    前記FPCの下面は、前記第2の材によって前記第1の基板に接着される領域を有することを特徴とする発光装置。
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